TW200301948A - Semiconductor device and method of checking semiconductor storage device - Google Patents

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TW200301948A
TW200301948A TW091136305A TW91136305A TW200301948A TW 200301948 A TW200301948 A TW 200301948A TW 091136305 A TW091136305 A TW 091136305A TW 91136305 A TW91136305 A TW 91136305A TW 200301948 A TW200301948 A TW 200301948A
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gate
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cbcm
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Tatsuya Kunikiyo
Katsumi Eikyu
Kyoji Yamashita
Hiroyuki Umimoto
Mutsumi Kobayashi
Ohtani Katsuhiro
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Mitsubishi Electric Corp
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Description

200301948 五、發明說明（1) 【發明所屬之技術鋇域】 本發明係有關於具有測量配線電容、閘極電容、接面 電容等各種電容的功能之半導體裝置，特別是具有使用 CBCM(Charge Based Capacitance Measurement)法之電容 測量方法之CBCM用電路之半導體裝置。 【先前技術】 (C B C Μ法的原理） 圖33是說明採用先前的CBCM法之半導體裝置中之CBCM 用電路的構成電路圖。如同圖所示，PM〇s電晶體ΜΡ1與 NM0S電晶體ΜΝ1串連連接，PM0S電晶體ΜΡ2與NM0S電晶體 ΜΝ2串連連接。p〇S電晶體ΜΡ1的源極與接線墊52、PM0S電 晶體ΜΡ2的源極與接線墊54相連接，NM0S電晶體ΜΝ1及02 的源極共通連接到接線墊55。PM0S電晶體ΜΡ1及ΜΡ2的閘極 與接線墊53、背面閘極（back gate )之井區域與接線墊51 分別連接，NM0S電晶體MN1及MN2的閘極與接線墊56相連 接。 在接線墊5 1，5 2，5 3，5 4，5 5，及5 6上分別加上電位 NW，基準電位Ref，PM0S閘極電位Gp，測試電位Tst，電位 Gnd，及NM0S閘極電位Gnd。電位NW是設定PM0S電晶體 MP1，MP2的井區域的電位，電位Gnd被加到NM0S電晶體MN1 與Μ N 2的活性區域（圖中未標示）與源極。 PM0S電晶體ΜΡ1及ΜΡ2與NM0S電晶體ΜΝ1及ΜΝ2分別為閘 極長度、閘極寬度、閘極絕緣膜厚相同之成對的電晶體。
2108-5376-PF(Nl);Ahddub.ptd 第7頁 200301948 五、發明說明（2) 在N Μ 0 S電晶體Μ N1的没極（節點N1)與源極之間設置基 準電容Cref(電容值=Cm(虛擬電容），在NM0S電晶體ΜΝ2的 汲極（節點N 2 )與源極之間設置測試電容C t s t (電容值 = Cm + Ct(目標電容））。圖33中所示的CBCM用電路的目的是 為了測量目標電容Ct。 圖34是說明圖33所示之CBCM用電路動作之時序圖。以 下參照同圖來說明以先前的C B C Μ用電路來測量電容值的動 作0 如同圖中所示，基準電位Ref、測試電位^七、及電位 N W被固定在電源電位V d d，電位G n d被固定在接地電位 Vss。PM0S閘極電位Gp及NM0S閘極電位Gn的輸入電壓波 形’在任一時間，對NM0S電晶體MN1，MN2及PM0S電晶體 Μ P 1 ’ Μ P 2之中’只打開其中一邊。因此，在同一時間不會 從PM0S電晶體ΜΡ1到NM0S電晶體ΜΝ1，或從PM0S電晶體ΜΡ2 到NM0S電晶體ΜΝ2流貫通電流。 如圖34中所示，在時間11〜t2之間打開pM〇s電晶體 MP1及MP2，從接線墊52及54供給電流II及12，對基準電容 Cref及測试電容Ctst充電。這段時間，因為NM〇s電晶體 MN1及MN2都疋關閉狀態，所以與基準電容Cref，測試電容 Ctst相連接之節點N1，N2的電位達到電源電位vdd。 在日π間t2〜t3之間，PM0S電晶體MP1，MP2，NM0S電晶 體MN1 ’ MN2全都為關閉。理想的情況是，由為基準電容 Cref及測試電容Ctst上所充電之電荷會被保存，所以節點 Nl，N2的電位會維持在電源電位Vdd。
第8頁 200301948 五、發明說明（3) 在時間t3〜t4之間，因為只有NM0S電晶體MN1及〇2被 打開’被充電到基準電容Cref，測試容景Ctst上之電荷從 接線墊5 6放電’使得節點n 1，n 2的電位成為接地電位 Vss ° 在日守間14〜15之間，全部的MO S電晶體都成關閉狀 悲。理想的情況下，基準電SCref及測試電容c 纟士 放電時的電位是維持在接地電位Vss。 f(-1/Τ) [數1] 以上為1個週期T(tl〜t5的時間）的動作，之後則重複 此動作。測量裝置所觀測到的是電流丨丨，I 2的時間平均 值。現在，將閘極輸入波形（Gp，Gη)的頻率設為 則以下的（1)式會成立。 ΰ ^ ct3t x Vdd Cref « Vdd T τ
Ct =< Vdd x f (1) (Cm + ct - Cm) x Vdd
T
[數2] 因此’目標電容值可從以下的（2 )式得 到 ct 工2 -工1 Vdd X f _(2) CBCM法的優點是可以去掉（1 )式中所示之虛擬電容（寄 生電容）Cm，得到所希望的目標電容Ct。 (CBCM法的誤差要因） CBCM法的誤差要因包括有：1)測量裝置的準確度、2) 關閉時電晶體的漏電、3)成對之電晶體的不匹配。以下針
200301948 五、發明說明（4) 對2 )及3 )來詳細說明。 2)圖3 5是說明由電晶體的關閉漏電流所引起之電位變 動圖。圖35是將圖34所示之時序圖的一部分（Gp(實線）， Gn(虛線）’N1’N2)擴大來表示。 ' 如同圖中所示’在時間t3〜t4，打開NM0S電晶體MN1 及MN2，節點N1及N2的電位在達到接地電位Vss後，在時間 14〜15 ’ PM0S電晶體MP1及MP2，NM0S電晶體MN1及MN2全部 都關閉。
在理想的情況下’因為沒有關閉漏電電流，節點N丨及 N 2的電位會被維持在接地電位v s s，但實際的情況會存在 有關閉漏電電流。保持在基準電容Cref及測試電容ctst上 之電，量，會減少相當於時間14〜15之間關閉漏電電流的 電荷量，如圖35中所示，節點N1及…的電位會從接地電位 Vss上升相當於待機時電位變動量AVS2。待機時電位變動 △ VS1是指從電源電位…^的電位降低。
此一現象尤其是當基準電容Cref與測試電容ctst在〇 OlfF〜1PF等級時特別顯著。因此，在時間“之後的充 電，並非對電源電位Vdd的電位差來充電，由因電位的上 升，成為對VeOVdd- △ VS2)的電位差充電。因為與節點 Nl，N2相連接之電容值相異，此電位差Ve的值在節點^與 節點N2也不同。在⑴式，因為電位差Ve之處是以電源電 位vdd來計异，造成測量的結果會低估目標電容ct。亦 即’起因於關閉漏電之節點N丨，N2的電位變動
200301948 五、發明說明（5) ---- 3)成對之電晶體間的不匹配，是指pM〇s電晶體Μρι與 MP2、NM0S電晶體MN1與MN2分別在光罩上雖然為相同尺寸 的電晶體，會因為製程的偏差造成閾值電壓、汲極電流、 閘極關閉漏電電流、閘極穿透（Tunnel)電流、接面電容、 閘極重疊電容等發生變化。如（2)式中所示，因為是利用 成對電晶體的電流差來測量目標電容(^t，所以成對電晶體 的電氣特性是否相同也是決定測量準確度的原因。 【發明内容】 發明所欲解決的課題： 如圖35所示，打開NM0S電晶體MN1及MN2使累積在基準 電容Cref及測試電容Ctst上之電荷放電之後，當pM〇s電晶 體MP1與MP2，NM0S電晶體MN1與MN2全都是關閉的待機狀= 時’因為閉極關閉漏電電流的影響，會使得節點Νι與们: 升，造成目標電容ct的測量準確度下降。 、 而且 膜厚度不 緣膜厚接 沒極之前 因為電晶 域處的穿 極穿透電 與沒有穿 時閘極關
，U為面岔度化，電晶體的閘極長度與閘極絕緣 斷變小。當氧化石夕膜及氮化石夕膜所形成之閑極絕 近2Γ1ΙΠ時，電子及電洞從源極跑到通道，在達到 ，會穿透閘極絕緣膜之閘極穿透現象被觀測到。 體在打開日寺，與閘極電壓間電位差最大之源極區 透較多、’在關閉時，從汲極區域的穿透較多。 流會被觀測為閘極電流。當有閘極穿透電流時， 比’打開時的汲極電流會減少，關閉 閉電^牦加。因此，即使閘極絕緣膜厚變薄，也
2108-5376-PF(Nl);Ahddub.ptd
200301948 五、發明說明（6) ' 一 不會發生打開時汲極電流的增加。在CBCM法上使用閘極絕 緣膜厚在2nm附近的電晶體時，因為閘極關閉漏電較大， 會發生與圖3 5相同的現象，造成目標電容〇t的測量準確度 降低。 本發明是為了解決以上的問題點而被發明，目的在得 到一種半導體裝置，其具有可以高準確度地來測量電容值 之CBCM用電路。 用以解決課題的手段： 本發明中之申請專利範圍第丨項中 有製作在半導體基板上，而構成⑽MahargeBa^置
Capacitance Measurement)用電路之絕緣閘極 上述絕緣閘極型電晶體包括：在上述半導 ：二： 地來形成之閘極絕緣膜、在上述閘極絕 ^ ^ ‘ 電極、及在上述半導體基板的表面内之上述=閘極 方，夾著μ導電型的主體區域來形2m極下 極·汲極區域；上述主體區域， 1的源 附近區域’與非附近的區域具有相同極區域的 申請專利範圍第2項中的發明 \、專辰上。 中所述的半導體裝置，該源極.汲極^專利^圍弟卜員 1〇18/cm3以下的源極.汲極區域。 &乙3雜貝濃度在 申請專利範圍第3項中的發明 中所述的半導體裝Ϊ，該源極.汲極區二專:j範圍第1項 形成深度之第1部分源極.&極區域、/Λ 具有第1 ，、有較該第1形成深
200301948 五、發明說明（7) -- 度深之第2形成深度的第2部分源極·汲極區域；該第1及 第2部分源極·汲極區域與上述主體區域之間形成第1及第 2PN接面，該第2PN接面之雜質濃度被設定成較上述第ιρΝ 接面之雜質濃度低。
^ 本發明中之申請專利範圍第4項中所述的半導體裝置 係具有製作在半導體基板上，而構成⑶“用電路之絕緣閘 極型電晶體，該絕緣閘極型電晶體包括：在該半導體基板 ^形成，既定導電型的底層、在該底層上所形成之第1導 電i井區域、在該井區域上被選擇性地形成之閘極絕緣 膜、在該閘極絕緣膜上形成之閘極電極、在該井區域的表 面内’失著該閘極電極下的井區域所形成之第2 源極·汲極區域。 申π專利範圍第5項的發明，如申請專利 戶導體袭置，其進一步具有製作在該半導體基】中 % $日躺?輯電路之第2絕緣閘極型電晶體；該絕緣閘極 = 開極型電晶體相比，具有以法ΐ 订電谷值測$時較高準確度的電氣特性。 係具= 圍第6項中所述的半導體袭置 閘極型電晶體與構；而，CM電路之第1絕緣 該第1絕緣閘極型電成曰二'路之第2絕緣閘極型電晶體， c β C M t f ^ ^ ^ t ^ 申請專利範圍第7項、：广較南準確度的電氣特性。 所述的半導體裴置，誃、Y毛明，如申請專利範圍第6項中 X弟1絕緣閘極型電晶體接受與該第2
IH 2108-5376-PF(Nl)；Ahddub.ptd 第13頁 200301948 五、發明說明（8) 絕緣閑$型電晶體不同電位的電源供給。 所述Γΐ⑵Ϊ第8項的發明，如申請專利範圍第6項中 第3絕緣閘極型電曰’其進-:J : 2 :導體記憶！置之 絕緣閘極型電0日/Λ Λ i Γ a體與該第3 主电日日體的電晶體尺寸相同。 申明專利範圍第9項的發明，如 :請專利範圍第8項中所述的半導體裝置U圍二6項或 輸出入電路用的第4絕緣閘極型電晶體，該第i絕二有 電晶f與該第4絕緣閘極型電晶體的電晶體尺寸相V虽型 到申=!:範圍第10項的發明，如申請專利範圍第6項 軏圍第9項之中的任一項中所述的半導體壯、 f ：第1絕緣閘極型電晶體與該第2 -曰衣 比，其閘極絕緣膜的膜厚較厚。 i ^ B曰體相 申月專利範圍弟1 1項的發明，如申請專利 裝置，該第1絕緣閘極型電晶體與該第4'絕 ‘閘極型電晶體相比，其閘極絕緣膜的膜厚較厚。、、、巴 到申：ΐ 2 Ξ圍第12項的發明’如申請專利範圍第6項 w [I 第9項之中的任一項中所述的半導體裝' 鲁 ，i弟1絕緣閘極型電晶體與該第2 比，其閘極電極的閘極長度較長。 u曰曰體相 本發明中之申請專利範圍第13項中所述的半導體 係具有被製作在半導體基板上，而構成CBCM用=;'置 導電型的第1絕緣閘極型電晶體、第2導電型的第2絕緣閘 亟型電晶體及測試用電容，該第】絕緣閘極型電晶體的一
2108-5376-PF(Nl);Ahddub.ptd 弟14頁 200301948
與ΓΛ?連接，η的電極與該測試用 測試用雷六 :，間成為打開狀態，以第1電源對該 盘第2 f 1 ; ，3亥第2絕緣閘極型電晶體的一邊電極側 電:;:Λ 另一邊電極與該測試用電容相連接， ί:;】成為打開狀態1第2電源來將該測試用電容 半導體裝置進—步具有電源連接切換部， ίί =及其附近期Fa1,將該第1電源與該第1絕緣問極 2曰曰體，邊電極在電性上連接，只有在該放電期間及 ^ 4 & ，將該第2電源與該第2絕緣閘極型電晶體的一
邊電極在電性上相連接。 申明專利範圍第1 4項的發明，如申請專利範圍第丨3項 —所述的半導體裝置，該電源連接切換部包括：插入在該 第1電源與該第1絕緣閘極型電晶體的一邊電極之間，以來 t控制電極之第丨控制信號來打開/關閉之第丨電源連接用 絕緣2極型電晶體、及插入在該第2電源與該第2絕緣閘極 型電晶體的一邊電極之間，以來自控制電極之第2控制信 號來打開/關閉之第2電源連接用絕緣閘極型電晶體。
申請專利範圍第1 5項的發明，如申請專利範圍第丨4項 中所述的半導體裝置，其中更具有電位保持電路，與該第 1及第2絕緣閘極型電晶體的另一邊電極之充放電端子相連 接，來保持該充放電端子的電位。 申請專利範圍第1 6項的發明，如申請專利範圍第1 5項 中所述的半導體裝置，該第1及第2電源連接用絕緣閘極型 電晶體與該第1絕緣閘極型電晶體相比，被設定在絕對值
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較大的閾值電壓。 申請專利範圍第1 7項的發明，如申請專利範 中所述的半導體裝置，該電位保持電路具有電位保持用絕 緣閘極型電晶體，該電位保持用絕緣閘極型電晶體與該第 1絕緣閘極型電晶體相比被設定在絕對值較大的閥值電^ 壓0
乂本發明中之申請專利範圍第18項中所述的半導體裝置 係具有構成CBCM用電路之測試用電容及基準電容，今^試 用電容較該基準電容的電容值大，該CBCM用電路在=測二 用電容側上，設置有可以將該測試用電容的至少一部分的 電谷值以C B C Μ法以外的電容值測量方法來測量之測量用接 線墊。 、 申請專利範圍第19項的發明’如申請專利範圍第18項 中所述的半導體裝置，該CBCM用電路在該基準電容側上設 置有與該測量用接線墊等價的虛擬接線墊。 又 申請專利範圍第20項的發明，如申請專利範圍第18項 或申請專利範圍第19項中所述的半導體裝置，該CBCM用電 路，在該基準電容側上設置有與該測試用電容相連接之配 線圖案及至少部分等價之虛擬配線圖案。
本發明中之申請專利範圍第2 1項中所述的半導體裝 置，將CBCM用電路及控制該CBCM用電路動作之控制電^敕 合在早一晶片内。 申請專利範圍第22項的發明，如申請專利範圍第21項 中所述的半導體裝置，該CBCM電路包括複數個部分CBCM用
2108-5376-PF(Nl);Ahddub.ptd 第16頁 200301948 五、發明說明（11) " 電路；該半導體裝置更具有個別控制該複數個部分CBCM用 電路分別活性狀態之致能電路。 本毛明中之申請專利範圍第2 3項中所述的半導體裝置 的檢查方法，係使用申請專利範圍第21項中所述的半導體 裝置之半導體記憶裝置的檢查方法，其中包栝：（a)使用 該半導體裝置來測量與構成半導體記憶裝置之記憶體單元 相連接之連接配線的配線電容之步驟、（b)根據步驟（a)的 測量結果來判定該連接配線良與故障的步驟。 申请專利範圍第2 4項的發明，如申請專利範圍第2 3項 中所f的半導體記憶裝置的檢查方法，該測量結果包含顯 示故障所在之資訊，該檢查方法更包括：（c)根據該測量 結果及該步驟（b)的判定結果來修復被判定為故障之連接 配線之步驟。 發明效果： 、如=上的說明，本發明中之申請專利範圍第1項中所 述的半導體裝置的絕緣閘極型電晶體中，主體區域在源 極·汲極區域的附近區域，與非附近區域具有相同 ώ： ^ Μ 因此’降低了主體區域與 度’可以抑制該接面上之電場 極型電晶體關閉時的漏電電流 量準確度。 源極·汲極區域間的接面濃 強度，藉此可以降低絕緣閘 ’以提高CBCM法之電容值測 申明專利範圍第2項中所述的半導體裝置 猎者將源
200301948 五、發明說明（12) " ' ' '^" -------η 極·汲極區域的雜質濃度抑制在十分低的濃度，可以緩和 源極·汲極區域與主體區域的接面上之電場，其結果是^ 以抑制絕緣閘極型電晶體關閉時的漏電電流。 疋 申請專利範圍第3項中所述的半導體裝置，其中的第2 部分源極·汲極區域與主體區域間的第2ρΝ接面的雜質濃 度，因為被設定為較第1部分源極·汲極區域與主體區域 間的第1ΡΝ接面的雜質濃度低，使得第2ρΝ接面附近的空/乏 層會被形成為較第i ΡΝ接面附近來得擴張。 工 其結果，因為整體來說PN接面附近的電場強度被降 低’可以抑制絕緣閘極型電晶體關閉時的漏電電流。 本發明中之申請專利範圍第4項中所述的半導體裝 置，其中當第1導電型與既定導電型相同時，藉著以底層 來固疋井區域的電位，當不同時，則使底層與井區域所形 j之=接面成為逆偏壓來設定底層的電位，藉此可以隔絕 k半導體基板到井區域的雜訊，其結果是可以提高測量準 確度。 申清專利範圍第5項中所述的半導體裝置中，其中 CBCM電路用的絕緣閘極型電晶體與構成邏輯電路之第2絕 f間極型電晶體相比，由於具有CBCM法之電容值測量高 確度的1 ^氣特性，可以提高電容值測量準確度。 $毛月中^申清專利範圍第6項中所述的半導體裝置 ’其中CBCM電路用的第1絕緣閘極型電晶體與邏輯電路 用的第2絕緣閘極刑士 ^ 网位担電晶體相此，由於具有CBCM法之電容 值測量高準石盡声Μ φ ^ 千隹度的電氣特性，可以提高電容值測量的準確
第18頁 200301948 五、發明說明（13) 度。 申請專利範圍第7項中 CBCM電路用的第i絕终μ &圳"千V體衣置中，其中 用的第2絕緣問極；；體因為接受與邏輯電路 效地抑制漏電電济"二體=電位之電源供… ^ 或1測比較大的電容值。 ^ t "J Ξ ® ff1 梦詈用的篦]维给„韦/、電日日體尺寸杈大的的半導體記憶 衣置用的弟3絕緣間極型電晶 可以：=流，提高電容值測;= 極型電晶體，因為ί9古項中所述的CBCM電路用的第1絕緣閘 細關n、S I雷、^ 相同的電晶體尺寸，所以可以抑 制關閉漏電電提高電容值測量準確度。 申I!專^1 1圍第10項中所述的半導體裝置中，CBCM電 :用白:第"6緣閘極型電晶體與邏輯電路用的第2絕緣閘極 呈電晶體相比，因為閘極絕緣膜的以可以抑 制閘極穿透漏電電流。 + 申請專利粑圍第11項中所述的半導體裝置中，CBCM電 路用的第1絕緣閘極型電晶體，因為與電晶體尺寸較大之 輸出入電路用的第4絕緣閘極型電晶體相比，問極絕緣膜 的膜厚較厚，f以可以大幅度地抑制閘極穿透漏電電流。 申请專利範圍第1 2項中所述的半導體裝置中，CBCM電 路用的第1絕緣閘極型電晶體與邏輯電路用的第2絕緣閘極 型電晶體相比，因為閘極電極的閘極長度變長，所以可以
2108-5376-PF(Nl);Ahddub.ptd 第19頁 200301948 五、發明說明（14) 抑制在製造步驟時電晶體的電性的偏差。 申請專利範圍第1 3項中所述的半導體梦詈，— ίΓ:::Λ切換，使得只有在… 弟電源成為有效，只有在放電期間及其附近期門由& ^吏 電源成為有效，可以有效地抑制第1及第2絕緣閘^極刑“第2 體成為關閉之待機時的關閉電流。 ° 1電晶 申請專利範圍第1 4項中所述的半導體裝置， /關閉第1及第2電源連接用絕緣閘極型電晶 ^ =打開 遮斷第1及第2電源與第丨及第2絕緣閘極型=二、接/ 極，可：用比較簡單的構成來實現電源連；邊電 申請專利範圍第15項中所述的半導體裝置，萨 電位保持電路，可以抑制第i及第2絕緣閘極型電日9，用 關閉之待機狀態時的充放電端子的電位變動。曰曰-成為 ^ 申請專利範圍第1 6項中所述的半導體裝置中，^ 弟2電源連接用絕、緣閘極型電晶體因為與CBCM電路用^ ^ 絕緣閑極型電晶體相比，閾值電壓的絕對電^用的第1 大，可以抑制上述待機狀態時的漏電^值被叹疋成較 申請專利範圍第1 7項中所述的半導體裝置中，。 持用絕緣閘極型電晶體，與CBCM電路用的^ ’電位保 電晶體相比’因為閾值電壓的絕對值被設^甲圣型 3以抑制上述待機狀態時的電位保持電路所流=電；以 申請專利範圍第1 8項中所述的半導辦奘w _ 測量用接線墊，即使使用c則法以精著設置 里无，也可以
2108-5376-PF(Nl)；Ahddub.ptd 第20頁 200301948
五、發明說明（15) 量測測試用電容的至少一部分的電容值。 申請專利範圍第1 9項中所述的半導體裝置，藉著設 與測量用接線墊等價的虛擬接線墊，可以用CBCM法來測量 除去依附在測量用接線墊上的電容後所得之較正確的 = 用電容的電容值。 “ # 申請專利範圍第2 0項中所述的半導體裝置，因為在基 準電容侧上設置與測試用電容相連接之配線圖案的至少一 部分等價之虛擬配線圖案，可以用CBCM法來測量除去依附 在配線圖案上的電容後所得之較正確的測試用電容的電容 值。 本發明中之申請專利範圍第2 1項中所述的半導體裝 置’藉著將CBCM用電路與控制電路整合成單一晶片，可以 不需要從外部來加上控制信號便能以CBCM法來測量電容 值0 申請專利範圍第2 2項中所述的半導體裝置，藉著致能 電路可以選擇性地利用複數個部分CBCM用電路。 申請專利範圍第2 3項中所述的半導體記憶裝置的檢查 方法’因為使用具有CBCM用電路之半導體裝置來測量微^ 的配線電容，可以正確地判定連接配線的良好或故障。 申請專利範圍第24項中所述的半導體記憶裝置的檢查 方法，因為使用具有CBCM用電路之半導體裝置來決定連& 配線的故障所在，可以適當地修復故障的連接配線。 【實施方式】
200301948 五、發明說明（16) 〈實施型態1 > 本發明的實施型態1之CBCM用半導體裝置的特徵是其 閘極關閉漏電電流較搭載在同—晶片上之其他邏輯電晶體 相比較小。且具有降低起因於半導體基板與閘極絕緣膜的 界面雜訊之構造。 在以下將會詳細說明，使用本發明的實施型態i之 CBCM用半導體裝置，與先前的構造相比，因為閘極關閉漏 電電流及雜訊較小，具有提高目標電容的測量準確度之效
(先前的構造） 圖1是說明先前的CBCM用半導體裝置用的_電晶體备 剖面構造之剖面圖。如同圖中所示，在矽基板丨上形成井 區域2，在井區域2上形成通道阻障層3 ,通道阻障層3的$ 區域2是以STI層15來做元件分離。在本說明書中，將以 STI層1 5來分離元件之通道阻障層3的井區域/稱之為主體 區域1 6。 ，主體區域1 6的表面内被選擇性地形成源極·汲極區域 4(4’），從相對面之源極·汲極區域4，4，的先端部開始延
伸，分別形成延伸區域5，5,，在延伸區域5，5，的周邊區 域上分別形成袋狀區域6，6，。 在包含延伸區域5，5,之源極·汲極區域4，4，之間的 上分形成閘極絕緣膜7，在閘極絕緣膜7上形成閘極電極 8。亦即，夾著閘極電極8下的主體區域16(通道區域），形 成有延伸區域5，5，及源極·汲極區域4，4，。 夕
200301948 五、發明說明（17) ---- ,在閘^極電極8的兩側面上形成第1偏移絕緣膜丨i， 11 ，在第1偏移絕緣膜11，11，的側面及源極·汲極區域 4’4的一部分上形成第2偏移絕緣膜12，ι2，，在第 絕緣膜12，12，的側面及表面上形成側壁13，丨3，。在源 極·汲極區域4，4,的表面上形成矽化鈷區域1〇，1〇,;、 閘極電極8的上面形成矽化鈷區域9。 +第1偏移絕緣膜11 (11，）的材質為氧化矽膜或氮化矽 膜:TE0S膜等。第2偏移絕緣膜12(12,）的材質是氧化矽 或氮，矽膜、TE0S膜等。侧壁13(1 3,）的材質是氧化矽、 膜、氮氧化石夕膜、TE0S膜、氮化石夕膜等。 、在圖1中雖沒有具體地標示導電型，井區域2及袋狀 域6(6’）為第1導電型，源極·汲極區域4，延伸區域5 2導電型，第1及第2導電型可以是一者為1^型，另一者為p 閘極關閉漏電的成因包括：⑴袋狀區域6與延伸區域 5間的接面漏電、（2)源極·汲極區域4(延伸區域5)與主體 區域16(井區域2，石夕基板υ間的接面漏t、（3) &極—閑^ 間的閘極穿透電流。以下就能降低這些漏電之議fet 造來說明。
(第1型態） 圖2是說明本發明的實施型態1中之用半導體裝置 用的M0S電晶體中之第！型態的構造之剖面圖。圖2中所示 之M0S電晶體至少使用圖33的pM〇s電晶體Μρι，評2及題㈧ 電晶體MN1，MN2的一種。
第23頁 200301948 五、發明說明（18) 如同圖所示，第1型態的構造並沒有存在圖丨所示之先 前構造的袋狀區域6。亦即，其特徵為主體區域丨6在源 極·汲極區域4 (延伸區域5 )的附近區域與非附近區旦有 相同的雜質濃度。 / 因為袋狀區域6的雜質濃度較閘極絕緣膜7下的主體區 域1 6的表面區域之通道區域的雜質濃度高，藉著去掉袋狀 區域6，可以降低主體區域16表面之通道區域與延伸區域5 間的接面濃度，而降低接面處之電場強度。袋狀—延伸間 的接面漏電之BTBT(band to band tunnel)與TAT(trap assisted tunnel)等會隨著上述電場強度的降低而被抑 制’其結果是具有降低漏電電流之效果。 (第2型態） 圖3是說明本發明的實施型態1之⑶⑽用半導體裝置用 的M0S電晶體中之第2型態的構造之剖面圖。如同圖中所 示’第2型態以單一區域來形成源極·汲極區域丨4。亦 即’其特徵為不像第1型態一般設有延伸區域5。 圖3中所示之第2型態的構造中，源極·汲極區域丨4對 NM0SFET是在N-層、對PM0SFET是在p—層之單一區域上形 成。 / 形成源極·汲極區域14之N-層與p—層是較圖2所示之 第1型態的延伸區域5雜質濃度更低的層，最好是1〇18 /cm3 以下的雜質濃度。 、 雜貝濃度的大小關係，不論源極·汲極區域1 4為N型 或P型的任一種，都具有以下的關係：（源極·汲極區域
200301948 五、發明說明（19) 14)〈（延伸區域5) <(源極·汲極區域4與延伸區域5的重複 區域的雜質濃度；102G/cm3左右）。 藉著將源極·沒極區域1 4的雜質濃度控制較低，會使 得源極·汲極區域1 4與主體區域1 6間的空乏層寬度變寬， 可以緩和接面電場。緩和接面電場具有降低起因於 TAT(trap-assisted-tunnel)之漏電電流之效果。 如圖3中所示，不在源極·汲極區域1 4的表面上設置 矽化鈷區域，具有降低在源極·汲極區域1 4上的漏電電流 之效果。
(第3型態） 圖4是說明本發明的實施型態1之CBCM用半導體裝置用 的M0S電晶體中之第3型態的構造剖面圖。 如同圖中所示，第3型態的構造是以第1個部分源極· 汲極區域2 1及第2個部分源極·汲極區域22所形成之雙重 擴散來形成源極·汲極區域。第1，第2部分源極·汲極區 域21，22，對NM0SFET為第1，第2Ν -區域，對PM0SFET則為 第1 ，第2Ρ-區域。 ” 但是，第1部分源極·汲極區域2 1與圖3所示之第2型 態的源極·汲極區域1 4以相同方式形成，第2部分源極·
沒極區域2 2是在第1部分源極·汲極區域2丨形成時以較高 之注入能ΐ來注入雜質離子，使第2部分源極·汲極區域 2 2的形成深度較第1部分源極·汲極區域2丨深，達到通首 阻障層3區域的附近。 ^ 圖5是說明圖4的A-A剖面上之雜質濃度分布之圖。在
2108-5376-PF(Nl);Ahddub.ptd 第25頁 200301948 五、發明說明（20) 圖5的例中以N Μ 0 S電晶體為例來說明。亦即，第1，第2部 分源極·汲極區域21，22為Ν型，井區域2(主體區域16)及 矽基板1為Ρ型。第1個Ν型雜質濃度CN1是指第3型態的第1 部分源極·汲極區域21(=第2型態的源極·汲極區\14)的 雜質濃度，第2個N型雜質濃度CN2是指本型態的第2部分源 極·汲極區域22的雜質濃度。ρ型雜質濃度cp是指矽基板 1、井區域2、通道阻障層3及主體區域16中之ρ型雜質濃 度。 、 如同圖中所示，與僅在源極·汲極區域丨4上形成源 極·沒極區域之第2型態時（圖3的構造）的接面Jn相比， 形成第2部分源極·汲極區域2 2之第3型態時（圖4的構造） 的接面J C 2的接面濃度會較低。因此，當在源極·汲極區 域與基板間加上逆向偏壓時，在接面JC2周圍的空乏層寬 度會較接面J C1的周圍來得擴大，使得接面附近的電場強 度降低。降低接面電場具有降低起因於 TAT(trap-assisted-tunnel)之漏電電流之效果。 (第4型態） 圖6是說明本發明的實施型態1之⑶⑽用半導體裝置用 的M0S電晶體之第4型態的構造之剖面圖。如圖中所示，在 源極·沒極區域1 4，1 4，間的活性區域的表面上，經由袋 狀區域6，6 ’形成有相反參雜（相反參雜）區域2 3。在源 極·汲極區域14，14，間的袋狀區域6及相反參雜區域23的 下層設置有貫穿阻障（pUnch through stopper )區域24。 其他的構造與圖2所示之第1型態相同。
2108-5376-PF(Nl);Ahddub.ptd 第26頁 200301948 五、發明說明（21) 在上述構造中，在NM0S電晶體時，相反參雜區域23為 N型、袋狀區域6為P型、貫穿阻障區域24為P型、通道阻障 層3為P型。在PM0S電晶體時的導電型則與其相反。 圖6所示之第4型態的構造，CBCM用的M0SFET至少有一 個為填入通道型。填入通道型電晶體的優點是受雜訊的影 響（特別是閃爍雜訊（f 1 i c k e r η 〇 i s e))較小。C B C Μ的電晶 體上流的電流因為是〇 · 1 nA〜〇 . 1 mA的範圍之微小電流，最 好雜訊的影響要小。
雖然袋狀區域6可有可不有，但是為了降低袋狀區域6 與相反參雜區域2 3之間的漏電電流，沒有比較好。 (第5型態） 圖7是說明本發明的實施型態1之CBCM用半導體裝置用 的M0S電晶體中之第5型態的構造之剖面圖。 如同圖中所示，在矽基板1上形成底N層π。在題⑽區 域45中，底N層17上形成有P井區域2p、通道阻障層3p，在 通道阻障層3p上與圖1所示的構造相同地形成關⑽電晶 體。另一方面，在PM0S區域46中，底N層17上形成有^!井區 域2n，N型通道阻障層3n，在N型通道阻障層3n上形成與圖 1所示的構造相同的PM0S電晶體。 ’、
圖7所示之第5型態的構造的特徵是在⑶⑽用電晶體的 活性區域的P井區域2 p，n井區域2 η的下方形成底n層1 7， 透過底Ν層17來固定在正電位（例如，使ρ井區域2ρ的㈣接 面產生逆向偏壓之程度）。將!^井區域2η的電位透過底1^層 1 7來加上。此時，在底ν層1 7上加上電源電位¥(1(1。
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、? = ==訊。因*，在測量電晶體上流動之微 小電=(0·1ηΑ〜lmA)時，因為雜訊被降低，所以可以準確 地測里電谷值。因為N井區域2n的電位是從底N層來得 到，所以不需要在晶圓表面上設置固定N井區域^電位的 接觸窗區域，具有降低相當於其占有面積之效果。圖7的 MOS^電晶體構造雖然是使用圖j的仰3電晶體構造，但並不 限疋在此構造。在圖2〜圖6所示之第2〜第4M〇s電晶體構 造上也可以設置第5型態的底n層1 7。 N井區域2n可以透過底N層17來固定電位，也可以設置 用來固定N井區域2η的電位的接觸窗，從該接觸窗來固定 電位。 成底之構造相比，可以用底wi7來隔 (第6型態） 圖8是說明本發明的實施型態}之⑶⑶用半導體裝置用 的M0S電晶體之第6型態的構造之剖面圖。如同圖所示，只 有在PM0S區域46上設置底N層17a，NM0S區域45中則在矽基 板1上直接形成p井區域2 p。其他的構造則與圖7所示之第5 型態相同。 圖8所示之第6型態的構造，僅在CBCM用的電晶體的活 性區域之N井區域2n的下方形成底N層17a，以底N層17a來 固定在正電位。第6型態的構造與未形成底n層1 7a的構造 相比，可以隔絕來自矽基板1的雜訊。因此，在測量電晶 體上流動之微小電流（〇 · 1 n A〜1 m A )時，因為雜訊被降低， 可以準確地測量電容值。
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五、發明說明（23) 第6型態中的p井區域2p的電位可以用也可以不用透過 矽基板（P型基板）1來固定電位。N井區域2n的電位可以用 亦可以不用透過底N層17a來固定電位。在固定電位時，因 為不需要在矽基板1的表面設置用來固定井電位的接觸 窗，可以降低占有面積。 (第7型態） 圖9是說明本發明的實施型態1之CBCM用半導體裝置用 的M0S電晶體之第7型態的構造之剖面圖。如同圖中所示， 僅在NM0S區域45上設置底N層17b，在PM0S區域46中的矽基 板1上形成N井區域2n。其他的構造與圖7所示之第5型能相 同。 心仰 圖9所示之第7型態的構造特徵是僅在⑶⑶用的電晶體 的活性區域之P井區域2p的下方形成底N層17b，透過底?^層 17b來固定電位，使其與p井區域2p間的pN接面成為逆向^ 壓。第7型態的構造與沒有形成底N層17b之構造相比，因 為可以隔絕來自矽基板丨的雜訊，與第6型態相同地可以 確地測量電容值。 平 第7型態中之底n 當然，也可以形成底ρ層來代替第5〜 層17 ， 17a ，及17b 。 (第8型態） 實施型態1的第8型態的 牙透漏電電流。當閘極絕緣 電流會變得較顯著。此閘極 的測量準確度所以最好除去 目的是降低CBCM電晶體的閘極 膜厚在2 n in以下時，直接穿透 穿透漏電電流因為會降低CBCM 因此，與構成由各種邏輯閘
200301948 五、發明說明（24) 所形成之邏輯電路之邏輯電晶體相比，最好在⑶⑽上應用 閘極絕緣膜較厚之電晶體。舉其中的一個例子，輸出入用 的I /0電晶體的閘極絕緣膜厚’因為比邏輯電晶體的問極 絕緣膜厚來得厚’可以將其使用來作為CBCM/lI/()電晶 體。 當I / 0電晶體’邏輯電晶體’及記憶體單元電晶體 (SRAM ’ DRAM，flash oiemory)的3種電晶體在相同晶片上 形成半導體裝置中，假設各電晶體的閘極絕緣膜厚分別為 tox(I/0) ’t〇X(L〇gic) ’ 及tox(M/C)，通常會被設計成具 有{tox(Logic)<tox(I/0)<tox(M/C)}，或{t〇x(L〇gic)$ t〇X(M/C)<t〇X(I/0)}的關係。由於具有上述3種閘極絕緣 膜厚，所以被稱為三種氧化膜（Tripie 〇xide)。 圖10是說明第8型態的一例之說明圖。如同°圖中所 示，以邏輯電晶體81 M/0電晶體82、記憶體單元電晶體 8士3、及CBCM用電晶體84來形成之三種氧化膜半導體裝置8〇 使用t〇X( ί/O)或tox(M/C)膜厚之電晶體（與1/〇或記憶 電晶體具有相同閘極絕緣膜之電晶體）來形成 用電晶體84，可以提南CBCM的測量準破声。 (第9型態） X ° 實施型態1的第9型態的目的曰—攸 I7E啦 丁 ΠΓ β从広门〜日1日的疋在降低CBCM電晶體的不 匹配。不匹配的原因之一是為鍤 ^ ^ ^ ^ ^ 疋在轉寫及加工等製程步驟時所 $成的閘極長度產生誤差。雷曰 ^ 閘極長度偏差相對於閑極長产:=氣特性的偏差是隨著 以’CBCM用電晶體的閘極長；增大而增加。所 长度取好較邏輯電晶體的閘極長
2108-5376-PF(Nl)；Ahddub.ptd 第30頁 200301948 五、發明說明（25) 度來得長。一個例子是可以將I/O電晶體應用在CBCM上。 而且，閾值電壓的絕對值越大，偏差的比率會降低， 所以CBCM用電晶體的閾值電壓最好比邏輯電晶體的閾值電 壓高。 (第10型態） 圖11是說明實施型態1的第1 〇型態之說明圖。如同圖 中所示，大電容測量用CBCM用電路93以較内部電源電壓 I n t V d d南之高電源電壓Η V d d作為動作電源，小電容測量用 CBCM用電路94則以較内部電源IntVdd低之低電源電壓LVdd 作為動作電源。 内部電源電壓IntVdd是從接受來自外部電源輸入部85 及外部Gnd輸入部86的電源電位Vdd及接地電位Gnd之I/O電 路87所輸出。高電源電壓HVdd是從將内部電源電壓IntVdd 昇麼之昇壓電路91所輸出，低電源電壓LVdd是從將内部電 源電壓IntVdd降壓之降壓電路92所輸出。 ROM 88及邏輯電路89是以内部電源電壓IntVdd作為動 作電源來動作，可讀寫記憶體90是以内部電源電壓IntVdd 及南電源電壓Η V d d作為動作電源來動作。可讀寫記憶體g 〇 可以是SRAM、DRAM、快閃記憶體、FeRAM(Ferro-electric RAM)、或MRAM(magnetic RAM)等。 如此地，實施型態1的第丨〇型態中之大電容測量用 CBCM用電路93藉著使用高電源電壓HVdd作為動作電源，以 CBCM法來進行電容測量，可以測量大電容的電容值，小電 容測量用CBCM用電路94藉著使用低電源電壓LVdd作為動作
2108-5376-PF(Nl);Ahddub.ptd 第31頁 200301948 五、發明說明（26) 電源’以C B C Μ法來進行雷空旦 流，得到高準確度的電容：1：以有效地抑制漏電電 100pF以上。 ’、里。此處之大電容是指例如 〈實施型態2> i ；^^ it ^ ^ 位，可以降低待機時：保=極切換部來調節源極電 (第1型態） 的第1圖本發明的實施型態2之CBCM用半導體裝置 的笫1型恶的構成之剖面圖。 如同圖中所示，第丨型態是說明在CBCMTEG(Test Element Group)25的各題⑽電晶體的源極上，設置有 電源連接切換部之源極電壓切換部3丨〜34之半導體裝置: 、源極電壓切換部31是對PM0S電晶體MP1的源極電壓、 源極電壓切換部32是對NM〇s電晶體〇1的源極電壓、源極 電壓切換部33是對PM0S電晶體MP2的源極電壓、源極電壓 切換部34是對NM0S電晶體MN2的源極電壓分別進行切換控 制。時脈0 1控制源極電壓切換部3丨及33，時脈必2控制源 極電壓切換部32及34。時脈0 1與02可以是相同的時序， 也可以不同。 藉著設置源極電壓切換部31〜34，當CBCM電路在待機 狀態的期間（PM0S電晶體MP1及MP2、NM0S電晶體MN1及MN2 王都為關閉的期間），具有降低次閥值（s u b t h r e s h ο 1 d )電 流的效果及提高CBCM測量準確度的效果。 2108-5376-PF(Nl);Ahddub.ptd 第32頁 五、發明說明（27) 圖1 3是具體說明圖丨2的 型態構成之電路圖。如圖中^電堡切換部31〜34之第i 電晶體之PMOS電晶體MP3、NM〇s °又^有電源連接用腳8 Μ…$電晶麵作為源 PMOS電晶體MP3的源極接受電'
電晶體ΜΡ1的汲極相連接 接=，汲極與PMOS 體MP4的源極接受電源雷位ν Η接又日寸脈糾°pMOS電晶 牧又电你冤位Vdd，汲極與PM(K雷日 汲極相連接，閘極上接受時脈0 i。 日日i 、 NMOS電晶體MN3的源極接地，、、芬托你 、、乃炻相、鱼垃„ ^ 接也/及極與NMOS電晶體ΜΝ1的 :ί if : 接受時脈02。咖電晶體腿的源極 接地，汲極與NMOS電晶體MN2的汲極相連接，閘極上 時脈0 2。 ^ 圖14是說明圖13所示之實施型態2的第i型態的動作之 時序圖。圖14中是以時脈0丨及0 2為相同時脈為例來說明 時刻10〜15之動作。 在時刻to〜tl之間，PMOS電晶體MP1與MP2，NM0S電晶 體Μ N1與Μ N 2全都是關閉。這段時間0 1，$ 2從” η π (=電源 電位Vdd)變為Ln (=接地電位Vss)，PM0S電晶體MP3與MP4 打開，NM0S電晶體MN3與MN4成為關閉。 因為PM0S電晶體MP3與MP4打開，構成CBCMTEG25之 PM0S電晶體MP1與MP2的源極電壓被切換成電源電位vdd。 在時刻11〜t2之間，PM0S閘極電位Gp從π Ηπ變為n Ln ， 使PMOS電晶體MP1與MP2都打開。因為NMOS閘極電位Gn與時 脈01，02仍然是”L，，，對基準電容Cref(=Cm)與測試電容
2108-5376-PF(Nl);Ahddub.ptd 第33頁 200301948 五、發明說明（28)
Ctst(=Ct + Cm)以電流II與12來進行充電。 其結果是，節點N1及N2與電源電位Vdd成為同電位。 在時刻t2之前，PM0S閘極電位Gp從，，L，，變成，，H，，，PM0S電晶 體MP1與MP2成為關閉。 在時刻t2〜t3之間，構成CBCMTEG25之PM0S電晶體MP1 與MP2，NM0S電晶體MN1與MN2都是關閉。此時，0 1與0 2 從n L”變為n Hn ，PM0S電晶體MP3與MP4成為關閉，NM0S電晶 體ΜΝ3與ΜΝ4成為打開。但是因為nm〇S電晶體ΜΝ1與ΜΝ2為關
閉，在此期間，Cref與測試電容Ct st中所貯存的電荷不會 被放電。 在時刻t3〜t4之間，NM0S閘極電位Gn首先從”Ln上升 為’’H”。此時，NM0S電晶體MN1與MN2成為打開。在這期 間，因為時脈01與02為” H” ，所以NM〇s電晶體〇3與NM〇 電晶體MN4維持在打開的狀態。因為pM〇s閘極電位叶維持 在Η電位，所以pm〇s電晶體Μρι與MP2維持在關閉。因 此，基準電容Cref與測試電容ctst中所貯存的電荷被放 電，使節點N1與N2的電位成為接地電位Vss。放電結束 後，NM0S閘極電位Gn從” H，，變為” L”，使隨⑽ 體關 MN2成為關閉。电日日股關丄，、
日寸刻t4〜t5之間，時脈0 1與0 2從，,H，，變化到"T =(^電晶體觸與〇4成為關閉，剛s電晶體肝3嫌 為打開。在這期間，因為PM0S閘極電位Gp維持在"H„ ， NM0S閘極電位以維姓★ ,，τ „ ρ η牙杜η ’ ^ 隹持在L所以NM0S電晶體難1盥ΜΝ2 PM〇S電晶體肝1與MP2維持在關閉。 ”關2
200301948 五、發明說明（29) 如此地’藉由p Μ 0 S電晶體Μ P 3及Μ P 4的打開/關閉切換 動作，使得PM0S電晶體ΜΡ1及ΜΡ2的源極電位只有在充電期 間及其附近的期間被設定成電源電位Vdd，其他的期間則 被設定在浮動狀態，藉著NM0S電晶體MN3及MN4的打開/關 閉切換動作，NM0S電晶體MN1及MN2的源極電位只有在放電 期間及其附近期間被設定在接地電位VSS，在其他期間則 被設定成浮動狀態，具有降低待機狀態時的保持電流之效 果。而且，源極電壓切換部31〜34可以分別用1個M〇s電晶 體來設置之比較簡單的結構來實現。 (第2型態） 圖1 5是說明實施型態2的第2型態之電路圖。如圖中所 示’ ί存在M(—2)個CBCMTEG25-1〜25-Μ時，使源極電壓 切換部之PM0S電晶體ΜΡ5與ΜΡ6及NM0S電晶體ΜΝ5與ΜΝ6分別 在NM0S側及PM0S側共通化。 ^ 亦即，PM0S電晶體ΜΡ5的源極接受電源電位Vdd，閘極 上接叉：日守脈0 1。PM0S電晶體MP6的源極接受電源電vdd， 閘極上接受時脈0 1。PM0S電晶體MP5與MP6的汲極與 CBCMTEG25-1〜25-Μ分別的PM0S電晶體MP1的源極動電 /瓜11 1〜Iml )，及MP2的源極（流動I 1 2〜Im2)相連接。 NM0S電晶體MN5的源極接地，閘極上接受時脈02。 NM0S電晶體MN6的源極接地，閘極接受時脈0 2。.〇s電晶 體MN5與MN6的汲極與CBCMTEG25-〗 〜25 —M分別的NM〇s電晶 體Μ N1與Μ N 2的源極相連接。 如此地，在第2型態中，對複數個CBCMTEG25，藉著源
200301948 五、發明說明（30) ，==共=降=極電-切換部上所使 (第;；:)之電路，其他的電路亦可。 置的：二：：：本發明的實施型態2的第3型態之半導體裝 點如圖中所示，將電位保持電路35與節 連接。電位佯二t保持電路36與節點N2(充放電端子)相 =二保持電路35與36被分別加上電源電位_及接 (_Λ位晶保體:二^
雷曰舻ΜΡ9人a a b電日日體顧2，PM0S電晶體MP1，PM0S 電：體MP2全都是關閉時），維持節_削2的電位，用來 p 1二*於次閥值電流所造成節點N1與⑽電位變動。 —_電_ _〇S間極電位Gn的頻率 二： Z〜數MHz左右時’雖然電晶體的追隨特性是 ，值電壓絕對值低者較好，⑯疋 流變大之問題。第3型態是為了解決此一問題。才問值電 具體==:Γ所示之半導體裝置的電位保持電路 如圖中所示，電位保持電路35是將PM0S電晶體Q11盘 画電晶體Q21所形成之第！反向器，及nm ^ 眶電晶體Q22所形成之第2反向器以交叉連接 與 画電晶體Q1 i與Q1 2的源極上接受電源電位州，_ 2108-5376-PF(Nl);Ahddub.ptd 第36頁 200301948 五、發明說明（31) 晶體Q2 1與Q22的源極接地。pm〇s電晶體qii與nm〇S電晶體 Q21的汲極間的節點旧5與節點N1相連接。 同樣地’電位保持電路36是將PM〇s電晶體Q13與NM〇s 電晶體Q23所形成之第1反向器，及pM〇s電晶體與NM〇s ，晶體Q24所形成之第2反向器以交叉連接來構成，pM〇s電 晶體Q13與Q14的源極上接受電源電位Vdd，NM0S電晶體Q23 與Q24的源極接地。pm〇s電晶體Q1 3與NM0S電晶體Q23的汲 極間的節點N36與節點N2相連接。 源極電壓切換部3 1〜3 4與圖1 3所示之第2型態相同 地’使用PM0S電晶體MP3、NM0S電晶體MN3、PM0S電晶體 MP4、及NM0S電晶體MN4。 如圖1 7中所示的構成，是將由第i及第2反向器所形成 之反向器栓鎖器（正反器）所構成之電位保持電路35，36應 用在第2型態内。與電源（電源電位Vdd，接地電拉Vss)串 連連接之NM0S電晶體MN3，NM0S電晶體MN4，PM0S電晶體 MP3，及PM0S電晶體MP4具有開關的功能。 以下說明圖1 7所示之電路的動作。pM〇s閘極電位Gp、 NM0S閘極電位Gn及時脈0 1，0 2的時序與圖1 4所示之第1 型態相同。
首先’使時脈0 1 (及0 2)成為” l”，使pm〇S電晶體MP3 及PM0S電晶體MP4打開，與其同步，使PM〇s閘極電位Gp成 為n Ln 。因為串聯的PM0S都成為打開，基準電容以以與測 试電谷C t s t被電^充電’使節點N 1及N 2的電位都成為電源 電位Vdd。接著，時脈0 1成為” ，切斷電源。接著\使
2108-5376-PF(Nl);Ahddub.ptd 200301948 五、發明說明（32) P Μ 0 S閘極電位(]p也成為” p，， ΑΜΜπς Μ i 為。直到時脈Φ1成為” Η”為止， 電 ^ f ΐ ^ ί Γι J ； ΤΖΤ2 9 PM〇S € ΜΜΡ1 ^ΜΡ2 高到可以忽略次閥值雷泣ώΑ i — 頂尤α又疋為 狀能之彳# i# +電々 度，在全部電晶體成為關閉 保持期間)時，在此電路上所流之次 閥值電k會小到可以忽略。 將構成電位保持電路35與36 iPM〇S電晶體 曰細〜Q24的間值電細^ 2曰曰體MN1及MN2，PMOS電晶體MP1及MP2的閥值電壓 大，猎此可以抑制電位保持期間在電位保持電路35盥“ 所流之次閥值電流。 〃 m 電位保持電路35與36因為只需要將電位保持在，，η”或 2化，可以使用最小尺寸的電晶體（邏輯電晶體）來達到小 接著使時脈02從” L”變成"Η”，打開NM0S電晶體〇3及 ΜΝ4，使NMOS電晶體ΜΝ1與ΜΝ2的源極與電源（接地電位Vss)
連接。接著，使NMOS閘極電位Gn從n Ln變成” η"來打開NMOS 電晶體ΜΝ1與ΜΝ2，因為測試電容ctst與基準電容Cref上所 貯存的電荷會放電，節點N1與…的電位成為接地電位 Vss ° 接著’使時脈0 2成為，，L”，使NMOS電晶體MN3與MN4關 2108-5376-PF(Nl)；Ahddub.ptd 第38頁 200301948
閉，切斷NM0S電晶體MN1與NM0S電晶體〇2的電源。 使NM0S閘極電位Gr^”H”變成，，L”，關閉nm〇 MN2 ’成為待機狀態。Α到時脈02成為”l”為止，時脈糾 維持在”H”，PM0S閘極電位“也維持在” H”， MP1〜MP4維持在關閉的狀態。 聪 士同上述，將構成源極電壓切換部之肋S電晶體μ p 3， MP4，ΜΝ3，ΜΝ4的閾值電壓的絕對值設定成較構成電 路之電晶體的閾值電壓的絕對值大，藉此可以降低電位保 持電路35與36在電位保持期間中的次閥值電流，具 消耗電力之效果。 a 一 為了提高在測量頻率變高時的追隨性，將源極電壓切 換部31〜34的電晶體的閘極寬度設定成較構成CB(：M電路之 電晶體的閘極寬度大。 ^ 在圖17的構成中，只要將NM0S電晶體MN3與MN4的閘極 寬度設為較NM0S電晶體MN1與MN2的閘極寬度大，PM〇s電曰 體MP3與PM0S電晶體MP4的閘極寬度設為較PM〇s電晶體Mpf 與PM0S電晶體ΜΡ2的閘極寬度大即可。 在圖1 2，圖1 3，圖1 5〜圖1 7中，說明了對節點 M3U3’ ，Ν3η〇，Ν4(Ν4’ ，Ν4π〇加上共通的電源電位Vdd之 結構，但也可以對節點N3與N4分別設置不同的電源電位 V d d用端子來構成。 〈實施型態3> 本發明的實施型態3中之半導體裝置的特徵是以相同 的配線來連接CBCM電路與LCR量表測量用接線墊。
200301948 五、發明說明（34) 依據實施型態3之丰慕驷壯w 表兩者來測量相^配線的電^£，因為是以CBCM及LCR量 的偏差二取得= =?，所以可以排除起因於製程 s牵2:猸，I在佈局上成為相同電容，A準備2條配線 ! : ΐ與CBCM用電路及LCR量表用的接線塾相連 所开’^ Ια #局上為相同配線電容，在晶圓製程結束後 二’ίΊ ΐ構造會因為製程的偏差，常常會造成配線 佑：t我Γ，、。因此，即使以CBCM及LCR量表來測量在 :局上為相同配線電容的配線構 同，ϊ得很f區分此一差異是來自製程還是測量方i 貝把型恶3之半導體裝置因為是以CBCM及⑽量表 置相同的配線構造，在比較兩者的測量時，可以排除製程 的偏差，而可以準確地評估測量方法所造、 (第1型態） 圖18是說明本發明的實施型態3的半導體裝 電容測量電路的第i型態。如圖中所示，接受電位vh及電良 位Viow之接線塾57與58為LCR量表用的接線塾，接受電位 N[基準電位Ref，PM0S閘極電叫，測試電位Ts Gnd、NM0S閘極電位Gn之接線塾51〜56為“⑶電路部26 接線墊。 第1實施型態中之CBCM電路部26，將與從節點N2 線電容圖案27間的圖案尺寸sl相同圖案尺寸以的虛擬配 電谷圖案37a设置在節點N1上’將配線電容圖案27以的 電容從測量對象除去，可以提高電容值的測量準確度。其
2108-5376-PF(Nl);Ahddub.ptd 第40頁 200301948 五、發明說明（35) 他的構成與圖3 3所示之構成相同。 圖1 9是說明圖1 8的各電容的連接關係的等價電路圖。 圖2 0是說明圖1 8的B-B剖面之圖。配線電容圖案2 7是由部 分配線電容圖案2 7 a及2 7 b所構成，從上面來看形成梳子形 狀的構造。將梳子形狀的配線構造在圖1 8的B-B的剖面切 下時，會如圖2 0 —般地被交互地切出部分配線電容圖案 27a與27b。在梳子形狀佈局27a及2 7b的下層設置有板狀 (或網狀）的下層配線28，在上層則沒有配線。在圖2〇中雖 然省略圖示，配線之間是被絕緣體所包覆。此一構造可以 測量線間（π 1 i n e a n d s p a c eπ )的配線電容。 回到圖18，假設部分配線電容圖案27a與27b之梳子形 狀配線與下層配線28的電容為Clgl，LCR量表用的接線塾/ 5 7及58及下層配線28的電容分別為Chg及Clg2，CBCM電路 部26部的PM0S電晶體MP2及NM0S電晶體MN2的汲極周圍的電 容為Ccbcm，經由LCR量表用接線墊57與58來測量時的配線 電容為Chl2，可以如圖19所示之等價電路圖一般地將各電 容加以連接。 亦即，從電容Chg及電容Clg2的另一電極端Vg來看， 電容Clgl與電容Clg2為並聯關係，其總和成為 Clg二Clgl+Clg2。從LCR量表用接線墊57來見，電容Chl2、 電容Chg及電容Ccbcm為並聯，電容Chg與電容cig為串聯。 如圖19中所示，電容Ccbcm為電容Cpdb(PM0S電晶體MP2的 沒極-基板間電容）、電容CPgd(PM0S電晶體MP2的閘極—沒 極間電容）、電容Cndb(NM0S電晶體MN2的汲極—基板間電
200301948 五、發明說明（36) 容）、及電容C n g d (N Μ 0 S電晶體Μ N 2的閘極-沒極間電容）的 總和。 因此，以CBCM法所測量到之配線電容Chi 1與上述電容 間的關係如以下（3 )式。 [數3]
Chll = Chl2 + 3.g X C lg + Ccbcm---(3)
Chg + Clg 在（3)式中是假設下層配線28(另一電極端Vg)為浮 動。在圖2 0中也可以固定下層配線2 8的電位。 圖2 1是說明其他配線構造之說明圖，與圖2 〇相同說明 圖1 8的B - B剖面。如圖中所示，除了下層配線2 8之外，在 部分配線電容圖案27a與27b的上層形成上層配線29。也可 以在此上下層的電極板（或網狀配線）上配線。 (第2型態） 圖2 2疋况明貫施型悲3的苐2型態之說明圖。在圖2 2所 示之第2型態中，設置了在部分配線電容圖案2 7a的圖案尺 寸s 1上，加上從部分配線電容圖案2 7a到LCR量表用接線塾 57間的圖案尺寸S3所得之尺寸（si + s3)的虛擬配線電容圖 案37b及與LCR量表用接線塾57專價的虛擬接線塾59，藉此 可以將配線電容圖案2 7以外的電容從測量對象除去，以進 一步提高電容值的測量準確度。 (第3型態） 圖2 3是說明實施型態3的第3型態之說明圖。在圖2 3所 不之第3型態中，除了圖案尺寸（si+s3)的虛擬配線電容圖
2108-5376-PF(Nl);Ahddub.ptd 第42頁 200301948 五、發明說明（37) 案37b及虛曰擬接線墊59之外，設置了從部分配線電容圖案 7荦 及里塾58間的圖案尺寸㈡的虛擬配線電容 圖案38a及與LCRS表用接線墊58等價的虛擬接線墊6〇， 以將配線電容圖案2 7以外的電容從測量對象除去，以一 步提高電容值的測量準確度。 ” (第4型態） 笛4开圖^是說明實施㉟態3的第^態之圖。在圖24所示之 :Η二二:置虛擬配線電容圖案37C，其中包含配線電 今圖案27a的部分尺寸（圖案尺寸s2xs4)之圖〜s4 與部分配線電容圖案2 7 a丘诵，is! η 士 ％要占 ^ α 冋b又置虛擬配線電容圖 案8b，，、中包έ部分配線電容圖案27b的部分尺寸（圖案 2=Γ·5)二圖案尺寸s2，s2，s5與部分配線電 對以將配線電容圖案27以外的電容從測量 ii::較於第3型態’可以進-步提高電容值的測 (第5型態） 干之=是•說明/施一型態3的第5型態之說明圖。在圖25所 安97k — 1 a，疋在第4型態之外，設置與部分配線電容圖 ，27b貫質等價之虛擬配線電容圖案38c，可 悲，更能夠提高電容值的測量準確产。 乂 (第6型態） "" 之說=是L明實施型態3的第6型態之寄生電容測量電路 0 第6型悲的寄生電容測量電路是、、則旦丨r r旦声用 接線倾周圍的寄生電容之電路。Μ里IXR里表用
2108-5376-PF(Nl)；Ahddub.ptd 第43頁 200301948 五、發明說明（38) '一" 在圖26所示之第6型態中，藉著設置與節點N2〜LCR量 表用接線墊61間的圖案尺寸sl相同的虛擬配線容量圖案 40a胃’可以將LCR量表用接線墊61的寄生電容以外的電容從 測里對象除去’可以進一步提高電容值的測量準確度。 (第7型態） 圖2 7是說明實施型態3的第7型態之寄生電容測量電路 之祝明圖。第7型態的寄生電容測量電路是測量LCR量表用 接線墊6 1周圍的寄生電容之電路。 在圖27所示的第7型態中，節點N2〜LCR量表用接線墊 61間的部分配線電容圖案39的圖案尺寸（sl+s3)之中，設 置圖案尺寸sl的虛擬配線電容圖案4〇a，將LCR量表用接線 塾6 1的寄生電容以外的電容的一部分從測量對象加以除 去’可以提高電容值的測量準確度。在LCR量表用接線墊 62上形成圖案尺寸（sl+s3)的部分配線電容圖案39b。 (第8型態） 圖2 8是說明實施型態3的第8型態之寄生電容測量電路 之說明圖。第8型態的寄生電容測量電路是測量LCR量表用 接線墊6 1周圍的寄生電容的電路。 在圖28所示的第8型態中，設置與圖案尺寸（sl+s3)的 部分配線電容圖案3 9等價的虛擬配線電容圖案4丨a，同時 設置與圖案尺寸（sl + s3)的部分配線電容圖案39b &LCR量 表用接線墊6 2等價的虛擬配線電容圖案4 1 b及虛擬接線墊 64 ’藉此可以將LCR量表接線墊61的寄生電容以外的電容 從測ϊ對象加以除去，進一步提高電容值的測量準確度。
2108-5376-PF(Nl);Ahddub.ptd 第44頁 200301948 五、發明說明（39) ' 在以上的說明中，LCR量表的測量與CBCM測量所共有 之電容是以伴隨在線間（line and space)配線與接線墊上 之電谷為例來說明，但是其他例如閘極電容、配線插检 (Via Plug)電容、擴散電容等，只要是測量電容的結構即 可’並不限定在這些。 〈實施型態4> 圖2 9是說明本發明的實施型態4之半導體裝置的構成 之方塊圖。如同圖中所示，實施型態4的半導體裝置之 CBCMBIST 晶片 70 的特徵是包括由 PLL(Phase Locked Loop) 電路71、波形整形電路72、CBCM電路（TEG)73、邏輯電路 74、記憶區域75、R0M76、及I/O電路77所構成之 BIST(Built-in Self Test)功能。 藉著將具有BIST功能之CBCMTEG73整合在晶片内，例 如’用來檢查需要相對電容的準確度之類比電路用的電容 陣列的模擬圖案的電容值測量，及測量SRAM，DRAM、快閃 記憶體、FeRAM、MRAM等的位元線電容，可以掌握在同一 晶圓面内，或者在同一批貨内，或者相對於量產批貨的基 準值（TYPICAL值）具有規定準確度之外的電容之晶片或該 晶片内的記憶體的位址。 (圖2 9的說明） PLL電路71是震盛產生所規定的頻率中之至少一種脈 衝之電路；波形整形電路79是將PLL電路71所發生之波形 加以整形成所規定波形之電路。CBCM用電路之CBCMTEG73 是以CBCM法來測量電容之TEG(Test Element Group)。
第45頁 2108-5376-PF(Nl);Ahddub.ptd 200301948 五、發明說明（40) ROM (Read Only Memory ) 76貯存以CBCM法來控制測量之指 令群’用來設定如電源電壓，測量頻率等aCBCM法來測量 所必要的條件。I /〇電路77進行與外部間的資訊的交換。 邏輯電路7 4從記憶區域7 5讀出測量條件等資訊（包含指 令）’控制P L L電路7 1用來產生所規定的頻率，控制波形整 形電路72用來產生規定的脈衝。此脈衝相當於在
CBCMTEG73内構成CBCM之電晶體的NM0S閘極電位Gn，PM0S 閘極電位Gp，及切換源極的時脈0 1、0 2等。 CBCMTEG73可以是先前的電路構成，但也可以是本發
明中所開示之電路構成，只要是以其他的CBCM法來進行電 容測量之電路即可。 CBCMTEG73至少包含一種CBCM法之電容測量之電路， 也可以配置複數種CBCM法之電容測量電路。邏輯電路74測 量來自CBCMTEG73的電源電位Vdd，接地電位Vss電源的寫 入電流，量測測量頻率（加到NM〇s閘極電位Gn，pM〇s閘極 電位Gp之脈衝頻率），例如根據（1)〜（3)式等來計算出測 量電容，將CBCMTEG的批貨號碼、TEG號碼、晶片號碼、測 量時間、測量條件、測量電容等資訊貯存在記憶區域75， 依據來自外部的讀出信號，可以經由丨/〇電路77將貯存在 記憶區域7 5内之資訊傳送到外部。 如此地，CBCMBIST晶片70藉著將CBCMTEG73與pLL電路 71、波形整形電路72、及邏輯電路74等控制電路整合成單 一晶片，可以不需要來自外部的控制信號，使用cbcmbist 晶片70自身來進行CBCM法之電容值測量。
200301948 五、發明說明（41) (CBCMB I ST晶片70的利用例） 例如’以CBCMBIST晶片70内的CBCMTEG73來測量 D R A Μ ’ S R A Μ ’快閃記憶體（f 1 a s h m e m 〇 r y )等位元線或字元 線的電容時’當大幅偏離位元線的電容的測量值時，有可 能是位元、線與字元線斷線或位元線（或者是字元線）與其他 配、線間短路等。這時，從該位元線（或字元線）的位址及其 電容值’可以決定故障的所在。這些資訊，對有效率的故 障解析很有幫助。或者，將發生斷線或短絡等的位址等資 訊傳送到雷射修復器（Laser Trimmer)，對⑽人河或“人肘等 記憶體單元的配線進行雷射修復，可以有效率地進行記憶 體單元陣列的修復。 Θ 3 0。兒月使用c B c Μ B I S T晶片7 0之記憶體的檢查方法之 流程圖。 參照同圖，在步驟ST1，使用CBCMBIST晶片70來量測 DRAM、SRAM、快閃記憶體、FeRAM、MRAM等記憶體的位元 線、字元線等連接配線的配線電容。 ，著，在步驟^2，依據步驟ST1的量測結果來判定連 接配線的良好或故障。如此，蕤 '^ ^ 早戈此精者測置微小的配線電容， 可以正確地判定連接配線的良好或故障。 然後，在步驟ST3，依據步驟sn ST2的判定結果來決定被？里、'果及步驟 在’以先财的方法來修復被判定為的故'所 此，可以適當地修復故障的連 λ/線。因 被限定。 ㈣運接配線。修復的方法並沒有 第47頁 2108-5376-PF(Nl);Ahddub.ptd 200301948 五、發明說明（42) 只要是能震盪產生脈衝的電路，PLL電路71中的 VCOCVoltage Control Oscillator)電路並沒有被限定。 例如’在構成PLL之VC0内也可以使用l與c來共振之震盪 裔’或使用CMOS等電晶體之環狀震盪器。使用環狀震盪器 時，將環的段數設定為奇數，特別是要抑制高諧波的影響 時’最好是使用質數。 (CBCMTEG的具體例子） 圖31是說明圖29的CBCMTEG73的一例的圖。如圖中所
示’ CBCMTEG73的特徵是使複數個部*CBCMteG50-1〜50-N 的電源端子成為共通，藉著對控制信號個別地進行致能控 制，在固定電流測量（電源）端子的同時，可以連續地進行 複數個CBCM評價。致能電路63 —丨〜”,從致能信號端子接 文EN1〜ENn，當指示致能信號EN1〜ENn打開時，使致能電 路 63-1 〜63-N 成為活性，對 CBCMTEG5〇_i 〜5〇__NM〇S 閘 極電位Gn，PM0S閘極電位Gp用的端子Gpi〜Gpn，GN1〜GNn 輸入脈衝，經由電流測量端子（接線墊5 2，5 4)來測量電 谷。圖31所不之CBCMTEG73中，例如，具有n個部分CBCM電 路，在致能信號EN1〜ENn之中僅指示打開一個致能信號， 可以用一個CBCM電路來進行電容測量。亦即，可以選擇性 地利用N個部分CBCM電路。 圖3 2是說明圖3 1的致能電路的一個詳細例子之電路 圖。如同圖中所示，將NANIU3G11&AND閘G12組合來構成 致能電路63-1。亦即，NANI^]G11的一邊上接受"⑽閘極 電位Gp的反轉信號，在AND閘G12的一邊接受NM〇s閘電位 2108-5376-PF(Nl);Ahddub.ptd 第48頁 200301948 五、發明說明（43)
Gn ’在NAND閘極G11及AND閘極G12的另一邊的輪入上接為 致能信號EN1。致能電路63-2〜63-N亦同，是以NAND閑又 G21，AND 閘 G22 〜NAND 閘極 Gnl，AND 閘 Gn2 所構成。 圖32所示之致能電路63-1〜63-N的構成僅為其中一 例，也可以組合週知的邏輯電路來實現，並不限定在圖3 2 的例子。 圖32所示的電路構成未必要以BIST内的CBCMTEG來構 成，加在單獨的CBCMTEG中也具有同樣的效果。 本發明的實施型態中所示圖面的電源電位Vdd及接地 電位Vss是晶片内部的電源電位Vdd及接地電位Vss，可以 與晶片外部的電源電位Vdd及接地電位Vss —致，但也可以 不一致。 本發明的實施型態中所示之半導體裝置，除了通常的 矽基板之外，也可以在S0I(Silicon On Insulator)基板 或S0N(Silicon On Nothing)基板的主表面上形成’來得 到同樣的效果。
2108-5376-PF(Nl);Ahddub.ptd 第49頁 200301948 圖式簡單說明 [圖1 ]說明先前的CBCM用半導體裝置用的M0S電晶體 的剖面構造之剖面圖。 [圖2]說明本發明的實施贺態1之CBCM用半導體裝置 用的Μ 0 S電晶體之第1型態的構造之剖面圖。 [圖3 ]說明實施型態1之M0S電晶體之第2型態的構造 之剖面圖。 [圖4 ]說明實施型態1之Μ 0 S電晶體之第3型態的構造 之剖面圖。 [圖5]說明圖4的α-Α剖面上之雜質濃度分布之圖。 [圖6 ]說明實施型態1 iM0S電晶體之第4型態的構造 之剖面圖。 [圖7]說明實施型態iiM0S電晶體之第5型態的構造 之剖面圖。 [圖8 ]說明實施型態1之M0S電晶體之第6型態的構造 之剖面圖。 [圖9]說明實施型態1之M0S電晶體之第7型態的構造 之剖面圖。 [圖1 0 ]以模式來說明實施形態1之第8型態的一個例 子之說明圖。 [圖11 ]以模式來說明實施型態1之第1 0型態的一個例 子之說明圖。 [圖1 2 ]說明具有實施型態2的CBCM用電路之半導許狀 置的第1型態的構成之剖面圖。 衣 [圖1 3 ]具體說明圖丨2的源極電壓切換部之第i型能的
200301948 圖式簡單說明 構成之電路圖。 [圖1 4 ] 說明圖1 3所示之實施型態2的第1型態的動作 之時序圖。 [圖1 5 ] 說明實施型態2的第2型態之電路圖。 [圖1 6 ]說明實施型態2的第3型態之半導體裝置的構 成之電路圖。 [圖1 7 ]說明將圖1 6所示之半導體裝置的電位保持電 路具體化之構成的電路圖。
[圖1 8 ]以模式來說明實施型態3的半導體裝置之配線 電容測量電路的第1型態之說明圖。 [圖19] 說明圖16所示之電路中之電容的等價電路之 電路圖。 [圖20] 說明圖18的B-B剖面之說明圖。 [圖2 1 ] 說明其他配線構造之說明圖。 [圖2 2 ]說明實施型態3的第2型態之說明圖。 [圖2 3 ] 說明實施型態3的第3型態之說明圖。 [圖2 4 ] 說明實施型態3的第4型態之說明圖。 [圖2 5 ]說明實施型態3的第5型態之說明圖。
[圖2 6 ]說明實施型態3的第6型態之說明圖。 [圖2 7 ] 說明實施型態3的第7型態之說明圖。 [圖2 8 ]說明實施型態3的第8型態之說明圖。 [圖29]說明具有實施型態4之BIST功能的半導體裝置 的構成之方塊圖。 [圖30]說明以CBCMB 1ST晶片來進行記憶體檢查方法
2108-5376-PF(Nl);Ahddub.ptd 第51頁 200301948 圖式簡單說明 之流程圖。 [圖31]說明圖29的CBCMTEG的内部構成之說明圖。 [圖32]說明圖31的詳細構成之說明圖。 [圖3 3 ]說明先别的C B C Μ用電路的構成之電路圖。 [圖34]說明圖33的CBCM用電路的動作之時序圖。 [圖35 ]說明圖34的CBCM用電路動作詳細之時序圖。 符號說明： 2井區域、 2 P P井區域、 3n N型通道阻障層、 5，5 ’ 延伸區域、 7 閘極絕緣膜、 9，1 0 矽化鈷區域、 1 3，1 3，側壁、 1 5，15，STI 層、 1 6 主體區域、 2 4貫穿阻障區域、 2 7 配線電容圖案、 35，36電位保持電路 70 CBCMBIST 晶片、
1矽基板、 2η Ν井區域、 3 通道阻障層、 3ρ 通道阻障層、 6，6 ’ 袋狀區域、 8 閘極電極、 11，1 Γ 第1偏移絕緣膜、 1 2，1 2 ’第2偏移絕緣膜、 17，17a，17b 底Ν 層、 2 3相反參雜區域、 25 CBCMTEG 、 3 1〜3 4 源極電壓切換部、 63-1〜63-N致能電路、 MN1〜MN6 NM0S電晶楚 MP1〜MP6 PM0S電晶楚 源極·〉及極區域、 73 CBCMTEG 、 50-1 〜50-N 部分CBCMTEG 、 4， ，14 ，14,
2108-5376-PF(Nl);Ahddub.ptd
第52頁 200301948 圖式簡單說明 2 1，2 Γ 第1部分源極·汲極區域、 2 2，2 2 ’ 第2部分源極·汲極區域、 27a，27b，39a，39b部分配線電容圖案、 37a 〜37c，38a 〜38c，40a，41a，41b 虛擬配線電容 圖案。
第53頁 2108-5376-PF(Nl);Ahddub.ptd

Claims (1)

  1. 200301948
    ι· 一種半導體裝置，具有製作在半導體基板上，而 成CBCM(Charge Based Capacitance Measurement)用雷焉 之、纟巴緣閘極型電晶體，上述絕緣閘極型電晶體包括：、略 閘極絕緣膜，在該半導體基板上選擇性地來形成； 閘極電極’在該閘極絕緣膜上形成，·及 第2導電型的源極·汲極區域，在該半導體基板的表 面内之該閘極電極下方，夾著第！導電型的主體區域來ς 成； 5玄主體區域’在該源極·沒極區域的附近區域，與非 附近的區域具有相同的雜質濃度。 2 ·如申请專利範圍第1項所述的半導體裝置，其中該 源極·沒極區域包括： 第1部分源極·汲極區域，具有第丨形成深度；及 第2部分源極·汲極區域，具有較該第1形成深度深之 第2形成深度； 6亥苐1及弟2部分源極·沒極區域與上述主體區域之間 形成第1及第2PN接面，該第2PN接面之雜質濃度被設定成 較上述第1 PN接面之雜質濃度低。 3· —種半導體裝置，具有製作在半導體基板上，而構 成CBCM用電路之絕緣閘極型電晶體，該絕緣閘極型電晶體 包括：
    2108-5376-PF(Nl);Ahddub.ptd 第54頁 200301948
    閘極電極，在該閘極絕緣膜 第2導電型的源極.汲極區域上：成，·及 内，夾著該閘極電極下的并 _ 在孩井區域的表面 4.如申請專利範圍第2項°所3所形成。 具有製作在該半導體基板上，34的、+導體裝置’其中更 閘極型電晶體； 籌成邏輯電路之第2絕緣 該絕緣閘極型電晶體 具有以CBCM法進行電容值測;^閘極型電晶體相比， 5. —種半導體裝置，具了又尚準確度的電氣特性。 成CBCM電路之第丄絕緣閘極型衣曰作在半導體基板上，而構 絕緣閘極型電晶體； 曰曰體與構成邏輯電路之第2 該第1絕緣閘極型電晶體鱼 比，具有以CBCM法進行電六信、：曰、、、邑、、承閘極型電晶體相 性。 '則星時較高準確度的電氣特 6 ·如申請專利範圍第5項 、,、、， 第1絕緣閘極型電晶體接受與兮，的半導體裝置，其中該 電位的電源供給。 一 ^弟2絕緣閘極型電晶體不同 7·如申請專利範圍第5項 具有構成半導體記憶裝置之第半導體裝置，其中更 絕緣閘極型電晶體與該第3浐、、、巴緣閘極型電晶體，該第工 寸相同。 間極型電晶體的電晶體尺 8·如申請專利範圍第5或 更具有輸出入電路用的第4絶铁、所迷的半導體裝置，其中 閘極型電晶體與該第4絕緣閑極型電晶體，該第丨絕緣 ’電晶體的電晶體尺寸相
    2108-5376-PF(Nl);Ahddub.ptd 第55頁 200301948 六、申請專利範圍 同。 9 · 一種半導體裝置，呈有祜愈 構成CBCM用電路之第i導電型 I在半導體基板上，而 2導電型的㈣緣間極二工 S亥第1、％緣閘極型電晶體的一 合 ^ ^ ^ ^ t^ t ^Λ1 ^ 成為打開狀態，以第ι電源對該測試用電容接充雷在充電期間 該第2絕緣閘極型電晶體的一邊铱’ 另一邊電極與該測試用電容 11側人第2電源相連 ，以第2電源爽Λ二連接，在放電期間成為 接 ^ >tr- J -Λρ 打開狀態，以第2電源來將該測試用電容 該半導體裝置更具有電源連接切換 …口’ 期間及其附近期間，將該第丨電源盥嗲、第;在該充電 體的一邊電極在電性上連接，只有弟1、、、巴、、水閘極型電晶 期間，將該第2電源與該第2絕緣；附近 在電性上相連接。 生罨阳體的一邊電極 1 0.如申請專利範圍第9項所述的半 電源連接切換部包括： 衣置其中該 第1電源連接用絕緣閘極型電晶體， 與該第"邑緣閘極型電晶體的一邊電極之間，=:1電源 電極之第1控制信號來打開/關閉；及 乂末自控制 第2電源連接用絕緣閘極型電晶體，插入 與該第2絕緣閘極型電晶體的一邊電極 仕咸弟」電源 電極之第2控制信號來打開/關間’以來自控制 一種半導體裝置，將⑽用電路及控制該圓用 2108-5376-PF(Nl);Ahddub.ptd 第56頁 200301948 六、申請專利範圍 電路動作之控制電路整合在單一晶片内。 1 2.如申請專利範圍第11項所述的半導體裝置，其中 該CBCM電路包括複數個部分CBCM用電路； 該半導體裝置更具有個別控制該複數個部分CBCM用電 路分別活性狀態之致能電路。
    2108-5376-PF(Nl);Ahddub.ptd 第57頁
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