KR20020041758A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20020041758A
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오꾸야마고우스께
와따나베고우조우
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
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Abstract

복수의 전계 효과 트랜지스터를 구비하는 반도체 장치의 핫 캐리어 내성을 향상시킨다. 입력 초단의 인버터 회로 INV1을 구성하는 pMISQp1 및 nMISQn1에는 단채널 효과 억제용 반도체 영역을 설치하지 않고, 다음 단 이후의 인버터 회로 INV2a, INV2b의 pMISQp2 및 nMISQn2에는 단채널 효과 억제용 반도체 영역을 설치한다.

Description

반도체 장치 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 장치 기술에 관한 것으로, 특히 동일한 반도체 기판에 복수의 전계 효과 트랜지스터를 구비하는 반도체 장치 및 그 제조 기술에 적용함에 있어서 유효한 기술에 관한 것이다.
본 발명자들이 검토한 기술에 따르면, 입력 신호를 직접 받는 입력 초단(初段)의 전계 효과 트랜지스터와, 그 외의 전계 효과 트랜지스터와의 드레인 구조는 동일한 구조로 되어 있다. 즉, 입력 초단의 전계 효과 트랜지스터 및 그 외의 전계 효과 트랜지스터의 드레인용 반도체 영역의 근방에는 그 드레인용 반도체 영역의 도전형과는 반대 도전형의 반도체 영역을 설치함으로써, 단채널 효과를 억제 또는 방지하고 있다. 그리고, 그 입력 초단의 전계 효과 트랜지스터에서는 그 외의 전계 효과 트랜지스터보다 게이트 길이를 길게 함으로써, 핫 캐리어 내성을 확보하고, 디바이스 특성 열화 수명의 향상을 도모하고 있다.
그런데, 상기 입력 초단의 전계 효과 트랜지스터의 게이트 길이를 길게 하는 기술에 있어서는 공지의 기술이 아닌 이하의 과제가 있는 것을 본 발명자는 새롭게 발견했다.
즉, 전계 효과 트랜지스터의 스케일링에 의해 입력 초단의 전계 효과 트랜지스터도 긴 게이트 길이를 확보하는 것이 곤란하고, 핫 캐리어 내성이 열화하는 문제가 있다. 특히, 본 발명자들의 실험 결과에 의한 검토에 의하면, 입력 초단에 있어서의 p 채널형 전계 효과 트랜지스터의 NBT(Negative Bias Temperature) 열화가 심각하고, 핫 캐리어 내성이 대폭 열화하는 문제가 있는 것을 처음으로 발견했다. 이는 입력 초단의 p 채널형 전계 효과 트랜지스터에서는 그 입력에 TTL (Transistor-Transistor Logic) 신호 등의 입력 신호가 직접 인가되면, NBT 스트레스와 핫 캐리어 스트레스가 교류(Alternating Current; 이하, AC라 함) 동작으로 교대로 인가되는 결과, p 채널형 전계 효과 트랜지스터의 핫 캐리어 열화가 더욱 가속되기 때문이라고 생각된다. 이러한 핫 캐리어 열화는 NBT 열화와 마찬가지로 게이트 길이 의존성이 작고, 게이트 길이를 길게 하는 것만으로는 핫 캐리어 내성의 확보가 곤란하다.
본 발명의 목적은 복수의 전계 효과 트랜지스터를 구비하는 반도체 장치의 핫 캐리어 내성을 향상시킬 수 있는 기술을 제공하는데 있다.
본 발명의 상기 및 그 밖의 목적과 신규 특징은 본 명세서의 기술 및 첨부 도면에서 분명히 될 것이다.
도 1은 본 발명의 일 실시예인 반도체 장치의 주요부 평면도.
도 2는 도 1과 동등 개소의 반도체 장치의 주요부 평면도.
도 3은 도 1의 반도체 장치의 주요부 단면도.
도 4는 도 1의 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 5는 도 4에 이어지는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 6은 도 5에 이어지는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 7은 도 6에 이어지는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 8은 도 7에 이어지는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 9는 도 8에 이어지는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 10은 도 9에 이어지는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 11은 도 10에 이어지는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 12는 도 11에 이어지는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 13은 도 12에 이어지는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 14는 본 발명의 다른 실시예인 반도체 장치의 주요부 단면도.
도 15는 본 발명의 또 다른 실시예인 반도체 장치의 주요부 단면도.
도 16은 본 발명의 다른 실시예인 반도체 장치의 주요부 평면도.
도 17은 도 16과 동등 개소의 반도체 장치의 주요부 평면도.
도 18은 도 16의 반도체 장치의 주요부 단면도.
도 19는 본 발명의 다른 실시예인 반도체 장치의 주요부 단면도.
도 20은 본 발명의 또 다른 실시예인 반도체 장치의 주요부 단면도.
도 21은 본 발명의 다른 실시예인 반도체 장치의 주요부 단면도.
도 22는 본 발명의 다른 실시예인 반도체 장치의 주요부 단면도.
도 23의 (a) 및 (b)는 CMIS 인버터 회로의 ViL의 정의의 설명도.
도 24는 번인 테스트의 일례의 설명도.
도 25는 상기 번인 테스트 전후의 p 채널형 MISFET에서의 입력 전압에 대한 출력 전압의 파형도.
도 26의 (a)∼(c)는 번인 테스트에 의한 p 채널형 MISFET에 실효적으로 인가되는 스트레스의 일례의 설명도.
도 27의 (a) 및 (b)는 동일 핫 캐리어 스트레스 시간에서의 드레인 단의 홀트랩 수를 모식적으로 나타내는 설명도.
도 28은 번인 테스트에 의한 열화의 경시 변화를 비교한 설명도.
〈도면의 주요 부분에 대한 부호의 설명〉
1C : 반도체 칩
1S : 반도체 기판
2 : 외부 단자
3 : 분리부
4, 4b, 7, 7b, 8, 8b, 10, 10b, 13, 13b, 14, 14b, 56S, 56S2, 56D, 56D2 :
반도체 영역
4a, 7a, 8a, 10a, 13a, 14a, 56S1, 56D1 : 확대 영역
5, 59 : 게이트 절연막
6A∼6F, 58 : 게이트 전극
9a∼9f, 57 : 단채널 효과 억제용 반도체 영역
11 : 측벽
12 : 층간 절연막
52 : 입력 단자
53 : 출력 단자
INV1, INV2a, INV2b, INV3a, INV3b, INV4a, INV4b, INV50 : 인버터 회로
QP1 : p 채널형 MISFET(제1 전계 효과 트랜지스터)
Qp2 : p 채널형 MISFET(제2 전계 효과 트랜지스터)
Qp3 : p 채널형 MISFET(제3 전계 효과 트랜지스터)
Qp4 : p 채널형 MISFET(제4 전계 효과 트랜지스터)
Qn1 : n 채널형 MISFET(제1 전계 효과 트랜지스터)
Qn2 : n 채널형 MISFET(제2 전계 효과 트랜지스터)
Qn3 : n 채널형 MISFET(제3 전계 효과 트랜지스터)
Qn4 : n 채널형 MISFET(제4 전계 효과 트랜지스터)
PR1∼PR7 : 포토레지스트 패턴
Qp50 : p 채널형 MISFET
Qn50 : n 채널형 MISFET
Vin : 입력 전압
Vout : 출력 전압
Vcc : 고전위측의 전원 전압
54 : 기판
55 : n 웰
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
즉, 본 발명은 외부로부터의 입력 신호를 직접 받는 제1 전계 효과 트랜지스터의 드레인 구조를 핫 캐리어 내성이 양호한 구조로 하고, 그 외의 전계 효과 트랜지스터의 드레인 구조와는 다르도록 한 것이다.
또한, 본 발명은 외부로부터의 입력 신호를 직접 받는 제1 전계 효과 트랜지스터의 드레인 구조는 단채널 효과 억제용 반도체 영역을 갖지 않고, 그 외의 전계 효과 트랜지스터의 드레인 구조는 단채널 효과 억제용 반도체 영역을 갖는 것이다.
〈실시예〉
본원 발명을 상세히 설명하기 전에, 본원에 있어서의 용어의 의미를 설명하면 다음과 같다.
1. 웨이퍼는, 집적 회로의 제조에 이용하는 반도체 기판, 사파이어 기판, 유리 기판, 그 밖의 절연, 반 절연 또는 반도체 및 이들의 복합적 기판을 말한다. 복합적 기판에는, 예를 들면 절연층 상에 소자 형성용 반도체층을 설치하여 구성되는 SOI(Silicon On Insulator) 기판이나 반도체 기판의 표면에 에피택셜층을 설치하여 구성되는 에피택셜 웨이퍼를 포함한다.
2. 반도체 장치 또는 반도체 집적 회로 장치라 할 때는, 실리콘 웨이퍼나 사파이어 기판 등의 반도체 또는 절연체 기판 상에 만들어지는 것뿐만 아니라, 특히, 그렇지 않은 취지가 명시된 경우를 제외하고, TFT(Thin-Film-Transistor) 및 STN (Super-Twisted-Nematic) 액정 등과 같은 유리 등의 그 밖의 절연 기판 상에 만들어지는 것 등도 포함하는 것으로 한다.
3. 디바이스면은 웨이퍼의 주면으로서, 그 면에 리소그래피에 의해 복수의 칩 영역에 대응하는 디바이스 패턴이 형성되는 면을 말한다.
4. 전계 효과 트랜지스터의 드레인 구조는, 전계 효과 트랜지스터의 드레인을 형성하는 구조로서, 그 드레인용 반도체 영역 외에, 본원에서는 단채널 효과 억제용 반도체 영역을 포함한다.
5. 단채널 효과 억제용 반도체 영역은, 포켓 영역, 펀치스루 스토퍼 영역 또는 헤일로(halo) 영역이라고도 불리며, 전계 효과 트랜지스터의 소스용 반도체 영역 및 드레인용 반도체 영역 사이의 누설 전류를 억제 또는 방지하기 위한 영역을 말한다.
6. 확대(extension) 영역은, 상기 전계 효과 트랜지스터의 드레인 구조에 포함되는 영역으로서, 상기 드레인용 반도체 영역의 일부를 구성하는 영역이기도 하다. 전계 효과 트랜지스터의 채널에 인접하도록 배치된다. LDD(Lightly Doped Drain) 영역이라고도 불리며, 상기 드레인용 반도체 영역에서 상대적으로 불순물농도가 낮은 것이 일반적이다.
7. 산 질화막은, 반도체 기판과 게이트 절연막과의 계면에 소정량의 질소가 존재하는 막 구조를 말한다.
8. 표면 채널은, 회로 동작 조건 하에 있어서, 트랜지스터에 게이트 전압을 인가했을 때, 채널 전류가 반도체 기판의 표면을 흐르는 구조를 말한다.
9. 번인 테스트(Burn In Test) : 바이어스 스트레스 시험 또는 고온 바이어스 시험의 일종으로, 온도 가속과 실제 사용에 가까운 전계 가속을 조합하여 행하는 가속 시험이다. 통상, 반도체 장치 제조에 있어서의 스크리닝 공정으로서, 온도 및 전압 스트레스를 인가하여 스트레스를 가속하고, 초기 불량품을 제거하기 위한 시험을 말한다. 열화 원인을 물리적, 시간적으로 가속하고, 단시간에 결과를 낼 수 있다. 스태틱 번인과, 다이내믹 번인이 있다. 스태틱 번인은, 반도체 장치를 고온에서, 정격 또는 그것을 초과하는 전원 전압을 인가하고, 반도체 장치에 전류를 흘려서, 온도 및 전압 스트레스를 반도체 장치에 가해서 스크리닝을 행한다. 다이나믹 번인은, 반도체 장치를 고온에서 정격 또는 그것을 초과하는 전원 전압을 인가하고, 반도체 장치의 입력 회로에 실제 동작에 가까운 신호를 인가하면서 스크리닝을 행한다.
이하의 실시예에 있어서는 편의상 그 필요가 있을 때는 복수의 섹션 또는 실시예로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 이들은 서로 관계없는 것이 아니라, 한쪽은 다른 한쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시예에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 대하여 언급하는 경우, 특별히 명시한 경우 및 원리적으로 분명하게 특정한 수로 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상이라도 이하라도 좋다.
또한, 이하의 실시예에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는 특별히 명시한 경우 및 원리적으로 분명하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 물론이다.
마찬가지로, 이하의 실시예에 있어서, 구성 요소 등의 형상, 위치 관계 등에 대하여 언급할 때는 특별히 명시한 경우 및 원리적으로 분명히 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이는 상기 수치 및 범위에 대해서도 마찬가지다.
또한, 본 실시예를 설명하기 위한 모든 도면에 있어서 동일 기능을 갖는 것은 동일한 부호를 붙여, 그 반복 설명은 생략한다.
또한, 본 실시예에 있어서는 전계 효과 트랜지스터의 일례인 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 MIS라 약칭하고, p 채널형 MISFET를 pMIS라 약칭하고, n 채널형 MISFET를 nMIS라 약칭한다.
이하, 본 발명의 실시예를 도면에 기초하여 상세하게 설명한다.
〈제1 실시예〉
본 실시예를 설명하는 데 앞서, 본 발명자들이 검토한 기술에서, 공지의 기술이 아닌, 처음으로 발견한 과제에 대하여 설명한다.
우선, CMIS(Complementary MIS) 인버터 회로의 ViL의 정의를 도 23에 의해 설명한다. 도 23의 (a)는 인버터 회로 INV50을 나타내고 있다. 인버터 회로 INV 50은 pMISQp50 및 nMISQn50으로 구성되는 CMIS 인버터 회로를 포함하고, 그 입력에는 입력 단자(52)가 접속되고, 그 출력에는 출력 단자(53)가 접속되어 있다. 부호의 Vin은 입력 전압, Vout은 출력 전압, Vcc는 고전위측의 전원 전압을 나타내고 있다.
또한, 도 23의 (b)는 인버터 회로 INV50의 출력 파형을 나타내고 있다. 입력 전압 Vin 중의 전압 ViL은 하이(high)="1" 출력이 얻어지는 최대의 입력 전압을 나타내고 있다. 즉, 입력 전압 Vin이 0≤Vin≤ViL일 때, 출력 전압 Vout은 "1"이 된다. 한편, 입력 전압 Vin 중의 전압 ViH는 로우(Low)="0" 출력이 얻어지는 최소의 입력 전압을 나타내고 있으며, 입력 전압 Vin이 ViH≤Vin≤Vcc일 때, 출력 전압 Vout은 "0"이 된다.
도 24는 번인 테스트의 일례를 나타내고 있다. 인버터 회로 INV50의 전원 단자에, 예를 들면 4.6V 정도(일정)의 전원 전압 Vcc를 인가한 상태에서, 인버터 회로 INV50의 입력 단자(52)에, 예를 들면 0∼3.8V 동작 폭의 구형파 TTL 신호를 인가하고, TTL 동작 스트레스를 가하여 시험을 행한다. 도 25는 상기 번인 테스트 전후의 pMISQp50에 있어서의 입력 전압 Vin에 대한 출력 전압 Vout의 파형을 나타내고 있다. 번인 테스트의 전후로 전압 ViL이 변동하고 있다. 전압 ViL1은 시험 전, 전압 ViL2는 시험 후의 전압 ViL을 각각 나타내고 있다. 이는 pMISQp50의 전기적 특성[상호 컨덕턴스 gm 및 소스·드레인 전류(구동 전류) Ids 등]의 열화로추정된다.
본 발명자들은, 이 번인 테스트에 있어서의 pMISQp50의 전기적 특성 열화에 대하여 검토했다. 도 26은 상기 번인 테스트에 의한 pMISQp50에 실효적으로 인가되는 스트레스의 일례를 나타내고 있다.
도 26의 (a)는 상기 번인 테스트 시에 pMISQp50에 인가되는 전압 파형을 나타내고 있다. 파선의 파형은 pMISQp50의 게이트, 소스 사이에 인가되는 전압 Vgs의 파형, 실선의 파형은 pMISQp50의 소스, 드레인 사이에 인가되는 전압 Vds의 파형을 나타내고 있다. 도 26의 (a)에 도시한 바와 같이 시간의 경과에 따라 핫 캐리어(HC) 스트레스와, NBT 스트레스가 AC 동작으로 교대로 pMISQp50에 가해진다.
또한, 도 26의 (b), (c)는 그 번인 테스트 시에 pMISQp50에 가해지는 핫 캐리어 스트레스 조건 및 NBT 스트레스 조건을 나타내고 있다. pMISQp50의 소스, 드레인은 반도체 기판(54)의 n 웰(55)의 영역에 형성되어 있다. pMISQp50의 소스용 반도체 영역(56S) 및 드레인용 반도체 영역(56D)은 각각 확대 영역(56S1, 56D1) 및 p+형 반도체 영역(56S2, 56D2)을 갖고 있다. 확대 영역(56S1, 56D1)의 불순물 농도는 p+형 반도체 영역(56S2, 56D2)의 불순물 농도보다 낮다. 이 확대 영역(56S1, 56D1)의 하방(下方)에는 n형 단채널 효과 억제용 반도체 영역[헤일로 영역: 57]이 설치되어 있다.
도 26의 (b)에서는 게이트 전극(58)에 -1.2V 정도의 게이트 전압 Vg가 인가되고, 드레인에 -4.6V 정도의 드레인 전압 Vd가 인가된다. n 웰(55)과 소스용 반도체 영역(56S)이 접지 전위에 전기적으로 접속된 상태가 된다. 또한, 도 26의 (c)에서는 게이트 전극에 -4.6V 정도의 게이트 전압 Vg가 인가되고, n 웰(55), 소스 및 드레인용 반도체 영역(56S, 56D)이 접지 전위에 전기적으로 접속된 상태가 된다. 어느 경우도 채널로 생긴 핫 캐리어가 게이트 절연막(59)을 개재하여 게이트 전극(58)측에 축적된다.
도 27은 동일 핫 캐리어 스트레스 시간에서의 드레인 단의 홀 트랩(hole trap) 수를 모식적으로 나타내고 있다. 도 27의 (a)는 입력에 직류적으로 신호를 인가한 경우를 나타내고, (b)는 입력에 교류적으로 신호를 인가한 경우를 나타내고 있다. 교류적인 경우 쪽이 홀 트랩 수가 대(大)가 된다. 또한, 도 28은 번인 테스트에서의 열화의 경시(經時) 변화를 비교한 도면이다. 실선이 교류적인 TTL 신호를 입력에 인가한 경우를 나타내고 있다. 또한, 파선은 직류적인 신호를 입력에 인가한 경우를 나타내고 있다. 교류적인 신호를 인가한 경우에는 NBT 스트레스 조건이 가해지기 때문에, 홀 트랩 증대에 따른 열화가 가속된다. 부호의 Z는 홀 트랩 증대에 기인한 열화 가속을 나타내고 있다. 본 발명자들의 검토 결과에 의하면, 교류적인 신호를 입력에 인가한 경우가 직류적인 신호를 인가한 경우에 비하여, 반도체 장치의 수명이 약 1자릿수 정도 저하하는 것을 알 수 있었다.
이와 같이 입력 초단의 pMIS에서는 그 입력에 TTL 신호 등의 입력 신호가 직접 인가되면, NBT 스트레스와 핫 캐리어 스트레스가 AC 동작으로 교대로 인가되기 때문에, 핫 캐리어 열화가 더욱 가속된다고 상정되어, 그 결과, 반도체 장치의 수명의 저하가 관측되었다.
다음으로, 상기한 바와 같은 과제를 해결하기 위한 실시예를 설명한다. 도 1 및 도 2는 본 실시예의 반도체 칩(이하, 단순히 칩이라 함: 1C)의 입출력 회로 영역 I/O의 주요부 평면도의 일례를 나타내고 있다. 도 1 및 도 2에는 입력 회로가 예시되어 있다. 도 1은 그 입력 회로를 구성하는 인버터 회로 INV1, INV2a, INV2b를 논리 심볼로 나타내고, 도 2는 그 인버터 회로 INV1, INV2a, INV2b의 구성을 상세하게 나타내고 있다.
칩(1C)은 평면 사각 형상의 반도체의 소편(小片)으로 구성되고, 여기에는 칩(1C)의 외주 근방에 복수의 외부 단자(2)가 배치된 구성이 예시되어 있다. 물론, 외부 단자(2)의 배치는 이에 한정되는 것이 아니고, 예를 들면 칩(1C)의 중앙에 배치되는 구성이라도 좋다. 또한, 여기서는 입력 회로가 예시되어 있기 때문에, 외부 단자(2)도 입력용 외부 단자가 예시되어 있다. 외부 단자(2)는 예를 들면 본딩 패드 또는 범프 전극으로 구성된다.
이 외부 단자(2)는 입출력 회로 영역 I/O의 직렬로 접속된 복수의 인버터 회로 INV1, INV2a, INV2b, …를 통해 내부 회로와 전기적으로 접속되어 있다. 본 실시예에 있어서는 이 복수의 인버터 회로 INV1, INV2a, INV2b … 중, 외부 단자(2)가 최초로 접속되는 인버터 회로 INV1을 입력 초단 II의 인버터 회로라 하고, 그 이후의 인버터 회로 INV2a, INV2b, …를 다음 단 이후 NC의 인버터 회로라 한다. 또, 이하 입력 초단을 II, 다음 단 이후를 NC라 약칭하여 기재한다. 즉, 입력 초단의 인버터 회로 INV1은 외부로부터의 입력 신호를 직접 받는 회로이고, 다음 단 이후의 인버터 회로 INV2a, INV2b …는 외부로부터의 신호를 직접 받지 않는 회로이다. 다음 단 이후의 인버터 회로 INV2a, INV2b, …는 초단의 인버터 회로 INV1에 비하여 10∼1000배나 수가 많고 레이아웃 룰 등의 제한도 있다. 또한, 고성능 특성을 유지하기 위해서도, 게이트 길이 Lg를 길게 할 수 없다.
이들 인버터 회로 INV1, INV2a, INV2b, …는, 예를 들면 모두 CMIS (Complementary MIS) 회로로 구성되어 있다. 또한, 동일한 동작 전압으로 구동하는 경우를 예시하고 있다. 단, 본 실시예에 있어서는 입력 초단의 인버터 회로 INV1을 구성하는 pMISQp1 및 nMISQn1(제1 전계 효과 트랜지스터)의 구조와, 다음 단 이후의 인버터 회로 INV2a, INV2b를 구성하는 pMISQp2 및 nMISQn2(제2 전계 효과 트랜지스터)의 구조가 약간 다르다.
또, 입력 초단의 인버터 회로 INV1을 구성하는 pMISQp1 및 n MISQn1은, 외부로부터의 입력 신호를 직접 받는 전계 효과 트랜지스터(MISFET)로서, 그 게이트 전극(6A)은 외부 단자(2)에 전기적으로 접속된다. 또한, 다음 단 이후의 인버터 회로 INV2a, INV2b …의 pMISQp2 및 nMISQn2는 외부로부터의 입력 신호를 직접 받지 않는 전계 효과 트랜지스터(MISFET)이다.
첫째, 입력 초단의 인버터 회로 INV1의 pMISQp1 및 nMISQn1의 드레인 구조에는 단채널 효과 억제용 반도체 영역(헤일로 영역)이 설치되어 있지 않고, 다음 단 이후의 인버터 회로 INV2a, INV2b의 pMISQp2, nMISQn2의 드레인 구조에는 단채널 효과 억제용 반도체 영역(헤일로 영역)이 설치되어 있다.
둘째, 입력 초단의 인버터 회로 INV1의 pMISQp1 및 nMISQn1의 게이트 길이 Lg는 다음 단 이후의 인버터 회로 INV2a, INV2b의 pMISQp2, nMISQn2의 게이트 길이Lg보다 길게 되어 있다.
이와 같이 입력 초단의 인버터 회로 INV1의 pMISQp1 및 nMISQn1의 드레인 구조에 단채널 효과 억제용 반도체 영역(헤일로 영역)을 설치하지 않음으로써, 입력 초단의 인버터 회로 INV1을 구성하는 pMISQp1 및 nMISQn1(특히 pMISQp1)에서는 드레인 근방에서의 내부 전계 강도를 완화할 수 있기 때문에, 상기 발명자들이 처음으로 발견한 입력 초단의 MIS의 핫 캐리어 문제를 회피할 수 있고, 그 핫 캐리어 내성을 향상시킬 수 있다. 또한, 입력 초단의 인버터 회로 INV1을 구성하는 pMISQ p2 및 nMISQn2에서는 게이트 길이 Lg가 어느 정도 길게 확보되어 있기 때문에, 단채널 효과를 억제 또는 방지할 수 있다. 이에 따라, 반도체 장치의 신뢰성 및 수명을 향상시킬 수 있다. 또, 다음 단 이후의 pMISQp2, nMISQn2에서는 TTL 동작 등의 신호가 직접 입력되지 않기 때문에, 입력 초단의 인버터 회로 INV1에 비하여 핫 캐리어 내성이 높고, 단채널 효과 억제용 반도체 영역을 설치해도 문제가 생기지 않는다.
또한, 상기한 효과를 칩 사이즈의 증대나 성능의 저하를 초래하지 않고 실현할 수 있다. 예를 들면, 다음 단 이후의 인버터 회로 INV2a, INV2b …의 pMISQp2 및 nMISQn2에 단채널 효과 억제용 반도체 영역을 설치하지 않고, 게이트 길이를 길게 하는 것도 생각할 수 있지만, 그렇게 하면, 이 다음 단 이후의 인버터 회로 INV2a, INV2b …는 상기한 바와 같이 입력 초단의 인버터 회로 INV1에 비하여 10∼1000배나 수가 많고, 또한 레이아웃 룰 등도 제한이 있기 때문에, 칩 사이즈의 증대를 초래한다. 또한, 다음 단 이후의 인버터 회로 INV2a, INV2b …의 pMISQp2및 nMISQn2에서는 고성능 특성을 유지할 필요성이 있지만, 게이트 길이를 길게 하면, 그것을 유지할 수 없게 된다. 본 실시예에서는 그와 같은 문제점이 발생되지 않기 때문에, 칩 사이즈의 증대나 성능의 저하를 초래하지 않고 발명자들이 발견한 핫 캐리어 문제를 회피할 수 있고, 반도체 장치의 신뢰성 및 수명의 향상이 가능하게 된다.
또, 상기 외부 단자(2)는 일반적으로, 그에 직접 접촉된 상태에서 접속되는 본딩 와이어 또는 범프 전극(돌기 전극) 등을 통해 패키지의 리드와 전기적으로 접속되고, 또한 그 패키지를 실장하는 배선 기판 상의 배선을 통해 상기 칩(1C)의 외부의 외부 장치(또는, 외부 회로)의 출력과 전기적으로 접속되도록 되어 있다.
도 3은 이러한 입력 초단의 인버터 회로 INV1과 다음 단의 인버터 회로 INV2a와의 주요부 단면도의 일례를 나타내고 있다.
상기 칩(1C)을 구성하는 반도체 기판(이하, 단순히 기판이라 함: 1S)은 예를 들면 p형 단결정 실리콘으로 구성되고, 그 주면(디바이스면)으로부터 소정의 깊이에 걸쳐, n 웰 NWL1, NWL2 및 p 웰 PWL1, PWL2라 하는 반도체 영역이 형성되어 있다. n 웰 NWL1, NWL2에는 예를 들면 인(P) 또는 비소(As) 등과 같은 n형 영역을 형성하는 불순물이 도입되고, p 웰 PWL1, PWL2에는 예를 들면 붕소(B) 등과 같은 p형 영역을 형성하는 불순물이 도입되어 있다.
또한, 기판(1S)의 주면의 분리 영역에는 예를 들면 홈형 분리부(트렌치 아이솔레이션: 3)가 형성되어 있다. 분리부(3)는 기판(1S)의 주면으로부터 소정의 깊이로 파인 홈 내에, 예를 들면 산화 실리콘 등과 같은 절연막이 매립되는 것으로형성되어 있다. 분리부(3)는 홈형 분리부(3)에 한정되는 것이 아니라 여러가지 변경 가능하고, 예를 들면 LOCOS(Local Oxidization of Silicon)법에 의해 형성된 산화 실리콘 등으로 구성되는 필드 절연막으로 해도 좋다.
그리고, 이 분리부(3)로 둘러싸인 n 웰 NWL1, NWL2 및 p 웰 PWL1, PWL2의 활성 영역에는 각각 상기 입력 초단의 인버터 회로 INV1의 pMISQp1 및 nMISQn1, 다음 단의 인버터 회로 INV2a, INV2b의 pMISQp2, Qn2가 형성되어 있다.
입력 초단의 인버터 회로 INV1을 구성하는 pMISQp1은 소스 및 드레인용의 한 쌍의 반도체 영역(4)과, 게이트 절연막(5)과, 게이트 전극(6A)을 갖고 있다. 이 pMISQp1의 채널은, 예를 들면 한 쌍의 반도체 영역(4) 사이의 기판(1S)에 있어서 게이트 전극(6A) 아래의 게이트 절연막(5)과 기판(1S)과의 계면 부분에 형성된다(표면 채널). pMISQp1의 게이트 길이는 예를 들면 0.5㎛ 정도이다.
반도체 영역(4)은 확대 영역(4a)과, p+형 반도체 영역(4b)을 갖고 있다. 확대 영역(4a)은 pMISQp1의 채널에 인접하도록 배치되어 있다. p+형 반도체 영역 (4b)은 확대 영역(4a) 분만큼 상기 채널로부터 떨어진 위치에 배치되어 있다. 확대 영역(4a) 및 p+형 반도체 영역(4b)에는 예를 들면 동일 도전형의 반도체 영역을 형성하는 붕소가 도입되어 있지만, 그 불순물 농도는 확대 영역(4a)쪽이 p+형 반도체 영역(4b)보다 낮아지도록 설정되어 있다. 이 확대 영역(4a)은 상기 채널과 p+형 반도체 영역(4b)을 접속하는 기능과, 핫 캐리어의 발생을 억제하는 기능을 갖고 있다. 상기한 바와 같이 입력 초단의 pMISQp의 드레인 구조에는 단채널 효과 억제용 반도체 영역(헤일로 영역)은 설치되어 있지 않다.
게이트 절연막(5)은 예를 들면 산화 실리콘막으로 구성된다. 또한, 게이트 절연막(5)을 산 질화막으로 해도 무방하다다. 이에 따라, 핫 캐리어 내성을 향상시킬 수 있다. 또한, 게이트 전극(6A) 내에 도입된 붕소 등과 같은 불순물이 게이트 절연막(5)을 투과하여 기판(1S)에 확산하는 현상을 억제 또는 방지할 수 있다.
게이트 전극(6A)은 예를 들면 p형 저저항 폴리실리콘으로 구성된다. 게이트 전극(6A)에는 예를 들면 붕소가 도입되어 있다. 이 게이트 전극(6A)은 배선을 통해 상기 외부 단자(2)와 전기적으로 접속되어 있다. 게이트 전극(6A)은 저저항 폴리실리콘의 단체막에 한정되는 것이 아니라 여러가지 변경 가능하다. 예를 들면, p형 저저항 폴리실리콘막 상에 코발트 실리사이드(CoSix)를 형성한, 소위 폴리사이드 게이트 구조로 해도 무방하다. 이 코발트 실리사이드 대신에 티탄 실리사이드 (TiSix)나 텅스텐 실리사이드(WSix)를 채용할 수도 있지만, 코발트 실리사이드 쪽이 저항을 저감시킬 수 있다. 또한, p형 저저항 폴리실리콘막 상에 질화 티탄(WN) 등과 같은 배리어막을 통해 텅스텐(W)막을 퇴적한, 소위 폴리메탈 게이트 구조로 해도 무방하다. 이 경우, 게이트 전극(6A)의 저항 및 게이트 전극(6A)과 배선과의 접촉 저항을 대폭 저감시킬 수 있다.
입력 초단의 인버터 회로 INV1을 구성하는 nMISQn1은 소스 및 드레인용의 한 쌍의 반도체 영역(7)과, 게이트 절연막(5)과, 게이트 전극(6B)을 갖고 있다. 이nMISQn1의 채널은, 예를 들면 한 쌍의 반도체 영역(7) 사이의 기판(1S)에 있어서 게이트 전극(6B) 아래의 게이트 절연막(5)과 기판(1S)과의 계면 부분에 형성된다(표면 채널). nMISQn1의 게이트 길이는 예를 들면 0.5㎛ 정도이다.
반도체 영역(7)은 확대 영역(7a)과, n+형 반도체 영역(7b)을 갖고 있다. 확대 영역(7a)은 nMISQn1의 채널에 인접하도록 배치되어 있다. n+형 반도체 영역 (7b)은 확대 영역(7a) 분만큼 상기 채널로부터 떨어진 위치에 배치되어 있다. 확대 영역(7a) 및 n+형 반도체 영역(7b)에는 예를 들면 동일 도전형의 반도체 영역을 형성하는 인 또는 비소가 도입되어 있지만, 그 불순물 농도는 확대 영역(7a) 쪽이 n+형 반도체 영역(7b)보다 낮아지도록 설정되어 있다. 이 확대 영역(7a)은 상기 채널과 n+형 반도체 영역(7b)을 접속하는 기능과, 핫 캐리어의 발생을 억제하는 기능을 갖고 있다. 상기한 바와 같이 입력 초단의 nMISQn의 드레인 구조에는 단채널 효과 억제용 반도체 영역(헤일로 영역)은 설치되어 있지 않다.
게이트 전극(6B)은 예를 들면 n형 저저항 폴리실리콘으로 구성된다. 게이트 전극(6B)에는 예를 들면 인 또는 비소가 도입되어 있다. 이 게이트 전극(6B)은 배선을 통해 상기 외부 단자(2) 및 pMISQp1의 게이트 전극(6A)과 전기적으로 접속되어 있다. 게이트 전극(6B)은 상기 게이트 전극(6A)과 마찬가지로, 폴리사이드 게이트 구조나 폴리메탈 게이트 구조로 해도 무방하다. 그 경우, 최하층의 저저항 폴리실리콘막을 n형으로 한다.
다음 단 이후의 인버터 회로 INV2a, INV2b를 구성하는 pMISQp2는 소스 및 드레인용의 한 쌍의 반도체 영역(8)과, 게이트 절연막(5)과, 게이트 전극(6C)을 갖고 있다. 이 pMISQp2의 채널은, 예를 들면 한 쌍의 반도체 영역(8) 사이의 기판(1S)에 있어서 게이트 전극(6C) 아래의 게이트 절연막(5)과 기판(1S)과의 계면 부분에 형성된다(표면 채널). pMISQp2의 게이트 길이는 예를 들면 0.4㎛ 정도이다.
반도체 영역(8)은 확대 영역(8a)과, p+형 반도체 영역(8b)을 갖고 있다. 확대 영역(8a)은 pMISQp2의 채널에 인접하도록 배치되어 있다. p+형 반도체 영역 (8b)은 확대 영역(8a) 분만큼 상기 채널로부터 떨어진 위치에 배치되어 있다. 확대 영역(8a) 및 p+형 반도체 영역(8b)에는 예를 들면 동일 도전형의 반도체 영역을 형성하는 붕소가 도입되어 있지만, 그 불순물 농도는 확대 영역(8a) 쪽이 p+형 반도체 영역(8b)보다 낮아지도록 설정되어 있다. 이 확대 영역(8a)은 상기 채널과 p+형 반도체 영역(8b)을 접속하는 기능과, 핫 캐리어의 발생을 억제하는 기능을 갖고 있다. 이 확대 영역(8a)의 불순물 농도는 상기 입력 초단의 pMISQp1의 확대 영역 (4a)의 불순물 농도와 거의 같다. 이에 따라, 입력 초단의 pMISQp1의 채널 저항을 다음 단의 pMISQp2의 채널 저항과 거의 동일하게 할 수 있기 때문에, pMISQp1의 구동 전류를 향상시킬 수 있고, pMISQp1의 동작 속도를 향상시킬 수 있다.
상기한 바와 같이 다음 단 이후의 pMISQp2의 드레인 구조는 단채널 효과 억제용 반도체 영역(헤일로 영역: 9a)을 갖고 있다. 단채널 효과 억제용 반도체 영역(9a)은 예를 들면 인 또는 비소 등과 같은 불순물이 도입되어, 소스 및 드레인용의 한 쌍의 반도체 영역(8)과는 반대의 도전형인 n형 반도체 영역으로 구성되고, 그 불순물 농도의 피크 위치가 확대 영역(8a)의 하방에 배치되도록 부분적으로 설치되어 있다. 단채널 효과 억제용 반도체 영역(9a)의 불순물 농도는 n 웰 NWL2의 불순물 농도보다 높게 설정되어 있다.
이러한 단채널 효과 억제용 반도체 영역(9a)을 설치함으로써, pMISQp2의 단채널 효과를 억제 또는 방지할 수 있다. 게이트 전극(6C)은 배선을 통해 입력 초단의 인버터 회로 INV1의 출력[pMISQp1의 반도체 영역(4) 및 nMISQn1의 반도체 영역(7)]과 전기적으로 접속되어 있다. 또, 게이트 전극(6C)의 구조는 상기 입력 초단의 pMISQp1의 게이트 전극(6A)과 동일하므로, 설명을 생략한다.
다음 단 이후의 인버터 회로 INV2a, INV2b를 구성하는 nMISQn2는 소스 및 드레인용의 한 쌍의 반도체 영역(10)과, 게이트 절연막(5)과, 게이트 전극(6D)을 갖고 있다. 이 nMISQn2의 채널은, 예를 들면 한 쌍의 반도체 영역(10) 사이의 기판 (1S)에 있어서 게이트 전극(6b) 아래의 게이트 절연막(5)과 기판(1S)과의 계면 부분에 형성된다(표면 채널). nMISQn2의 게이트 길이는 예를 들면 0.4㎛ 정도이다.
반도체 영역(10)은 확대 영역(10a)과, n+형 반도체 영역(10b)을 갖고 있다. 확대 영역(10a)은 nMISQn2의 채널에 인접하도록 배치되어 있다. n+형 반도체 영역 (10b)은 확대 영역(10a) 분만큼 상기 채널로부터 떨어진 위치에 배치되어 있다. 확대 영역(10a) 및 n+형 반도체 영역(10b)에는 예를 들면 동일 도전형의 반도체 영역을 형성하는 인 또는 비소가 도입되어 있지만, 그 불순물 농도는 확대 영역(10a) 쪽이 n+형 반도체 영역(10b)보다 낮아지도록 설정되어 있다. 이 확대 영역(10a)은 상기 채널과 n+형 반도체 영역(10b)을 접속하는 기능과, 핫 캐리어의 발생을 억제하는 기능을 갖고 있다. 이 확대 영역(10a)의 불순물 농도는 상기 입력 초단의 nMIS Qn1의 확대 영역(7a)의 불순물 농도와 거의 같다. 이에 따라, 입력 초단의 nMISQ n1의 채널 저항을 다음 단의 nMISQn2의 채널 저항과 거의 동일하게 할 수 있기 때문에, nMISQn1의 구동 전류를 향상할 수 있고, nMISQn1의 동작 속도를 향상시킬 수 있다.
상기한 바와 같이 다음 단 이후의 nMISQn2의 드레인 구조는 단채널 효과 억제용 반도체 영역(헤일로 영역: 9b)을 갖고 있다. 단채널 효과 억제용 반도체 영역(9b)은 예를 들면 붕소 등과 같은 불순물이 도입되어, 소스 및 드레인용의 한 쌍의 반도체 영역(10)과는 반대의 도전형인 p형 반도체 영역으로 구성되고, 그 불순물 농도의 피크 위치가 확대 영역(10a)의 하방에 배치되도록 부분적으로 설치되어 있다. 단채널 효과 억제용 반도체 영역(9b)의 불순물 농도는 p 웰 PWL2의 불순물 농도보다 높게 설정되어 있다.
이러한 단채널 효과 억제용 반도체 영역(9b)을 설치함으로써, nMISQn2의 단채널 효과를 억제 또는 방지할 수 있다. 게이트 전극(6D)은 배선을 통해 pMISQp2의 게이트 전극(6C) 및 입력 초단의 인버터 회로 INV1의 출력[pMISQp1의 반도체 영역(4) 및 nMISQn1의 반도체 영역(7)]과 전기적으로 접속되어 있다. 또, 게이트 전극(6D)의 구조는 상기 입력 초단의 nMISQn1의 게이트 전극(6B)과 동일하므로, 설명을 생략한다.
이러한 pMISQp1, Qp2 및 nMISQn1, Qn2의 게이트 전극(6A∼6D)의 측면에는 예를 들면 산화 실리콘막으로 구성되는 측벽(11)이 형성되어 있다. 또한, 기판(1S)의 주면 상에는 예를 들면 산화 실리콘으로 구성되는 층간 절연막(12)이 퇴적되어 있다.
다음으로, 본 실시예의 반도체 장치의 제조 방법을 도 4∼도 13에 의해 설명한다. 도 4는 그 반도체 장치의 제조 공정 중에서의 주요부 단면도이다. 이 단계에서는, 기판(1S)은 예를 들면 평면 원 형상의 웨이퍼로 되어 있다. 기판(1S)에는 이미 n 웰 NWL1, NWL2 및 p 웰 PWL1, PWL2가 형성되어 있다. 또, 기판(1S)의 주면의 분리 영역에는 홈형 분리부(3)가 형성되어 있다. 또한, 분리부(3)로 둘러싸인 활성 영역에는, 예를 들면 산화 실리콘막으로 구성되는 게이트 절연막(5)이 형성되어 있다. 게이트 절연막(5)을 산 질화막으로 하는 경우에는, 예를 들면 실리콘 산화막으로 이루어지는 게이트 절연막을 형성한 후, 기판(1S)에 대하여, 예를 들면 NO(산화질소) 또는 N2O(아산화질소) 등의 분위기 속에서 열 처리를 실시하여, 게이트 절연막(3)과 기판(1S)과의 계면에 질소를 편석시킨다(산 질화막). 이에 따라, 핫 캐리어를 억제할 수 있어서, 극박(極薄)의 게이트 절연막(3)의 신뢰성을 향상시킬 수 있다. 산 질화막의 형성 방법은 이에 한정되는 것이 아니라 여러가지 변경 가능하고, 예를 들면 실리콘 산화막으로 이루어지는 게이트 절연막을 형성한 후,질소를 이온 주입법에 의해 주입 열 처리를 실시함으로써, 게이트 절연막(3)과 반도체 기판(1S)과의 계면에 질소를 편석시켜도 무방하다.
이러한 기판(1S)에서, 우선, 도 5에 도시한 바와 같이 기판(1S)의 주면 상에, 예를 들면 폴리실리콘으로 이루어지는 게이트 전극 형성막(6)을 CVD법 등에 의해 퇴적한 후, 이 게이트 전극 형성막(6)에 있어서, pMISQp1, Qp2의 형성 영역에는 예를 들면 붕소를 이온 주입하고, nMISQn1, Qn2의 형성 영역에는 예를 들면 인 또는 비소를 이온 주입한다. 이에 따라, 게이트 전극 형성막(6)에 있어서 pMIS 형성 영역을 p형으로 하고, nMIS 형성 영역을 n형으로 한다. 그 후, 게이트 전극 형성막(6) 상에 게이트 전극 형성용 포토레지스트 패턴(이하, 단순히 레지스트 패턴이라 함) PR1을 형성한다.
계속해서, 이 레지스트 패턴 PR1을 에칭 마스크로 하여, 거기에서 노출하는 게이트 전극 형성막(6)을 에칭 제거함으로써, 도 6에 도시한 바와 같이 게이트 전극(6A∼6D)을 형성한다. 그 후, 도 7에 도시한 바와 같이 기판(1S)의 주면 상에 다음 단 이후의 pMISQp2의 형성 영역이 노출되고, 그 외의 영역이 덮혀지도록 한 레지스트 패턴 PR2를 형성한다. 그 후, 그 레지스트 패턴 PR2를 마스크로 하여, 기판(1S)에 pMISQp2의 확대 영역(8a: 도 3 참조)을 형성하도록, 예를 들면 2불화 붕소(BF2)를 이온 주입법에 의해 주입한다. 이 때의 조건으로서는 주입 에너지가 예를 들면 1∼30keV 정도, 도우즈량이 예를 들면 1×1013∼1×1015/㎠ 정도이다. 계속해서, 상기 레지스트 패턴 PR2를 마스크로 하여, 기판(1S)에 pMISQp2의 단채널효과 억제용 반도체 영역(9a: 도 3 참조)을 형성하도록, 예를 들면 인을 이온 주입법에 의해 주입한다. 이 때의 조건으로서는 주입 에너지가 예를 들면 10∼100keV 정도, 도우즈량이 예를 들면 1×1013∼1×1014/㎠ 정도이다.
계속해서, 레지스트 패턴 PR2를 제거한 후, 도 8에 도시한 바와 같이 기판 (1S)의 주면 상에 입력 초단의 pMISQp1의 형성 영역이 노출되고, 그 외의 영역이 덮혀지도록 한 레지스트 패턴 PR3을 형성한다. 그 후, 그 레지스트 패턴 PR3을 마스크로 하여, 기판(1S)에 pMISQp1의 확대 영역(4a: 도 3 참조)을 형성하도록, 예를 들면 2불화 붕소(BF2)를 이온 주입법에 의해 주입한다. 이 때의 조건은 상기 다음 단 이후의 pMISQp2의 확대 영역(8a)의 형성 시의 조건과 동일하다.
계속해서, 레지스트 패턴 PR3을 제거한 후, 도 9에 도시한 바와 같이 기판 (1S)의 주면 상에 다음 단 이후의 nMISQn2의 형성 영역이 노출되고, 그 외의 영역이 덮혀지도록 한 레지스트 패턴 PR4를 형성한다. 그 후, 그 레지스트 패턴 PR4를 마스크로 하여, 기판(1S)에 nMISQn2의 확대 영역(10a: 도 3 참조)을 형성하도록, 예를 들면 비소(As) 또는 인(P)을 이온 주입법에 의해 주입한다. 이 때의 조건으로서는 주입 에너지가 예를 들면 1∼30keV 정도, 도우즈량이 예를 들면 1×1013∼1×1015/㎠ 정도이다. 계속해서, 상기 레지스트 패턴 PR4를 마스크로 하여, 기판 (1S)에 nMISQn2의 단채널 효과 억제용 반도체 영역(9b: 도 3 참조)을 형성하도록, 예를 들면 붕소(B), 또는 2불화 붕소(BF2)를 이온 주입법에 의해 주입한다. 이 때의 조건으로서는 주입 에너지가 예를 들면 10∼100keV 정도, 도우즈량이 예를 들면 1×1013∼1×1015/㎠ 정도이다.
계속해서, 레지스트 패턴 PR4를 제거한 후, 도 10에 도시한 바와 같이 기판 (1S)의 주면 상에 입력 초단의 nMISQn1의 형성 영역이 노출되고, 그 외의 영역이 덮혀지도록 한 레지스트 패턴 PR5를 형성한다. 그 후, 그 레지스트 패턴 PR5를 마스크로 하여, 기판(1S)에 nMISQn1의 확대 영역(7a: 도 3 참조)을 형성하도록, 예를 들면 비소(As) 또는 인(P)을 이온 주입법에 의해 주입한다. 이 때의 조건은 상기 다음 단 이후의 nMISQn2의 확대 영역(10a)의 형성 시의 조건과 동일하다.
계속해서, 레지스트 패턴 PR5를 제거한 후, 기판(1S)의 주면 상에, 예를 들면 산화 실리콘으로 이루어지는 절연막을 퇴적한 후, 이를 에치백함으로써, 도 11에 도시한 바와 같이 게이트 전극(6A∼6D)의 측면에, 예를 들면 50㎚∼200㎚ 정도의 두께의 측벽(11)을 형성한다. 그 후, 기판(1S)의 주면 상에 pMISQp1, Qp2의 형성 영역이 노출되고, 그 외의 영역이 덮혀지도록 한 레지스트 패턴 PR6을 형성한다. 그 후, 상기 레지스트 패턴 PR6을 마스크로 하여, 기판(1S)에 p+형 반도체 영역(4b, 8b: 도 3 참조)을 형성하도록, 예를 들면 붕소(B) 또는 2불화 붕소(BF2)를 이온 주입법에 의해 주입한다. 이 때의 조건으로서는 주입 에너지가 예를 들면 10∼100 keV 정도, 도우즈량이 예를 들면 1×1013∼1×1015/㎠ 정도이다.
계속해서, 레지스트 패턴 PR6을 제거 후, 도 12에 도시한 바와 같이 기판(1S)의 주면 상에 nMISQn1, Qn2의 형성 영역이 노출되고, 그 외의 영역이 덮혀지도록 한 레지스트 패턴 PR7을 형성한다. 그 후, 상기 레지스트 패턴 PR7을 마스크로 하여, 기판(1S)에 n+형 반도체 영역(7b, 10b: 도 3 참조)을 형성하도록, 예를 들면 비소(As) 또는 인(P)을 이온 주입법에 의해 주입한다. 이 때의 조건으로서는 주입 에너지가 예를 들면 10∼100keV 정도, 도우즈량이 예를 들면 1×1013∼1×1015/㎠ 정도이다.
그 후, 레지스트 패턴 PR7을 제거하여, 도 13에 도시한 바와 같이 pMISQP1, QP2 및 nMISQn1, Qn2의 드레인 구조를 형성한다. 상기한 제조 방법에서는 pMISQ p1, Qp2의 드레인 구조를 먼저 형성했지만, nMISQn1, Qn2의 드레인 구조를 먼저 형성해도 무방하다.
그 후, 기판(1S)의 주면 상에, 예를 들면 산화 실리콘으로 이루어지는 층간 절연막(12)을 CVD법 등에 의해 퇴적한 후, 통상의 반도체 장치의 배선 형성 공정을 거쳐, 외부 단자(2)를 형성하여, 도 3 등에 도시한 반도체 장치를 제조한다.
〈제2 실시예〉
도 14는 본 발명의 다른 실시예로서, 상기 도 3과 동일한 개소의 반도체 장치의 주요부 단면도의 일례를 나타내고 있다.
본 실시예에 있어서는 입력 초단의 pMISQp1 및 nMISQn1의 드레인 구조가 단채널 효과 억제용 반도체 영역(9c, 9d)을 갖고 있다.
pMISQp1의 단채널 효과 억제용 반도체 영역(9c)은 예를 들면 인(P) 또는 비소(As)가 도입되어, 소스 및 드레인용의 한 쌍의 반도체 영역(4)과는 반대의 도전형인 n형 반도체 영역으로 구성되어 있다. 단채널 효과 억제용 반도체 영역(9c)은 그 불순물 농도의 피크가 확대 영역(4a)의 하방에 배치되도록 부분적으로 설치되어 있다.
nMISQn1의 단채널 효과 억제용 반도체 영역(9d)은 예를 들면 붕소(B)가 도입되어, 소스 및 드레인용의 한 쌍의 반도체 영역(7)과는 반대의 도전형인 p형 반도체 영역으로 구성되어 있다. 단채널 효과 억제용 반도체 영역(9d)은 그 불순물 농도의 피크가 확대 영역(7a)의 하방에 배치되도록 부분적으로 설치되어 있다.
이러한 단채널 효과 억제용 반도체 영역(9c, 9d)을 설치함으로써, pMISQp1 및 nMISQn1의 게이트 길이를 짧게 했다고 해도, 단채널 효과를 억제 또는 방지할 수 있다. 이에 따라, 소자 집적도의 향상과, 칩 사이즈의 미세화를 추진할 수 있다.
단, 본 실시예에 있어서는 입력 초단의 pMISQp1의 단채널 효과 억제용 반도체 영역(9c)의 불순물 농도가 다음 단 이후의 pMISQp2의 단채널 효과 억제용 반도체 영역(9a)의 불순물 농도보다 낮게 되어 있다. 또한, 입력 초단의 nMISQn1의 단채널 효과 억제용 반도체 영역(9d)의 불순물 농도도, 다음 단 이후의 nMISQn2의 단채널 효과 억제용 반도체 영역(9b)의 불순물 농도보다 낮게 되어 있다. 이에 따라, 입력 초단의 pMISQp1 및 nMISQn1의 채널 영역의 내부 전계 강도를 다음 단 이후의 pMISQ p2 및 nMISQn2의 채널 영역의 내부 전계 강도보다 완화할 수 있기 때문에, 상기 본 발명자들이 처음으로 발견한 입력 초단의 pMISQp1 및 nMISQn1의 핫 캐리어 문제를 회피할 수 있고, 그 핫 캐리어 내성의 향상을 도모할 수 있다.
또한, 본 실시예에서는 입력 초단의 pMISQp1 및 nMISQn1의 확대 영역(4a, 7a)의 불순물 농도가 각각 다음 단 이후의 pMISQp2 및 nMISQn2의 확대 영역(8a, 10a)과 동등하게 되어 있기 때문에, 입력 초단의 pMISQp1 및 nMISQn1의 구동 전류를 향상시킬 수 있어, pMISQp1 및 nMISQn1의 동작 속도를 향상시킬 수 있다.
이러한 입력 초단의 pMISQp1의 단채널 효과 억제용 반도체 영역(9c)을 형성하기 위해서는 상기 도 8의 공정에 있어서, 레지스트 패턴 PR3을 마스크로 하여, 예를 들면 인 또는 비소를 기판(1S)에 이온 주입함으로써 형성하면 된다. 이 때, 단 채널 효과 억제용 반도체 영역(9c)의 불순물 농도가 다음 단 이후의 pMISQp2의 단채널 효과 억제용 반도체 영역(9a)의 불순물 농도보다 낮아지도록, 불순물의 도우즈량을 조정하면 된다.
또한, 입력 초단의 nMISQn1의 단채널 효과 억제용 반도체 영역(9d)을 형성하기 위해서는 상기 도 10의 공정에 있어서, 레지스트 패턴 PR5를 마스크로 하여, 예를 들면 붕소(B)를 기판(1S)에 이온 주입함으로써 형성하면 된다. 이 때, 단채널 효과 억제용 반도체 영역(9d)의 불순물 농도가 다음 단 이후의 nMISQn2의 단채널 효과 억제용 반도체 영역(9b)의 불순물 농도보다 낮아지도록, 불순물의 도우즈량을 조정하면 된다.
〈제3 실시예〉
도 15는 본 발명의 다른 실시예로서, 상기 도 3과 동일한 개소의 반도체 장치의 주요부 단면도의 일례를 나타내고 있다.
본 실시예에 있어서는 입력 초단의 pMISQp1 및 nMISQn1의 드레인 구조가 단채널 효과 억제용 반도체 영역(9e, 9f)을 갖고 있다. 이 입력 초단의 pMISQp1의 단채널 효과 억제용 반도체 영역(9e)은 다음 단의 pMISQp2의 단채널 효과 억제용 반도체 영역(9a)에서 설명한 것과 동일한 위치에 동일한 도전형의 불순물이 동일한 농도로 도입되어 부분적으로 형성되어 있다. 또한, 이 입력 초단의 nMISQn1의 단채널 효과 억제용 반도체 영역(9f)은 다음 단의 nMISQn2의 단채널 효과 억제용 반도체 영역(9b)에서 설명한 것과 동일한 위치에 동일한 도전형의 불순물이 동일한 농도로 도입되어 부분적으로 형성되어 있다. 이러한 단채널 효과 억제용 반도체 영역(9e, 9f)을 설치함으로써, 상기 제2 실시예와 마찬가지로, pMISQp1 및 nMISQn1의 게이트 길이를 짧게 했다고 해도, 단채널 효과를 억제 또는 방지할 수 있어서, 소자 집적도의 향상과, 칩 사이즈의 미세화를 추진할 수 있다.
단, 본 실시예에 있어서는 입력 초단의 pMISQp1의 확대 영역(4a)의 불순물 농도가 다음 단 이후의 pMISQp2의 확대 영역(8a)의 불순물 농도보다 낮게 되어 있다. 또한, 입력 초단의 nMISQn1의 확대 영역(7a)의 불순물 농도도, 다음 단 이후의 nMISQ n2의 확대 영역(10a)의 불순물 농도보다 낮게 되어 있다. 이에 따라, 입력 초단의 pMISQp1 및 nMISQn1의 채널 영역의 내부 전계 강도를 다음 단 이후의 pMISQp2 및 nMISQn2의 채널 영역의 내부 전계 강도보다 완화할 수 있기 때문에, 상기 본 발명자들이 처음으로 발견한 입력 초단의 pMISQp1 및 nMISQn1의 핫 캐리어 문제를 회피할 수 있고, 그 핫 캐리어 내성의 향상을 도모할 수 있다.
이러한 입력 초단의 pMISQp1 및 nMISQn1의 단채널 효과 억제용 반도체 영역(9e, 9f)을 형성하기 위해서는 상기 제2 실시예와 마찬가지로 하면 된다. 단, 본 실시예에서는 반도체 영역(9e, 9f)의 형성 위치나 불순물 농도 등이 각각 다음 단 이후의 pMISQp2 및 nMISQn2의 단채널 효과 억제용 반도체 영역(9a, 9b)과 거의 동일하게 되도록 한다. 또한, 입력 초단의 pMISQp1 및 nMISQn1의 확대 영역(4a, 7a)에 대해서는 상기 제1 실시예에서 설명한 것보다 불순물의 도우즈량을 줄이면 된다.
이러한 본 실시예의 변형예로서, 상기 제2 실시예와 마찬가지로, 입력 초단의 pMISQp1 및 nMISQn1의 단채널 효과 억제용 반도체 영역(9e, 9f)의 불순물 농도를 각각 다음 단 이후의 pMISQp2 및 nMISQn2의 단채널 효과 억제용 반도체 영역(9a, 9b)의 불순물 농도보다 낮게 해도 무방하다. 이 경우, 입력 초단의 pMISQp1 및 nMISQ n1의 채널 영역의 내부 전계 강도를 다음 단 이후의 pMISQp2 및 nMISQn2의 내부 전계 강도보다 더욱 완화할 수 있기 때문에, 상기 본 발명자들이 처음으로 발견한 입력 초단의 pMISQp1 및 nMISQn1의 핫 캐리어 문제를 회피할 수 있고, 그 핫 캐리어 내성을 본 실시예의 드레인 구조보다 향상시킬 수 있다.
〈제4 실시예〉
본 실시예에 있어서는 동일한 칩(기판)에, 동작 전압이 서로 다른 복수의 MIS가 배치된 반도체 장치에 본 발명을 적용한 경우에 대해서 설명한다.
도 16 및 도 17은 그 반도체 장치를 구성하는 칩(1C)의 주요부 평면도를 나타내고 있다. 도 16은 칩(1C)에 형성된 회로를 논리 심볼로 나타내고, 도 17은 그 논리 심볼의 구성을 상세하게 나타내고 있다. 여기서는 입출력 회로 영역 I/O의입력 회로와, 내부 회로의 저전압계 및 고전압계 회로를 나타내고 있다. 입출력 회로 영역 I/O의 입력 회로에 대해서는 상기 제1 실시예∼제3 실시예와 거의 동일하다. 특히 다른 것은 입력 회로에서의 입력 초단의 인버터 회로 INV1 및 다음 단 이후의 인버터 회로 INV2a, INV2b의 동작 전압이 상대적으로 높은 것이다. 이 동작 전압이 상대적으로 높은 고전압계 회로의 고전위측의 전원 전압(제1 동작 전압)은 예를 들면 3.3V 정도이다. 또한, 동작 전압이 상대적으로 낮은 저전압계 회로의 고전위측의 전원 전압(제2 동작 전압)은 예를 들면 1.5V 정도이다.
도 16 및 도 17에 있어서, 내부 회로 IC에는 저전압계 회로 영역 LV와, 고전압계 회로 영역 HV가 예시되어 있다. 또한, 여기에는 예를 들면 저전압계 인버터 회로 INV3a, INV3b … 및 고전압계 인버터 회로 INV4a, INV4b …가 예시되어 있다. 단, 내부 회로에 배치되는 회로는 인버터 회로에 한정되는 것이 아니라 여러가지 변경 가능하고, 예를 들면 NAND 회로, NOR 회로, AND 회로, OR 회로 및 EXOR 회로 등과 같은 기본적인 논리 게이트 또는 이들을 조합함으로써 구성한 중규모 또는 대규모 셀 등이 배치되어 있다.
저전압계 인버터 회로 INV3a, INV3b …는 CMIS 인버터 회로로 구성되고, pMISQp3 및 nMISQn3(제3 전계 효과 트랜지스터)을 갖고 있다. 또한, 고전압계 인버터 회로 INV4a, INV4b …도 CMIS 인버터 회로로 구성되고, pMISQp4 및 nMISQn4(제4 전계 효과 트랜지스터)를 갖고 있다. 고저 어느 전압계의 pMISQP3, QP4 및 nMISQn3, Qn4도 그 드레인 구조에 상기 단채널 효과 억제용 반도체 영역(헤일로 영역)을 갖고 있다. 또한, 내부 회로에서의 저전압계 pMISQp3 및 nMISQn3의 게이트길이는 동작 속도나 소자 집적도의 향상을 도모하도록, 내부 회로에서의 고전압계의 pMISQp4 및 nMISQn4의 게이트 길이보다 작고, 전체 중에서도 가장 작다. 이 경우의 저전압계 및 고전압계의 동작 전압은 상기 제1 실시예와 동일하다.
도 18은 도 16의 반도체 장치의 주요부 단면도를 나타내고 있다. 입출력 회로 영역 I/O의 구조는 상기 제1 실시예와 거의 동일하다. 특히 다른 것은 게이트 절연막(5)의 두께가 고전압계와 저전압계에서 다른 것이다. 즉, 고전압계 게이트 절연막(5) 쪽이 저전압계 게이트 절연막(5)보다 두껍다. 이는 고전압계에서는 게이트 절연막(5)의 내압을 확보하는 관점에서 상대적으로 두꺼운 것이 바람직한 반면, 저전압계에서는 동작 속도 등과 같은 특성 향상을 도모하는 관점에서 상대적으로 얇은 것이 바람직하기 때문이다. 상대적으로 두꺼운 게이트 절연막(5)의 두께는 예를 들면 8㎚ 정도이다. 상대적으로 얇은 게이트 절연막(5)의 두께는 예를 들면 3.5㎚ 정도이다.
그런데, 입력 초단의 인버터 회로 INV1의 pMISQp1 및 nMISQn1, 다음 단 이후의 인버터 회로 INV2a, INV2b 및 내부 회로의 일부의 인버터 회로 INV4a, INV4b는 고전압계이므로, 상대적으로 게이트 절연막(5)이 두껍다. 이는 내압을 확보하는 관점에서는 바람직하지만, 게이트 절연막(5)이 두꺼울수록, 핫 캐리어 문제도 현저하게 된다. 본 실시예에서는 상기 제1 실시예와 마찬가지의 구조로 함으로써, 핫 캐리어 문제를 회피할 수 있기 때문에, 고전압계의 MIS를 갖는 반도체 장치의 신뢰성 및 수명을 향상시킬 수 있다. 그 외에는 상기 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
도 18에는 입출력 회로 영역 I/O 외에, 내부 회로의 저전압계 인버터 회로 INV3a, INV3b, …가 예시되어 있다.
내부 회로의 저전압계 인버터 회로 INV3a, INV3b를 구성하는 pMISQp3은 n 웰 NWL3의 영역에 형성되어 있으며, 소스 및 드레인용의 한 쌍의 반도체 영역(13)과, 게이트 절연막(5)과, 게이트 전극(6E)을 갖고 있다. 이 pMISQp3의 채널도 표면 채널로 되어 있다. pMISQp3의 게이트 길이는 예를 들면 0.20∼0.08㎛ 정도이다. 또, n 웰 NWL3은 n 웰 NWL1과 동일하다.
반도체 영역(13)은 확대 영역(13a)과, p+형 반도체 영역(13b)을 갖고 있다. 확대 영역(13a)은 pMISQp3의 채널에 인접하도록 배치되어 있다. p+형 반도체 영역 (13b)은 확대 영역(13a) 분만큼 상기 채널로부터 떨어진 위치에 배치되어 있다. 확대 영역(13a) 및 p+형 반도체 영역(13b)에는 예를 들면 동일 도전형의 반도체 영역을 형성하는 붕소가 도입되어 있지만, 그 불순물 농도는 확대 영역(13a) 쪽이 p+형 반도체 영역(13b)보다 낮아지도록 설정되어 있다. 이 확대 영역(13a)의 기능은 상기 확대 영역(8a) 등과 동일하다. 이 확대 영역(13a) 및 p+형 반도체 영역(13b)은 상기 입력 초단의 pMISQp1의 확대 영역(4a) 및 p+형 도체 영역(4b)과 마찬가지로 형성되어 있다. 또, 내부 회로의 확대 영역(13a)의 불순물 농도를 입출력 회로 영역 I/O의 확대 영역(4a)의 불순물 농도보다 높게 해도 무방하다.
단, 내부 회로의 인버터 회로 INV3a, 3b를 구성하는 pMISQp3의 드레인 구조는 단채널 효과 억제용 반도체 영역(헤일로 영역: 9g)을 갖고 있다. 단채널 효과 억제용 반도체 영역(9g)은 상기 다음 단 이후의 인버터 회로 INV2a, INV2b, …에 있어서의 pMISQp2의 단채널 효과 억제용 반도체 영역(9a)과 마찬가지로 형성되어 있다. 이러한 단채널 효과 억제용 반도체 영역(9g)을 설치함으로써, 게이트 길이가 가장 작은 내부 회로의 pMISQp3의 단채널 효과를 억제 또는 방지할 수 있다. 또, 내부 회로의 단채널 효과 억제용 반도체 영역(헤일로 영역: 9g)의 불순물 농도를 입출력 회로 영역 I/O의 단채널 효과 억제용 반도체 영역(9a)의 불순물 농도보다 높게 해도 무방하다.
또한, 상기한 바와 같이 pMISQp3의 게이트 절연막(5)의 두께가 고전압계 MIS의 게이트 절연막(5)보다 얇다. 이에 따라, pMISQp3의 동작 속도의 향상을 추진할 수 있다. 게이트 전극(6E)은 배선을 통해 다음 단 이후의 인버터 회로의 출력과 전기적으로 접속되어 있다. 또한, 내부 회로의 인버터 회로 INV3a, 3b, …의 출력은 또한 후단의 논리 게이트 등과 전기적으로 접속되어 있다. 또, 게이트 전극(6E)의 구조 및 형성 방법은 상기 입력 초단의 pMISQp1의 게이트 전극(6A)과 동일하므로, 설명을 생략한다.
내부 회로의 인버터 회로 INV3a, INV3b를 구성하는 nMISQn3은 p 웰 PWL3에 형성되어 있으며, 소스 및 드레인용의 한 쌍의 반도체 영역(14)과, 게이트 절연막 (5)과, 게이트 전극(6F)을 갖고 있다. 이 nMISQn3의 채널도 표면 채널로 되어 있다. nMISQn3의 게이트 길이는 예를 들면 0.20∼0.08㎛ 정도이다. 또, p 웰 PWL3은 p 웰 PWL1과 동일하다.
반도체 영역(14)은 확대 영역(14a)과, n+형 반도체 영역(14b)을 갖고 있다. 확대 영역(14a)은 nMISQn4의 채널에 인접하도록 배치되어 있다. n+형 반도체 영역 (14b)은 확대 영역(14a) 분만큼 상기 채널로부터 떨어진 위치에 배치되어 있다. 확대 영역(14a) 및 n+형 반도체 영역(14b)에는 예를 들면 동일 도전형의 반도체 영역을 형성하는 인 또는 비소가 도입되어 있지만, 그 불순물 농도는 확대 영역(14a) 쪽이 n+형 반도체 영역(14b)보다 낮아지도록 설정되어 있다. 이 확대 영역(14a)의 기능은 상기 확대 영역(10a) 등과 동일하다. 이 확대 영역(14a) 및 n+형 반도체 영역(14b)은 상기 입력 초단의 nMISQn1의 확대 영역(7a) 및 n+형 반도체 영역(7b)과 마찬가지로 형성되어 있다. 또, 내부 회로의 확대 영역(14a)의 불순물 농도를 입출력 회로 영역 I/O의 확대 영역(7a)의 불순물 농도보다 높게 해도 무방하다.
단, 내부 회로의 인버터 회로 INV3a, 3b를 구성하는 nMISQn3의 드레인 구조는 단채널 효과 억제용 반도체 영역(헤일로 영역: 9h)을 갖고 있다. 단채널 효과 억제용 반도체 영역(9h)은 상기 다음 단 이후의 인버터 회로 INV2a, INV2b, …에 있어서의 nMISQn2의 단채널 효과 억제용 반도체 영역(9b)과 마찬가지로 형성되어 있다. 이러한 단채널 효과 억제용 반도체 영역(9h)을 설치함으로써, 게이트 길이가 가장 작은 내부 회로의 nMISQn3의 단채널 효과를 억제 또는 방지할 수 있다.또, 내부 회로의 단채널 효과 억제용 반도체 영역(헤일로 영역: 9h)의 불순물 농도를 입출력 회로 영역 I/O의 단채널 효과 억제용 반도체 영역(9b)의 불순물 농도보다 높게 해도 무방하다.
또한, 상기한 바와 같이 nMISQn3의 게이트 절연막(5)의 두께가 고전압계 MIS의 게이트 절연막(5)보다 얇다. 이에 따라, nMISQn3의 동작 속도의 향상을 추진할 수 있다. 게이트 전극(6F)은 배선을 통해 다음 단 이후의 인버터 회로의 출력과 전기적으로 접속되어 있다. 또한, 내부 회로의 인버터 회로 INV3a, 3b, …의 출력은 또한 후단의 논리 게이트 등과 전기적으로 접속되어 있다. 또, 게이트 전극(6F)의 구조 및 형성 방법은 상기 입력 초단의 pMISQp1의 게이트 전극(6A)과 동일하므로, 설명을 생략한다.
또, 내부 회로의 고전압계 인버터 회로 INV4a, INV4b, …를 구성하는 pMISQ p4 및 nMISQn4는 다음 단 이후의 인버터 회로 INV2a, INV2b, …의 pMISQp2 및 nMISQn2와 동일하다.
〈제5 실시예〉
도 19는 본 발명의 다른 실시예로서, 상기 도 18과 동일한 개소의 반도체 장치의 주요부 단면도의 일례를 나타내고 있다.
본 실시예는 동일한 칩(기판)에, 동작 전압이 서로 다른 복수의 MIS가 배치된 반도체 장치에 상기 제2 실시예에서 설명한 기술을 적용한 것이다. 즉, 본 실시예에 있어서는 입력 초단의 pMISQp1 및 nMISQn1의 단채널 효과 억제용 반도체 영역(9c, 9d)의 불순물 농도가 각각 다음 단 이후의 pMISQp2 및 nMISQn2의 단채널 효과 억제용 반도체 영역(9a, 9b)의 불순물 농도보다 낮게 되어 있다. 이에 따라, 본 실시예에 따르면, 상기 제2 실시예 및 상기 제4 실시예에서 얻어진 효과를 얻을 수 있다.
〈제6 실시예〉
도 20은 본 발명의 다른 실시예로서, 상기 도 18과 동일한 개소의 반도체 장치의 주요부 단면도의 일례를 나타내고 있다.
본 실시예는 동일한 칩(기판)에, 동작 전압이 다른 복수의 MIS가 배치된 반도체 장치에, 상기 제3 실시예에서 설명한 기술을 적용한 것이다. 즉, 본 실시예에 있어서는 입력 초단의 pMISQp1 및 nMISQn1의 확대 영역(4a, 7a)의 불순물 농도가 각각 다음 단 이후의 pMISQp2 및 nMISQn2의 확대 영역(8a, 10a)의 불순물 농도보다 낮게 되어 있다. 이에 따라, 본 실시예에 따르면, 상기 제3 실시예 및 상기 제4 실시예에서 얻어진 효과를 얻을 수 있다.
또한, 본 실시예의 변형예로서, 상기 제5 실시예와 마찬가지로, 입력 초단의 pMISQp1 및 nMISQn1의 단채널 효과 억제용 반도체 영역(9e, 9f)의 불순물 농도를 각각 다음 단 이후의 pMISQp2 및 nMISQn2의 단채널 효과 억제용 반도체 영역(9a, 9b)의 불순물 농도보다 낮게 해도 무방하다. 이에 따라, 상기 제3 실시예의 변형예 및 상기 제4 실시예에서 얻어진 효과를 얻을 수 있다.
〈제7 실시예〉
도 21은 본 발명의 다른 실시예로서, 상기 도 18과 동일한 개소의 반도체 장치의 주요부 단면도의 일례를 나타내고 있다.
본 실시예는 도 21에 도시한 바와 같이 상기 제1 실시예, 제4 실시예의 기술에 있어서, 단채널 효과 억제용 반도체 영역(9a, 9b, 9g, 9h)이 부분적이지 않고, 채널 아래에도 배치되도록 소스·드레인용 반도체 영역을 중개하도록 연장되어 형성되어 있다. 단채널 효과 억제용 반도체 영역(9a, 9b, 9g, 9h)의 형성 깊이 위치는 상기 제1 실시예, 제4 실시예 등에서 설명한 것과 동일하다.
본 실시예에 있어서도 상기 제1 실시예, 제4 실시예와 마찬가지의 효과를 얻을 수 있다.
〈제8 실시예〉
도 22는 본 발명의 다른 실시예로서, 상기 도 18과 동일한 개소의 반도체 장치의 주요부 단면도의 일례를 나타내고 있다.
본 실시예는 도 22에 도시한 바와 같이 상기 제2 실시예, 제5 실시예의 기술에 있어서, 상기 제7 실시예에서 설명한 기술을 적용한 것이다. 즉, 상기 제7 실시예와 마찬가지로, 단채널 효과 억제용 반도체 영역(9a, 9b, 9g, 9h, 9c, 9d)이 부분적이지 않고, 채널 아래에도 배치되도록 소스·드레인용 반도체 영역을 중개하도록 연장되어 형성되어 있다. 단채널 효과 억제용 반도체 영역(9a, 9b, 9g, 9h, 9c, 9d)의 형성 깊이 위치는 상기 제2 실시예, 제5 실시예 등에서 설명한 것과 동일하다. 또, 상기 제2 실시예, 제5 실시예에서 설명한 바와 같이 단채널 효과 억제용 반도체 영역(9c, 9d)의 불순물 농도는 각각 단채널 효과 억제용 반도체 영역 (9a, 9b)보다 낮게 되어 있다.
따라서, 본 실시예에 있어서도 상기 제2 실시예, 제5 실시예, 제7 실시예와마찬가지의 효과를 얻을 수 있다.
또한, 이러한 단채널 효과 억제용 반도체 영역(9a, 9b, 9g, 9h, 9c, 9d)의 구조를 상기 제3 실시예, 제6 실시예 및 이들의 변형예에 적용할 수도 있다. 그 경우도 상기 제3 실시예, 제6 실시예 및 이들의 변형예에서 얻어진 효과를 얻을 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 물론이다.
예를 들면, 상기 제1 실시예∼제8 실시예서는 게이트 절연막을 산화 실리콘막 또는 산 질화막으로 한 경우에 대해서 설명했지만, 이에 한정되는 것이 아니라, 예를 들면 질화실리콘막의 단체막, 얇은 산화 실리콘막 상에 질화실리콘막을 중첩한 적층막 또는 강유전체막이나 고유전체막을 이용해도 무방하다.
또한, 상기 제1 실시예∼제8 실시예에서는 게이트 전극이 폴리실리콘막 또는 다른 도체막을 패터닝함으로써 형성하는 경우에 대해서 설명했지만, 이에 한정되는 것이 아니고, 예를 들면 층간 절연막에 게이트 전극 형성용 홈을 파서, 그 홈 내에 도체막을 매립함으로써 게이트 전극을 형성하는, 소위 상감 게이트 전극으로 해도 무방하다.
또한, 상기 제1 실시예에 상기 제3 실시예의 기술을 적용해도 무방하다. 즉, 입력 초단의 인버터 회로의 MIS의 소스 및 드레인용 반도체 영역(특히 확대 영역)의 불순물 농도를 다음 단 이후의 인버터 회로의 MIS의 소스 및 드레인용 반도체 영역(특히 확대 영역)의 불순물 농도보다 낮게 해도 무방하다. 입력 초단의 MIS에서의 채널에 서의 내부 전계 강도를 완화할 수 있기 때문에, 본 발명자들이 처음으로 발견한 핫 캐리어 문제를 회피할 수 있고, 그 핫 캐리어 내성의 향상을 도모할 수 있다.
또한, 상기 제1 실시예∼제8 실시예에서는 입력 초단의 인버터 회로의 pMIS 및 nMIS의 양쪽 모두 단채널 효과 억제용 반도체 영역을 갖지 않는 구조로 한 경우에 대해서 설명했지만, 이에 한정되는 것이 아니고, 예를 들면 입력 초단의 인버터 회로의 pMIS만 단채널 효과 억제용 반도체 영역을 갖지 않는 구조로 해도 무방하다.
또한, 상기 제1 실시예∼제8 실시예에서는 pMIS의 게이트 전극을 p형으로 하고, nMIS의 게이트 전극을 p형으로 한 경우에 본 발명을 적용한 경우에 대해서 설명했지만, 이에 한정되는 것이 아니고, 예를 들면 pMIS의 게이트 전극을 n형으로 하고, nMIS의 게이트 전극을 p형으로 한 경우라도 본 발명을 적용할 수 있다.
이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경이 된 이용 분야인 논리 회로를 갖는 반도체 장치에 적용한 경우에 대해서 설명했지만, 그에 한정되는 것이 아니고, 예를 들면 DRAM(Dynamic Random Access Memory), SRAM (Static Random Access Memory) 또는 플래시 메모리(EEPR0M; Electric Erasable Programmable Read Only Memory) 등과 같은 메모리 회로를 갖는 반도체 장치 또는 상기 메모리 회로와 CPU(Central processing Unit) 또는 프로세서 등과 같은 논리 회로를 동일 반도체 기판에 설치하고 있는 혼재형 반도체 장치에도 적용할 수 있다.
본원에 의해 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 이하와 같다.
본 발명에 의하면, 외부로부터의 입력 신호를 직접 받는 제1 전계 효과 트랜지스터의 드레인 구조를 핫 캐리어 내성이 양호한 구조로 하고, 그 외의 전계 효과 트랜지스터의 드레인 구조와는 다르게 함으로써, 복수의 전계 효과 트랜지스터를 구비하는 반도체 장치의 핫 캐리어 내성을 향상시킬 수 있다.

Claims (38)

  1. 동일한 반도체 기판에 동일 전압으로 동작하는 복수의 전계 효과 트랜지스터 중, 외부로부터의 입력 신호를 직접 받는 제1 전계 효과 트랜지스터와, 상기 외부로부터의 입출력 신호를 직접 받지 않는 제2 전계 효과 트랜지스터와의 드레인 구조를 다르게 구성한 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 전계 효과 트랜지스터의 드레인 구조는 단채널 효과 억제용 반도체 영역을 갖지 않고, 상기 제2 전계 효과 트랜지스터의 드레인 구조는 단채널 효과 억제용 반도체 영역을 갖는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 전계 효과 트랜지스터의 드레인 구조에 제1 단채널 효과 억제용 반도체 영역을 설치하고, 상기 제2 전계 효과 트랜지스터의 드레인 구조에 제2 단채널 효과 억제용 반도체 영역을 설치하고, 상기 제1 단채널 효과 억제용 반도체 영역의 불순물 농도를 상기 제2 단채널 효과 억제용 반도체 영역의 불순물 농도보다 낮게 한 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 제1 전계 효과 트랜지스터의 드레인용 반도체 영역의 불순물 농도를 상기 제2 전계 효과 트랜지스터의 드레인용 반도체 영역의 불순물 농도보다 낮게 한 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서,
    상기 제1, 제2 전계 효과 트랜지스터는 입력 회로를 구성하는 전계 효과 트랜지스터인 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서,
    상기 제1 전계 효과 트랜지스터의 게이트 길이는 상기 제2 전계 효과 트랜지스터의 게이트 길이보다 긴 것을 특징으로 하는 반도체 장치.
  7. 제2항에 있어서,
    상기 복수의 전계 효과 트랜지스터 중, 상기 제1, 제2 전계 효과 트랜지스터의 동작 전압보다 낮은 동작 전압의 제3 전계 효과 트랜지스터의 드레인 구조에는 단채널 효과 억제용 반도체 영역을 설치하는 것을 특징으로 하는 반도체 장치.
  8. 제2항에 있어서,
    상기 복수의 전계 효과 트랜지스터 중의 p 채널형 전계 효과 트랜지스터의 게이트 전극의 도전형을 p형으로 한 것을 특징으로 하는 반도체 장치.
  9. 제2항에 있어서,
    상기 제1 전계 효과 트랜지스터는 p 채널형 전계 효과 트랜지스터인 것을 특징으로 하는 반도체 장치.
  10. 제2항에 있어서,
    상기 제1 전계 효과 트랜지스터는 p 채널형 전계 효과 트랜지스터 및 n 채널형 전계 효과 트랜지스터를 갖는 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서,
    상기 p 채널형 전계 효과 트랜지스터의 게이트 전극의 도전형을 p형으로 한 것을 특징으로 하는 반도체 장치.
  12. 동일한 반도체 기판에 서로 다른 전압으로 동작하는 복수의 전계 효과 트랜지스터를 구비하고, 상기 복수의 전계 효과 트랜지스터의 상대적으로 동작 전압이 높은 전계 효과 트랜지스터 중, 외부로부터의 입력 신호를 직접 받는 제1 전계 효과 트랜지스터와, 상기 외부로부터의 입출력 신호를 직접 받지 않는 제2 전계 효과 트랜지스터와의 드레인 구조를 다르게 구성한 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 제1 전계 효과 트랜지스터의 드레인 구조는 단채널 효과 억제용 반도체 영역을 갖지 않고, 상기 제2 전계 효과 트랜지스터의 드레인 구조는 단채널 효과 억제용 반도체 영역을 갖는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 제1 전계 효과 트랜지스터의 드레인 구조에 제1 단채널 효과 억제용 반도체 영역을 설치하고, 상기 제2 전계 효과 트랜지스터의 드레인 구조에 제2 단채널 효과 억제용 반도체 영역을 설치하고, 상기 제1 단채널 효과 억제용 반도체 영역의 불순물 농도를 상기 제2 단채널 효과 억제용 반도체 영역의 불순물 농도보다 낮게 한 것을 특징으로 하는 반도체 장치.
  15. 제13항에 있어서,
    상기 제1 전계 효과 트랜지스터의 드레인용 반도체 영역의 불순물 농도를 상기 제2 전계 효과 트랜지스터의 드레인용 반도체 영역의 불순물 농도보다 낮게 한 것을 특징으로 하는 반도체 장치.
  16. 제13항에 있어서,
    상기 제1, 제2 전계 효과 트랜지스터는 입력 회로를 구성하는 전계 효과 트랜지스터인 것을 특징으로 하는 반도체 장치.
  17. 제13항에 있어서,
    상기 제1 전계 효과 트랜지스터의 게이트 길이는 상기 제2 전계 효과 트랜지스터의 게이트 길이보다 긴 것을 특징으로 하는 반도체 장치.
  18. 제13항에 있어서,
    상기 복수의 전계 효과 트랜지스터 중, 상대적으로 동작 전압이 낮은 제3 전계 효과 트랜지스터의 드레인 구조에 단채널 효과 억제용 반도체 영역을 설치하는 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서,
    상기 제3 전계 효과 트랜지스터는 내부 회로를 구성하는 전계 효과 트랜지스터인 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서,
    상기 내부 회로에는 상기 복수의 전계 효과 트랜지스터의 하나로서, 상기 제3 전계 효과 트랜지스터보다 동작 전압이 상대적으로 높은 제4 전계 효과 트랜지스터가 설치되고, 상기 제4 전계 효과 트랜지스터의 드레인 구조에 단채널 효과 억제용 반도체 영역을 설치하는 것을 특징으로 하는 반도체 장치.
  21. 제13항에 있어서,
    상기 복수의 전계 효과 트랜지스터 중의 p 채널형 전계 효과 트랜지스터의 게이트 전극의 도전형을 p형으로 한 것을 특징으로 하는 반도체 장치.
  22. 제13항에 있어서,
    상기 제1 전계 효과 트랜지스터는 p 채널형 전계 효과 트랜지스터인 것을 특징으로 하는 반도체 장치.
  23. 제13항에 있어서,
    상기 제1 전계 효과 트랜지스터는 p 채널형 전계 효과 트랜지스터 및 n 채널형 전계 효과 트랜지스터를 갖는 것을 특징으로 하는 반도체 장치.
  24. 제22항에 있어서,
    상기 p 채널형 전계 효과 트랜지스터의 게이트 전극의 도전형을 p형으로 한 것을 특징으로 하는 반도체 장치.
  25. 동일한 반도체 기판에 외부로부터의 입력 신호를 직접 받는 트랜지스터로서, 제1 동작 전압으로 구동하는 제1 전계 효과 트랜지스터와, 상기 외부로부터의 입출력 신호를 직접 받지 않는 트랜지스터로서, 상기 제1 동작 전압으로 구동하는 제2 전계 효과 트랜지스터와, 상기 제1 동작 전압보다 낮은 제2 동작 전압으로 구동하는 제3 전계 효과 트랜지스터를 구비하고, 상기 제1 전계 효과 트랜지스터에는 단채널 효과 억제용 반도체 영역을 설치하지 않고, 상기 제2, 제3 전계 효과 트랜지스터에는 단채널 효과 억제용 반도체 영역을 설치하는 것을 특징으로 하는 반도체 장치.
  26. 동일한 반도체 기판에 외부로부터의 입력 신호를 직접 받는 트랜지스터로서, 제1 동작 전압으로 구동하는 제1 전계 효과 트랜지스터와, 상기 외부로부터의 입출력 신호를 직접 받지 않는 트랜지스터로서, 상기 제1 동작 전압으로 구동하는 제2 전계 효과 트랜지스터와, 상기 제1 동작 전압보다 낮은 제2 동작 전압으로 구동하는 제3 전계 효과 트랜지스터를 구비하고, 상기 제1 전계 효과 트랜지스터에는 제1 단채널 효과 억제용 반도체 영역을 설치하고, 상기 제2 전계 효과 트랜지스터에는 상기 제1 단채널 효과 억제용 반도체 영역보다 불순물 농도가 높은 제2 단채널 효과 억제용 반도체 영역을 설치하는 것을 특징으로 하는 반도체 장치.
  27. 제25항에 있어서,
    상기 제1 전계 효과 트랜지스터의 드레인용 반도체 영역의 불순물 농도를 상기 제2 전계 효과 트랜지스터의 드레인용 반도체 영역의 불순물 농도보다 낮게 한 것을 특징으로 하는 반도체 장치.
  28. 동일한 반도체 기판에 외부로부터의 입력 신호를 직접 받는 트랜지스터로서, 제1 동작 전압으로 구동하는 제1 전계 효과 트랜지스터와, 상기 외부로부터의 입출력 신호를 직접 받지 않는 트랜지스터로서, 상기 제1 동작 전압으로 구동하는 제2 전계 효과 트랜지스터와, 상기 제1 동작 전압보다 낮은 제2 동작 전압으로 구동하는 제3 전계 효과 트랜지스터를 구비하고, 상기 제1 전계 효과 트랜지스터의 드레인용 반도체 영역의 불순물 농도를 상기 제2 전계 효과 트랜지스터의 드레인용 반도체 영역의 불순물 농도보다 낮게 한 것을 특징으로 하는 반도체 장치.
  29. 제25항에 있어서,
    상기 제1, 제2 전계 효과 트랜지스터는 입력 회로를 구성하는 전계 효과 트랜지스터인 것을 특징으로 하는 반도체 장치.
  30. 제25항에 있어서,
    상기 제3 전계 효과 트랜지스터는 내부 회로를 구성하는 전계 효과 트랜지스터인 것을 특징으로 하는 반도체 장치.
  31. 제25항에 있어서,
    상기 제1 전계 효과 트랜지스터의 게이트 길이는 상기 제2 전계 효과 트랜지스터의 게이트 길이보다 긴 것을 특징으로 하는 반도체 장치.
  32. 제25항에 있어서,
    상기 제1 전계 효과 트랜지스터는 p 채널형 전계 효과 트랜지스터인 것을 특징으로 하는 반도체 장치.
  33. 제25항에 있어서,
    상기 제1 전계 효과 트랜지스터는 p 채널형 전계 효과 트랜지스터 및 n 채널형 전계 효과 트랜지스터를 갖는 것을 특징으로 하는 반도체 장치.
  34. 제32항에 있어서,
    상기 p 채널형 전계 효과 트랜지스터의 게이트 전극의 도전형을 p형으로 한 것을 특징으로 하는 반도체 장치.
  35. (a) 반도체 기판 상에 게이트 절연막을 형성하는 공정,
    (b) 상기 게이트 절연막 상에 게이트 전극을 형성하는 공정,
    (c) 상기 반도체 기판에 있어서 외부로부터의 입력 신호를 직접 받는 제1 전계 효과 트랜지스터의 형성 영역에는 단 채널 효과 억제용 반도체 영역을 형성하기 위한 불순물을 도입하지 않고, 상기 외부로부터의 입출력 신호를 직접 받지 않는 제2 전계 효과 트랜지스터의 형성 영역에는 단채널 효과 억제용 반도체 영역을 형성하기 위한 불순물을 도입하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  36. (a) 반도체 기판 상에 게이트 절연막을 형성하는 공정,
    (b) 상기 게이트 절연막 상에 게이트 전극을 형성하는 공정,
    (c) 상기 반도체 기판에 있어서 외부로부터의 입력 신호를 직접 받는 제1 전계 효과 트랜지스터의 형성 영역에, 제1 단채널 효과 억제용 반도체 영역을 형성하기 위한 불순물을 도입하는 공정,
    (d) 상기 반도체 기판에 있어서 상기 외부로부터의 입출력 신호를 직접 받지 않는 제2 전계 효과 트랜지스터의 형성 영역에, 제2 단채널 효과 억제용 반도체 영역을 형성하기 위한 불순물을 그 불순물 농도가 상기 제1 단 채널 효과 억제용 반도체 영역의 불순물 농도보다 높아지도록 도입하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  37. 제35항에 있어서,
    상기 반도체 기판에 있어서 외부로부터의 입력 신호를 직접 받는 제1 전계 효과 트랜지스터의 형성 영역에 소스 및 드레인용 반도체 영역을 형성하기 위한 불순물을 도입하는 공정,
    상기 반도체 기판에 있어서 상기 외부로부터의 입출력 신호를 직접 받지 않는 제2 전계 효과 트랜지스터의 형성 영역에 소스 및 드레인용 반도체 영역을 형성하기 위한 불순물을 그 불순물 농도가 상기 제1 전계 효과 트랜지스터의 소스 및 드레인용 반도체 영역의 불순물 농도보다 높아지도록 도입하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  38. (a) 반도체 기판 상에 게이트 절연막을 형성하는 공정,
    (b) 상기 게이트 절연막 상에 게이트 전극을 형성하는 공정,
    (c) 상기 반도체 기판에 있어서 외부로부터의 입력 신호를 직접 받는 제1 전계 효과 트랜지스터의 형성 영역에, 소스 및 드레인용 반도체 영역을 형성하기 위한 불순물을 도입하는 공정,
    (d) 상기 반도체 기판에 있어서 상기 외부로부터의 입출력 신호를 직접 받지 않는 제2 전계 효과 트랜지스터의 형성 영역에 소스 및 드레인용 반도체 영역을 형성하기 위한 불순물을 그 불순물 농도가 상기 제1 전계 효과 트랜지스터의 소스 및 드레인용 반도체 영역의 불순물 농도보다 높아지도록 도입하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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