CN101266973B - 半导体器件及其制造工艺 - Google Patents
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Abstract
一种半导体器件包括第一反相器、第二反相器和连接反相器的内引线，其中内引线形成电容器元件，且电容器元件包括半导体衬底上的具有孔的层间绝缘膜、覆盖孔底壁和侧壁和下电极、布置在下电极和部分层间绝缘膜上的电容绝缘膜和电容绝缘膜上的上电极，其中底壁是半导体衬底且侧壁是层间绝缘膜的一部分，电容绝缘膜覆盖电容绝缘膜的拐角，拐角位于半导体衬底的相对侧，且上电极覆盖孔。
Description
技术领域
本发明涉及半导体器件及其制造方法。特别地，本发明涉及半导体器件，其具有防止由辐射引起的软错误的结构，以及其制造方法。
背景技术
随着微制造技术的发展，半导体器件已经以高速度高度集成。高度集成的这些半导体器件中的一种是静态随机存取存储器(SRAM)。SRAM通常包括两个互补金属氧化物半导体反相器(CMOS反相器)。一个CMOS反相器的输入在一个连接节点处连接到另一CMOS反相器的输出，且一个CMOS反相器的输出在另一节点处连接到另一CMOS反相器的输出。下文中，这些连接节点称为节点n1和n2。
随着SRAM越来越小型化，连接到节点n1和n2的金属氧化物半导体场效应晶体管(MOSFET)中的扩散层的结电容和栅极电容也减小。当SRAM单元接收来自外部的辐射时，辐射在半导体结构中引起电子-空穴对。一些电子-空穴对泄露到作为漏极操作的扩散层中且储存在SRAM单元中的数据翻转。因此，SRAM单元不能正确地存储数据。这种现象称作软错误。由于软错误现象，根据SRAM单元的尺寸减小，与由辐射引起的电子-空穴对相比，断定连接到节点n1和n2的MOSFET的栅极电容和结电容减小。最近，对于高度集成的SRAM来说，软错误现象是最主要的问题之一。
提出了一些方案以防止由于发生软错误现象而引起的操作失败。一种方案是将电容提供到SRAM单元的节点n1和n2。通过将电容提供到节点n1和n2，可以在节点n1和n2中获得足够的电荷并防止软错误现象的发生。如上对节点n1和n2提供电容的方案公开在日本未审专利公开No.2005-183420、2002-289703和2002-076143中。
图14是日本未审专利公开No.2005-183420中所述的相关半导体器件的截面图。图14示出了提供到节点n1和n2的电容的结构(相当于日本未审专利公开No.2005-183420中的图7和8)。第一层间绝缘膜202和第二层间绝缘膜203形成在半导体衬底201上。孔208形成在第二层间绝缘膜203中。第一下电极204形成在孔208的侧壁和底壁上。第二下电极205注入在孔208中。第一下电极204和第二下电极205相当于上述节点n1或n2的节点线。电容绝缘膜206形成在第二层间绝缘膜203、第一下电极204和第二下电极205的整个表面上。上电极207形成在电容绝缘膜206的一部分上。电容器由包括第一下电极204和第二下电极205的下电极、电容绝缘膜206和上电极207构成。该电容器对应于提供给节点n1和n2的电容器。
下文中，将描述用于半导体器件的制造工艺。如图15所述，第一层间绝缘膜202和第二层间绝缘膜203形成在半导体衬底201上。孔208选择性地形成在第二层间绝缘膜203中。可以将已知的光刻和干法蚀刻用于形成孔208并省略其详细解释。
如图16所示，沿第二层间绝缘膜203的主平面203a、孔208的侧壁和底壁形成第一下电极204。形成第二下电极205以便填充孔208。
使用已知蚀刻，例如化学或机械抛光，去除第二下电极205和第一下电极204直到露出第二层间绝缘膜203的主平面203a。如图17所示，用第一下电极204和第二下电极205填充孔208。
如图18所示，通过淀积形成将成为电容绝缘膜206和上电极207的导电层。上电极207通过构图导电层而形成。
然而，在如上所述的相关半导体器件中，不能获得电容绝缘膜206的足够绝缘性能。下文中，将解释该原因。图19示出了详细的第二下电极205。第一下电极204沿孔208的内壁形成。用于导线的孔208用第二下电极205填充。除第一下电极204和第二下电极205之外，电容器由电容绝缘膜206和上电极207构成。如图19所示，第二下电极205由钨的化学气相淀积形成。通过显微镜观察孔208，从孔208的侧壁和底壁生长的钨的柱状晶体注入到孔208中。因此，当线宽度较窄时，也就是说，孔208的宽度较窄时，从两个侧壁生长的钨的柱状晶体在孔208的中心处相互接触。在孔208的中心处，钨柱状晶体的生长停止。因此，在孔208的中心周围形成微小中空，其宽度从几埃到10埃。该中空称作缝隙。结果，生长形成在连接线(下电极204、205)上的电容绝缘膜206的气体材料在中空周围不均匀地流动。电容绝缘膜206的成分在中空周围不均匀，且孔208中心周围的电容绝缘膜206的绝缘性能变弱。因此，不能获得电容绝缘膜206的足够绝缘性能。
日本未审专利公开No.2002-289703和2002-076143公开了其他电容器结构。然而，由于其他原因电容绝缘膜的绝缘性能也退化。通过图20和后面的图，将描述日本未审专利公开No.2002-289703和2002-076143的制造工艺。日本未审专利公开No.2002-289703和2002-076143之间的平面布局不同，因此仅描述包括电容器的节点线周围的结构并省略其他结构的解释。如图20所示，孔208形成在第二层间绝缘膜203中。如图21所示，下电极212淀积在包括孔208的侧壁和底壁的整个平面上。光致抗蚀剂210仅形成在孔208中。对于形成下电极212的方法来说，可以使用已知技术。例如，在光致抗蚀剂210完全淀积之后，通过干法蚀刻去除光致抗蚀剂210直到露出下电极212的主平面212a。使用光致抗蚀剂210作为掩模去除下电极212的露出部分。由此，如图22所示，下电极212仅形成在孔208的侧壁和底壁上。下电极212是电容器的节点电极。如图23所示，完全地淀积电容绝缘膜206并在电容绝缘膜206上淀积上电极207。
蚀刻上电极207直到露出电容绝缘膜206的主平面206a。如图24所示，上电极207仅形成在孔208中。由于上电极207仅形成在孔208中，如图25所示的211，形成用于连接到地电压的线路。如上所述，形成了日本未审专利公开No.202-289703中的实施例。此外，线路211以合适的平面形状形成，以便连接地电压。
如图24所示，当在最后步骤中露出电容绝缘膜206用于图23的上电极207的蚀刻工艺时，电容绝缘膜206暴露于蚀刻工艺的环境中。由此，露出的电容绝缘膜206被损伤。孔208上部的上电极207和下电极212之间的绝缘性能劣化。更恰当地，由于曝露于蚀刻工艺的环境中，露出的电容绝缘膜206完全被损伤，且在电容绝缘膜206的上部206b处，绝缘性能劣化得最严重。上部206b是最靠近电容器电极的部分。例如，上电极207通常通过由等离子体状态中离子化的氯气产生的氯原子来蚀刻。在等离子体状态中，例如，电磁射线，离子化的氯原子等进入电容绝缘膜206中，并打断形成电容绝缘膜的原子之间的键合。结果，绝缘性能变弱。
日本未审专利公开No.2002-076143的图18中公开了与日本未审专利公开No.2002-289703的图10和12中的结构相对应的相同结构，但是没有公开制造工艺。日本未审专利公开No.2002-076143的结构与日本未审专利公开No.2002-289703中的结构相同，因而认为日本未审专利公开No.2002-076143中电容绝缘膜的绝缘性能也劣化。如上所述，日本未审专利公开No.2005-183420、2002-289703和2002-076143中所述的相关技术具有不能获得足够的绝缘性能的问题。
在日本未审专利公开No.2000-164831和2001-168301中也公开了上述电容器结构。然而，相关技术的这些描述公开了DRAM(动态随机存取存储器)中的存储电容结构。因此，日本未审专利公开No.2000-164831和2001-168301中的结构应用于与本发明不同的其他领域。本发明应用于SRAM，其中节点之间的连接线也用作其中一个电容器电极。
如上所述，形成在SRAM单元中节点之间的连接线上的部分电容绝缘膜的绝缘性能劣化。对于相关技术来说，节点和地GND之间流动的漏电流变高。
发明内容
根据本发明的一个方面，半导体器件包括第一反相器、第二反相器和连接反相器的内引线，其中内引线形成电容器元件，且电容器元件包括半导体衬底上的具有孔的层间绝缘膜、覆盖孔底壁和侧壁和下电极、布置在下电极和部分层间绝缘膜上的电容绝缘膜和电容绝缘膜上的上电极，其中底壁是半导体衬底且侧壁是层间绝缘膜的一部分，电容绝缘膜覆盖电容绝缘膜的拐角(corner)，拐角位于半导体衬底的相对侧，且上电极覆盖孔。
根据本发明的另一方面，用于半导体器件的制造工艺包括，在半导体衬底的一个主平面上淀积第一绝缘膜，该半导体衬底包括MOSFET，选择性地去除第一绝缘膜的至少一部分以便形成孔；在孔的底壁和至少一部分侧壁上形成下电极，淀积第二绝缘膜，该第二绝缘膜至少覆盖下电极，并形成上电极，该上电极至少覆盖具有插入其间的第二绝缘膜的下电极。
根据本发明的又一方面，半导体器件包括衬底、衬底上具有开口的绝缘膜，开口具有底部和侧壁，以及形成在开口上方的电容器，其中电容器包括覆盖侧壁的下电极、覆盖下电极的电容绝缘膜、覆盖电容绝缘膜并填充开口剩余部分至少一部分的上电极，且其中上电极覆盖开口。
附图说明
本发明的上述和其他目的、优点和特征将通过结合附图的一些优选实施例的以下描述而更加明显，其中：
图1是根据本发明实施例的SRAM的电路图；
图2是作为本发明示例的SRAM的简单平面布局；
图3是示出本发明图2的SRAM单元中与杂质扩散区21、22和栅电极23A-23C重叠的布线层31(31A-31F)布图的平面图；
图4是示出本发明中连接图3中布线层31(31A-31F)和图2中的杂质扩散区21、22或栅电极23A-23C的通孔布图的平面图；
图5是本发明图3中A-A’截面图中布线层31A和31D周围的外围部分的截面图；
图6是示出用于本发明中SRAM单元的第一制造工艺的截面图；
图7是示出用于本发明中SRAM单元的第二制造工艺的截面图；
图8是示出用于本发明中SRAM单元的第三制造工艺的截面图；
图9是示出用于本发明中SRAM单元的第四制造工艺的截面图；
图10是示出用于本发明中SRAM单元的第五制造工艺的截面图；
图11是示出用于本发明中SRAM单元的第六制造工艺的截面图；
图12是示出用于本发明中SRAM单元的第七制造工艺的截面图；
图13是示出用于本发明中SRAM单元的第八制造工艺的截面图；
图14是示出日本未审专利公开No.2005-183420中相关半导体器件中提供给节点n1和n2的电容器结构的放大图；
图15是示出日本未审专利公开No.2005-183420中第一制造工艺的截面图；
图16是示出日本未审专利公开No.2005-183420中第二制造工艺的截面图；
图17是示出日本未审专利公开No.2005-183420中第三制造工艺的截面图；
图18是示出日本未审专利公开No.2005-183420中第四制造工艺的截面图；
图19是日本未审专利公开No.2005-183420中半导体器件的放大图；
图20是示出日本未审专利公开No.2002-289703中第一制造工艺的截面图；
图21是示出日本未审专利公开No.2002-289703中第二制造工艺的截面图；
图22是示出日本未审专利公开No.2002-289703中第三制造工艺的截面图；
图23是示出日本未审专利公开No.2002-289703中第四制造工艺的截面图；
图24是示出日本未审专利公开No.2002-289703中第五制造工艺的截面图；
图25是示出日本未审专利公开No.2002-289703中第六制造工艺的截面图。
具体实施方式
现在将在此参考说明性实施例描述本发明。本领域技术人员将认识到利用本发明的教导可以完成许多可选实施例且本发明不限于用于示范目的的而示出的实施例。
下文中，参考附图，将描述本发明的实施例。图1是根据本发明实施例的半导体器件的电路图。下文中，将描述应用于本发明的包括两个CMOS反相器的SRAM单元。如图1所示，根据本实施例的SRAM单元包括两个反相器607和608。CMOS反相器607包括PMOS(正沟道MOS)晶体管601和NMOS(负沟道MOS)晶体管602。CMOS反相器608包括PMOS晶体管603和NMOS晶体管604。在这两个反相器607和608中，一个CMOS反相器的输入连接到另一反相器的输出。下文中，这些连接节点称作节点n1和n2。
节点n1用作CMOS反相器608的输入和CMOS反相器607的输出。节点n2用作CMOS反相器607的输入和CMOS反相器608的输出。基于数据的电荷储存在连接到节点n1的MOS晶体管603和604的栅电容和PMOS晶体管601和NMOS晶体管602的漏极区之间扩散层的结电容中。类似地，基于数据的电荷储存在连接到节点n2的MOS晶体管601和602的栅电容和PMOS晶体管603和NMOS晶体管603的漏极区之间扩散层的结电容中。因此，在SRAM单元中，数据可以存储在节点n1和n2中。
传输晶体管605和606配置在触发器电路611和位线对(BL和/BL)之间，触发器电路611包括两个CMOS反相器607和608。传输晶体管605和606切换触发器电路611和位线对之间的连接。
在NMOS晶体管602中，源极连接到地电压GND，漏极连接到节点n1，栅极连接到节点n2。在NMOS晶体管604中，源极连接到地电压GND，漏极连接到节点n2，栅极连接到节点n1。在PMOS晶体管601中，源极连接到源电压VDD，漏极连接到节点n1，栅极连接到节点n2。在PMOS晶体管603中，源极连接到源电压VDD，漏极连接到节点n2，栅极连接到节点n1。在传输晶体管605中，一端连接到位线BL，另一端连接到节点n1，栅极连接到字线WL。在传输晶体管606中，一端连接到互补位线/BL，另一端连接到节点n2，栅极连接到字线WL。
在如上构造的SRAM单元中，在写数据时，位线对(BL和/BL)根据要写的数据而被充电。电压被施加到字线WL以便使传输晶体管605和606导通。结果，节点n1和n2的电压与相应位线(BL和/BL)的电压相同。由此，将数据储存在节点n1和n2中。在读数据时，电压被施加到字线WL且节点n1和n2的电压连接到相应位线(BL和/BL)。通过读出放大器(未示出)检测位线的电压。由此，储存在触发器电路611中的数据可以被读出。
对于如上构造的SRAM单元来说，将描述半导体衬底上的具体结构。图2是作为示例的SRAM的简化平面布图。图2是示出杂质扩散区21和22以及栅电极23(23A、23B和23C)的布图的平面图。图2仅为说明目的而示出，因此图2中元件的尺寸不反映真实尺寸。
在半导体衬底20上，选择性地形成N型杂质扩散区21和P型杂质扩散区22。通过离子注入等将N型杂质和P型杂质选择性地注入到半导体衬底20中并使所注入的杂质扩散，从而形成N型杂质扩散区21和P型杂质扩散区22。N型杂质扩散区21用作NMOS晶体管11、12、15和16的源极区或漏极区。P型杂质扩散区22用作NMOS晶体管13和14的源极区或漏极区。图2中的各个晶体管11、12、13、14、15、16分别相当于图1中的晶体管602、604、601、603、605、606。
在图2中，具有预定图案的栅电极23(23A-23C)形成在其间插入有栅绝缘体(未示出)的N型杂质扩散区21和P型杂质扩散区22上。栅电极23A用作形成在N型杂质扩散区21中的NMOS晶体管11和形成在P型杂质扩散区22中的PMOS晶体管13之间的公共栅极。栅电极23B用作形成在N型杂质扩散区21中的NMOS晶体管12和形成在P型杂质扩散区22中的PMOS晶体管14之间的公共栅极。栅电极23C用作形成在N型杂质扩散区21中的传输晶体管15和16之间的公共栅极。形成栅电极23C以便在片的水平方向上延伸并用作先前提到的字线WL。
图3是示出SRAM单元中与杂质扩散区21、22和栅电极23A-23C重叠的布线层31(31A-31F)的布图平面图。图4是示出连接图3中的布线层31(31A-31F)和图2中的杂质扩散区21、22或栅电极23A-23C的通孔布图的平面图。图3和4仅为说明目的而示出，因此图3和4中元件的尺寸不反映真实尺寸。具有预定图案的布线层31形成在杂质扩散区21、22和栅电极23上。布线层31(31A-31F)通过通孔(图4中的V1和V2)连接到下杂质扩散区21和22。通孔形成在预定位置处。
图3中的布线层31A通过图4中的通孔V5、V4和V3连接到NMOS晶体管11的漏极区、PMOS晶体管13的漏极区和栅电极23B。也就是说，形成布线层31A以用作图1中的节点n1。布线层31B通过图4中的通孔V7、V8和V6连接到NMOS晶体管12的漏极区、PMOS晶体管14的漏极区和栅电极23A。也就是说，形成布线层31B以用作图1中的节点n2。
形成布线层31C以使其从片的右侧延伸到左侧并用作对SRAM单元提供地电压的地电压电源线GND。该地电压电源线GND被各SRAM单元共用。布线层31D通过图4中的通孔V2连接到PMOS晶体管13和14的源极区。布线层31D还形成为从片的右侧延伸到左侧，并用作对SRAM单元提供源电压的源电压线VCC。源电压线VCC由各SRAM单元共用。布线层31E通过图4中的通孔V9连接到传输晶体管15(NMOS晶体管)的一个扩散层区。该扩散层区连接到位线。布线层31E连接到形成在除布线层31之外的其他上布线层(未示出)中的位线BL。
布线层31F通过图4中的通孔V10连接到传输晶体管16(NMOS晶体管)的一个扩散层区。该扩散层区连接到位线。布线层31F连接到形成在除布线层31之外的其他上布线层(未示出)中的互补位线/BL。形成布线层32以便通过插入其间的绝缘膜(未示出)至少覆盖布线层31A和31B。
图5示出了沿图3的线A-A’的布线层31A和31D外围部分的截面图。半导体器件包括半导体衬底101、第一层间绝缘膜102、第二层间绝缘膜103、第三层间绝缘膜104、下电极105、电容绝缘膜106、上电极107和导电层108、109。出于简化目的省略了图2中的形成在半导体衬底101上的杂质扩散区21和22。
第一层间绝缘膜102形成在半导体衬底101上。第二层间绝缘膜103形成在第一层间绝缘膜102上。孔110形成在第二层间绝缘膜103中。导电层108形成在孔110的内壁上，且导电层109被注入在孔110中。第三层间绝缘膜104形成在第二层间绝缘膜103上。形成孔111以便穿透第二层间绝缘膜103和第三层间绝缘膜104。下电极105形成在孔111的内壁上。电容绝缘膜106形成在第三层间绝缘膜104和下电极105上。形成上电极107以便覆盖孔111的内壁和上拐角。形成上电极107以便使上电极107的宽度L1比孔的宽度L2更宽。孔110对应布线层31D且孔111对应布线层31A。
对应布线层31D的导电层108和109的表面处于比上电极107的表面更低的位置。也就是说，导电层108和109的表面形成得比上电极107的表面更靠近衬底。也就是，对第一反相器607和第二反相器608提供源电压的布线层31D的表面形成在比上电极107的表面更低的位置。布线层31D的表面比上电极107的表面更靠近衬底。图5中所示的布线层31A和31D外围部分的截面图几乎与布线层31B和31C外围部分的截面图相对应。也就是，对第一反相器607和第二反相器608提供地电压的布线层31C的表面形成在比上电极107的表面更低的位置处。布线层31C的表面比上电极107的表面更靠近衬底101。
下电极105用作图1的节点n1的节点线。上电极107仅需要覆盖图3的布线层31A和31B。图5示出上电极107未在布线层31D上。然而，上电极107可以覆盖布线层31D的全部或一部分。
下文中，将解释如上所述的SRAM单元结构的制造工艺。图6是SRAM单元第一制造工艺的截面图。第一层间绝缘膜102和第二层间绝缘膜103形成在半导体衬底101上。图3的平面图中对应于布线层31D的孔110形成在第二层间绝缘膜103中。如图7所示，导电层108形成在孔110的侧壁和底壁以及第二层间绝缘膜103的主平面103a上。导电层109淀积在孔110中以使孔110被导电层109填满。通过已知的抛光工艺或蚀刻工艺，去除导电层108和109直到露出第二层间绝缘膜103的主平面103a。结果，如图8所示，仅保留孔110中的导电层108和109。
如图9所示，淀积第三层间绝缘膜104。如图10所示，形成对应于图3布线层31A的孔111(开口)以便穿透第二层间绝缘膜103和第三层间绝缘膜104。孔111(开口)具有底部和壁。也就是，孔111具有底部和侧壁。如图11所示，下电极105淀积在孔111的侧壁和底壁以及第三层间绝缘膜104上。如图12所示，下电极105仅形成在孔的侧壁和底壁上。对于此工艺，可以使用如下已知方法。也就是，仅在孔111中保留抗蚀剂并去除露出的电极105。由于孔111对应于图3的布线层31A，因此下电极105是构造图1中节点n1的节点线。
如图13所示，电容绝缘膜106淀积在包括覆盖孔111的侧壁和底壁的下电极105表面的整个表面上。上电极107淀积在电容绝缘膜106上。结果，电容器形成在用作节点线的下电极105和上电极107之间。此电容器相当于图1中的电容器609。
光致抗蚀剂112形成在上电极107上。通过光致抗蚀剂112作为掩模蚀刻上电极107。由此，获得图5中的截面图。此时，设置光致抗蚀剂112的尺寸，即图13中光致抗蚀剂112的宽度L1，使其比孔111的宽度L2更宽。孔111的宽度L1优选比孔111的平面最小宽度大20％或更大。形成上电极107使其从片的前侧延伸到后侧。上电极107在不同于图3的截面中连接到地电压GND，该地电压是电容器的另一电极，省略其解释。
下文中，将解释上述SRAM单元结构的优点。如图5所示，形成电容器的上电极107使其覆盖形成在孔111上的电容绝缘膜106的上部孔拐角106a。由此，如图13所示，当蚀刻上电极107时，电容绝缘膜106的上部孔拐角106a不会曝露于蚀刻环境。由此，电容绝缘膜106的上部孔拐角106a的绝缘性能不会劣化。结果，对于包括下电极105、电容绝缘膜106和上电极107的电容器来说，可以完全获得电容绝缘膜106的绝缘性能。由此，可以提高半导体器件的性能。
下电极105沿孔111的内壁形成。由此，与具有被下电极填充满的孔111的结构相比，可以防止产生生成在埋入下电极处的缝隙。由此，可以获得电容绝缘膜的足够的绝缘性能。
如上所述，平面布图在图2-4中示出。但是，本发明的布图不限于此。在本发明中，可以以许多方式制造其他结构，只要下电极105形成在孔111的侧壁和底壁上，且形成上电极107以便覆盖电容绝缘膜106的上部孔拐角106a即可。通过具有这种结构，可以获得本发明的优点。也就是说，可以防止电容绝缘膜106的劣化并可以获得电容绝缘膜足够的绝缘性能。
显然本发明不限于以上实施例，但在不脱离本发明范围和精神的情况下可以修改并改变。
Claims (15)
1.一种半导体器件，包括：
第一反相器、第二反相器和连接所述各反相器的内布线，
其中内布线形成电容器元件，且
该电容器元件包括：
半导体衬底上的具有孔的层间绝缘膜；
覆盖孔的底壁和侧壁的下电极，所述底壁是半导体衬底且侧壁是层间绝缘膜的一部分；
布置在下电极和部分层间绝缘膜上的电容绝缘膜，所述电容绝缘膜覆盖孔的上拐角(106a)；以及
电容绝缘膜上的上电极，所述上电极至少覆盖位于所述上拐角(106a)处的电容绝缘膜。
2.根据权利要求1的半导体器件，
其中第一和第二反相器是SRAM单元。
3.根据权利要求1的半导体器件，
其中上电极的宽度大于所述孔的宽度。
4.根据权利要求3的半导体器件，
其中上电极的宽度比所述孔的最小宽度大20％或以上。
5.根据权利要求1的半导体器件，还包括：
导电层，对第一和第二反相器提供源电压或地电压，
其中导电层的表面位于比上电极的表面更靠近半导体衬底。
6.一种半导体器件的制造工艺，包括：
在半导体衬底的一个主平面上淀积层间绝缘膜，该半导体衬底包括MOSFET；
选择性地去除所述层间绝缘膜的至少一部分以便形成孔；
在孔的底壁和至少一部分侧壁上形成下电极；
淀积电容绝缘膜，该电容绝缘膜至少覆盖下电极；以及
在孔中形成上电极，该上电极至少覆盖所述孔的上拐角(106a)处的所述电容绝缘膜。
7.根据权利要求6的半导体器件的制造工艺，
其中形成上电极的步骤包括：
在电容绝缘膜上淀积上电极；
在上电极上淀积光致抗蚀剂，其宽度至少大于所述孔的宽度；并且
利用光致抗蚀剂作为掩模蚀刻上电极。
8.根据权利要求6的半导体器件的制造工艺，
其中光致抗蚀剂的宽度比所述孔的宽度大20％或以上。
9.根据权利要求6的半导体器件的制造工艺，
其中半导体器件包括第一和第二反相器。
10.根据权利要求9的半导体器件的制造工艺，
其中第一和第二反相器是SRAM单元。
11.一种半导体器件，包括：
衬底；
衬底上方具有开口的绝缘膜，该开口具有底部和壁；以及
形成在开口上方的电容器；
其中电容器包括：
覆盖壁的下电极，
覆盖下电极的电容绝缘膜，
覆盖电容绝缘膜并填充开口剩余部分的至少一部分的上电极，并且
其中上电极至少覆盖位于所述开口的上拐角(106a)处的电容绝缘膜。
12.根据权利要求11的半导体器件，
其中上电极的宽度比开口的宽度大。
13.根据权利要求12的半导体器件，
其中上电极的宽度比开口的宽度大20％。
14.根据权利要求11的半导体器件，
其中半导体器件包括第一和第二反相器。
15.根据权利要求14的半导体器件，
其中第一和第二反相器是SRAM单元。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1122053A (zh) * | 1994-05-11 | 1996-05-08 | 现代电子产业株式会社 | 半导体器件及其制作方法 |
| CN1315745A (zh) * | 2000-03-28 | 2001-10-03 | 株式会社东芝 | 半导体装置及其制造方法 |
| US6746876B2 (en) * | 2002-06-05 | 2004-06-08 | Renesas Technology Corp. | Capacitor manufacturing method having dielectric formed before electrode |
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|---|---|---|---|---|
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| KR100625129B1 (ko) * | 2001-01-30 | 2006-09-18 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적 회로 장치의 제조 방법 |
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| JP2004241473A (ja) * | 2003-02-04 | 2004-08-26 | Renesas Technology Corp | 半導体記憶装置 |
| JP2006004959A (ja) * | 2004-06-15 | 2006-01-05 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2006019831A (ja) * | 2004-06-30 | 2006-01-19 | Canon Inc | 印刷装置における画像処理コントローラと印刷エンジンの通信方法 |
| JP4531615B2 (ja) * | 2005-02-03 | 2010-08-25 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1122053A (zh) * | 1994-05-11 | 1996-05-08 | 现代电子产业株式会社 | 半导体器件及其制作方法 |
| CN1315745A (zh) * | 2000-03-28 | 2001-10-03 | 株式会社东芝 | 半导体装置及其制造方法 |
| US6746876B2 (en) * | 2002-06-05 | 2004-06-08 | Renesas Technology Corp. | Capacitor manufacturing method having dielectric formed before electrode |
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