JP3962384B2

JP3962384B2 - 半導体装置及び回路シミュレーション方法

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Publication number: JP3962384B2
Application number: JP2004060337A
Authority: JP
Inventors: 康之佐原
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2004-03-04
Filing date: 2004-03-04
Publication date: 2007-08-22
Anticipated expiration: 2024-03-04
Also published as: JP2005251976A

Description

本発明は、半導体装置及び回路シミュレーション方法に関し、特に半導体装置内の論理回路の遅延時間を測定し、検証するためのテスト回路並びに回路シミュレーション方法に関するものである。

近年では、半導体集積回路を設計するために、各単位（ライブラリ）の遅延伝播時間の回路シミュレーションが必要となっている。回路シミュレーションには、トランジスタ特性を示すＳＰＩＣＥモデルファイルが用いられる。ＳＰＩＣＥモデルファイルは、モデル式中のパラメータ（以下では、ＳＰＩＣＥパラメータと称する）を用いて記述されたものである。ＳＰＩＣＥパラメータは、テスト回路中に搭載されたトランジスタにおけるＤＣ特性等の電気特性を測定した結果にシミュレーション結果が合うように、解析式のモデルパラメータをフィッティングすることにより作成される（パラメータ抽出）。このＳＰＩＣＥパラメータは、回路全体におけるタイミング等のシミュレーション精度に影響を与えるため、その抽出精度の向上が重要となってくる。

図８は、従来におけるＣＭＯＳ論理回路の遅延時間を測定するためのテスト回路を示す回路図である。図８に示すように、従来のテスト回路は、論理回路部１０１とリセット回路１０２とからなるリングオシレータ１０７と、リセット回路１０２からの出力を受ける分周器１０４と、分周器１０４からの出力を受けるバッファ回路１０５と、論理回路部１０１、リセット回路１０２、分周器１０４及びバッファ回路１０５に電源電圧を供給するためのＶ_DD側端子１０８と、論理回路部１０１、リセット回路１０２、分周器１０４及びバッファ回路１０５を接地するためのＶ_ss側端子１０９と、リセット回路１０２に外部からの入力信号をするためのリセット回路用端子１０３と、バッファ回路１０５から外部に信号を出力するための出力端子１０６とを備えている。

リングオシレータ１０７では、論理回路部１０１において、複数のＣＭＯＳ論理回路（図示せず）が直列に接続されている。リセット回路１０２は、ＮＡＮＤゲート回路であって、複数連なるＣＭＯＳ論理回路の一端に位置するＣＭＯＳ論理回路からの出力を受けて、他端に位置するＣＭＯＳ論理回路に信号を出力するように論理回路部１０１と接続されている。つまり、論理回路部１０１における論理回路は、リセット回路１０２を介してリング状に接続されている。

リセット回路用端子１０３に入力信号を入力することによりリングオシレータ１０７は発振する。リングオシレータ１０７からの出力信号は、分周器１０４によって分周された後にバッファ回路１０５を介して出力端子１０６から出力される。
特開２００２−３１１０９１号公報

しかしながら、上述のような従来のテスト回路の構成では、以下のような問題が生じていた。

リングオシレータ１０７の論理回路部１０１に配列する複数のＣＭＯＳ論理回路（図示せず）は、リセット回路１０２を介してリング状に配列している。実際のウェハ上では、論理回路部１０１におけるＣＭＯＳ論理回路は２列に配置しており、一方の列に配置されているＣＭＯＳ論理回路と他方の列に配置されているＣＭＯＳ論理回路とは、互いに点対称に配置されている。このような配置のＣＭＯＳ論理回路を製造する工程では、マスク合わせズレ等が原因となって、一方の列に配置されているＣＭＯＳ論理回路と他方の列に配置されているＣＭＯＳ論理回路との間で、コンタクト抵抗や拡散抵抗等に非対称性が生じ、これによってトランジスタ特性が非対称になる場合がある。

また、各ＭＯＳトランジスタのゲートパターンを形成するリソグラフィ装置のレンズ収差の影響等によって、一方の列に配置されているＣＭＯＳ論理回路と他方の列に配置されているＣＭＯＳ論理回路のように、マスクレイアウト上は同一の寸法を有するＣＭＯＳ論理回路であっても、上下対称なレイアウト配置をすることで、ＭＯＳトランジスタのゲート長が異なった寸法に仕上がることがある。

以上のように、一方の列に配置されているＣＭＯＳ論理回路と他方の列に配置されているＣＭＯＳ論理回路とでは、同じ構成のＮ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタであってもトランジスタ特性が異なったものとなる。

しかしながら、従来では、ＳＰＩＣＥパラメータを抽出するために、リングオシレータ１０７の論理回路部１０１を構成するＣＭＯＳ論理回路のＤＣ特性として、基板上で一方向に向かって設けられた１種類のモニタ用ＣＭＯＳトランジスタ（図示せず）における測定結果を用いていた。このモニタ用ＣＭＯＳトランジスタでは、２方向に配列するＣＭＯＳトランジスタにおける上述のような誤差までもモニタを行うことは不可能であったため、リングオシレータ１０７を構成するＣＭＯＳ論理回路の実際のＤＣ特性を正しくモニタすることができなかった。したがって、ＳＰＩＣＥパラメータを用いて回路シミュレーションを行なっても、リングオシレータの実測値との誤差が大きく、高精度な検証ができなかった。

そこで、本発明は、ＣＭＯＳ論理回路に用いられているＭＯＳトランジスタの正確なＤＣ特性を把握することによりＳＰＩＣＥパラメータの精度を向上させ、半導体集積回路の伝播遅延時間及び消費電力の回路シミュレーション精度の向上を図ることを目的とする。

本発明の半導体装置は、第１のＮ型ＭＯＳトランジスタと第１のＰ型ＭＯＳトランジスタとを有し、第１方向に回路配置されている第１のＣＭＯＳ論理回路と、第２のＮ型ＭＯＳトランジスタと第２のＰ型ＭＯＳトランジスタとを有し、前記第１方向と異なる第２方向に回路配置されている第２のＣＭＯＳ論理回路と、前記第１のＮ型ＭＯＳトランジスタと同一トランジスタ構造の第１のモニタ用Ｎ型ＭＯＳトランジスタと、前記第１のＰ型ＭＯＳトランジスタと同一トランジスタ構造の第１のモニタ用Ｐ型ＭＯＳトランジスタとを有し、前記第１方向に回路配置されている第１のモニタ用ＣＭＯＳトランジスタと、前記第２のＮ型ＭＯＳトランジスタと同一トランジスタ構造の第２のモニタ用Ｎ型ＭＯＳトランジスタと、前記第２のＰ型ＭＯＳトランジスタと同一トランジスタ構造の第２のモニタ用Ｐ型ＭＯＳトランジスタとを有し、前記第２方向に回路配置されている第２のモニタ用ＣＭＯＳトランジスタとを備えている。

これにより、論理回路部における第１のＣＭＯＳ論理回路と第２のＣＭＯＳ論理回路との間で、回路配置の方向が異なることによって生じる特性の違いまでも、第１および第２のモニタ用ＣＭＯＳトランジスタでモニタすることができる。したがって、論理回路部における特性等のトランジスタ特性のより正確なモニタが可能となる。

なお、本特許請求の範囲および明細書中において、ＣＭＯＳトランジスタ又はＣＭＯＳ論理回路の「回路配置」とは、具体的には、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとで一体構成されたＣＭＯＳトランジスタ又はＣＭＯＳ論理回路のＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタの半導体基板上に配置される位置のことをいう。また、「同一トランジスタ構造」とは、各トランジスタサイズが同一に設計された構造をいい、同一トランジスタ構造を有するトランジスタ同士であっても製造時のマスク合わせずれ等によって生じる違いを有していてもよいものとする。また、「チャネル型タイプ」とは、トランジスタのチャネルの導電型タイプをいい、Ｎ型ＭＯＳトランジスタ又はＰ型ＭＯＳトランジスタのことをいう。

なお、前記第２のＣＭＯＳ論理回路は、前記第１のＣＭＯＳ論理回路に対して点対称に配置していてもよい。また、前記半導体装置において、複数の前記第１のＣＭＯＳ論理回路と複数の前記第２のＣＭＯＳ論理回路を有する半導体集積回路を備えていてもよい。また、この半導体集積回路は、リングオシレータであってもよい。

また、前記第１のモニタ用Ｎ型ＭＯＳトランジスタと第１のモニタ用Ｐ型ＭＯＳトランジスタと前記第２のモニタ用Ｎ型ＭＯＳトランジスタと第２のモニタ用Ｐ型ＭＯＳトランジスタとは、それぞれ独立してＤＣ特性を測定することができてもよい。

独立してＤＣ特性を測定するための具体的な構造としては、前記第１のモニタ用Ｎ型ＭＯＳトランジスタのソース、ドレイン、ゲートは、それぞれ第１のソース端子、第１のドレイン端子、第１の共通ゲート端子に接続されており、前記第１のモニタ用Ｐ型ＭＯＳトランジスタのソース、ドレイン、ゲートは、それぞれ第２のソース端子、第２のドレイン端子、前記第１の共通ゲート端子に接続されており、前記第２のモニタ用Ｎ型ＭＯＳトランジスタのソース、ドレイン、ゲートは、それぞれ第３のソース端子、第３のドレイン端子、第２の共通ゲート端子に接続されており、前記第２のモニタ用Ｐ型ＭＯＳトランジスタのソース、ドレイン、ゲートは、それぞれ第４のソース端子、第４のドレイン端子、前記第２の共通ゲート端子に接続されている構造がある。

なお、他の具体的な構造として、各モニタ用Ｎ型ＭＯＳトランジスタのソースを共通のソース端子に接続し、各モニタ用Ｐ型ＭＯＳトランジスタのソースを共通のソース端子に接続し、各モニタ用Ｎ型ＭＯＳトランジスタおよび各モニタ用Ｐ型ＭＯＳトランジスタのドレインをそれぞれ異なるドレイン端子に接続する構造などを設けてもよい。

一方、前記第１のモニタ用Ｎ型ＭＯＳトランジスタと前記第２のモニタ用Ｎ型ＭＯＳトランジスタの平均ＤＣ特性と、前記第１のモニタ用Ｐ型ＭＯＳトランジスタと前記第２のモニタ用Ｐ型ＭＯＳトランジスタの平均ＤＣ特性とを測定することができてもよい。この場合には、複数のモニタ用ＭＯＳトランジスタのＤＣ特性を同時に測定することができるため、ＡＣ検証をより簡便に行うことができる。

ここで、複数のモニタ用ＭＯＳトランジスタの平均ＤＣ特性を測定するための具体的な構造としては、前記第１のモニタ用Ｎ型ＭＯＳトランジスタのソース、ドレイン、ゲートは、それぞれ第１のソース端子、第１のドレイン端子、共通ゲート端子に接続されており、前記第１のモニタ用Ｐ型ＭＯＳトランジスタのソース、ドレイン、ゲートは、それぞれ第２のソース端子、第２のドレイン端子、前記共通ゲート端子に接続されており、前記第２のモニタ用Ｎ型ＭＯＳトランジスタのソース、ドレイン、ゲートは、それぞれ前記第１のソース端子、前記第１のドレイン端子、前記共通ゲート端子に接続されており、前記第２のモニタ用Ｐ型ＭＯＳトランジスタのソース、ドレイン、ゲートは、それぞれ第２のソース端子、第２のドレイン端子、前記共通ゲート端子に接続されている構造がある。この場合には、接続端子を少なくすることができるため、小面積化を測ることが可能となる。

本発明の第１の回路シミュレーション方法は、上述の半導体装置の回路シミュレーション方法であって、前記第１のＣＭＯＳ論理回路及び前記第２のＣＭＯＳ論理回路を構成する前記第１のＮ型ＭＯＳトランジスタ、前記第１のＰ型ＭＯＳトランジスタ、前記第２のＮ型ＭＯＳトランジスタ及び前記第２のＰ型ＭＯＳトランジスタの特性を表わすそれぞれのパラメータとして、前記第１のモニタ用Ｎ型ＭＯＳトランジスタ、前記第１のモニタ用Ｐ型ＭＯＳトランジスタ、前記第２のモニタ用Ｎ型ＭＯＳトランジスタ及び前記第２のモニタ用Ｐ型ＭＯＳトランジスタのうち、チャネル型タイプと配置方向とが一致するトランジスタから抽出したパラメータを用いてシミュレーションを行なう方法である。この方法によれば、前記半導体装置の各モニタ用ＭＯＳトランジスタを用いて測定した特性から、各モニタ用ＭＯＳトランジスタのＳＰＩＣＥパラメータを抽出し、この各チャネル型タイプ、各配置方向のモニタ用ＭＯＳトランジスタのＳＰＩＣＥパラメータを反映した半導体装置の伝播遅延時間と消費電力との回路シミュレーションを行うことで、回路シミュレーションの精度を向上することができる。

本発明の第２の回路シミュレーション方法も、上述の半導体装置の回路シミュレーション方法であって、前記第１のＮ型ＭＯＳトランジスタ及び前記第２のＮ型ＭＯＳトランジスタの特性のパラメータとして、前記第１のモニタ用Ｎ型ＭＯＳトランジスタと前記第２のモニタ用Ｎ型ＭＯＳトランジスタとの平均特性から抽出したパラメータを用い、前記第１のＰ型ＭＯＳトランジスタ及び前記第２のＰ型ＭＯＳトランジスタの特性のパラメータとして、前記第１のモニタ用Ｐ型ＭＯＳトランジスタと前記第２のモニタ用Ｐ型ＭＯＳトランジスタの平均特性から抽出したパラメータを用いてシミュレーションを行なう方法である。この方法によれば、前記半導体装置の同チャネル型タイプのモニタ用ＭＯＳトランジスタを用いて測定した平均特性から、各チャネル型タイプのモニタ用ＭＯＳトランジスタの平均的なＳＰＩＣＥパラメータを抽出し、この各チャネル型タイプのＳＰＩＣＥパラメータを反映した半導体装置の伝播遅延時間と消費電力との回路シミュレーションを行うことで、回路シミュレーションの精度を向上することができる。

本発明の半導体装置によれば、論理回路の各ＭＯＳトランジスタの配置方向に応じて正確にトランジスタ特性を測定することができる。

また、本発明の第１および第２の回路シミュレーション方法によれば、回路シミュレーションの精度を向上することができる。

（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置について図面を参照しながら説明する。図１は、本発明の第１の実施形態に係る半導体装置の構成を示す回路図である。

図１に示す半導体装置では、同一のウェハ（図示せず）の上に、リングオシレータ部２２とモニタ部７とが設けられている。まず、リングオシレータ部２２の構成について説明する。リングオシレータ部２２は、論理回路部１とＮＡＮＤ回路であるリセット回路２とからなるリングオシレータ２３と、リセット回路２に外部からの入力信号を入力するためのリセット端子３と、リングオシレータ２３の出力信号を分周する分周器４と、分周器４からの出力を受けるバッファ回路５と、バッファ回路５から外部に信号を出力するための出力端子６とを備えている。そして、論理回路部１及びリセット回路２は、電源として、電源電圧を供給するための電源電圧端子Ｖ_DD１と接地するための接地端子Ｖ_SSとに接続されている。また、分周器４及びバッファ回路５は、電源として、電源電圧を供給するための電源電圧端子２と接地するための接地端子Ｖ_SSに接続されている。

リセット回路２は、第１入力にリセット端子３が接続され、第２入力に論理回路部１からの出力が接続されており、出力は論理回路部１の入力と分周器４の入力に分岐して接続されている。従って、論理回路部１の入出力は、リセット回路２を介してリング状に接続されている。また、分周器４の出力は、バッファ回路５の入力に接続されており、バッファ回路５の出力は、出力端子６に接続されている。

このリングオシレータ部２２では、リセット端子３に入力信号を与えることによってリングオシレータ２３が発振する。リングオシレータ２３からの出力信号は、分周器４によって分周された後、バッファ回路５を介して出力端子６に出力される。これにより、出力信号の周波数を測定することができる。

次に、モニタ部７について説明する。このモニタ部７は、論理回路部１を構成するＮ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタのＤＣ特性を測定するために、リングオシレータ部２２の近傍に配置されている。

モニタ部７には、モニタ用Ｎ型ＭＯＳトランジスタ８及びモニタ用Ｐ型ＭＯＳトランジスタ９からなるモニタ用ＣＭＯＳトランジスタ２６ａと、モニタ用Ｎ型ＭＯＳトランジスタ１５及びモニタ用Ｐ型ＭＯＳトランジスタ１６からなるモニタ用ＣＭＯＳトランジスタ２６ｂとが設けられている。モニタ用ＣＭＯＳトランジスタ２６ａにおいて、モニタ用Ｎ型ＭＯＳトランジスタ８では、ソース、ドレイン、ゲート電極がそれぞれソース端子１１、ドレイン端子１２、共通ゲート端子１０に接続されており、モニタ用Ｐ型ＭＯＳトランジスタ９では、ソース、ドレイン、ゲート電極がそれぞれソース端子１３、ドレイン端子１４、共通ゲート端子１０に接続されている。そして、モニタ用Ｎ型ＭＯＳトランジスタ８の基板は論理回路部１と共通のＶ_SSに接続されており、モニタ用Ｐ型ＭＯＳトランジスタ９の基板は論理回路部１と共通のＶ_DD１に接続されている。モニタ用ＣＭＯＳトランジスタ２６ｂにおいて、モニタ用Ｎ型ＭＯＳトランジスタ１５では、ソース、ドレイン、ゲート電極がそれぞれソース端子１８、ドレイン端子１９、共通ゲート端子１７に接続されており、モニタ用Ｐ型ＭＯＳトランジスタ１６では、ソース、ドレイン、ゲート電極がそれぞれソース端子２０、ドレイン端子２１、共通ゲート端子１７に接続されている。そして、モニタ用Ｎ型ＭＯＳトランジスタ１５の基板は論理回路部１と共通のＶ_SSに接続されており、モニタ用Ｐ型ＭＯＳトランジスタ１６の基板は論理回路部１と共通のＶ_DD１に接続されている。

図２は、図１に示す回路構成の半導体装置を半導体基板上に配置した場合のレイアウトを示す平面図である。なお、図２において、図１に示す構成物と同じ構成物には同じ符号を付けている。

図２に示すように、リングオシレータ２３を構成する論理回路部１とリセット回路２は近接して設けられている。そして、論理回路部１内には、複数のＣＭＯＳ論理回路２４が２列に配置されている。そして、２列のＣＭＯＳ論理回路２４ａ, ２４ｂは、信号がリング状に伝播するように、第２のメタル配線３０によってリング状に接続されている。ここで、ＣＭＯＳ論理回路２４ａ側に配置されている各ＣＭＯＳ論理回路とＣＭＯＳ論理回路２４ｂ側に配置されている各ＣＭＯＳ論理回路とは、点対称のレイアウトを有している。

一方、モニタ部７内には、論理回路部１に使用されているＣＭＯＳ論理回路２４ａと主要部が同一の配置および構成を有するモニタ用ＣＭＯＳトランジスタ２６ａと、論理回路部１に使用されているＣＭＯＳ論理回路２４ｂと主要部が同一の配置および構成を有するモニタ用ＣＭＯＳトランジスタ２６ｂとが配置されている。すなわち、ＣＭＯＳ論理回路２４ａのＮ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタと、モニタ用ＣＭＯＳトランジスタ２６ａのモニタ用Ｎ型ＭＯＳトランジスタ８及びモニタ用Ｐ型ＭＯＳトランジスタ９とは、各トランジスタサイズ、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタの配置位置、ゲート電極の引き出し方向などが同一構成になっている。同様に、ＣＭＯＳ論理回路２４ｂのＮ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタと、モニタ用ＣＭＯＳトランジスタ２６ｂのモニタ用Ｎ型ＭＯＳトランジスタ１５及びモニタ用Ｐ型ＭＯＳトランジスタ１６とは、各トランジスタサイズ、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタの配置位置、ゲート電極の引き出し方向などが同一構成になっている。

そして、モニタ用Ｎ型ＭＯＳトランジスタ８, １５は、論理回路部１のＮ型ＭＯＳトランジスタと同様に、ｐウェル領域３１に形成されたｎ型ソース・ドレイン領域２７ａと、ゲート電極２８と、ｎ型ソース・ドレイン領域２７ａ及びゲート電極２８に接続された第１のメタル配線２９とを有している。一方、モニタ用Ｐ型ＭＯＳトランジスタ９, １６も、論理回路部１のＰ型ＭＯＳトランジスタと同様に、ｎウェル領域３２に形成されたｐ型ソース・ドレイン領域２７ｂと、ゲート電極２８と、ｐ型ソース・ドレイン領域２７ｂ及びゲート電極２８に接続された第１のメタル配線２９とを有している。また、モニタ部７のソース引き出し電極、ドレイン引き出し電極及びゲート引き出し電極と、リングオシレータ３３のリング状の接続などには、第２のメタル配線３０が用いられている。

図３は、本発明の第１の実施形態に係るモニタ用トランジスタのＶｄ−Ｉｄ特性を示す図であり、（ａ）はモニタ用Ｎ型ＭＯＳトランジスタの特性、（ｂ）はモニタ用Ｐ型ＭＯＳトランジスタの特性を示したものである。図３（ａ）において、実線はモニタ用Ｎ型ＭＯＳトランジスタ８の特性、点線はモニタ用Ｎ型ＭＯＳトランジスタ１５の特性をそれぞれ示している。図３（ｂ）において、実線はモニタ用Ｐ型ＭＯＳトランジスタ９の特性、点線はモニタ用Ｐ型ＭＯＳトランジスタ１６の特性をそれぞれ示している。

図３（ａ）, （ｂ）のそれぞれに示すように、同じ条件で形成した２つのモニタ用トランジスタであってもレイアウト方向が異なることにより、Ｉｄ−Ｖｄ特性に誤差が生じている。従来では、単一方向に向かって配置されたモニタ用トランジスタを用いて測定を行っていたため、図３（ａ）, （ｂ）に示すような誤差までは測定することができなかったが、本実施形態ではこの誤差まで正確に測定することができる。

図４は、本発明の第１の実施形態に係るリングオシレータの遅延伝播特性を回路シミュレーションするためのフロー図である。

図４に示すように、本実施形態のフローでは、ＳＴＥＰ１において、各モニタ用ＭＯＳトランジスタ８、９、１５、１６のそれぞれの特性にＤＣ特性を合わせこんだＳＰＩＣＥパラメータを抽出する。

ＳＴＥＰ２では、論理回路部１を構成する各トランジスタの特性を表わすＳＰＩＣＥパラメータとして、レイアウト方向と極性が一致するモニタ用ＭＯＳトランジスタから抽出したＳＰＩＣＥパラメータを選択し、論理回路部１の遅延伝播特性のシミュレーションを行う。具体的には、ＣＭＯＳ論理回路２４ａを構成するＮ型ＭＯＳトランジスタの特性を表わすＳＰＩＣＥパラメータとして、レイアウトと極性が一致するモニタ用Ｎ型ＭＯＳトランジスタ８の特性を表わすＳＰＩＣＥパラメータを選択し、以下同様に、ＣＭＯＳ論理回路２４ａを構成するＰ型ＭＯＳトランジスタの特性を表わすＳＰＩＣＥパラメータとしてモニタ用Ｐ型ＭＯＳトランジスタ９の特性を表わすＳＰＩＣＥパラメータを選択し、ＣＭＯＳ論理回路２４ｂを構成するＮ型ＭＯＳトランジスタの特性を表わすＳＰＩＣＥパラメータとしてモニタ用Ｎ型ＭＯＳトランジスタ１５の特性を表わすＳＰＩＣＥパラメータを選択し、ＣＭＯＳ論理回路２４ｂを構成するＰ型ＭＯＳトランジスタの特性を表わすＳＰＩＣＥパラメータとしてモニタ用Ｐ型ＭＯＳトランジスタ１６の特性を表わすＳＰＩＣＥパラメータを選択する。

ＳＴＥＰ３では、論理回路部１の遅延伝播特性の実測値と、ＳＴＥＰ２で得られた論理回路部１の遅延伝播特性の回路シミュレーション結果とを比較検証して誤差を確認し、誤差が所定の誤差範囲内に入っているか否かを判定する。

一方、ＳＴＥＰ３での判定結果がＯＫであれば、ＳＴＥＰ４に進み、ＳＰＩＣＥパラメータの誤差を決定する。一方、ＳＴＥＰ３での判定結果がＮＧであれば、ＳＴＥＰ５に進み、容量特性等のＳＰＩＣＥパラメータのチューニングを行なった後、再度ＳＴＥＰ２に戻って回路シミュレーションを行うことで、ＳＰＩＣＥパラメータの遅延伝播特性精度を向上することができる。

以上のように、本実施形態では、同一レイアウトのＣＭＯＳ論理回路２４を２つの方向に複数段並べて構成した論理回路部１のごく近傍に、ＣＭＯＳ論理回路２４ａと同一レイアウトのモニタ用ＣＭＯＳトランジスタ２６ａ、並びに、ＣＭＯＳ論理回路２４ｂと同一レイアウトのモニタ用ＣＭＯＳトランジスタ２６ｂを配置することで、論理回路部１を構成する各ＣＭＯＳ論理回路とほぼ同一のトランジスタのＤＣ特性を測定できる。これによって、リングオシレータを構成するトランジスタに非対称性が生じている場合にも、正確にＳＰＩＣＥパラメータのＡＣ検証を行うことができる。

（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について図面を参照しながら説明する。図５は、本発明の第２の実施形態に係る半導体装置の構成を示す回路図である。

図５に示す半導体装置では、同一のウェハ（図示せず）の上に、リングオシレータ部２５とモニタ部３４とが設けられている。本実施形態のリングオシレータ部２５及びモニタ部３４では、第１の実施形態のリングオシレータ部２２及びモニタ部７と基本構成は同じであるが、モニタ用ＣＭＯＳトランジスタ２６ａ, ２６ｂにおけるモニタ用Ｎ型ＭＯＳトランジスタ８, １５とモニタ用Ｐ型ＭＯＳトランジスタ９, １６とが、それぞれ共通のソース端子及びドレイン端子に接続される点が異なっている。

まず、リングオシレータ部２５の構成について説明する。リングオシレータ部２５は、論理回路部１とＮＡＮＤ回路であるリセット回路２とからなるリングオシレータ３３と、リセット回路２に外部からの入力信号を入力するためのリセット端子３と、リングオシレータ３３の出力信号を分周する分周器４と、分周器４からの出力を受けるバッファ回路５と、バッファ回路５から外部に信号を出力するための出力端子６とを備えている。そして、論理回路部１及びリセット回路２は、電源として、電源電圧を供給するための電源電圧端子Ｖ_DD１と接地するための接地端子Ｖ_SSとに接続されている。また、分周器４及びバッファ回路５は、電源として、電源電圧を供給するための電源電圧端子Ｖ_DD２と接地するための接地端子Ｖ_SSに接続されている。

リセット回路２は、第１入力にリセット端子３が接続され、第２入力に論理回路部１からの出力が接続されており、出力は論理回路部１の入力と分周器４の入力に分岐して接続されている。従って、論理回路部１の入出力は、リセット回路２を介してリング状に接続されている。

また、分周器４の出力はバッファ回路５の入力に接続されており、バッファ回路５の出力は出力端子６に接続されている。このリングオシレータ部２５では、リセット端子３に入力信号を与えることによってリングオシレータ３３が発振する。リングオシレータ３３からの出力信号は分周器４によって分周された後、バッファ回路５を介して出力端子６に出力される。これにより、出力信号の周波数を測定することができる。

次に、モニタ部３４について説明する。このモニタ部３４は、論理回路部１を構成するＮ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタのＤＣ特性を測定するために、リングオシレータ部２５の近傍に配置されている。

モニタ部３４には、モニタ用Ｎ型ＭＯＳトランジスタ８及びモニタ用Ｐ型ＭＯＳトランジスタ９からなるモニタ用ＣＭＯＳトランジスタ２６ａと、モニタ用Ｎ型ＭＯＳトランジスタ１５及びモニタ用Ｐ型ＭＯＳトランジスタ１６からなるモニタ用ＣＭＯＳトランジスタ２６ｂとが設けられている。モニタ用ＣＭＯＳトランジスタ２６ａにおいて、モニタ用Ｎ型ＭＯＳトランジスタ８では、ソース、ドレイン、ゲート電極がそれぞれソース端子１１、ドレイン端子１２、共通ゲート端子１０に接続されており、モニタ用Ｐ型ＭＯＳトランジスタ９では、ソース、ドレイン、ゲート電極がそれぞれソース端子１３、ドレイン端子１４、共通ゲート端子１０に接続されている。そして、モニタ用Ｎ型ＭＯＳトランジスタ８の基板は論理回路部１と共通のＶ_SSに接続されており、モニタ用Ｐ型ＭＯＳトランジスタ９の基板はリングオシレータ３３と共通のＶ_DD１に接続されている。

モニタ用ＣＭＯＳトランジスタ２６ｂにおいて、モニタ用Ｎ型ＭＯＳトランジスタ１５では、ソース、ドレイン、ゲート電極がモニタ用Ｎ型ＭＯＳトランジスタ８と同じソース端子１１、ドレイン端子１２、共通ゲート端子１０に接続されており、モニタ用Ｐ型ＭＯＳトランジスタ１６では、ソース、ドレイン、ゲート電極がモニタ用Ｐ型ＭＯＳトランジスタ９と同じソース端子１３、ドレイン端子１４、共通ゲート端子１０に接続されている。そして、モニタ用Ｎ型ＭＯＳトランジスタ１５の基板はリングオシレータ３３と共通のＶ_SSに接続されており、モニタ用Ｐ型ＭＯＳトランジスタ１６の基板はリングオシレータ３３と共通のＶ_DD１に接続されている。

図６は、図５に示す回路構成の半導体装置を半導体基板上に配置した場合のレイアウトを示す平面図である。なお、図６において、図５に示す構成物と同じ構成物には、同じ符号を付けている。

図６に示すように、リングオシレータ３３の論理回路部１内には、複数のＣＭＯＳ論理回路２４が２列に配置されている。具体的には、ｍ段（ｍは１以上の整数）のＣＭＯＳ論理回路２４ａと、ｍ段のＣＭＯＳ論理回路２４ｂとが、信号がリング状に伝播するように、第２のメタル配線３０によってリング状に接続されている。ここで、ＣＭＯＳ論理回路２４ａ側に配置されている各ＣＭＯＳ論理回路とＣＭＯＳ論理回路２４ｂ側に配置されている各ＣＭＯＳ論理回路とは、点対称のレイアウトを有している。

一方、モニタ部３４内には、論理回路部１に使用されているＣＭＯＳ論理回路２４ａと主要部が同一の配置および構成を有するモニタ用ＣＭＯＳトランジスタ２６ａと、論理回路部１に使用されているＣＭＯＳ論理回路２４ｂと主要部が同一の配置および構成を有するモニタ用ＣＭＯＳトランジスタ２６ｂとが配置されている。すなわち、ＣＭＯＳ論理回路２４ａのＮ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタと、モニタ用ＣＭＯＳトランジスタ２６ａのモニタ用Ｎ型ＭＯＳトランジスタ８及びモニタ用Ｐ型ＭＯＳトランジスタ９とは、各トランジスタサイズ、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタの配置位置、ゲート電極の引き出し方向などが同一構成になっている。同様に、ＣＭＯＳ論理回路２４ｂのＮ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタと、モニタ用ＣＭＯＳトランジスタ２６ｂのモニタ用Ｎ型ＭＯＳトランジスタ１５及びモニタ用Ｐ型ＭＯＳトランジスタ１６とは、各トランジスタサイズ、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタの配置位置、ゲート電極の引き出し方向などが同一構成になっている。

そして、モニタ用Ｎ型ＭＯＳトランジスタ８, １５は、論理回路部１のＮ型ＭＯＳトランジスタと同様に、ｐウェル領域３１に形成されたｎ型ソース・ドレイン領域２７ａと、ゲート電極２８と、ｎ型ソース・ドレイン領域２７ａ及びゲート電極２８に接続された第１のメタル配線２９とを有している。一方、モニタ用Ｐ型ＭＯＳトランジスタ９, １６も、論理回路部１のＰ型ＭＯＳトランジスタと同様に、ｎウェル領域３２に形成されたｐ型ソース・ドレイン領域２７ｂと、ゲート電極２８と、ｐ型ソース・ドレイン領域２７ｂ及びゲート電極２８に接続された第１のメタル配線２９とを有している。また、モニタ部７のソース引き出し電極、ドレイン引き出し電極、ゲート引き出し電極や、リングオシレータ３３のリング状の接続などには、第２のメタル配線３０が用いられている。

図７は、本発明の第２の実施形態に係るリングオシレータの遅延伝播特性を回路シミュレーションするためのフロー図である。本実施形態のフローでは、ＳＴＥＰ１において、モニタ用Ｎ型ＭＯＳトランジスタ８とモニタ用Ｎ型ＭＯＳトランジスタ１５との平均特性、並びに、モニタ用Ｐ型ＭＯＳトランジスタ９とモニタ用Ｐ型ＭＯＳトランジスタ１６との平均特性に、ＤＣ特性を合わせこんだＳＰＩＣＥパラメータを抽出する。

ＳＴＥＰ２では、論理回路部１を構成する各トランジスタの特性を表わすＳＰＩＣＥパラメータとして、極性が一致するモニタ用ＭＯＳトランジスタから抽出したＳＰＩＣＥパラメータを選択し、論理回路部１の遅延伝播特性のシミュレーションを行う。具体的には、Ｎ型ＭＯＳトランジスタの特性を表わすＳＰＩＣＥパラメータとして、極性が一致するモニタ用Ｎ型ＭＯＳトランジスタ８とモニタ用Ｎ型ＭＯＳトランジスタ１５との平均特性から抽出したＳＰＩＣＥパラメータを選択する。同様に、Ｐ型ＭＯＳトランジスタの特性を表わすＳＰＩＣＥパラメータとして、極性が一致するモニタ用Ｐ型ＭＯＳトランジスタ９とモニタ用Ｐ型ＭＯＳトランジスタ１６との平均特性から抽出したＳＰＩＣＥパラメータを選択する。

ＳＴＥＰ３では、論理回路部１の遅延伝播特性の実測値と、第２のステップで得られた論理回路部１の遅延伝播特性の回路シミュレーション結果とを比較検証して誤差を確認し、誤差が所定の誤差範囲内に入っているか否かを判定する。

ＳＴＥＰ３での検索結果がＯＫであれば、ＳＴＥＰ４に進み、ＳＰＩＣＥパラメータの誤差を決定する。一方、ＳＴＥＰ３での検索結果がＮＧであれば、ＳＴＥＰ５に進み、容量特性等のＳＰＩＣＥパラメータのチューニングを行なった後、再度ステップ２に戻って回路シミュレーションを行なうことで、ＳＰＩＣＥパラメータの遅延伝播特性精度を向上することができる。

以上のように、本実施形態では、同一寸法でかつ方向の異なるレイアウトを有するＣＭＯＳ論理回路２４ａとＣＭＯＳ論理回路２４ｂとを、それぞれ同じ段数だけ複数段並べて構成した論理回路部１のごく近傍に、ＣＭＯＳ論理回路２４ａと同一レイアウトのモニタ用ＣＭＯＳトランジスタ２６ａ並びに、ＣＭＯＳ論理回路２４ｂと同一レイアウトのモニタ用ＣＭＯＳトランジスタ２６ｂを配置することで、リングオシレータ３３の論理回路部１を構成するＣＭＯＳ論理回路とほぼ同一のＭＯＳトランジスタのＤＣ特性を測定できる。これによって、リングオシレータを構成する論理回路部のＭＯＳトランジスタに非対称性が生じている場合にも、正確にＳＰＩＣＥパラメータのＡＣ検証を行うことができる。

さらに、本実施形態では、互いに異なるレイアウト方向で配置され、同じ極性を有するモニタ用Ｎ型ＭＯＳトランジスタ８, １５同士及びＰ型ＭＯＳトランジスタ９, １６同士が、それぞれ共通の端子に接続されている。これにより、接続端子を少なくすることができるため、小面積化を測ることが可能となる。また、モニタ用Ｎ型ＭＯＳトランジスタ８, １５のＤＣ特性を同時に測定することができるため、ＡＣ検証をより簡便に行うことができる。

これについて、モニタ用Ｎ型ＭＯＳトランジスタ８, １５を例にしてより詳細に説明する。リングオシレータ３３のようにＣＭＯＳ論理回路が異なる方向のレイアウトで配置されている半導体回路においては、レイアウト方向の違いでＣＭＯＳ論理回路の特性が異なっている。ここで、異なる方向のレイアウトを有するＣＭＯＳ論理回路２４ａ, ２４ｂの数が互いに同数である場合には、論理回路部１のＣＭＯＳ論理回路２４ａ, ２４ｂの平均的な遅延伝播特性は、各レイアウト方向に１つずつのＮ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタの電波遅延特性の中間値となる。つまり、モニタ用Ｎ型ＭＯＳトランジスタ８, １５の伝播遅延特性の中間値（平均値）の測定結果は、論理回路部１におけるＮ型ＭＯＳトランジスタの伝播遅延特性の平均値を正確に反映したものとなる。この場合には、レイアウト方向が互いに異なるモニタ用Ｎ型ＭＯＳトランジスタ８, １５のそれぞれの伝播遅延特性の値を独立に測定する必要はなく、それらの値の平均値が得られればよい。そこで、本実施形態では、モニタ用Ｎ型ＭＯＳトランジスタ８, １５を共通の端子に接続することにより、一度の測定によって正確な伝播遅延特性を得ることを可能としているのである。

なお、本実施形態に係る各モニタ用ＭＯＳトランジスタのＶｄ−Ｉｄ特性は、第１の実施形態と同様に図３に示すような特性を有している。

（その他の実施形態）
なお、上述の第１及び第２の実施形態では、ＣＭＯＳ論理回路を複数段接続して構成した半導体装置として論理回路部１を用いて説明したが、本発明における半導体装置はこれに限るものではない。また、第１及び第２の実施形態では、ＣＭＯＳ論理回路としてインバータ回路を用いて説明したが、本発明におけるＣＭＯＳ論理回路はこれに限るものではない。さらに、第１及び第２の実施形態では、分周器４が設けられている場合について説明したが、分周器がなくても本発明の効果には何ら変わりは生じない。

また、本実施形態におけるＣＭＯＳ論理回路のレイアウト方向は２方向であったが、レイアウトは２方向以上であってもよい。例えばレイアウトが３方向に配置されている場合には、３方向分のモニタトランジスタを配置することで、本発明の効果を実現することができる。

また、本実施形態における各モニタ用ＭＯＳトランジスタは、それぞれ１つの素子であったが、極性並びにレイアウト方向が同一な複数のトランジスタを並列接続しても構わない。

また、本実施形態においては、レイアウト方向の異なるＣＭＯＳ論理回路の数を同数（ｍ段）としたが、段数が多ければ全く同数でなくても良い。例えば一方が１００２段に対し他方が１０００段であった場合には、段数が異なることによる誤差はほとんどない。

また、レイアウト方向の異なるＣＭＯＳ論理回路の数が大きく異なる場合、例えば一方が１００段に対し他方が５０段で構成された半導体装置に対しては、一方が１０段に対し他方が５段のように同じ比率で構成されたモニター回路を用いることによってＳＰＩＣＥパラメータの精度をより向上させることができる。

以上説明したように、本発明は、ＳＰＩＣＥパラメータの精度をより向上させることができる点で、産業上の利用可能性は高い。

本発明の第１の実施形態に係る半導体装置の構成を示す回路図である。図１に示す回路構成の半導体装置を半導体基板上に配置した場合のレイアウトを示す平面図である。本発明の第１の実施形態に係るモニタ用トランジスタのＶｄ−Ｉｄ特性を示す図である。本発明の第１の実施形態に係るリングオシレータの遅延伝播特性を回路シミュレーションするためのフロー図である。本発明の第２の実施形態に係る半導体装置の構成を示す回路図である。図５に示す回路構成の半導体装置を半導体基板上に配置した場合のレイアウトを示す平面図である。本発明の第２の実施形態に係るリングオシレータの遅延伝播特性を回路シミュレーションするためのフロー図である。従来におけるＣＭＯＳ論理回路の遅延時間を測定するためのテスト回路を示す回路図である。

符号の説明

１論理回路部
２リセット回路
３リセット端子
４分周器
５バッファ回路
６出力端子
７モニタ部
８モニタ用Ｎ型ＭＯＳトランジスタ
９モニタ用Ｐ型ＭＯＳトランジスタ
１０共通ゲート端子
１１ソース端子
１２ドレイン端子
１３ソース端子
１４ドレイン端子
１５モニタ用Ｎ型ＭＯＳトランジスタ
１６モニタ用Ｐ型ＭＯＳトランジスタ
１７共通ゲート端子
１８ソース端子
１９ドレイン端子
２０ソース端子
２１ドレイン端子
２２リングオシレータ部
２３リングオシレータ
２４ＣＭＯＳ論理回路
２４ａＣＭＯＳ論理回路
２４ｂＣＭＯＳ論理回路
２５リングオシレータ部
２６ａモニタ用ＣＭＯＳトランジスタ
２６ｂモニタ用ＣＭＯＳトランジスタ
２７ａｎ型ソース・ドレイン領域
２７ｂｐ型ソース・ドレイン領域
２８ゲート電極
２９第１のメタル配線
３０第２のメタル配線
３１ｐウェル領域
３２ｎウェル領域
３３リングオシレータ
３４モニタ部

Claims

第１のＮ型ＭＯＳトランジスタと第１のＰ型ＭＯＳトランジスタとを有し、第１方向に回路配置されている第１のＣＭＯＳ論理回路と、
第２のＮ型ＭＯＳトランジスタと第２のＰ型ＭＯＳトランジスタとを有し、前記第１方向と異なる第２方向に回路配置されている第２のＣＭＯＳ論理回路と、
前記第１のＮ型ＭＯＳトランジスタと同一トランジスタ構造の第１のモニタ用Ｎ型ＭＯＳトランジスタと、前記第１のＰ型ＭＯＳトランジスタと同一トランジスタ構造の第１のモニタ用Ｐ型ＭＯＳトランジスタとを有し、前記第１方向に回路配置されている第１のモニタ用ＣＭＯＳトランジスタと、
前記第２のＮ型ＭＯＳトランジスタと同一トランジスタ構造の第２のモニタ用Ｎ型ＭＯＳトランジスタと、前記第２のＰ型ＭＯＳトランジスタと同一トランジスタ構造の第２のモニタ用Ｐ型ＭＯＳトランジスタとを有し、前記第２方向に回路配置されている第２のモニタ用ＣＭＯＳトランジスタと
を備え、
前記第２のＣＭＯＳ論理回路は、前記第１のＣＭＯＳ論理回路に対して点対称に配置している、半導体装置。
請求項１に記載の半導体装置であって、
複数の前記第１のＣＭＯＳ論理回路と複数の前記第２のＣＭＯＳ論理回路を有する半導体集積回路を備えている、半導体装置。
請求項２に記載の半導体装置であって、
前記半導体集積回路はリングオシレータである、半導体装置。
請求項１〜３のうちいずれか１項に記載の半導体装置であって、
前記第１のモニタ用Ｎ型ＭＯＳトランジスタと、前記第１のモニタ用Ｐ型ＭＯＳトランジスタと、前記第２のモニタ用Ｎ型ＭＯＳトランジスタと、第２のモニタ用Ｐ型ＭＯＳトランジスタとのＤＣ特性は、それぞれ独立して測定することができる、半導体装置。
請求項１〜４のうちのいずれか１項に記載の半導体装置であって、
前記第１のモニタ用Ｎ型ＭＯＳトランジスタのソース、ドレイン及びゲートは、それぞれ第１のソース端子、第１のドレイン端子及び第１の共通ゲート端子に接続されており、
前記第１のモニタ用Ｐ型ＭＯＳトランジスタのソース、ドレイン及びゲートは、それぞれ第２のソース端子、第２のドレイン端子及び前記第１の共通ゲート端子に接続されており、
前記第２のモニタ用Ｎ型ＭＯＳトランジスタのソース、ドレイン及びゲートは、それぞれ第３のソース端子、第３のドレイン端子、第２の共通ゲート端子に接続されており、
前記第２のモニタ用Ｐ型ＭＯＳトランジスタのソース、ドレイン及びゲートは、それぞれ第４のソース端子、第４のドレイン端子及び前記第２の共通ゲート端子に接続されている、半導体装置。
請求項１〜３のうちのいずれか１項に記載の半導体装置であって、
前記第１のモニタ用Ｎ型ＭＯＳトランジスタと前記第２のモニタ用Ｎ型ＭＯＳトランジスタとの平均ＤＣ特性と、前記第１のモニタ用Ｐ型ＭＯＳトランジスタと前記第２のモニタ用Ｐ型ＭＯＳトランジスタの平均ＤＣ特性とを測定することができる、半導体装置。
請求項１〜３及び６のうちのいずれか１項に記載の半導体装置であって、
前記第１のモニタ用Ｎ型ＭＯＳトランジスタのソース、ドレイン及びゲートは、それぞれ第１のソース端子、第１のドレイン端子及び共通ゲート端子に接続されており、
前記第１のモニタ用Ｐ型ＭＯＳトランジスタのソース、ドレイン及びゲートは、それぞれ第２のソース端子、第２のドレイン端子及び前記共通ゲート端子に接続されており、
前記第２のモニタ用Ｎ型ＭＯＳトランジスタのソース、ドレイン及びゲートは、それぞれ前記第１のソース端子、前記第１のドレイン端子及び前記共通ゲート端子に接続されており、
前記第２のモニタ用Ｐ型ＭＯＳトランジスタのソース、ドレイン及びゲートは、それぞれ前記第２のソース端子、前記第２のドレイン端子及び前記共通ゲート端子に接続されている、半導体装置。
請求項１〜５のうちのいずれか１項に記載の半導体装置の回路シミュレーション方法であって、
前記第１のＣＭＯＳ論理回路及び前記第２のＣＭＯＳ論理回路を構成する前記第１のＮ型ＭＯＳトランジスタ、前記第１のＰ型ＭＯＳトランジスタ、前記第２のＮ型ＭＯＳトランジスタ及び前記第２のＰ型ＭＯＳトランジスタの特性を表わすそれぞれのパラメータとして、
前記第１のモニタ用Ｎ型ＭＯＳトランジスタ、前記第１のモニタ用Ｐ型ＭＯＳトランジスタ、前記第２のモニタ用Ｎ型ＭＯＳトランジスタ及び前記第２のモニタ用Ｐ型ＭＯＳトランジスタのうち、チャネル型タイプと配置方向とが一致するトランジスタから抽出したパラメータを用いてシミュレーションを行なう、回路シミュレーション方法。
請求項１〜３、６及び７のうちいずれか１項に記載の半導体装置の回路シミュレーション方法であって、
前記第１のＮ型ＭＯＳトランジスタ及び前記第２のＮ型ＭＯＳトランジスタの特性のパラメータとして、前記第１のモニタ用Ｎ型ＭＯＳトランジスタと前記第２のモニタ用Ｎ型ＭＯＳトランジスタとの平均特性から抽出したパラメータを用い、
前記第１のＰ型ＭＯＳトランジスタ及び前記第２のＰ型ＭＯＳトランジスタの特性のパラメータとして、前記第１のモニタ用Ｐ型ＭＯＳトランジスタと前記第２のモニタ用Ｐ型ＭＯＳトランジスタの平均特性から抽出したパラメータを用いてシミュレーションを行なう、回路シミュレーション方法。