JP2002270799A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2002270799A
JP2002270799A JP2001066866A JP2001066866A JP2002270799A JP 2002270799 A JP2002270799 A JP 2002270799A JP 2001066866 A JP2001066866 A JP 2001066866A JP 2001066866 A JP2001066866 A JP 2001066866A JP 2002270799 A JP2002270799 A JP 2002270799A
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gate electrode
drain region
semiconductor device
insulating film
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JP2001066866A
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English (en)
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Hiroaki Nakaoka
弘明 中岡
Mutsumi Kobayashi
睦 小林
Atsuhiro Kajitani
敦宏 柁谷
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Panasonic Holdings Corp
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 接合リークの小さい，かつ駆動力の高いＤＲ
ＡＭのメモリセルトランジスタを備えた半導体装置の製
造方法を提供する。 【解決手段】 シリコン基板１１の上に、ゲート電極１
３及びゲート絶縁膜１２を形成した後、ゲート電極１３
の側面上にサイドウォール１４を形成する。次に、ゲー
ト電極１３及びサイドウォール１４をマスクとして、シ
リコン基板１１内に、砒素イオン（Ａｓ+ ）を比較的低
い注入エネルギーで注入して、浅い第１のソース領域３
５ａ及びドレイン領域３５ｂを形成する。次に、リンイ
オン（Ｐ+）を、比較的高い注入エネルギー，かつ傾き
角０°で注入して、深い第２のソース領域３６ａ及び第
２のドレイン領域３６ｂを形成する。その後、層間絶縁
膜１７の上に、電荷蓄積電極１９，容量絶縁膜２０及び
セルプレート２１からなるＤＲＡＭメモリセルのキャパ
シタを形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、記憶容量部への情
報の書き込み、読み出しなどを行うメモリセルトランジ
スタを備えたＤＲＡＭである半導体装置の製造方法に関
する。
【０００２】
【従来の技術】一般に、ＤＲＡＭのメモリセルトランジ
スタでは、ポーズタイムを十分長く確保する必要がある
ことから、ＣＭＯＳデバイスのトランジスタに比べ、接
合リークをより小さく抑制する必要がある。そこで、Ｄ
ＲＡＭのメモリセルトランジスタのソース・ドレイン領
域は、低濃度のリンを拡散させることにより構成されて
いる。つまり、ＤＲＡＭのメモリセルトランジスタで
は、ＣＭＯＳデバイスのトランジスタのソース・ドレイ
ン領域に用いられる砒素に比べて拡散しやすいリンを用
いることにより、ソース・ドレイン領域と基板領域との
間のｐｎ接合部付近（ソース・ドレイン領域の奥方）の
不純物濃度プロファイルが緩やかな傾斜をもつように形
成されるので、電界が弱くなり、接合リークが抑えられ
ることになる。
【０００３】図７（ａ）〜（ｃ）は、従来のＤＲＡＭの
メモリセルトランジスタの製造工程を示す断面図であ
る。
【０００４】まず、図７（ａ）に示す工程で、シリコン
基板１０１の上に、シリコン酸化膜からなるゲート絶縁
膜１０２と、ポリシリコンからなるゲート電極１０３と
を形成する。次に、ＣＶＤ法により、基板上にシリコン
酸化膜を堆積した後、シリコン酸化膜をエッチバックし
て、ゲート電極１０３の側面上にサイドウォール１０４
を形成する。次に、ゲート電極１０３及びサイドウォー
ル１０４をマスクとして、注入エネルギーが約３５ｋｅ
Ｖ，ドーズ量が約３．５×１０12atoms ・ｃｍ -2，傾き
角が約７°，４ステップの条件で、シリコン基板１０１
内にリンイオンを注入して、シリコン基板１０１内にお
けるゲート電極１０３の両側方にソース領域１０５ａ及
びドレイン領域１０５ｂを形成する。
【０００５】次に、図７（ｂ）に示す工程で、基板上に
シリコン酸化膜からなる層間絶縁膜１０６を形成した
後、層間絶縁膜１０６を貫通してソース領域１０５ａに
到達するコンタクトホール１０７を形成する。
【０００６】次に、図７（ｃ）に示す工程で、コンタク
トホール１０７内を導体材料（例えばポリシリコン）で
埋めて、プラグ１０８を形成する。その後、層間絶縁膜
１０６の上に、プラグ１０８に接続される電荷蓄積電極
１０９を形成した後、層間絶縁膜１０６の上に、窒化膜
などからなる絶縁膜とアルミニウム合金膜などの金属膜
を堆積する。そして、金属膜と絶縁膜とをパターニング
して、容量絶縁膜１１０及びセルプレート１１１を形成
する。
【０００７】このように、ＤＲＡＭのメモリセルトラン
ジスタでは、サイドウォールを形成した後、ゲート電極
と酸化膜サイドウォールとをマスクとして、低濃度のリ
ンのイオン注入によってソース・ドレイン領域を形成す
る方法が一般的に採用されている。つまり、砒素のイオ
ン注入を用いてソース・ドレイン領域を形成すると、ソ
ース・ドレイン領域と基板領域との間のｐｎ接合部付近
（ソース・ドレイン領域の奥方）における不純物濃度プ
ロファイルの傾斜が急になることから、接合リークが生
じやすいからである。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来のＤＲＡＭのメモリセルトランジスタの構造において
は、以下の不具合があった。
【０００９】メモリセルトランジスタのソース・ドレイ
ン領域に注入されたリンは、砒素に比べると拡散速度が
速いことから、下方に広く拡大したソース・ドレイン領
域が形成される。したがって、ソース・ドレイン領域間
の奥方で生じるパンチスルー（いわゆる短チャネル効
果）を抑制するためには、ソース・ドレイン領域におけ
る不純物濃度を低く抑制せざるを得ない。その結果、小
さなドレイン電流Ｉｄしか得られず、トランジスタの駆
動力の向上が見込めない。
【００１０】本発明の目的は、接合リークを抑制しつ
つ、駆動力の高いＤＲＡＭメモリセルトランジスタを形
成するための半導体装置の製造方法を提供することにあ
る。
【００１１】
【課題を解決するための手段】本発明の第１の半導体装
置の製造方法は、半導体基板上に、ゲート絶縁膜および
ゲート電極を形成する工程（ａ）と、上記ゲート電極の
側面上にサイドウォールを形成する工程（ｂ）と、上記
ゲート電極およびサイドウォールをマスクとして、ｎ型
不純物イオンを注入して、上記半導体基板内の上記ゲー
ト電極の両側に第１のソース・ドレイン領域を形成する
工程（ｃ）と、上記ゲート電極およびサイドウォールを
マスクとして、ｎ型不純物イオンを上記第１の注入工程
時よりも高いエネルギーでイオン注入して、上記半導体
基板内の上記第１のソース・ドレイン領域の下方に第２
のソース・ドレイン領域を形成する工程（ｄ）と、上記
第１のソース・ドレイン領域のうちいずれか一方の領域
に接続されるＤＲＡＭキャパシタを形成する工程（ｅ）
とを含み、上記工程（ｃ）又は工程（ｄ）のうちいずれ
か一方の工程を先に行なった後、他方の工程を行なう方
法である。
【００１２】この方法により、工程（ｃ）でのイオン注
入においては、比較的低い注入エネルギーで不純物を導
入することにより、半導体基板の表面部に、比較的高濃
度の第１のソース・ドレイン領域を形成することができ
る。よって、ソース・ドレイン領域の抵抗値が小さく維
持され、トランジスタの駆動能力が高くなる。一方、工
程（ｄ）でのイオン注入においては、比較的高い注入エ
ネルギーで不純物を導入することにより、注入された不
純物が広く拡散するので、比較的低濃度の不純物を含む
第２のソース・ドレイン領域を第１のソース・ドレイン
領域の下方に形成することができる。つまり、２回のイ
オン注入によってソース・ドレイン領域を形成すること
により、ソース・ドレイン領域の抵抗値を小さくしてト
ランジスタの駆動力を高く維持しつつ、ソース・ドレイ
ン領域の奥方における不純物の濃度プロファイルを緩や
かにして、接合リークの増大を回避することができる。
よって、書き込み速度の速い、ポーズタイムの長いＤＲ
ＡＭを得ることができる。
【００１３】上記工程（ｃ）では、注入エネルギーを５
ｋｅＶ以下とし、上記工程（ｄ）では、注入エネルギー
を１０ｋｅＶ以上とすることが好ましい。
【００１４】上記工程（ｃ）では、傾き角が約７°でイ
オン注入を行ない、上記工程（ｄ）では、傾き角がほぼ
０°でイオン注入を行なうことにより、チャネリングを
利用した第２のソース・ドレイン領域をより深く形成す
ることができる点で好ましい。
【００１５】上記工程（ｃ）と上記工程（ｄ）とでは、
ｎ型不純物としていずれもリンを用いることもできる
が、上記工程（ｃ）ではｎ型不純物として砒素を用い、
上記工程（ｄ）では、ｎ型不純物としてリンを用いるこ
とにより、第１のソース・ドレイン領域におけるｎ型不
純物の拡散が抑制されるので、表面部の不純物濃度がい
っそう高くなり、特に高い駆動力を有するメモリセルト
ランジスタが得られる。
【００１６】上記工程（ｃ）では、上記第１のソース・
ドレイン領域の下端部が上記半導体基板内における深さ
０．０１〜０．０５μｍの範囲内のいずれかの位置にあ
るようにイオン注入を行ない、上記工程（ｄ）では、上
記第２のソース・ドレイン領域の下端部が上記半導体基
板内における深さ０．０５〜０．２０μｍの範囲内のい
ずれかの位置にあるようにイオン注入を行なうことが好
ましい。
【００１７】本発明の第２の半導体装置の製造方法は、
半導体基板上に、ゲート絶縁膜およびゲート電極を形成
する工程（ａ）と、上記ゲート電極の側面上にサイドウ
ォールを形成する工程（ｂ）と、上記ゲート電極および
サイドウォールをマスクとして、ｎ型不純物イオンを基
板面にほぼ垂直な方向から注入して、上記半導体基板内
の上記ゲート電極の両側にソース・ドレイン領域を形成
する工程（ｃ）と、上記第１のソース・ドレイン領域の
うちいずれか一方の領域に接続されるＤＲＡＭキャパシ
タを形成する工程（ｄ）とを含んでいる。
【００１８】この方法により、不純物がチャネリングに
よって半導体基板の奥深くまで到達するので、より深い
ソース・ドレイン領域が形成され、ソース・ドレイン領
域の奥方における不純物濃度プロファイルがなだらかに
なる。よって、半導体基板の表面部の不純物濃度はある
程度高く維持しながら、接合リークの小さい，駆動力の
大きいＤＲＡＭのメモリセルトランジスタが形成され
る。
【００１９】
【発明の実施の形態】（第１の実施形態）図１（ａ）〜
（ｃ）は、本発明の第１の実施形態における半導体装置
（ＤＲＡＭメモリセル）の製造工程を示す断面図であ
る。
【００２０】まず、図１（ａ）に示す工程で、シリコン
基板１１の上に、厚みが３ｎｍのシリコン酸化膜と、ポ
リシリコン膜とを順次形成する。そして、ポリシリコン
膜の上にゲート形成用レジストマスク（図示せず）を形
成した後、レジストマスクを用いたドライエッチングに
より、ポリシリコン膜及びシリコン酸化膜をパターニン
グして、ゲート電極１３及びゲート絶縁膜１２を形成す
る。このとき、シリコン酸化膜のうちゲート電極の下方
にある部分以外の部分を必ずしも除去する必要はない
し、また、当該部分のうち一部が未エッチングのまま残
存していてもよいものとする。
【００２１】次に、ＣＶＤ法により、基板上にシリコン
酸化膜を堆積した後、シリコン酸化膜をエッチバックし
て、ゲート電極１３の側面上に横方向の厚みが約５０ｎ
ｍのサイドウォール１４を形成する。次に、ゲート電極
１３及びサイドウォール１４をマスクとして、シリコン
基板１１内に、リンイオン（Ｐ+ ）を、注入エネルギー
が５ｋｅＶ，１回のドーズ量が約３．５×１０12atoms
・ｃｍ-2，傾き角７°，４ステップの条件で注入して、
シリコン基板１１内におけるゲート電極１３の両側方に
第１のソース領域１５ａ及びドレイン領域１５ｂを形成
する。
【００２２】次に、図１（ｂ）に示す工程で、ゲート電
極１３及びサイドウォール１４をマスクとして、シリコ
ン基板１１内に、リンイオン（Ｐ+ ）を、注入エネルギ
ーが３５ｋｅＶ，１回のドーズ量が約０．５×１０12at
oms ・ｃｍ-2，傾き角７°，４ステップの条件で注入し
て、第１のソース領域１５ａ及び第１のドレイン領域１
５ｂの下方に、第２のソース領域１６ａ及び第２のドレ
イン領域１６ｂを形成する。その後、シリコン基板１１
内に注入された不純物を活性化するための熱処理（ＲＴ
Ａ）を行なう。
【００２３】次に、図１（ｃ）に示す工程で、基板上に
シリコン酸化膜からなる層間絶縁膜１７を形成した後、
層間絶縁膜１７を貫通して第１のソース領域１５ａに到
達するコンタクトホールを形成する。次に、コンタクト
ホール内を導体材料（例えばポリシリコン）で埋めて、
プラグ１８を形成する。その後、層間絶縁膜１７の上
に、プラグ１８に接続される電荷蓄積電極１９を形成し
た後、層間絶縁膜１７の上に、窒化膜などからなる絶縁
膜とアルミニウム合金膜などの金属膜を堆積する。そし
て、金属膜と絶縁膜とをパターニングして、容量絶縁膜
２０及びセルプレート２１を形成する。この電荷蓄積電
極１９，容量絶縁膜２０及びセルプレート２１により、
ＤＲＡＭメモリセルのキャパシタが構成される。
【００２４】なお、図１（ｃ）には示されていないが、
ＤＲＡＭのビット線は、ＤＲＡＭメモリセルのキャパシ
タの上方（ビット線上置き型）又は下方（ビット線下置
き型）に形成され、ビット線は、メモリセルトランジス
タの第１のドレイン領域１５ｂにビット線コンタクトを
介して接続される。
【００２５】ここで、本実施形態における第１のソース
領域１５ａ及び第１のドレイン領域１５ｂの下端部の深
さは、０．０１〜０．０５μｍであることが好ましい。
また、第２のソース領域１６ａ及び第２のドレイン領域
１６ｂの下端部の深さは、０．０５〜０．２μｍである
ことが好ましい。
【００２６】本実施形態によると、第１回目のイオン注
入においては、比較的低い注入エネルギーで不純物を導
入することにより、シリコン基板１１の表面部に、比較
的高濃度の第１のソース・ドレイン領域１５ａ，１５ｂ
を形成することができる。よって、ソース・ドレイン領
域の抵抗値が小さく維持され、トランジスタの駆動能力
は高く維持することができる。一方、第２回目のイオン
注入においては、比較的高い注入エネルギーで不純物を
導入することにより、比較的低濃度の不純物を含む第２
のソース・ドレイン領域１６ａ，１６ｂを第１のソース
・ドレイン領域１５ａ，１５ｂの下方に形成することが
できる。つまり、２回のイオン注入によりソース・ドレ
イン領域を形成することにより、ソース・ドレイン領域
の抵抗値を小さくしてトランジスタの駆動力を高く維持
しつつ、ソース・ドレイン領域の奥方における不純物の
濃度プロファイルを緩やかにして、接合リークの増大を
回避することができる。よって、書き込み速度の速い、
ポーズタイムの長いＤＲＡＭを得ることができる。
【００２７】ただし、第１回目のイオン注入を比較的高
い注入エネルギーで行ない、第２回目のイオン注入を比
較的低い注入エネルギーで行なっても、本実施形態とほ
ぼ同様の効果を発揮することができる。
【００２８】（第２の実施形態）図２（ａ）〜（ｃ）
は、本発明の第２の実施形態における半導体装置の製造
工程を示す断面図である。
【００２９】まず、図２（ａ）に示す工程で、シリコン
基板１１の上に、厚みが３ｎｍのシリコン酸化膜と、ポ
リシリコン膜とを順次形成する。そして、ポリシリコン
膜の上にゲート形成用レジストマスク（図示せず）を形
成した後、レジストマスクを用いたドライエッチングに
より、ポリシリコン膜及びシリコン酸化膜をパターニン
グして、ゲート電極１３及びゲート絶縁膜１２を形成す
る。このとき、シリコン酸化膜のうちゲート電極の下方
にある部分以外の部分を必ずしも除去する必要はない
し、また、当該部分のうち一部が未エッチングのまま残
存していてもよいものとする。
【００３０】次に、ＣＶＤ法により、基板上にシリコン
酸化膜を堆積した後、シリコン酸化膜をエッチバックし
て、ゲート電極１３の側面上に横方向の厚みが約５０ｎ
ｍのサイドウォール１４を形成する。次に、ゲート電極
１３及びサイドウォール１４をマスクとして、シリコン
基板１１内に、砒素イオン（Ａｓ+ ）を、注入エネルギ
ーが３ｋｅＶ，１回のドーズ量が約２．５×１０12atom
s ・ｃｍ-2，傾き角７°，４ステップの条件で注入し
て、シリコン基板１１内におけるゲート電極１３の両側
方に第１のソース領域２５ａ及びドレイン領域２５ｂを
形成する。
【００３１】次に、図２（ｂ）に示す工程で、ゲート電
極１３及びサイドウォール１４をマスクとして、シリコ
ン基板１１内に、リンイオン（Ｐ+ ）を、注入エネルギ
ーが１５ｋｅＶ，１回のドーズ量が約３．５×１０12at
oms ・ｃｍ-2，傾き角７°，４ステップの条件で注入し
て、第１のソース領域２５ａ及び第１のドレイン領域２
５ｂの下方に、第２のソース領域２６ａ及び第２のドレ
イン領域２６ｂを形成する。その後、シリコン基板１１
内に注入された不純物を活性化するための熱処理（ＲＴ
Ａ）を行なう。
【００３２】次に、図２（ｃ）に示す工程で、基板上に
シリコン酸化膜からなる層間絶縁膜１７を形成した後、
層間絶縁膜１７を貫通して第１のソース領域２５ａに到
達するコンタクトホールを形成する。次に、コンタクト
ホール内を導体材料（例えばポリシリコン）で埋めて、
プラグ１８を形成する。その後、層間絶縁膜１７の上
に、プラグ１８に接続される電荷蓄積電極１９を形成し
た後、層間絶縁膜１７の上に、窒化膜などからなる絶縁
膜とアルミニウム合金膜などの金属膜を堆積する。そし
て、金属膜と絶縁膜とをパターニングして、容量絶縁膜
２０及びセルプレート２１を形成する。この電荷蓄積電
極１９，容量絶縁膜２０及びセルプレート２１により、
ＤＲＡＭメモリセルのキャパシタが構成される。
【００３３】なお、図２（ｃ）には示されていないが、
ＤＲＡＭのビット線は、ＤＲＡＭメモリセルのキャパシ
タの上方（ビット線上置き型）又は下方（ビット線下置
き型）に形成され、ビット線は、メモリセルトランジス
タの第１のドレイン領域２５ｂにビット線コンタクトを
介して接続される。
【００３４】本実施形態においても、第１のソース領域
２５ａ及び第１のドレイン領域２５ｂの下端部の深さ
は、０．０１〜０．０５μｍであることが好ましい。ま
た、第２のソース領域２６ａ及び第２のドレイン領域２
６ｂの下端部の深さは、０．０５〜０．２μｍであるこ
とが好ましい。
【００３５】本実施形態によると、第１回目のイオン注
入においては、比較的低い注入エネルギーで不純物を導
入することにより、シリコン基板１１の表面部に、比較
的高濃度の第１のソース・ドレイン領域２５ａ，２５ｂ
を形成することができる。よって、ソース・ドレイン領
域の抵抗値が小さく維持され、トランジスタの駆動能力
は高く維持することができる。一方、第２回目のイオン
注入においては、比較的高い注入エネルギー，傾き角７
°，４ステップの条件で不純物を導入することにより、
比較的低濃度の不純物を含む第２のソース・ドレイン領
域２６ａ，２６ｂを第１のソース・ドレイン領域２５
ａ，２５ｂの下方に形成することができる。つまり、２
回のイオン注入によりソース・ドレイン領域を形成する
ことにより、ソース・ドレイン領域の抵抗値を小さくし
てトランジスタの駆動力を高く維持しつつ、ソース・ド
レイン領域の奥方における不純物の濃度プロファイルを
緩やかにして、接合リークの増大を回避することができ
る。よって、書き込み速度の速い、ポーズタイムの長い
ＤＲＡＭを得ることができる。
【００３６】ただし、先に、リンイオンを比較的高いエ
ネルギーで注入し、次に、砒素イオンを比較的低いエネ
ルギーで注入しても、基本的には本実施形態とほぼ同様
の効果を発揮することができる。
【００３７】（第３の実施形態）図３（ａ）〜（ｃ）
は、本発明の第３の実施形態における半導体装置の製造
工程を示す断面図である。
【００３８】まず、図３（ａ）に示す工程で、シリコン
基板１１の上に、厚みが３ｎｍのシリコン酸化膜と、ポ
リシリコン膜とを順次形成する。そして、ポリシリコン
膜の上にゲート形成用レジストマスク（図示せず）を形
成した後、レジストマスクを用いたドライエッチングに
より、ポリシリコン膜及びシリコン酸化膜をパターニン
グして、ゲート電極１３及びゲート絶縁膜１２を形成す
る。このとき、シリコン酸化膜のうちゲート電極の下方
にある部分以外の部分を必ずしも除去する必要はない
し、また、当該部分のうち一部が未エッチングのまま残
存していてもよいものとする。
【００３９】次に、ＣＶＤ法により、基板上にシリコン
酸化膜を堆積した後、シリコン酸化膜をエッチバックし
て、ゲート電極１３の側面上に横方向の厚みが約５０ｎ
ｍのサイドウォール１４を形成する。次に、ゲート電極
１３及びサイドウォール１４をマスクとして、シリコン
基板１１内に、砒素イオン（Ａｓ+ ）を、注入エネルギ
ーが３ｋｅＶ，１回のドーズ量が約２．５×１０12atom
s ・ｃｍ-2，傾き角７°，４ステップの条件で注入し
て、シリコン基板１１内におけるゲート電極１３の両側
方に第１のソース領域３５ａ及びドレイン領域３５ｂを
形成する。
【００４０】次に、図３（ｂ）に示す工程で、ゲート電
極１３及びサイドウォール１４をマスクとして、シリコ
ン基板１１内に、リンイオン（Ｐ+ ）を、注入エネルギ
ーが１５ｋｅＶ，１回のドーズ量が約１．４×１０13at
oms ・ｃｍ-2，傾き角０°，１ステップの条件で注入し
て、第１のソース領域３５ａ及び第１のドレイン領域３
５ｂの下方に、第２のソース領域３６ａ及び第２のドレ
イン領域３６ｂを形成する。その後、シリコン基板１１
内に注入された不純物を活性化するための熱処理（ＲＴ
Ａ）を行なう。
【００４１】次に、図３（ｃ）に示す工程で、基板上に
シリコン酸化膜からなる層間絶縁膜１７を形成した後、
層間絶縁膜１７を貫通して第１のソース領域３５ａに到
達するコンタクトホールを形成する。次に、コンタクト
ホール内を導体材料（例えばポリシリコン）で埋めて、
プラグ１８を形成する。その後、層間絶縁膜１７の上
に、プラグ１８に接続される電荷蓄積電極１９を形成し
た後、層間絶縁膜１７の上に、窒化膜などからなる絶縁
膜とアルミニウム合金膜などの金属膜を堆積する。そし
て、金属膜と絶縁膜とをパターニングして、容量絶縁膜
２０及びセルプレート２１を形成する。この電荷蓄積電
極１９，容量絶縁膜２０及びセルプレート２１により、
ＤＲＡＭメモリセルのキャパシタが構成される。
【００４２】なお、図３（ｃ）には示されていないが、
ＤＲＡＭのビット線は、ＤＲＡＭメモリセルのキャパシ
タの上方（ビット線上置き型）又は下方（ビット線下置
き型）に形成され、ビット線は、メモリセルトランジス
タの第１のドレイン領域３５ｂにビット線コンタクトを
介して接続される。
【００４３】本実施形態においても、第１のソース領域
３５ａ及び第１のドレイン領域３５ｂの下端部の深さ
は、０．０１〜０．０５μｍであることが好ましい。ま
た、第２のソース領域３６ａ及び第２のドレイン領域３
６ｂの下端部の深さは、０．０５〜０．２μｍであるこ
とが好ましい。
【００４４】本実施形態によると、第１回目のイオン注
入においては、比較的低い注入エネルギーで不純物を導
入することにより、シリコン基板１１の表面部に、比較
的高濃度の第１のソース・ドレイン領域３５ａ，３５ｂ
を形成することができる。よって、ソース・ドレイン領
域の抵抗値が小さく維持され、トランジスタの駆動能力
は高く維持することができる。一方、第２回目のイオン
注入においては、比較的高い注入エネルギー，傾き角０
°，１ステップの条件で不純物を導入することにより、
比較的低濃度の不純物を含む第２のソース・ドレイン領
域３６ａ，３６ｂを第１のソース・ドレイン領域３５
ａ，３５ｂの下方に形成することができる。つまり、２
回のイオン注入によりソース・ドレイン領域を形成する
ことにより、ソース・ドレイン領域の抵抗値を小さくし
てトランジスタの駆動力を高く維持しつつ、ソース・ド
レイン領域の奥方における不純物の濃度プロファイルを
緩やかにして、接合リークの増大を回避することができ
る。よって、書き込み速度の速い、ポーズタイムの長い
ＤＲＡＭを得ることができる。
【００４５】ただし、先に、リンイオンを比較的高いエ
ネルギーかつ傾き角０°で注入し、次に、砒素イオンを
比較的低いエネルギーで注入しても、基本的には本実施
形態とほぼ同様の効果を発揮することができる。その場
合には、リンイオンの注入時のチャネリングによって、
ソース・ドレイン領域の奥方における不純物プロファイ
ルがより緩やかにかつ深く形成され、しかも、砒素イオ
ンはより浅く注入されると考えられるので、接合リーク
の抑制効果が大きい。
【００４６】（第４の実施形態）図４（ａ）〜（ｃ）
は、本発明の第４の実施形態における半導体装置の製造
工程を示す断面図である。
【００４７】まず、図４（ａ）に示す工程で、シリコン
基板１１の上に、厚みが３ｎｍのシリコン酸化膜と、ポ
リシリコン膜とを順次形成する。そして、ポリシリコン
膜の上にゲート形成用レジストマスク（図示せず）を形
成した後、レジストマスクを用いたドライエッチングに
より、ポリシリコン膜及びシリコン酸化膜をパターニン
グして、ゲート電極１３及びゲート絶縁膜１２を形成す
る。このとき、シリコン酸化膜のうちゲート電極の下方
にある部分以外の部分を必ずしも除去する必要はない
し、また、当該部分のうち一部が未エッチングのまま残
存していてもよいものとする。
【００４８】次に、ＣＶＤ法により、基板上にシリコン
酸化膜を堆積した後、シリコン酸化膜をエッチバックし
て、ゲート電極１３の側面上に横方向の厚みが約５０ｎ
ｍのサイドウォール１４を形成する。次に、ゲート電極
１３及びサイドウォール１４をマスクとして、シリコン
基板１１内に、リンイオン（Ｐ+ ）を、注入エネルギー
が１５ｋｅＶ，１回のドーズ量が約１．４×１０13atom
s ・ｃｍ-2，傾き角０°，１ステップの条件で注入し
て、シリコン基板１１内におけるゲート電極１３の両側
方に、チャネリング効果を受けた浅いソース領域４５ａ
及びドレイン領域４５ｂを形成する。その後、シリコン
基板１１内に注入された不純物を活性化するための熱処
理（ＲＴＡ）を行なう。
【００４９】次に、基板上にシリコン酸化膜からなる層
間絶縁膜１７を形成した後、層間絶縁膜１７を貫通して
第１のソース領域４５ａに到達するコンタクトホール４
７を形成する。
【００５０】次に、図４（ｃ）に示す工程で、コンタク
トホール４７内を導体材料（例えばポリシリコン）で埋
めて、プラグ１８を形成する。その後、層間絶縁膜１７
の上に、プラグ１８に接続される電荷蓄積電極１９を形
成した後、層間絶縁膜１７の上に、窒化膜などからなる
絶縁膜とアルミニウム合金膜などの金属膜を堆積する。
そして、金属膜と絶縁膜とをパターニングして、容量絶
縁膜２０及びセルプレート２１を形成する。この電荷蓄
積電極１９，容量絶縁膜２０及びセルプレート２１によ
り、ＤＲＡＭメモリセルのキャパシタが構成される。
【００５１】なお、図４（ｃ）には示されていないが、
ＤＲＡＭのビット線は、ＤＲＡＭメモリセルのキャパシ
タの上方（ビット線上置き型）又は下方（ビット線下置
き型）に形成され、ビット線は、メモリセルトランジス
タのドレイン領域４５ｂにビット線コンタクトを介して
接続される。
【００５２】本実施形態においては、ソース領域４５ａ
及びドレイン領域４５ｂの下端部の深さは、０．０５〜
０．２μｍであることが好ましい。
【００５３】本実施形態によると、傾き角が０°のチャ
ネリングを利用した不純物イオンの１回の注入により、
浅いソース領域４５ａ及びドレイン領域４５ｂを形成し
たので、ソース領域４５ａ及びドレイン領域４５ｂの表
面部の不純物濃度を比較的高く維持することができる。
よって、ソース領域４５ａ及びドレイン領域４５ｂの抵
抗値を小さくすることでトランジスタの駆動能力は高く
維持することができる。一方、チャネリングを利用し
て、不純物を基板の奥深くまで導入することができるの
で、ソース領域４５ａ及びドレイン領域４５ｂと基板領
域との間のｐｎ接合部における不純物の濃度プロファイ
ルが緩やかになり、接合リークの増大を回避することが
できる。よって、書き込み速度の速い、ポーズタイムの
長いＤＲＡＭを得ることができる。
【００５４】（各実施形態の効果について）図５は、２
回のリンイオンの注入により、ソース・ドレイン領域を
形成した場合の深さ方向における実効的な不純物濃度の
プロファイルをシミュレーションした結果を、従来の方
法による不純物濃度プロファイルと共に示す図である。
同図において、横軸はシリコン基板の表面からの深さ
（μｍ）を表し、縦軸は不純物濃度（atoms ・ｃｍ-3）
を表している。また、同図において、一点鎖線は、傾
き角７°，比較的高い注入エネルギーでの１回のイオン
注入による，つまり従来の技術で説明した方法によるソ
ース・ドレイン領域の不純物濃度プロファイルを示す。
破線は、傾き角７°，比較的低い注入エネルギーでの
１回のイオン注入によるソース・ドレイン領域の不純物
濃度プロファイルを示す。実線は、傾き角７°，比較
的低い注入エネルギーでの第１回目のイオン注入と、傾
き角７°，比較的大きい注入エネルギーでの第２回目の
イオン注入とによるソース・ドレイン領域（第１の実施
形態）の不純物濃度プロファイルを示す。点線は、傾
き角７°，比較的低い注入エネルギーでの第１回目のイ
オン注入と、傾き角０°，比較的大きい注入エネルギー
での第２回目のイオン注入とによるソース・ドレイン領
域の不純物濃度プロファイルを示す。
【００５５】同図に示すように、一点鎖線に示す従来
の方法によって形成されたソース・ドレイン領域の表面
部の不純物濃度は２×１０18atoms ・ｃｍ-3程度と低濃
度であるので、上述のようにトランジスタの駆動力が小
さくなる。一方、１回の不純物濃度のイオン注入の際の
注入エネルギーを低くすると、破線に示すように、表
面部の不純物濃度は７×１０18atoms ・ｃｍ-3と高くな
るものの、ソース・ドレイン領域の不純物濃度が１×１
０17atoms ・ｃｍ-3になる部位の深さが０．０５μｍ以
下である。その結果、基板奥方における濃度プロファイ
ルの傾斜が急峻になるので、従来技術で説明したように
接合リークが大きくなり、ＤＲＡＭの動作に支障を来す
ことになる。
【００５６】それに対し、本発明の第１の実施形態の条
件で形成されたソース・ドレイン領域においては、実線
に示すように、シリコン基板１の表面部（第１のソー
ス・ドレイン領域）では約７×１０18atoms ・ｃｍ-3と
比較的高い不純物濃度を維持しつつ，ソース・ドレイン
領域の不純物濃度が１×１０17atoms ・ｃｍ-3になる部
位の深さが０．０８μｍ以上であり、深い領域までソー
ス・ドレイン領域（第２のソース・ドレイン領域）が形
成されている。その結果、基板奥方における不純物の濃
度プロファイルが緩やかになり、接合リークを抑制する
ことができるのである。
【００５７】なお、第１の実施形態における第２回目の
イオン注入を、傾き角が０°、ドーズ量が約２×１０12
atoms ・ｃｍ-2，１ステップの条件で行なって形成され
たソース・ドレイン領域においても、点線に示すよう
に、第１の実施形態とほぼ同じ不純物濃度プロファイル
が得られる。したがって、この条件でも、第１の実施形
態と同等の効果を発揮することができる。
【００５８】図６は、第１回目の砒素イオンの注入と、
第２回目のリンイオンの注入とにより、ソース・ドレイ
ン領域を形成した場合の深さ方向における実効的な不純
物濃度のプロファイルをシミュレーションした結果を、
従来の方法による不純物濃度プロファイルと共に示す図
である。同図において、横軸はシリコン基板の表面から
の深さ（μｍ）を表し、縦軸は不純物濃度（atoms ・ｃ
ｍ-3）を表している。また、同図において、一点鎖線
及び破線は、図５に示す不純物濃度プロファイルの曲
線，と同じものである。実線は、傾き角７°，比
較的低い注入エネルギーでの第１回目の砒素（Ａｓ）の
イオン注入と、傾き角７°，中程度の注入エネルギーで
の第２回目のリン（Ｐ）のイオン注入とによるソース・
ドレイン領域（第２の実施形態）の不純物濃度プロファ
イルを示す。点線は、傾き角７°，比較的低い注入エ
ネルギーでの第１回目の砒素（Ａｓ）のイオン注入と、
傾き角０°，中程度の注入エネルギーでの第２回目のリ
ン（Ｐ）のイオン注入とによるソース・ドレイン領域
（第３の実施形態）の不純物濃度プロファイルを示す。
【００５９】同図に示すように、本発明の第２の実施形
態の条件で形成されたソース・ドレイン領域において
は、実線に示すように、シリコン基板１の表面部（第
１のソース・ドレイン領域）では１×１０19atoms ・ｃ
ｍ-3以上の高い不純物濃度を維持しつつ，ソース・ドレ
イン領域の不純物濃度が１×１０17atoms ・ｃｍ-3にな
る部位の深さが０．０７μｍ以上であり、比較的深い領
域までソース・ドレイン領域（第２のソース・ドレイン
領域）が形成されている。その結果、基板奥方における
不純物の濃度プロファイルが緩やかになり、接合リーク
を抑制することができるのである。
【００６０】このとき、第１の実施形態における不純物
イオンの注入条件では、第１回目のリンイオン注入にお
けるドーズ量よりも第２回目のリンイオン注入における
ドーズ量の方が小さいので、第２のソース・ドレイン領
域の不純物濃度が小さくなるのは当然といえる。しか
し、第２の実施形態においては、第２のソース・ドレイ
ン領域形成のためのリンイオン注入におけるドーズ量が
小さいにも拘わらず、基板奥方における不純物濃度プロ
ファイルの傾斜が緩やかになっている。これは、砒素の
方が拡散しにくいこと、また、砒素イオン注入の際の注
入エネルギーよりもリンイオン注入の際の注入エネルギ
ーの方が大きいことから、リンが広い範囲に拡大する結
果、リンの濃度が低くなるためである。
【００６１】また、本発明の第３の実施形態の条件で形
成されたソース・ドレイン領域においては、点線に示
すように、第２の実施形態とほぼ同じ不純物濃度プロフ
ァイルが得られる。したがって、この条件でも、第２の
実施形態と同等の効果を発揮することができる。
【００６２】上述のように、第２，第３の実施形態のご
とく、第１回目のイオン注入において砒素を用いて第１
のソース・ドレイン領域を形成することにより、リンよ
りも拡散しにくい砒素を含む第１のソース・ドレイン領
域が浅く形成されるので、その分、表面部の不純物濃度
が第１の実施形態よりも高くなる。したがって、第２，
第３の実施形態により、駆動能力が特に高いメモリセル
トランジスタが形成されることになる。
【００６３】なお、図６に示すシミュレーション結果で
は、第２の実施形態と第３の実施形態とで、不純物濃度
のプロファイルにほとんど差はないが、リンイオンの注
入エネルギーを先に行なうと、チャネリングによりソー
ス・ドレイン領域の奥方における濃度プロファイルがよ
り緩やかになる可能性が大きい。第３の実施形態では、
リンイオンの注入の前に砒素イオンが注入されてまだ活
性化されていないので、第１のソース・ドレイン領域に
おける砒素の存在により、リンイオンの注入時のチャネ
リングが抑制されている可能性があるからである。
【００６４】そして、従来のＤＲＡＭメモリセルトラン
ジスタ（図７（ｃ）参照）のオン時のどれオン電流ＩＤ
が約１００μＡであるのに対し、例えば第３の実施形態
のＤＲＡＭメモリセルトランジスタにおいては、接合リ
ークは従来のＤＲＡＭメモリセルトランジスタと同等で
あるが、オン時のドレイン電流Ｉｄが約５００μＡ／μ
ｍまで向上しており、高い駆動力を発揮することができ
る。
【００６５】なお、第１〜第３の実施形態で形成された
２回の不純物のイオン注入によるｎ型不純物はオーバー
ラップするので、最終的な仕上がり状態では、第１のソ
ース・ドレイン領域と第２のソース・ドレイン領域との
境界は不明瞭である。しかし、第１回目の注入による不
純物濃度プロファイルのみをシミュレーション又は分析
により求めることは容易であるので、最終的な不純物濃
度プロファイルから第１回目の注入による不純物濃度プ
ロファイルを差し引くことにより、第２回目の注入によ
る不純物濃度プロファイルを求めることは容易である。
【００６６】上記各実施形態においては、ＤＲＡＭメモ
リセルのキャパシタとして、スタック型キャパシタを有
するメモリセルのトランジスタの構造について説明した
が、本発明におけるＤＲＡＭメモリセルの記憶容量部は
斯かる実施形態に限定されるものではなく、トレンチ型
キャパシタなど他の構造の記憶容量部を有するＤＲＡＭ
メモリセルのトランジスタについても適用することがで
きる。
【００６７】
【発明の効果】本発明の製造方法を用いることにより、
ソース・ドレイン領域を、比較的高濃度の不純物を含む
浅い領域と、比較的低濃度の不純物を含み緩やかな傾斜
の濃度プロファイルを有する深い領域とに分けて形成す
ることができるので、ＤＲＡＭメモリセルトランジスタ
の接合リークを抑制しつつ駆動力の向上を図ることがで
き、よって、書き込み速度の速い、ポーズタイムの長い
ＤＲＡＭの提供を図ることができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は、本発明の第１の実施形態に
おける半導体装置の製造工程を示す断面図である。
【図２】（ａ）〜（ｃ）は、本発明の第２の実施形態に
おける半導体装置の製造工程を示す断面図である。
【図３】（ａ）〜（ｃ）は、本発明の第３の実施形態に
おける半導体装置の製造工程を示す断面図である。
【図４】（ａ）〜（ｃ）は、本発明の第４の実施形態に
おける半導体装置の製造工程を示す断面図である。
【図５】２回のリンイオンの注入によって形成されたソ
ース・ドレイン領域の深さ方向における不純物濃度プロ
ファイルを従来の方法によるソース・ドレイン領域と比
較する図である。
【図６】砒素イオンの注入とリンイオンの注入とによっ
て形成されたソース・ドレイン領域の深さ方向における
不純物濃度プロファイルを従来の方法によるソース・ド
レイン領域と比較する図である。
【図７】（ａ）〜（ｂ）は、従来のＤＲＡＭのメモリセ
ルトランジスタの製造工程を示す断面図である。
【符号の説明】
１１ シリコン基板 １２ ゲート絶縁膜 １３ ゲート電極 １４ サイドウォール １５ａ，２５ａ，３５ａ 第１のソース領域 １５ｂ，２５ｂ，３５ｂ 第２のドレイン領域 １７ 層間絶縁膜 １８ プラグ １９ 電荷蓄積電極 ２０ 容量絶縁膜 ２１ セルプレート ４５ａ ソース領域 ４５ｂ ドレイン領域 ４７ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柁谷 敦宏 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F083 AD01 AD42 AD48 AD49 JA36 MA06 MA17 PR36 PR37 5F140 AA10 AA24 AB09 AC32 BA01 BF01 BF04 BG08 BG12 BG38 BG52 BG53 BH14 BH17 BK13 BK14 BK21

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に、ゲート絶縁膜およびゲ
    ート電極を形成する工程（ａ）と、 上記ゲート電極の側面上にサイドウォールを形成する工
    程（ｂ）と、 上記ゲート電極およびサイドウォールをマスクとして、
    ｎ型不純物イオンを注入して、上記半導体基板内の上記
    ゲート電極の両側に第１のソース・ドレイン領域を形成
    する工程（ｃ）と、 上記ゲート電極およびサイドウォールをマスクとして、
    ｎ型不純物イオンを上記第１の注入工程時よりも高いエ
    ネルギーでイオン注入して、上記半導体基板内の上記第
    １のソース・ドレイン領域の下方に第２のソース・ドレ
    イン領域を形成する工程（ｄ）と、 上記第１のソース・ドレイン領域のうちいずれか一方の
    領域に接続されるＤＲＡＭキャパシタを形成する工程
    （ｅ）とを含み、 上記工程（ｃ）又は工程（ｄ）のうちいずれか一方の工
    程を先に行なった後、他方の工程を行なう半導体装置の
    製造方法。
  2. 【請求項２】 請求項１に記載の半導体装置の製造方法
    において、 上記工程（ｃ）では、注入エネルギーを５ｋｅＶ以下と
    し、 上記工程（ｄ）では、注入エネルギーを１０ｋｅＶ以上
    とすることを特徴とする半導体装置の製造方法。
  3. 【請求項３】 請求項１又は２に記載の半導体装置の製
    造方法において、 上記工程（ｃ）では、傾き角が約７°でイオン注入を行
    ない、 上記工程（ｄ）では、傾き角がほぼ０°でイオン注入を
    行なうことを特徴とする半導体装置の製造方法。
  4. 【請求項４】 請求項１〜３のうちいずれか１つに記載
    の半導体装置の製造方法において、 上記工程（ｃ）と上記工程（ｄ）とでは、ｎ型不純物と
    していずれもリンを用いることを特徴とする半導体装置
    の製造方法。
  5. 【請求項５】 請求項１〜３に記載に半導体装置の製造
    方法において、 上記工程（ｃ）では、ｎ型不純物として砒素を用い、 上記工程（ｄ）では、ｎ型不純物としてリンを用いるこ
    とを特徴とする半導体装置の製造方法。
  6. 【請求項６】 請求項１〜５のうちいずれか１つに記載
    の半導体装置の製造方法において、 上記工程（ｃ）では、上記第１のソース・ドレイン領域
    の下端部が上記半導体基板内における深さ０．０１〜
    ０．０５μｍの範囲内のいずれかの位置にあるようにイ
    オン注入を行ない、 上記工程（ｄ）では、上記第２のソース・ドレイン領域
    の下端部が上記半導体基板内における深さ０．０５〜
    ０．２０μｍの範囲内のいずれかの位置にあるようにイ
    オン注入を行なうことを特徴とする半導体装置の製造方
    法。
  7. 【請求項７】 半導体基板上に、ゲート絶縁膜およびゲ
    ート電極を形成する工程（ａ）と、 上記ゲート電極の側面上にサイドウォールを形成する工
    程（ｂ）と、 上記ゲート電極およびサイドウォールをマスクとして、
    ｎ型不純物イオンを基板面にほぼ垂直な方向から注入し
    て、上記半導体基板内の上記ゲート電極の両側にソース
    ・ドレイン領域を形成する工程（ｃ）と、 上記第１のソース・ドレイン領域のうちいずれか一方の
    領域に接続されるＤＲＡＭキャパシタを形成する工程
    （ｄ）とを含む半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
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JP2015015384A (ja) * 2013-07-05 2015-01-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

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