JP2000188380A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 キャパシタのリーク電流を低減しうる半導体
装置及びその製造方法を提供する。 【解決手段】 半導体基板１０上に形成され、ゲート電
極１８と一対のソース／ドレイン拡散層１６、１７とを
有するトランジスタと、ゲート電極１８の側面に形成さ
れたサイドウォール絶縁膜２０と、一方のソース／ドレ
イン拡散層１７に、一方の電極４０が接続されたキャパ
シタ４６と、蓄積電極４０下のシリコン基板の表面側に
形成され、ソース／ドレイン拡散層より不純物濃度が高
い第１の不純物拡散層３６とを有し、ソース／ドレイン
拡散層は、サイドウォール絶縁膜の外側の領域からサイ
ドウォール絶縁膜の内側の領域にかけて不純物プロファ
イルが緩やかになっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特に、キャパシタのリーク電流を低
減しうる半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）は、１トランジスタ、１キャパシタにより構成しう
る大規模高集積化が可能な半導体記憶装置であり、従来
より様々な構造が提案されている。一般的なＤＲＡＭの
構造について図１３を用いて説明する。図１３は一般的
なＤＲＡＭセルの断面図を示したものである。

【０００３】ＤＲＡＭを構成するセルは、一つのＭＯＳ
ＦＥＴ（Metal Oxide Semiconductor Field Effect Tra
nsistor）と、一つのキャパシタで構成される。キャパ
シタは蓄積電極１４０、誘電体膜１４２、対向電極１４
４からなる。蓄積電極１４０は、ＭＯＳＦＥＴのソース
／ドレイン拡散層１１７に接続される。また、ソース／
ドレイン拡散層１１６にはビット線１３０が接続されて
いる。

【０００４】ここで、キャパシタに蓄積された電荷は、
ＭＯＳＦＥＴをオンさせることにより、ビット線に出力
され、それをセンスアンプ（図示せず）で増幅すること
により“１”、“０”の信号を判別する。ところが、キ
ャパシタに蓄積された電荷は、主にｐｎ接合に起因する
リーク電流により時間と共に減少していく。従って、あ
る一定時間毎にセルの信号を書き直す、いわゆるリフレ
ッシュ動作が必要となる。ここで、セルのデータ保持時
間が短いと、リフレッシュ動作を頻繁に行う必要があ
り、これは例えば消費電力の増大などの弊害をもたら
す。そこで、リフレッシュ動作の間隔を大きくする、す
なわち、それぞれのセルのデータ保持時間を大きくする
ことがＤＲＡＭにとって重要な課題である。

【０００５】次に、一般的なＤＲＡＭの製造方法を、図
１４及び図１５を用いて説明する。図１４及び図１５は
一般的なＤＲＡＭの製造方法を示す工程断面図である。
まず、ｐ形シリコン基板１１０上に、ＬＯＣＯＳ（LOCa
l Oxidation of Silicon）法により、厚い酸化膜よりな
る素子分離膜１１２を形成し、素子領域を画定する。シ
リコン基板１１０には、素子分離膜１１２の形成前、或
いはその後に、ｐ形ウェルを形成してもよい。

【０００６】次いで、熱酸化法により素子領域にゲート
酸化膜１１１を形成した後、ゲート電極１１８となる導
電層、例えば多結晶シリコンとシリサイド金属の積層膜
構造を成長し、それをパターニングすることにより、Ｍ
ＯＳＦＥＴのゲート電極１１８を形成する。なお、ゲー
ト電極１１８は同時にワード線を構成する。続いて、ソ
ース／ドレイン拡散層１１６、１１７となるｎ形の不純
物拡散層をイオン注入により形成する。例えばリンイオ
ンを３０ｋｅＶ、ドーズ量を２×１０¹³／ｃｍ²として
注入する（図１４（ａ）参照）。

【０００７】次に、全面に絶縁膜を成長した後、それを
ＲＩＥ（反応性イオンエッチング、Reactive Ion Etchi
ng）法によりエッチングし、ゲート電極１１８の側面に
サイドウォール絶縁膜１２０を形成する（図１４（ｂ）
参照）。次に、全面に層間絶縁膜１２２を形成した後、
ソース／ドレイン拡散層１１６に達するコンタクトホー
ル１２８を形成する。

【０００８】次に、コンタクトホール１２８を介してソ
ース／ドレイン拡散層１１６と接続されるビット線１３
０を形成する（図１４（ｃ）参照）。次に、全面に層間
絶縁膜１３２を形成し（図１４（ｄ）参照）、他方のソ
ース／ドレイン拡散層１１７上に達するコンタクトホー
ル１３４を形成する（図１５（ａ）参照）。

【０００９】次に、層間絶縁膜１２２をマスクとしてコ
ンタクトホール１３４直下のシリコン基板１１０中にｎ
形の不純物をイオン注入し、不純物拡散層１３６を形成
する（図１５（ｂ）参照）。次に、コンタクトホール１
３４を介してソース／ドレイン拡散層１１７に接続され
る蓄積電極１４０と、誘電体膜１４２と対向電極１４４
とを形成し、蓄積電極１４０、誘電体膜１４２、対向電
極１４４よりなるキャパシタ１４６を形成する（図１５
（ｃ）参照）。

【００１０】こうして、１トランジスタ、１キャパシタ
よりなるメモリセルを形成する。この後、絶縁膜１４
８、金属配線１５０、カバー絶縁膜１５２等を形成し、
図１３に示すＤＲＡＭが完成する。尚、このようにＭＯ
ＳＦＥＴの上に積み上げたように形成したキャパシタ
は、スタック型キャパシタと呼ばれるものである。

【００１１】ここで、上記コンタクトホール１３４を形
成した後、コンタクトホール１３４直下のシリコン基板
１１０中にｎ形の不純物をイオン注入により導入する技
術は、例えば特開平９−６９６１６号公報に記載されて
いる。また、特開平９−６９６１６号公報には、コンタ
クトホール１３４から導入された不純物によってストレ
ージノード下の不純物濃度を低く抑え、その濃度勾配を
なだらかにすることにより、接合部の電界強度を緩和
し、データ保持特性を向上する技術が開示されている。
なお、ストレージノードの電界を緩和することによりデ
ータ保持特性が改善されることは、例えば特開平６−６
１４８６号公報に示されており、既に公知である。

【００１２】

【発明が解決しようとする課題】しかしながら、コンタ
クトホール１３４を介してイオン注入する方法では、コ
ンタクトホール１３４直下部しか電界は緩和されない。
しかし、データ保持時間を短くする原因となる接合リー
クは、不純物拡散層全域で起こりうる。したがって、上
記従来の技術では、コンタクトホール１３４直下部のみ
の接合リークしか減らすことができず、キャパシタのリ
ーク電流を十分に低減することは困難であった。

【００１３】本発明の目的は、キャパシタのリーク電流
を低減しうる半導体装置及びその製造方法を提供するこ
とにある。

【００１４】

【課題を解決するための手段】上記目的は、半導体基板
上に形成され、ゲート電極と一対のソース／ドレイン拡
散層とを有するトランジスタと、前記ゲート電極の側面
に形成されたサイドウォール絶縁膜と、一方の前記ソー
ス／ドレイン拡散層に、一方の電極が接続されたキャパ
シタと、前記蓄積電極下の前記シリコン基板の表面側に
形成され、前記ソース／ドレイン拡散層より不純物濃度
が高い第１の不純物拡散層とを有し、前記ソース／ドレ
イン拡散層は、前記サイドウォール絶縁膜の外側の領域
から前記サイドウォール絶縁膜の内側の領域にかけて不
純物プロファイルが緩やかになっていることを特徴とす
る半導体装置により達成される。これにより、サイドウ
ォール絶縁膜の外側の領域からサイドウォール絶縁膜の
内側の領域にかけて不純物プロファイルが緩やかになっ
ているので、ストレージノードの電界を緩和することが
できる。従って、キャパシタからのリーク電流を低減す
ることができ、ひいては消費電力の低い半導体装置を提
供することができる。

【００１５】また、上記の半導体装置において、前記ソ
ース／ドレイン拡散層は、前記シリコン基板の表面側に
形成された第２の不純物拡散層と、前記第２の不純物拡
散層より深い領域に形成され、前記第２の不純物拡散層
の不純物濃度よりも不純物濃度が低い第３の不純物拡散
層とを有することが望ましい。これにより、ソース／ド
レイン拡散層における濃度プロファイルを更に緩やかに
することができ、これによりストレージノードの電界を
更に緩和することができる。従って、キャパシタからの
リーク電流を更に低減することができ、ひいては消費電
力の更に低い半導体装置を提供することができる。

【００１６】また、上記の半導体装置において、前記第
３の不純物拡散層は、前記一方のソース／ドレイン拡散
層のみに形成されていることが望ましい。これにより、
トランジスタの短チャネル効果を抑制することができ
る。また、上記目的は、半導体基板上に、側面がサイド
ウォール絶縁膜により覆われたゲート電極を形成する工
程と、前記サイドウォール絶縁膜に側面が覆われた前記
ゲート電極に自己整合で、前記半導体基板に不純物を導
入する工程と、前記不純物を熱拡散し、前記サイドウォ
ール絶縁膜の外側の領域から前記サイドウォール絶縁膜
の内側の領域にかけての不純物プロファイルが緩やかな
一対のソース／ドレイン拡散層を形成する工程と、前記
半導体基板上に絶縁膜を形成し、前記絶縁膜に、一方の
前記ソース／ドレイン拡散層に達するコンタクトホール
を形成する工程と、前記絶縁膜をマスクとして前記半導
体基板に不純物を導入し、前記コンタクトホール下の前
記半導体基板に前記ソース／ドレイン拡散層より不純物
濃度が高い第１の不純物拡散層を形成する工程と、前記
絶縁膜上に、前記コンタクトホールを介して一方の電極
が前記一方のソース／ドレイン拡散層に接続されたキャ
パシタを形成する工程とを有することを特徴とする半導
体装置の製造方法により達成される。これにより、サイ
ドウォール絶縁膜の外側の領域からサイドウォール絶縁
膜の内側の領域にかけて不純物プロファイルが緩やかに
なるので、ストレージノードの電界を緩和することがで
きる。従って、キャパシタからのリーク電流を低減する
ことができ、ひいては消費電力の低い半導体装置を製造
することができる。

【００１７】また、上記の半導体装置の製造方法におい
て、前記不純物を導入する工程は、第１の不純物濃度で
前記半導体基板の表面側に第２の不純物拡散層を形成す
る工程と、前記第２の不純物拡散層より深い領域に、前
記第１の不純物濃度より低い第２の不純物濃度で第３の
不純物拡散層を形成する工程とを有することが望まし
い。これにより、ソース／ドレイン拡散層における濃度
プロファイルを更に緩やかにすることができ、これによ
りストレージノードの電界を更に緩和することができ
る。従って、キャパシタからのリーク電流を更に低減す
ることができ、ひいては消費電力の更に低い半導体装置
を提供することができる。

【００１８】

【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による半導体装置及びその製造方法を図１乃至図
４を用いて説明する。図１は、本実施形態による半導体
装置を示す断面図である。図２は、本実施形態による半
導体装置のレイアウトを示す平面図である。なお、図２
（ｂ）では、便宜上、図２（ａ）の一部の構成要素を省
略して示している。なお、図２のＡ−Ａ′線断面図が図
１に示されている。図３及び図４は、本実施形態による
半導体装置の製造方法を示す工程断面図である。

【００１９】（半導体装置）まず、本実施形態による半
導体装置を図１及び図２を用いて説明する。図１に示す
ように、ｐ形のシリコン基板１０上には、素子領域を画
定する素子分離膜より成る素子分離領域１２が形成され
ている。素子分離領域１２により画定された素子領域１
４（図２（ａ）、図２（ｂ）参照）のシリコン基板１０
上には、図１に示すように、ゲート絶縁膜１１が形成さ
れており、ゲート絶縁膜１１上にはゲート電極１８が形
成されている。ゲート電極１８は図１の紙面垂直方向に
延在しており、ワード線としても機能する。

【００２０】ゲート電極１８の側面にはサイドウォール
絶縁膜２０が形成されている。ゲート電極１８の両側に
は、不純物拡散層１６ａより成るソース／ドレイン拡散
層１６と、不純物拡散層１６ｂより成るソース／ドレイ
ン拡散層１７とが形成されている。本実施形態による半
導体装置は、サイドウォール絶縁膜２０の外側の領域か
らサイドウォール絶縁膜２０の内側の領域にかけて不純
物拡散層１６ａ、１７ａの不純物濃度が低くなってお
り、しかも不純物の濃度プロファイルが緩やかになって
いることに主な特徴がある。サイドウォール絶縁膜２０
の外側の領域からサイドウォール絶縁膜２０の内側の領
域にかけて、不純物拡散層１６ａ、１７ａの濃度プロフ
ァイルが緩やかになっているので、ストレージノードの
電界を緩和することができ、キャパシタのリーク電流を
低減することが可能となる。

【００２１】ソース／ドレイン拡散層１６、１７が形成
されたシリコン基板１０上の全面には、膜厚３００ｎｍ
の層間絶縁膜２２が形成されている。層間絶縁膜２２に
は、ソース／ドレイン拡散層１６に達するコンタクトホ
ール２８が形成されており、層間絶縁膜２２上には、コ
ンタクトホール２８を介してソース／ドレイン拡散層１
６に達するビット線３０が形成されている。

【００２２】ビット線３０が形成された層間絶縁膜２２
上の全面には、膜厚３００ｎｍの層間絶縁膜３２が形成
されている。層間絶縁膜３２及び層間絶縁膜２２には、
ソース／ドレイン拡散層１７に達するコンタクトホール
３４が形成されている。コンタクトホール３４下のシリ
コン基板１０には、不純物拡散層１７ａより高い濃度で
不純物が導入されたコンタクト層３６が形成されてい
る。層間絶縁膜３２上には、コンタクトホール３６を介
してソース／ドレイン拡散層１７に接続された蓄積電極
４０が形成されている。コンタクト層３６の不純物濃度
は不純物拡散層１７ａの不純物濃度より高いので、蓄積
電極４０とソース／ドレイン拡散層１７との間のコンタ
クト抵抗が低減される。

【００２３】蓄積電極４０が形成された層間絶縁膜３２
上には、誘電体膜４２が形成され、誘電体膜４２上に
は、対向電極４４が形成されている。蓄積電極４０、誘
電体膜４２、及び対向電極４４により、キャパシタ４６
が構成されている。 （半導体装置の製造方法）次に、本実施形態による半導
体装置の製造方法を図３を用いて説明する。

【００２４】図３（ａ）に示すように、まず、ｐ形のシ
リコン基板１０に、ＬＯＣＯＳ（LOCal Oxidation of S
ilicon）法により、シリコン酸化膜より成る素子分離膜
を形成する。この素子分離膜により、素子領域を画定す
る素子分離膜１２が構成される。次に、全面に、熱酸化
法により、膜厚１０ｎｍのシリコン酸化膜より成るゲー
ト絶縁膜１１を形成する。

【００２５】次に、全面に、ＣＶＤ（Chemical Vapor D
eposition、化学気相堆積）法により、膜厚１５０ｎｍ
の多結晶シリコン層とシリサイド金属層とを形成し、多
結晶シリコン層及びシリサイド金属層とをパターニング
することにより、多結晶シリコン層及びシリサイド金属
層より成るゲート電極１８を形成する（図３（ａ）参
照）。

【００２６】次に、全面に、ＣＶＤ法により、膜厚１０
０ｎｍのシリコン酸化膜を形成する。次に、ＲＩＥ法に
より、シリコン酸化膜をエッチングし、これによりゲー
ト電極１８の側面にシリコン酸化膜より成るサイドウォ
ール絶縁膜２０を形成する。次に、側面にサイドウォー
ル絶縁膜２０が形成されたゲート電極１８に自己整合
で、イオン注入法により不純物を導入し、ｎ形の不純物
拡散層１６ａ、１７ａを形成する。イオン注入子として
は、例えばリンイオンを用いることができる。イオン注
入の条件は、例えば、３０ｋｅＶ、２×１０¹³／ｃｍ²
とすることができる。本実施形態で砒素イオンを用いず
にリンイオンを用いているのは、砒素イオンを用いてイ
オン注入した場合には結晶欠陥が生じやすく、また、砒
素は後工程での熱処理により拡散しにくいためである。

【００２７】次に、熱処理を行う。これにより、不純物
拡散層１６ａ、１７ａ中の不純物が拡散され、不純物拡
散層１６ａ、１７ａが活性化される。この際、不純物が
拡散されて、サイドウォール絶縁膜２０の内側まで不純
物拡散層１６ａ、１７ａが形成されるように熱処理を行
う。これにより、サイドウォール絶縁膜２０の外側の領
域からサイドウォール絶縁膜２０の内側の領域にかけて
緩やかな濃度プロファイルで不純物濃度が低くなる不純
物拡散層１６ａ、１７ａが形成される。熱処理条件は、
例えば、窒素雰囲気中、９００℃、６０分とする。こう
して、不純物拡散層１６ａより成るソース／ドレイン１
６と、不純物拡散層１７ａより成るソース／ドレイン拡
散層１７が形成される（図３（ｂ）参照）。

【００２８】次に、全面に、ＣＶＤ法により、膜厚３０
０ｎｍのシリコン酸化膜より成る層間絶縁膜２２を形成
する。次に、層間絶縁膜２２に、ソース／ドレイン拡散
層１６に達するコンタクトホール２８を形成する。次
に、全面に、ＣＶＤ法により、膜厚１５０ｎｍの導電膜
を形成する。導電膜は、例えば多結晶シリコン層とシリ
サイド金属層とにより構成することができる。次に、フ
ォトリソグラフィ技術を用いて導電膜をパターニングす
ることにより、導電膜より成るビット線３０を形成する
（図３（ｃ）参照）。

【００２９】次に、全面に、ＣＶＤ法により、膜厚３０
０ｎｍのシリコン酸化膜より成る層間絶縁膜３２を形成
する。次に、層間絶縁膜３２及び層間絶縁膜２２に、ソ
ース／ドレイン拡散層１７に達するコンタクトホール３
４を形成する（図４（ａ）参照）。次に、層間絶縁膜３
２、２２をマスクとして、イオン注入法により、コンタ
クトホール３４下のシリコン基板１０中にリンイオンを
導入し、ｎ形の不純物拡散層３６を形成する（図４
（ｂ）参照）。

【００３０】次に、全面に、ＣＶＤ法により、膜厚５０
０ｎｍのリンが導入されたシリコン層より成る導電膜を
形成する。次に、フォトリソグラフィ技術を用いて導電
膜をパターニングすることにより、導電膜より成る蓄積
電極４０を形成する。次に、全面に、ＣＶＤ法により、
酸化膜換算膜厚が５ｎｍの酸窒化膜より成る誘電体膜４
２を形成する。なお、酸窒化膜は、例えば、窒化膜を形
成し、窒化膜に不純物を導入した後、窒化膜を酸化する
ことにより形成することができる。

【００３１】次に、全面に、ＣＶＤ法により、膜厚１０
０ｎｍの対向電極４４を形成する。対向電極４４として
は、例えばリンが導入されたシリコン層を用いることが
できる。こうして、本実施形態による半導体装置が製造
される（図４（ｃ）参照）。このように本実施形態によ
れば、サイドウォール絶縁膜の外側の領域からサイドウ
ォール絶縁膜の内側の領域にかけて不純物の濃度プロフ
ァイルが緩やかになっているので、ストレージノードの
電界を緩和することができる。従って、キャパシタから
のリーク電流を低減することができ、ひいては消費電力
の低い半導体装置を提供することができる。

【００３２】［第２実施形態］本発明の第２実施形態に
よる半導体装置及びその製造方法を図５乃至図７を用い
て説明する。図５は、本実施形態による半導体装置を示
す断面図である。図６は本実施形態による半導体装置の
製造方法を示す工程断面図である。図７は、リンのドー
ズ量と蓄積電極下における電界強度の最大値との関係を
示すグラフである。図１乃至図４に示す第１実施形態に
よる半導体装置及びその製造方法と同一の構成要素に
は、同一の符号を付して説明を省略または簡潔にする。

【００３３】（半導体装置）まず、本実施形態による半
導体装置を図５を用いて説明する。図５に示すように、
本実施形態による半導体装置は、不純物拡散層１６ａよ
り深い領域まで、不純物拡散層１６ａよりドーズ量が低
い不純物拡散層１６ｂが形成されている。そして、不純
物拡散層１６ａと不純物拡散層１６ｂとによりソース／
ドレイン拡散層１６が構成されている。

【００３４】また、不純物拡散層１７ａより深い領域ま
で、不純物拡散層１７ａよりドーズ量が低い不純物拡散
層１７ｂが形成されている。そして、不純物拡散層１７
ａと不純物拡散層１７ｂとによりソース／ドレイン拡散
層１７が構成されている。不純物拡散層１７ａより深い
領域まで、不純物拡散層１７ａよりドーズ量が低い不純
物拡散層１７ｂが形成されているので、ソース／ドレイ
ン拡散層１７における濃度プロファイルを更に緩やかに
することができ、これによりストレージノードの電界を
緩和することができる。従って、キャパシタからのリー
ク電流を低減することができ、ひいては消費電力の低い
半導体装置を提供することができる。

【００３５】（半導体装置の製造方法）次に、本実施形
態による半導体装置の製造方法を図６及び図７を用いて
説明する。まず、サイドウォール絶縁膜２０を形成する
工程までは、図２（ａ）に示す第１実施形態による半導
体装置の製造方法の製造方法と同様であるので、説明を
省略する。

【００３６】次に、側面にサイドウォール絶縁膜２０が
形成されたゲート電極１８をマスクとして、２回に亘っ
て異なる条件でイオン注入を行う。イオン注入子とし
て、いずれもリンイオンを用いる。１回目のイオン注入
の条件は、例えば、３０ｋｅＶ、２×１０¹³／ｃｍ²と
し、２回目のイオン注入の条件は、例えば、１００ｋｅ
Ｖ、５×１０¹²／ｃｍ²とする。こうして、１回目のイ
オン注入により不純物拡散層１６ａ、１７ａが形成さ
れ、２回目のイオン注入により不純物拡散層１６ｂ、１
７ｂが形成される。

【００３７】２回目のイオン注入を行う際にこのような
条件で行うのは、下記のような理由によるものである。
２回目のイオン注入を行う際の適切な条件について図７
を用いて説明する。図７は、リンのドーズ量と蓄積電極
下における電界強度の最大値との関係を示すグラフであ
る。図７において、横軸は不純物拡散層１７ｂに導入す
るリンイオンのドーズ量を示しており、縦軸は蓄積電極
の下方におけるソース／ドレイン拡散層中の電界強度の
最大値を示している。○は１００ｋｅＶでリンイオンを
導入した場合の電界強度を示しており、●は６０ｋｅＶ
でリンイオンを導入した場合の電界強度を示している。
図７の電界強度はシミュレーションにより求めたもので
ある。リンイオンのドーズ量が０の場合の電界強度を１
として、リンのドーズ量を変化させた場合の電界強度を
相対値で示している。

【００３８】図７に示すように、蓄積電極の下方におけ
るソース／ドレイン拡散層中の電界強度を小さくする、
即ちストレージノードの電界を緩和するためには、１０
０ｋｅＶ程度の高いエネルギーでイオン注入することが
望ましい。そして、リンのドーズ量は３〜７×１０¹²／
ｃｍ²程度とすることが望ましい。エネルギーを６０ｋ
ｅＶ程度とした場合には、図７に示すように、蓄積電極
の下方におけるソース／ドレイン拡散層中の電界強度を
十分に小さくすることはできない。

【００３９】次に、熱処理を行い、不純物拡散層１６
ａ、１６ｂ、１７ａ、１７ｂ中の不純物をサイドウォー
ル絶縁膜２０の内側まで拡散する。熱処理条件は、例え
ば、窒素雰囲気中、９００℃、６０分とする。こうし
て、ソース／ドレイン拡散層１６、１７が形成される
（図６（ｂ）参照）。この後の本実施形態による半導体
装置の製造方法は、図３（ｃ）乃至図４（ｃ）に示す第
１実施形態による半導体装置の製造方法と同様であるの
で説明を省略する。

【００４０】こうして、本実施形態による半導体装置が
製造される。このように本実施形態によれば、不純物拡
散層１７ａより深い領域まで、不純物拡散層１７ａより
ドーズ量が低い不純物拡散層１７ｂを形成するので、ソ
ース／ドレイン拡散層１７における濃度プロファイルを
更に緩やかにすることができ、これによりストレージノ
ードの電界を更に緩和することができる。従って、キャ
パシタからのリーク電流を更に低減することができ、ひ
いては消費電力の更に低い半導体装置を提供することが
できる。

【００４１】［第３実施形態］本発明の第３実施形態に
よる半導体装置及びその製造方法を図８乃至図１０を用
いて説明する。図８は、本実施形態による半導体装置を
示す断面図である。図９は、リンイオンが素子分離膜を
突き抜けた場合を示す断面図である。図１０は、本実施
形態による半導体装置の製造方法を示す工程断面図であ
る。図１乃至図７に示す第１及び第２実施形態による半
導体装置及びその製造方法と同一の構成要素には、同一
の符号を付して説明を省略または簡潔にする。

【００４２】（半導体装置）第２実施形態では、約１０
０ｋｅＶのエネルギーでリンイオンを注入することによ
り、不純物拡散層１６ｂ、１７ｂを形成した。しかし、
このような高いエネルギーでリンイオンを注入した場合
には、リンイオンが素子分離膜１２を突き抜けてシリコ
ン基板１０に到達してしまうことがあり、かかる場合に
は、図９に示すように素子分離膜１２の下方に不純物層
４８が形成されてしまう。このような不純物層４８が形
成されてしまうと、確実に素子分離を行うことが困難と
なり、隣接するセル間でリーク電流が生じてしまうこと
場合も考えられる。

【００４３】素子分離膜１２を厚くすればリンイオンが
シリコン基板１０中に突き抜けてしまうのを防止するこ
とが可能であるが、単に素子分離膜１２を厚くした場合
には素子分離膜１２のバーズビークが大きくなってしま
うため、素子領域１４（図２（ａ）参照）が狭くなって
しまい、半導体装置を微細化することが困難となる。そ
こで、本実施形態による半導体装置では、図８に示すよ
うに、シリコン基板１０に溝５０を形成し、溝５０内に
シリコン酸化膜より成る素子分離膜１２ａを埋め込んで
いる。

【００４４】このように本実施形態では、シリコン基板
に形成された溝内に素子分離膜が埋め込まれているの
で、高いエネルギーでリンイオンを導入した場合であっ
てもリンイオンがシリコン基板１０中に突き抜けてしま
うのを防止することができ、これにより確実に素子分離
を行うことができる。 （半導体装置の製造方法）次に、本実施形態による半導
体装置の製造方法について図１０を用いて説明する。

【００４５】図１０に示すように、まず、シリコン基板
１０に、シリコン基板１０の表面から深さ約０．４μｍ
の溝５０を形成する。次に、全面に、ＣＶＤ法により、
膜厚８００ｎｍのシリコン酸化膜を形成する。次に、Ｃ
ＭＰ（Chemical Mechanical Polishing、化学的機械的
研磨）法により、シリコン基板１０の表面が露出するま
でシリコン酸化膜を研磨し、これにより、溝５０内にシ
リコン酸化膜より成る素子分離膜１２ａを形成する。

【００４６】次に、第１実施形態と同様にしてゲート絶
縁膜１１、ゲート電極１８、サイドウォール絶縁膜２０
を順に形成する。次に、第１実施形態と同様にして、側
面にサイドウォール絶縁膜２０が形成されたゲート電極
１８をマスクとして、２回に亘って異なる条件でイオン
注入を行う。イオン注入子として、いずれもリンイオン
を用いる。

【００４７】１回目のイオン注入の条件は、例えば、３
０ｋｅＶ、２×１０¹³／ｃｍ²とし、２回目のイオン注
入の条件は、例えば、１００ｋｅＶ、５×１０¹²／ｃｍ
²とする。こうして、１回目のイオン注入により不純物
拡散層１６ａ、１７ａが形成され、２回目のイオン注入
により不純物拡散層１６ｂ、１７ｂが形成される。本実
施形態では０．４μｍ程度の厚い素子分離膜１２ａがシ
リコン基板１０に埋め込まれているので、例えば１００
ｋｅＶという高いエネルギーでイオン注入を行った場合
でも、リンイオンがシリコン基板１０中に突き抜けてし
まうのを防止することができる。これにより、確実に素
子分離を行うことができ、隣接するセル間でリーク電流
が生じるのを防止することができる。

【００４８】この後の本実施形態による半導体装置の製
造方法は、第２実施形態による半導体装置の製造方法と
同様であるので、説明を省略する。こうして、本実施形
態による半導体装置を製造することができる。このよう
に本実施形態によれば、シリコン基板に形成された溝内
に厚い素子分離膜を埋め込むので、高いエネルギーでリ
ンイオンを導入した場合であってもリンイオンがシリコ
ン基板中に突き抜けてしまうのを防止することができ、
これにより確実に素子分離を行うことができる。従っ
て、隣接するセル間でリーク電流が生じてしまうことを
防止することができる。

【００４９】［第４実施形態］本発明の第４実施形態に
よる半導体装置及びその製造方法を図１１を用いて説明
する。図１１は、本実施形態による半導体装置を示す断
面図である。図１２は、本実施形態による半導体装置の
製造方法を示す工程断面図である。図１乃至図１０に示
す第１乃至第３実施形態による半導体装置及びその製造
方法と同一の構成要素には、同一の符号を付して説明を
省略または簡潔にする。

【００５０】（半導体装置）図５に示す第２実施形態に
よる半導体装置では、不純物拡散層１６ａと不純物拡散
層１６ｂとによりソース／ドレイン拡散層１６が構成さ
れ、不純物拡散層１７ａと不純物拡散層１７ｂとにより
ソース／ドレイン拡散層１７が構成されている。

【００５１】しかし、本来、ストレージノードの電界を
緩和する為には、蓄積電極４０に接続されたソース／ド
レイン拡散層１７にのみ不純物拡散層１７ｂが形成され
ていれば足りる。不純物拡散層１６ａの下に不純物拡散
層１６ｂが形成されている場合は、ソース／ドレイン拡
散層１６とソース／ドレイン拡散層１７との間の距離が
短くなり、短チャネル効果を生じることもあるため、半
導体装置の微細化を考慮した場合には、不純物拡散層１
６ａの下に不純物拡散層１６ｂを形成しない方が望まし
いと考えられる。

【００５２】そこで、本実施形態による半導体装置で
は、図５に示す不純物拡散層１６ｂは形成されていな
い。このように、本実施形態では、蓄積電極４０に接続
されるソース／ドレイン拡散層１７のみを不純物拡散層
１７ａと不純物拡散層１７ｂとで構成し、ソース／ドレ
イン拡散層１６には不純物拡散層１６ｂを形成していな
いので、トランジスタの短チャネル効果を抑制しつつ、
ストレージノードの電界を緩和することができる。

【００５３】（半導体装置の製造方法）次に、本実施形
態による半導体装置の製造方法を図１２を用いて説明す
る。まず、不純物拡散層１６ａ、１７ａを形成する工程
までは、図１に示す第１実施形態による半導体装置の製
造方法の製造方法と同様であるので、説明を省略する。

【００５４】次に、不純物拡散層１６ａが形成された領
域を覆うフォトレジストマスク５２を形成する。次に、
フォトレジストマスク５２をマスクとし、側面にサイド
ウォール絶縁膜１２が形成されたゲート電極１８に自己
整合で、イオン注入を行う。イオン注入子としては、リ
ンイオンを用いることができる。イオン注入の条件は、
例えば、１００ｋｅＶ、５×１０¹²／ｃｍ²とする。こ
うして、不純物拡散層１７ｂ形成される。

【００５５】この後の半導体装置の製造方法は、図３
（ｂ）乃至図４（ｃ）に示す第１実施形態による半導体
装置の製造方法と同様であるので説明を省略する。こう
して本実施形態による半導体装置が製造される。このよ
うに、本実施形態では、蓄積電極に接続されるソース／
ドレイン拡散層のみを不純物拡散層１７ａと不純物拡散
層１７ｂとで構成し、ソース／ドレイン拡散層１６には
不純物拡散層１６ｂを形成していないので、トランジス
タの短チャネル効果を抑制しつつ、ストレージノードの
電界を緩和することができる。

【００５６】［変形実施形態］本発明は上記実施形態に
限らず種々の変形が可能である。例えば、第１乃至第４
実施形態では、ｐ形のシリコン基板を用いたが、ｐ形の
シリコン基板を用いなくてもよい。この場合、例えば、
シリコン基板にｐ形のウェルを形成し、そのｐ形ウェル
に素子領域を形成してもよい。

【００５７】また、上記実施形態では、１回目のイオン
注入により不純物拡散層１６ａ、１７ａを形成し、２回
目のイオン注入により不純物拡散層１６ｂ、１７ｂを形
成したが、１回目のイオン注入により不純物拡散層１６
ｂ、１７ｂ、２回目のイオン注入により不純物拡散層１
６ａ、１７ａを形成してもよい。また、上記実施形態で
はｎチャネルのトランジスタを形成する場合を例に説明
したが、ｐチャネルのトランジスタを形成する場合にも
適用することができる。ｐチャネルのトランジスタを形
成する場合には、イオン注入子としてＢ（ボロン）やＢ
Ｆ₂等を用いることができる。

【００５８】

【発明の効果】以上の通り、本発明によれば、サイドウ
ォール絶縁膜の外側の領域からサイドウォール絶縁膜の
内側の領域にかけて不純物の濃度プロファイルが緩やか
になっているので、ストレージノードの電界を緩和する
ことができる。従って、キャパシタからのリーク電流を
低減することができ、ひいては消費電力の低い半導体装
置を提供することができる。

【００５９】また、本発明によれば、不純物拡散層１７
ａより深い領域まで、不純物拡散層１７ａよりドーズ量
が低い不純物拡散層１７ｂを形成するので、ソース／ド
レイン拡散層１７における濃度プロファイルを更に緩や
かにすることができ、これによりストレージノードの電
界を更に緩和することができる。従って、キャパシタか
らのリーク電流を更に低減することができ、ひいては消
費電力の更に低い半導体装置を提供することができる。

【００６０】また、本発明によれば、シリコン基板に形
成された溝内に厚い素子分離膜を埋め込むので、高いエ
ネルギーでリンイオンを導入した場合であってもリンイ
オンがシリコン基板中に突き抜けてしまうのを防止する
ことができ、これにより確実に素子分離を行うことがで
きる。従って、隣接するセル間でリーク電流が生じてし
まうことを防止することができる。

【００６１】また、本発明によれば、蓄積電極に接続さ
れるソース／ドレイン拡散層のみを不純物拡散層１７ａ
と不純物拡散層１７ｂとで構成し、ソース／ドレイン拡
散層１６には不純物拡散層１６ｂを形成していないの
で、トランジスタの短チャネル効果を抑制しつつ、スト
レージノードの電界を緩和することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態による半導体装置を示す
断面図である。

【図２】本発明の第１実施形態による半導体装置のレイ
アウトを示す平面図である。

【図３】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。

【図４】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。

【図５】本発明の第２実施形態による半導体装置を示す
断面図である。

【図６】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図である。

【図７】リンのドーズ量と蓄積電極下における電界強度
の最大値との関係を示すグラフである。

【図８】本発明の第３実施形態による半導体装置を示す
断面図である。

【図９】リンイオンが素子分離膜を突き抜けた場合を示
す断面図である。

【図１０】本発明の第３実施形態による半導体装置の製
造方法を示す工程断面図である。

【図１１】本発明の第４実施形態による半導体装置を示
す断面図である。

【図１２】本発明の第４実施形態による半導体装置の製
造方法を示す工程断面図である。

【図１３】従来のＤＲＡＭを示す断面図である。

【図１４】従来のＤＲＡＭの製造方法を示す工程断面図
（その１）である。

【図１５】従来のＤＲＡＭの製造方法を示す工程断面図
（その２）である。

【符号の説明】

１０…シリコン基板 １１…ゲート絶縁膜 １２…素子分離膜 １２ａ…素子分離膜 １４…素子領域 １６…ソース／ドレイン拡散層 １６ａ…不純物拡散層 １６ｂ…不純物拡散層 １７…ソース／ドレイン拡散層 １７ａ…不純物拡散層 １７ｂ…不純物拡散層 １８…ゲート電極 ２０…サイドウォール絶縁膜 ２２…層間絶縁膜 ２８…コンタクトホール ３０…ビット線 ３２…層間絶縁膜 ３４…コンタクトホール ３６…コンタクト層 ４０…蓄積電極 ４２…誘電体膜 ４４…対向電極 ４６…キャパシタ ４８…不純物層 ５０…溝 ５２…フォトレジストマスク １１０…シリコン基板 １１１…ゲート絶縁膜 １１２…素子分離膜 １１６…ソース／ドレイン拡散層 １１７…ソース／ドレイン拡散層 １１８…ゲート電極 １２０…サイドウォール絶縁膜 １２２…層間絶縁膜 １２８…コンタクトホール １３０…ビット線 １３２…層間絶縁膜 １３４…コンタクトホール １３６…コンタクト層 １４０…蓄積電極 １４２…誘電体膜 １４４…対向電極 １４６…キャパシタ １４８…絶縁膜 １５０…金属配線 １５２…カバー絶縁膜

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 AD22 AD42 AD48 GA05 GA06 JA35 KA05 MA06 MA17 NA02 PR12 PR21 PR36

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成され、ゲート電極と
   一対のソース／ドレイン拡散層とを有するトランジスタ
   と、 前記ゲート電極の側面に形成されたサイドウォール絶縁
   膜と、 一方の前記ソース／ドレイン拡散層に、一方の電極が接
   続されたキャパシタと、 前記蓄積電極下の前記シリコン基板の表面側に形成さ
   れ、前記ソース／ドレイン拡散層より不純物濃度が高い
   第１の不純物拡散層とを有し、 前記ソース／ドレイン拡散層は、前記サイドウォール絶
   縁膜の外側の領域から前記サイドウォール絶縁膜の内側
   の領域にかけて不純物プロファイルが緩やかになってい
   ることを特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 前記ソース／ドレイン拡散層は、前記シリコン基板の表
   面側に形成された第２の不純物拡散層と、前記第２の不
   純物拡散層より深い領域に形成され、前記第２の不純物
   拡散層の不純物濃度よりも不純物濃度が低い第３の不純
   物拡散層とを有することを特徴とする半導体装置。
3. 【請求項３】 請求項２記載の半導体装置において、 前記第３の不純物拡散層は、前記一方のソース／ドレイ
   ン拡散層のみに形成されていることを特徴とする半導体
   装置。
4. 【請求項４】 半導体基板上に、側面がサイドウォール
   絶縁膜により覆われたゲート電極を形成する工程と、 前記サイドウォール絶縁膜に側面が覆われた前記ゲート
   電極に自己整合で、前記半導体基板に不純物を導入する
   工程と、 前記不純物を熱拡散し、前記サイドウォール絶縁膜の外
   側の領域から前記サイドウォール絶縁膜の内側の領域に
   かけての不純物プロファイルが緩やかな一対のソース／
   ドレイン拡散層を形成する工程と、 前記半導体基板上に絶縁膜を形成し、前記絶縁膜に、一
   方の前記ソース／ドレイン拡散層に達するコンタクトホ
   ールを形成する工程と、 前記絶縁膜をマスクとして前記半導体基板に不純物を導
   入し、前記コンタクトホール下の前記半導体基板に前記
   ソース／ドレイン拡散層より不純物濃度が高い第１の不
   純物拡散層を形成する工程と、 前記絶縁膜上に、前記コンタクトホールを介して一方の
   電極が前記一方のソース／ドレイン拡散層に接続された
   キャパシタを形成する工程とを有することを特徴とする
   半導体装置の製造方法。
5. 【請求項５】 請求項４記載の半導体装置の製造方法に
   おいて、 前記不純物を導入する工程は、第１の不純物濃度で前記
   半導体基板の表面側に第２の不純物拡散層を形成する工
   程と、前記第２の不純物拡散層より深い領域に、前記第
   １の不純物濃度より低い第２の不純物濃度で第３の不純
   物拡散層を形成する工程とを有することを特徴とする半
   導体装置の製造方法。