JPH09237887A

JPH09237887A - 半導体装置

Info

Publication number: JPH09237887A
Application number: JP9037618A
Authority: JP
Inventors: Toshibumi Ozaki; 俊文尾崎; Toshiaki Masuhara; 利明増原; Hajime Akimoto; 秋元　　肇; Hideyuki Ono; 秀行小野; Haruhiko Tanaka; 治彦田中; Kazuya Tokumasu; 一也徳升
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-02-21
Filing date: 1997-02-21
Publication date: 1997-09-09
Anticipated expiration: 2014-12-06
Also published as: JP2986752B2

Abstract

(57)【要約】【課題】ＣＣＤ型固体撮像素子の出力回路の信号対雑音
比を向上する。【解決手段】同一半導体基板上に、ＣＣＤ型固体撮像素
子１５３と、該ＣＣＤ型固体撮像素子から信号電荷を順
次転送される浮遊検出ノード１１５と、該浮遊検出ノー
ドを各信号の転送周期毎にリセットするリセットトラン
ジスタ６と、該浮遊検出ノードに接続された出力回路
（１〜３および９１〜９７の部分）と、を設けた半導体
装置において、上記出力回路が、浮遊検出ノード１１５
に入力の接続されたソースフォロワ回路（１〜３）と、
該ソースフォロワ回路の出力に一端が接続された結合容
量（９７）と、該結合容量の他端に入力が接続されたイ
ンバータ（９１〜９２）と、該インバータの入力に接続
されたオートバイアストランジスタ（９６）と、を備え
た半導体装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はアナログ信号を伝達
増幅するための集積回路、特にＣＣＤ型固体撮像素子に
おける信号出力回路、および該回路に好適なＭＯＳトラ
ンジスタの改良に関する。

【０００２】

【従来の技術】従来、家庭用ビデオカメラ等に用いられ
る固体撮像素子には、ＣＣＤ型固体撮像素子が広く用い
られている。この種のＣＣＤ型固体撮像素子について
は、「アイ・エス・エス・シー・シーダイジェスト
オブテクニカルペーパーズ第９６頁から第９７頁
（１９８５）（ISSCC DIGEST OF TECHNICAL PAPERS, p
p.96-97, 1985）並びに、「テレビジョン学会全国大会
予稿集３−１１，第５７頁〜第５８頁；１９８３年７
月」において論じられている。上記文献に記載されてい
るＣＣＤ型固体撮像素子は図１５に示すインターライン
型と呼ばれる素子構成をもち、その出力回路は図１６に
示す２段のソースフォロワー回路よりなり、出力回路を
構成するトランジスタは図１７に示す断面構造を持つ。

【０００３】図１５において、１５１は光電変換を行う
ホトダイオード、１５２、１５３はホトダイオードで光
電変換された信号電荷を転送するための垂直ＣＣＤ及び
水平ＣＣＤ、１５４は信号電荷を検知出力するための出
力回路である。ホトダイオード１５１で光電変換された
信号電荷は、一括して垂直ＣＣＤ１５２に送られ、つい
で一行ずつ水平ＣＣＤ１５３に転送され、その後水平Ｃ
ＣＤ１５３内を順次転送され、出力回路１５４で電圧に
変換され、素子外部に出力される。

【０００４】図１６において、１１０、１１１はそれぞ
れ初段ソースフォロワーを構成するドライバトランジス
タ、負荷トランジスタ、１１２、１１３はそれぞれ次段
ソースフォロワーを構成するドライバトランジスタ、負
荷トランジスタ、１１４は水平ＣＣＤ１５３から信号電
荷の送られてくる浮遊拡散層１１５を水平ＣＣＤの転送
周期ごとにリセットするためのリセットトランジスタで
ある。また、ＶＲＤ、ΦＲはそれぞれ、浮遊拡散層１１
５のリセット電圧、リセットパルス、ＶＧは負荷トラン
ジスタのゲート電圧、ＶＤは出力回路の電源電圧であ
り、出力回路のグランドは素子が形成されているウェル
の電圧と等しくなっている。

【０００５】信号電荷は水平ＣＣＤより浮遊拡散層１１
５に転送され、この結果生じる浮遊拡散層１１５の電位
変化がトランジスタ１１０、１１１からなる初段ソース
フォロワーにより検出され、トランジスタ１１２、１１
３からなる次段ソースフォロワーにより外部に出力され
る。ついで、リセットパルスΦＲがリセットトランジス
タ１１４のゲートに入力され、浮遊拡散層１１５はリセ
ット電圧ＶＲＤにリセットされる。以上の動作が繰り返
され、信号が順次出力される。

【０００６】図１７は、図１６の初段ソースフォロワー
ドライバトランジスタ１１０のＢ−Ｂ’部分の断面構造
図を示す図で、ｎ型基板２７上に形成されたｐウェル２
６上にポリシリコンゲート１１６が形成され、これと自
己整合的にドレインとなるｎ+拡散層２４、ソースとな
るｎ+拡散層２３が形成される。

【０００７】

【発明が解決しようとする課題】上記従来技術は、出力
回路１５４の電源電圧が高いので、回路を構成している
トランジスタの耐圧上の観点から、チャネル長の短いト
ランジスタを用いることが出来ず、このため出力回路の
雑音が多く、消費電力も大きいという問題があった。す
なわち、上記従来技術に用いられている垂直ＣＣＤ１５
２並びに水平ＣＣＤ１５３は、図１７のｐウェル２６に
構造的に結ばれた半導体基板の表面に半導体基板電位よ
り低い電位の井戸を形成しこの井戸の中を順次信号電荷
を移送することをその動作原理としている。したがっ
て、水平ＣＣＤ１５３の電位の井戸から電荷を転送する
ために出力回路の浮遊拡散層１１５のリセット電圧ＶＲ
Ｄ、ならびに浮遊拡散層１１５を入力端子としている出
力回路の電源電圧ＶＤは、１３ｖ程度になる。出力回路
のグランド電位は基板（図１７のｐウェル２６）と同電
位になっているから、電源投入時あるいは切断時におい
ては、１３ｖの高い電圧が出力回路を構成する各トラン
ジスタのソースドレイン間ににかかる場合がある。さら
に、素子の動作中においても、出力回路を構成する各ト
ランジスタのソースドレイン間には７ｖ程度の高い電圧
がかかる。

【０００８】一方、このようなＣＣＤの出力回路のドラ
イバトランジスタのソースドレイン間の耐圧特性は図１
８に示すようになっている。すなわち図１８は、ゲート
電極のチャネル長を横軸とし、ソースドレイン間電圧を
縦軸としてソースドレイン間耐圧特性を図示したもので
ある。図中、特性（１）は信頼度からきまる耐圧特性
で、この特性で意図している通常の信頼度を得るために
は、各チャネル長に対して同特性曲線以下のソースドレ
イン間電圧で動作させることが必要であることを示して
いる。また特性（２）はソースドレイン間瞬時最大許容
耐圧特性で、ソースドレイン間に瞬時的にも同特性曲線
以上の電圧がかかるとトランジスタは破壊する恐れがあ
ることを示している。さらに同図には、ドライバトラン
ジスタのソースドレイン間にかかる電圧として、上記し
た動作時電圧７Ｖと電源投入時等瞬時的にかかる最大電
圧１３Ｖのレベルを示している。この図からわかるよう
に、特性（２）により耐圧不良にならないようにするた
め、さらに特性（１）により長期信頼度劣化を防ぐた
め、トランジスタのチャネル長は３ミクロン以上にせざ
るを得ないものであった。

【０００９】ところで図１５および図１６に戻り、上記
従来例の雑音は、主として出力回路１５４で発生する。
出力回路の雑音は、リセットトランジスタ１１４の熱雑
音により生じるリセット雑音、出力回路を構成するトラ
ンジスタの１／ｆ雑音、熱雑音からなる。この３成分の
うちリセット雑音、１／ｆ雑音は、相関二重サンプリン
グ法により、熱雑音に比し無視できる値にまで低減でき
る。また、熱雑音のうち次段ソースフォロワで発生する
成分は、初段ソースフォロワーで発生する成分に比べ無
視できる値に設計することが可能である。一方、筆者等
の知見によれば、初段ソースフォロワの熱雑音による信
号対雑音比はドライバトランジスタ１１０のゲート容量
が浮遊拡散層１１５に付随する寄生容量に等しいとき最
良となる。一方、この条件下で信号対雑音比はドライバ
トランジスタ１１０のチャネル長にほぼ反比例する。す
なわち、この観点ではチャネル長を短くする方がよい。
しかし、先に述べた耐圧上の理由により、短チャネル化
には下限が有り、したがって素子の信号対雑音比の上限
が生じていた。

【００１０】また、上記従来技術の消費電力は、水平Ｃ
ＣＤ１５３と出力回路１５４で発生する。出力回路１５
４では、素子外部の１０ｐｆ程度の大容量を高速で駆動
する必要のある次段ソ−フォロワーで主として生じる。
本回路のカットオフ周波数は、次段ソースフォロワード
ライバトランジスタ１１２のチャネル長の１／２乗に反
比例し、チャネル幅並びに貫通電流の１／２乗に比例す
る。また、消費電力は、電源電圧ＶＤよりグランド電圧
０ｖを引いた値と貫通電流に比例する。ところで、次段
ソースフォロワードライバトランジスタ１１２は、初段
ソースフォロワーの負荷となっており、所要の周波数特
性を得るためにゲート面積には上限が生じる。この結
果、耐圧から許容できる最小のチャネル長を用いると、
チャネル幅の上限が決まる。従って、所望の周波数特性
を得るには、貫通電流を増加せざるを得ず、消費電力が
大きかった。

【００１１】なお、上記従来技術ではＣＣＤ型固体撮像
素子の例を述べたが、以上の耐圧上の制約に基づく雑音
と消費電力に関する２つの問題は従来の低雑音低消費電
力を要する電荷転送素子の出力回路全般にわたる問題で
あった。また、上記従来例では、ソースフォロワー回路
の例を述べたが、信号電荷による浮遊検出ノードの電圧
変化をＭＯＳトランジスタにより検知出力するものであ
れば、回路形態によらず同様な問題が起きていた。

【００１２】さらに、５ｖの電源電圧を用いるアナログ
集積回路では、チャネル長を短くするとドレイン側の電
圧の影響がソース側に及ぶようになり、このためドレイ
ンコンダクタンスが増加し、増幅器の利得が低下すると
いう問題があった。

【００１３】本発明の目的は、ＣＣＤ型固体撮像素子、
さらに、広くは、電荷移送素子の出力回路の信号対雑音
比を向上することにある。本発明の他の目的は、ＣＣＤ
型固体撮像素子、さらに、広くは、電荷移送素子の出力
回路の低消費電力化を図ることにある。本発明の更に他
の目的は、アナログ集積回路を構成する増幅器の利得を
向上することにある。またこれらの目的達成に好適なＭ
ＯＳトランジスタを提供することを目的とする。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、本発明においては、同一半導体基板上に、電荷移送
素子と、該電荷移送素子から信号電荷を順次転送される
浮遊検出ノードと、該浮遊検出ノードを各信号の転送周
期毎にリセットするリセット手段と、該浮遊検出ノード
に接続された出力回路と、を設けた半導体装置におい
て、上記出力回路が、上記浮遊検出ノードに入力の接続
されたソースフォロワ回路と、該ソースフォロワ回路の
出力に一端が接続された結合容量と、該結合容量の他端
に入力が接続された反転増幅回路と、該反転増幅回路の
入力に接続されたバイアス設定手段と、を備えるように
構成している。

【００１５】また、上記バイアス設定手段は、例えば請
求項２に記載のように、反転増幅回路の入力と出力間に
接続されたスイッチング素子である。また、上記バイア
ス設定手段は、例えば、信号電荷の転送周期毎に信号電
荷が浮遊検出ノードに転送される直前に上記反転増幅回
路の入力のバイアス電圧設定を行なうものである。上記
の構成は、例えば後記図１０に示す実施の形態８に相当
する。

【００１６】上記の構成によれば、素子外部に出力され
る信号電圧振幅の大きな電荷移送素子（ＣＣＤ型固体撮
像素子）の出力回路を提供でき、結果として出力回路の
信号対雑音比を向上させることが出来る。また、請求項
３に記載のように、信号電荷の転送周期毎に信号電荷が
浮遊検出ノードに転送される直前に反転増幅回路の入力
のバイアス電圧設定を行なうように構成することによ
り、従来素子外部で行っていた相関二重サンプリング法
のクランプ機能を素子内で行うことが出来る。

【００１７】

【発明の実施の形態】

（第１の実施の形態）本発明の第１の実施の形態を図１
から図３により説明する。本実施の形態は、ＭＯＳトラ
ンジスタにおいて、そのゲート電極を第１のゲート電極
としてそのドレイン側に第２のゲート電極を設け、かつ
第１のゲート電極と第２のゲート電極を一部に絶縁層を
介して重なりを設けたＭＯＳトランジスタ例と、これを
ＣＣＤ型固体撮像素子出力回路に用いた例である。図１
は第１の実施の形態のＭＯＳトランジスタの断面構造
図、図２は第１の実施の形態の出力回路の回路構成図、
図３は図２のバッファトランジスタ１のゲート電圧の適
正動作範囲を示す図である。なお、図１は図２Ａ−Ａ’
の部分の断面構造でもある。

【００１８】図１のＭＯＳトランジスタでは、ｎ型基板
２７上のｐウェル２６及びｐ+ウェル２５上に第１のゲ
ート電極である第１層ポリシリコンゲート電極２２と、
これと一部に絶縁層を介して重なりをもって第２のゲー
ト電極となる第２層ポリシリコンゲート電極２１が形成
され、さらにドレインとなるｎ+拡散層２４、ソースと
なるｎ+拡散層２３が設けられている。

【００１９】第１層と第２層それぞれのポリシリコンゲ
ート電極下のチャネルはソースとドレイン間で相互に接
してつながるように形成される。図中のＬは第１層ポリ
シリコンゲート電極側のチャネル長を示す。したがって
これとドレイン拡散層との間が第２層ポリシリコンゲー
ト電極側のチャネル長に相当する。そしてこれらのゲー
ト電極下にそれぞれのＭＯＳトランジスタが形成される
ことになる。ソースドレイン間電圧はこの両チャネル長
の領域が分担することとなる。したがってソースドレイ
ン間間隔を所望の値にすることによりドレイン電界を容
易に弱めることができる。

【００２０】図２において、図１５と同様に、出力回路
は２段のソースフォロワーで構成され、２、３はそれぞ
れ初段ソースフォロワーを構成するドライバトランジス
タ、負荷トランジスタ、４、５はそれぞれ次段ソースフ
ォロワーを構成するドライバトランジスタ、負荷トラン
ジスタ、６は水平ＣＣＤ１５３から信号電荷の送られて
くる浮遊拡散層１１５を水平ＣＣＤの転送周期ごとにリ
セットするためのリセットトランジスタである。また、
ＶＲＤ、ΦＲ、ＶＧ、ＶＤは図１５と同様である。１は
初段ソースフォロワードライバトランジスタ２のドレイ
ン側電界を弱めるためのバッファトランジスタ、ＶＴＧ
はバッファトランジスタ１の直流ゲート電圧である。
又、図中の太線は、トランジスタがディプレッション型
であることを示す。本回路の動作は、図１５と同様であ
る。また図２の初段ソースフォロワードライバトランジ
スタのゲート電極は図１の第１層ポリシリコンゲート電
極２２であり、図２のバッファトランジスタのゲート電
極は図１の第２層ポリシリコンゲート電極２１である。

【００２１】図３はバッファトランジスタ１の直流ゲー
ト電圧ＶＴＧの適正動作範囲を示す図である。図中、Ｖ
thＴＧ、ＶthＤはそれぞれバッファトランジスタ１と初
段ソースフォロワードライバトランジスタ２のしきい値
電圧、β、Ｌ、Ｗはそれぞれバッファトランジスタ１の
ドレインコンダクタンス定数、チャネル長、チャネル
幅、Ｉは初段ソースフォロワーの貫通電流である。初段
ソースフォロワードライバトランジスタ２が飽和動作し
初段ソースフォロワードライバトランジスタ２の相互コ
ンダクタンスの劣化が生じないように、初段ソースフォ
ロワードライバトランジスタ２のゲート電圧となるリセ
ット電圧に対し、バッフアトランジスタ１の直流ゲート
電圧ＶＴＧは、図中Ａの直線より高い電圧とする。ま
た、バッファトランジスタ１が飽和動作しドレイン電界
の強い緩和効果が得られるように、電源電圧ＶＤに対し
バッフアトランジスタ１の直流ゲート電圧ＶＴＧは、図
中Ｂの直線より低い電圧とする。

【００２２】本実施の形態によれば、初段ソースフォロ
ワードライバトランジスタ２のドレイン電界を緩和し、
したがってトランジスタの耐圧を向上することが出来
る。そこで初段ソースフォロワードライバトランジスタ
２を短チヤネル化することができるようになり、これに
より、高い信号対雑音比をもつＣＣＤ型固体撮像素子を
実現できる。かつ、ドレイン電界の緩和により、初段ソ
ースフォロワードライバトランジスタのドレインコンダ
クタンスも低減出来、高い電圧利得をもつＣＣＤ型固体
撮像素子の出力回路を提供できる。

【００２３】なお、本実施の形態では、バッファトラン
ジスタ１と初段ソースフォロワードライバトランジスタ
２が、ともにｎチャンネルトランジスタの場合を述べた
が、ｐチヤネルの場合も同様である。さらに、本実施の
形態では、バッファトランジスタ１と初段ソースフォロ
ワードライバトランジスタ２が、ともにエンハンスメン
ト型の場合を述べたが、ともにディプレッション型で
も、いずれか一方がディプレッション型でも同様であ
る。

【００２４】また、本実施の形態では、ｎ型基板２７上
のｐウェル２６及びｐ+ウェル２５上に初段ソースフォ
ロワードライバトランジスタ２のバッファトランジスタ
１と初段ソースフォロワードライバトランジスタ２が形
成された場合を述べたが、本発明は基板構造によらずに
実施できるのはいうまでもない。なお、本実施の形態で
は、ソースフォロワーの場合を述べたが、インバータ等
他の回路構成でも、本発明は、同様な効果がある。さら
に、本実施の形態は、ＣＣＤ型固体撮像素子の出力回路
だけでなく、電荷移送素子の出力回路の低雑音化、高電
圧利得化にも効果がある。また、第１のゲート電極と第
１のゲート電極と空乏層によりチャネルの接続された第
２のゲート電極を有するＭＯＳトランジスタを用いるこ
とにより、アナログ集積回路の高利得化ができる。

【００２５】（第２の実施の形態）図４は、ＭＯＳトラ
ンジスタの他の実施の形態の断面構造図を示す。図４で
は第１のゲート電極と第２のゲート電極間にゲート電極
長に比べて微小な空隙を設け、両電極下のチャネルをソ
ースドレイン間でそれぞれつながるように形成させたも
のである。空隙が非常に微小であればこのようなチャネ
ル形成も可能である。これによりドレイン電界を弱める
ようにしたことは図１のものと同様である。なお、図中
のＬは第１層ポリシリコンゲート電極側のチャネル長を
示す。この実施の形態を半導体装置例として図２の初段
ソースフォロワーに用いた場合、図４の断面図は図２の
Ａ−Ａ’に対応する部分の断面構造図を示すものでもあ
る。その場合に、図４と図２中、２２から２７までは図
２と同様で、２８は、初段ソースフォロワードライバト
ランジスタ２のゲート電極となる第１層ポリシリコン２
２と微小な空隙を介し設けられたバッファトランジスタ
１のゲート電極となる第１層ポリシリコンゲート電極で
ある。２つのポリシリコン電極間には、拡散層は、形成
されていない。

【００２６】本実施の形態によれば、第１の実施の形態
のようにポリシリコン層を重ねることなく、１層のポリ
シリコン層を形成するだけで、第１の実施の形態と同様
の効果を得ることができ、製作工程を簡略化できる。

【００２７】（第３の実施の形態）図５に示す実施の形
態は、第１の実施の形態において、第２のゲート電極を
ドレイン点に接続したＣＣＤ型固体撮像素子の出力回路
である。図中１から６、１５３、１１５、ＶＲＤ、Φ
Ｒ、ＶＧ、ＶＤは、図２と同様である。バッファトラン
ジスタ１のゲート端子は、電源電圧ＶＤに接続されてい
る。この結果、ピン数を低減出来る。なお、図３で述べ
た直線Ｂの条件を満たすため、バッファトランジスタ１
のしきい値電圧は、正としている。

【００２８】（第４の実施の形態）図６は信号電荷によ
り電圧が変化する浮遊検出ノードにゲート電極が接続さ
れたＭＯＳトランジスタのドレイン側に第２のゲート電
極を設け、第２のゲート電極を浮遊検出ノードの信号電
荷による電圧変化と同極性の電圧変動の生じる出力回路
内の出力点に接続したＣＣＤ型固体撮像素子の出力回路
構成図である。図中の符号は、図２と同様である。本実
施の形態では、信号電荷による浮遊拡散層１１５の電位
変化はトランジスタ２、３からなる初段ソースフォロワ
ーにより検出され、トランジスタ４、５からなる次段ソ
ースフォロワーにより素子外部に出力されるとともにバ
ッファトランジスタ１のゲートに伝えられる。初段ソー
スフォロワードライバトランジスタ２のドレイン電圧と
なるバッファトランジスタ１のゲート下電位変化と、ソ
ース電圧となる初段ソースフォロワーの出力Ｃの電位変
化は、同極性となり、信号電荷によるソースドレイン間
電圧の増加を防ぐことが出来る。以上の結果、信号電荷
によるドレイン側電界の増加を低減出来、初段ソースフ
ォロワードライバトランジスタ２のチャネル長を短くし
ても、長期信頼度劣化は起こることがなく、出力回路を
低雑音化することが出来る。さらに、初段ソースフォロ
ワードライバトランジスタ２のソースドレイン間の電圧
をほぼ一定に保てるため、回路上のドレインコンダクタ
ンスを低減し、高い利得を持つＣＣＤ型固体撮像素子の
出力回路を得ることが出来る。

【００２９】なお、本実施の形態では、第１の実施の形
態と同様に、第２のゲート電極が信号電荷により電圧が
変化する浮遊検出ノードに接続された第１のゲート電極
と一部に重なりを有する場合を述べたが、両ゲートが重
なりを有さず両ゲート間に拡散層のある場合にも、同様
の効果がある。

【００３０】さらに、本実施の形態においても、図３で
述べた直線Ａの条件を満たす必要がある。このために、
バッファトランジスタ１のゲートへの入力電圧となる次
段ソースフォロワーの出力電圧ＶＯＵＴを上げるため
に、次段ソースフォロワードライバトランジスタ４は、
ディプレッショントランジスタで構成している。なお、
このような動作点設定は、バッファトランジスタ１をデ
ィプレッション型、初段ソースフォロワードライバトラ
ンジスタ２エンハンスメント型とし、ＶthＴＧ−ＶthＤ
を負の大きな値とすることによっても実現できる。ま
た、本発明は、ＣＣＤ型固体撮像素子の出力回路だけで
なく、電荷移送素子の出力回路の低雑音化、高電圧利得
化及びアナログ集積回路の高利得化にも適用できる。

【００３１】（第５の実施の形態）第４の実施の形態に
おいては、次段ソースフォロワーの出力電圧ＶＯＵＴは
高い電圧となり、次段ソースフォロワー負荷５のソース
ドレイン間に高い電圧がかかり、その耐圧が問題となる
ことがある。図７は、バッファトランジスタ１の駆動段
となる次段ソースフォロワードライバトランジスタ４と
負荷トランジスタ５の間にゲートとドレインの接続され
た次段高耐圧化トランジスタ６１を設け、負荷トランジ
スタ５のソースドレイン間電圧を低減したＣＣＤ型固体
撮像素子の出力回路構成図である。負荷トランジスタ５
のドレインＤの電圧は、ＶＯＵＴより高耐圧化トランジ
スタ６１のゲートソース間電圧だけ低い電圧となる。こ
の結果、負荷５の耐圧が問題とならなくなる。

【００３２】又、第４の実施の形態では、次段ソースフ
ォロワーのドライバトランジスタの基板効果により、Ｃ
点とＶＯＵＴの電圧変化が等しくならず、初段ソースフ
ォロワードライバトランジスタ２のソースドレイン間の
電圧は完全には一定にはならない。本実施の形態では、
次段ソースフォロワードライバトランジスタ４と次段高
耐圧化トランジスタ６１を次段高耐圧化トランジスタ６
１のソースＤに接続したＰウェル内にいれ、次段ソース
フォロワードライバトランジスタの基板効果を低減して
いる。この結果、Ｃ点とＶＯＵＴの電圧変化がほぼ等し
くなり、さらに、耐圧向上とドレインコンダクタンス低
減をはかれる。

【００３３】なお、ドライバトランジスタと負荷トラン
ジスタの間にゲートとドレインの接続された高耐圧化ト
ランジスタを設け、各トランジスタのソースドレイン間
電圧を低減するという本発明は、本実施の形態で述べた
ＣＣＤ型固体撮像素子の出力回路だけでなく、電荷移送
素子の出力回路のアナログ集積回路の高耐圧化にも適用
できる。

【００３４】（第６の実施の形態）図８は、素子外部を
駆動するためのＭＯＳトランジスタのドレイン側にゲー
ト電極と空乏層によりチャネルの接続された第２のゲー
ト電極を設けたＣＣＤ型固体撮像素子の出力回路構成図
である。出力回路は２００万画素程度のハイビジョン用
素子で通例用いられている３段のソースフォロワーで構
成され、１から６、１５３、１１５、ＶＲＤ、ΦＲ、Ｖ
Ｇ、ＶＤは図２と同様で、７１、７２、７３は、それぞ
れ終段ソースフォロワーを構成するバッファトランジス
タ、ドライバトランジスタ、負荷トランジスタである。
本実施の形態では、トランジスタ４、５からなる次段ソ
ースフォロワーは初段ソースフォロワーの低い電圧レベ
ルを終段ソースフォロワーの動作に適切な電圧レベルま
で上げるレベルシフトの役割をするとともに、大きな入
力容量をもつ終段ソースフォロワーを駆動するためのバ
ッファとなっている。上記レベルシフトのため、次段ソ
ースフォロワードライバトランジスタ４は、ディフプレ
ッション型トランジスタとしている。

【００３５】本実施の形態によれば、素子外部を駆動す
るための終段ドライバトランジスタ７２のドレイン側に
設けたゲート電極と空乏層によりチャネルの接続された
第２のゲート電極を有するバッファトランジスタ７１に
よりドレイン電界が弱まり、終段ドライバトランジスタ
７２の短チャネル化が可能となり、低消費電力ＣＣＤ型
固体撮像素子の出力回路を実現できる。

【００３６】（第７の実施の形態）第６の実施の形態で
述べた３段のソースフォロワー構成においては、次段ソ
ースフォロワーで不要な消費電力が発生する。図９は、
次段ソースフォロワードライバトランジスタ４と負荷ト
ランジスタ５の間にゲートとドレインの接続された次段
ソースフォロワー出力トランジスタ８１を設け、次段ソ
ースフォロワー出力トランジスタ８１のソースを出力端
子とすることにより、この問題を解決したＣＣＤ型固体
撮像素子の出力回路構成図である。図中１から６、１５
３、１１５、ＶＲＤ、ΦＲ、ＶＧ、ＶＤは図２と同様
で、８１は素子外部を駆動する次段ソースフォロワー出
力トランジスタである。第４の実施の形態と同様に次段
ソースフォロワードライバトランジスタ４のソースをバ
ッファトランジスタ１のゲートに接続している。また、
第５の実施の形態と同様に次段ソースフォロワードライ
バトランジスタ４と次段ソースフォロワー出力トランジ
スタ８１をＶＯＵＴに接続したＰウェル内に形成してい
る。

【００３７】トランジスタ１から３よりなる初段ソース
フォロワーは、まず、ゲート容量の小さい次段ソースフ
ォロワードライバトランジスタ４を駆動し、ついで、次
段ソースフォロワー出力トランジスタ８１が素子外部の
負荷を駆動する。この結果、次段ソースフォロワーは、
小さな入力容量と素子外部を駆動するための低いインピ
ーダンスを兼ね備えることが出来、ソースフォロワーを
２段構成とし、低消費電力ＣＣＤ型固体撮像素子の出力
回路を実現出来る。なお、次段ソースフォロワー出力ト
ランジスタ８１は、第４の実施の形態における次段高耐
圧化トランジスタ６１と同様の効果も持つ。

【００３８】（第８の実施の形態）第６の実施の形態で
述べた３段のソースフォロワー構成においては、各ソー
スフォロワーの電圧利得が１以上となりえないため、素
子出力端の信号電圧振幅が小さく、素子外部の信号処理
に不都合を生じる場合がある。図１０は、次段をインバ
ータとすることにより、素子出力端の信号電圧振幅を大
きくしたＣＣＤ型固体撮像素子の出力回路構成図であ
る。図中１から３、６、１５３、１１５、ＶＲＤ、Φ
Ｒ、ＶＧ、ＶＤは図２と同様で、９１、９２はそれぞれ
次段インバータを構成するドライバトランジスタ、負荷
トランジスタ、９３、９４、９５はそれぞれ終段ソース
フォロワーを構成するドライバトランジスタ、出力トラ
ンジスタ、負荷トランジスタ、９６は次段インバータを
セルフバイアスするためのオートバイアストランジス
タ、９７は初段ソースフォロワーの信号出力を次段イン
バータに伝えるための結合容量である。また、終段ソー
スフォロワードライバトランジスタ９３と終段ソースフ
ォロワー出力トランジスタ９４をＶＯＵＴに接続したＰ
ウェル内に形成し基板効果を低減している。

【００３９】水平ＣＣＤ１５３による水平１行の走査が
始まる前（水平ブランキング期間）にバイアスパルスΦ
Ｂが高い電圧となりオートバイアストランジスタ９６が
導通し、次段インバータが高利得領域にセルフバイアス
される。ついで、走査が始まると、初段ソースフォロワ
ーの信号出力は結合容量９７を介し次段インバータに伝
えられ、電圧振幅が増幅されたのち、終段ソースフォロ
ワードライバトランジスタ９３でレベルシフトされ、終
段ソースフォロワー出力トランジスタ９４により、素子
外部に出力される。本実施の形態に依れば、素子外部に
出力される信号電圧振幅の大きなＣＣＤ型固体撮像素子
の出力回路を提供できる。

【００４０】なお、バイアスパルスΦＢは、水平ＣＣＤ
の１転送周期ごとリセットパルスΦＲが入力されたの
ち、水平ＣＣＤ１５３から浮遊拡散層１１５に信号電荷
が転送される直前に高い電圧としても良い。この動作に
より、従来素子外部で行っていた相関二重サンプリング
法のクランプ機能を素子内で行うことが出来る。

【００４１】（第９の実施の形態）図１１は、出力回路
のグランド電位を電荷移送素子の形成されている基板電
位より低くしたＣＣＤ型固体撮像素子の出力回路構成図
である。図中、１から６、１５３、１１５、ＶＲＤ、Φ
Ｒ、ＶＧ、ＶＤ、ＶＴＧは図２と同様である。出力回路
のグランド電圧ＶＳは、水平ＣＣＤ１５３の形成されて
いるＰウェル電圧０ｖより高い電位に設定されている。
この結果、電源投入、切断時あるいは動作時の初段ソー
スフォロワードライバトランジスタ１への印加電圧が低
くなり、ドレイン側電界が弱まり、チャネル長を短くし
ても、ソースドレイン間の耐圧不良並びにトランジスタ
の長期信頼度劣化は起こることがなく、出力回路を低雑
音化することが出来る。

【００４２】（第１０の実施の形態）本実施の形態は、
信号電荷により電圧が変化する浮遊検出ノードにゲート
電極が接続されたＭＯＳトランジスタの少なくともドレ
イン側の拡散層をゲート電極より一定の距離をおいて形
成し、拡散層とゲート電極間に拡散層と同一極性でより
低濃度の不純物層を設けたＣＣＤ型固体撮像素子の出力
回路の例である。図１２は図１６のＢ−Ｂ’に対応する
部分の断面構造図を示す図、図１３は図１２の構造を作
るためのプロセスを示す図である。図１２において、２
３、２５から２７、１１６は図１と同様であり、１０１
はポリシリコンゲート１１６から一定の距離をおいて形
成されたオフセットドレイン拡散層、１０２は拡散層１
０１とポリシリコンゲート１１６の間に設けられた拡散
層と同一極性でより低濃度の不純物層である。例えば１
０１の拡散層の濃度は１０²⁰／ｃｍ³、深さは０.２μｍ
程度、不純物はＡｓであり、１０２の拡散層の濃度は５
×１０¹⁷〜５×１０¹⁸／ｃｍ³、深さは０.１５μｍ程
度、不純物はＰである。

【００４３】図１２の構造は、ＭＯＳメモリ等で広く用
いられているＭＯＳトランジスタの高耐圧構造である
が、従来のＣＣＤ型固体撮像素子では、用いられていな
かった。その一つの理由は、ポリシリコンゲート１１６
からオフセットドレイン拡散層を一定の距離をおいて形
成するため、従来は素子上に一様にＳＩＯ₂膜を形成し
ドライエッチングした後にポリシリコンゲート１１６の
側壁に残るＳＩＯ₂膜を用いていたことにある。すなわ
ち、ドライエッチングに伴うホトダイオード１５１表面
のダメージによる暗電流や微少欠陥の増大により画質低
下が生じ、ＣＣＤ型固体撮像素子では出力回路１５４に
上記構造を取るにいたっていなかった。本実施の形態に
おいては、ホトマスクにより、ポリシリコンゲート１１
６からオフセットドレイン拡散層１０１を一定の距離を
おいて形成することにより、以上の問題を解消し、ＣＣ
Ｄ型固体撮像素子の出力回路１５４で上記構造を実現し
たものである。以下、図１３により作成プロセスを説明
する。

【００４４】ポリシリコンゲート１１６が形成されたの
ち、トランジスタのドレイン側に、ホトレジスト膜１０
３とポリシリコンゲート１１６をマスクとして、リンが
イオン注入され、低濃度不純物層１０２が形成される。
（図１３（ａ））ついで、トランジスタのドレイン側で
はポリシリコンゲート１１６とＸだけの距離の間に形成
されたホトレジスト膜９２およびソース側に図のような
位置に形成されたホトレジスト１０４をマスクとしてＡ
ｓがイオン注入され、オフセットドレイン拡散層１０１
とソース拡散層２３が形成される。（図１３（ｂ））以
上のようにして、何ら、ドライエッチをすることなく、
上記構造を実現できる。

【００４５】本実施の形態によれば、ＣＣＤ型固体撮像
素子の出力回路の信号電荷により電圧が変化する浮遊検
出ノードにゲート電極が接続されたＭＯＳトランジスタ
のドレイン側の電界を弱めることが出来、上記ＭＯＳト
ランジスタのチャネル長を短くしても、ソースドレイン
間の耐圧不良並びにトランジスタの長期信頼度劣化は起
こることがなく、出力回路を低雑音化することが出来
る。

【００４６】なお、本実施の形態の作成法においては、
マスク合わせに対する余裕を取るため距離Ｘを大きくせ
ざるをえない。この結果、低濃度不純物層の大きな抵抗
が電流経路に生じるが、本実施の形態では、オフセット
構造をドレイン側だけに設けることにより、相互コンダ
クタンスの劣化等の悪影響を避けることが出来る。

【００４７】また、本構造は、従来の作成法において、
ドライエッチを出力回路部においてのみ行うことによっ
ても実現できる。さらに、本実施の形態では、ｎチャン
ネルトランジスタの場合を述べたが、ｐチヤネルの場合
も同様である。さらに、本実施の形態では、エンハンス
メント型の場合を述べたが、ディプレッション型でも同
様である。また、ディプレッション型の場合には、ポリ
シリコンゲート１１６下のｎ-層をオフセットドレイン
拡散層１０１と接続するように設けることにより、低濃
度不純物層１０２を設けなくとも良い。また、本実施の
形態では、ｎ型基板２７上のｐウェル２６及びｐ+ウェ
ル２５上にトランジスタが形成された場合を述べたが、
本発明は、基板構造によらずに実施できるのはいうまで
もない。

【００４８】（第１１の実施の形態）図１４は、信号電
荷により電圧が変化する浮遊検出ノードにゲート電極が
接続されたＭＯＳトランジスタの少なくともドレイン側
の拡散層のまわりに拡散層と同一極性でこれより低濃度
の不純物層を設けたＣＣＤ型固体撮像素子の出力回路の
図１６のＢ−Ｂ’に対応する部分の断面構造図である。
図中２３から２７、１１６は図１と同様であり、１０５
はドレイン拡散層２４のまわりに設けた拡散層２４と同
一極性でより低濃度の２重ドレイン層である。ここで例
えば２４の拡散層の濃度は１０²⁰／ｃｍ³、深さは０.２
〜０.３μｍ、不純物はＡｓであり、１０５の拡散層の
濃度は５×１０¹⁷〜５×１０¹⁸／ｃｍ³、深さは０.３〜
０.５μｍ、不純物はＰである。

【００４９】本実施の形態によれば、ＣＣＤ型固体撮像
素子の出力回路の信号電荷により電圧が変化する浮遊検
出ノードにゲート電極が接続されたＭＯＳトランジスタ
のドレイン側の電界を弱めることが出来、上記ＭＯＳト
ランジスタのチャネル長を短くしても、ソースドレイン
間の耐圧不良並びにトランジスタの長期信頼度劣化は起
こることがなく、出力回路を低雑音化することが出来
る。

【００５０】

【発明の効果】本発明により、素子外部に出力される信
号電圧振幅の大きな電荷移送素子（ＣＣＤ型固体撮像素
子）の出力回路を提供でき、結果として信号対雑音比を
向上させることが出来るという効果が得られる。また、
信号電荷の転送周期毎に信号電荷が浮遊検出ノードに転
送される直前に反転増幅回路の入力のバイアス電圧設定
を行なうように構成することにより、従来素子外部で行
っていた相関二重サンプリング法のクランプ機能を素子
内で行うことが出来る。

【００５１】また、ＣＣＤ型固体撮像素子、広くは、電
荷移送素子の出力回路の信号電荷により電圧が変化する
浮遊検出ノードにゲート電極が接続されたＭＯＳトラン
ジスタのドレイン側電界を弱め、ソースドレイン間の耐
圧不良並びにトランジスタの長期信頼度劣化を起こすこ
となく、上記ＭＯＳトランジスタのチャネル長を従来の
３ミクロン以上から１ミクロン以下に短くでき、出力回
路の雑音を１／３以下にすることが出来る。

【００５２】また、素子外部を駆動するためのＭＯＳト
ランジスタのドレイン側電界を弱め、ソースドレイン間
の耐圧不良並びにトランジスタの長期信頼度劣化は起こ
すことなく、上記ＭＯＳトランジスタのチャネル長を従
来の３ミクロン以上から１ミクロン以下に短くでき、出
力回路の消費電力を１／３以下にすることが出来る。

【００５３】さらに、アナログ集積回路において、回路
を構成するトランジスタのドレインコンダクタンスを小
さくすることが出来、高い利得を持つ増幅器を実現出来
る。またこのような回路の半導体装置の低雑音化、低消
費電力化、あるいは高利得化に好適なトランジスタとし
てドレイン電界を緩和したＭＯＳトランジスタを実現で
きる。

【図面の簡単な説明】

【図１】本発明におけるＭＯＳトランジスタの第１の実
施の形態の断面構造図。

【図２】本発明の半導体装置の第１の実施の形態の回路
構成図。

【図３】図２の回路の最適動作範囲を示す特性図。

【図４】本発明におけるＭＯＳトランジスタの第２の実
施の形態の断面構造図。

【図５】本発明の半導体装置の第３の実施の形態の回路
構成図。

【図６】本発明の半導体装置の第４の実施の形態の回路
構成図。

【図７】本発明の半導体装置の第５の実施の形態の回路
構成図。

【図８】本発明の半導体装置の第６の実施の形態の回路
構成図。

【図９】本発明の半導体装置の第７の実施の形態の回路
構成図。

【図１０】本発明の半導体装置の第８の実施の形態の回
路構成図。

【図１１】本発明の半導体装置の第９の実施の形態の回
路構成図。

【図１２】本発明の半導体装置の第１０の実施の形態の
構造断面図。

【図１３】図１２に示した構造の形成プロセスを示す
図。

【図１４】本発明の半導体装置の第１１の実施の形態の
構造断面図。

【図１５】従来例の素子構成を示すブロック図。

【図１６】図１５における出力回路の回路構成図。

【図１７】従来における図１６のＢ−Ｂ’の部分の断面
構造図。

【図１８】ＣＣＤ出力回路のドライバトランジスタのチ
ャネル長に対するソースドレイン間耐圧特性を説明する
ための特性図。

【符号の説明】

１…初段ソ−スフォロワ−バッファトランジスタ２…初段ソースフォロワードライバトランジスタ３…初段ソースフォロワー負荷トランジスタ４…次段ソースフォロワードライバトランジスタ５…次段ソースフォロワー負荷トランジスタ６…リセットトランジスタ２１…第２層ポリシリコンゲート電極２２、２８…第１層ポリシリコンゲート電極２３、２４…ｎ＋拡散層２５…ｐ＋
ウェル２６…ｐウェル２７…ｎ型
基板ＶＤ…出力回路電源電圧ＶＳ…出力
回路グランド電圧ＶＯＵＴ…出力電圧６１…次段高耐圧化トランジスタ７１…終段ソ−スフォロワ−バッファトランジスタ８１…次段ソ−スフォロワ−出力トランジスタ９１…次段インバ−タ負荷トランジスタ９２…次段インバ−タドライバトランジスタ９４…終段ソ−スフォロワ−出力トランジスタ９６…オ−トバイアストランジスタ１０１…オフセットドレイン拡散層１０２…低濃度不純物層１０４…ホ
トレジスト膜１０５…２重ドレイン層１１５…浮
遊拡散層１５１…ホトダイオード１５２…垂
直ＣＣＤ１５３…水平ＣＣＤ１５４…出
力回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｎ 5/335 (72)発明者小野秀行東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者田中治彦東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者徳升一也東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】同一半導体基板上に、電荷移送素子と、該
電荷移送素子から信号電荷を順次転送される浮遊検出ノ
ードと、該浮遊検出ノードを各信号の転送周期毎にリセ
ットするリセット手段と、該浮遊検出ノードに接続され
た出力回路と、を設けた半導体装置において、上記出力回路が、上記浮遊検出ノードに入力の接続され
たソースフォロワ回路と、該ソースフォロワ回路の出力
に一端が接続された結合容量と、該結合容量の他端に入
力が接続された反転増幅回路と、該反転増幅回路の入力
に接続されたバイアス設定手段と、を備えたことを特徴
とする半導体装置。
【請求項２】上記バイアス設定手段が上記反転増幅回路
の入力と出力間に接続されたスイッチング素子であるこ
とを特徴とする請求項１に記載の半導体装置。
【請求項３】上記バイアス設定手段は、信号電荷の転送
周期毎に信号電荷が浮遊検出ノードに転送される直前に
上記反転増幅回路の入力のバイアス電圧設定を行なうこ
とを特徴とする請求項１に記載の半導体装置。