JP3714995B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、耐熱性に優れた低抵抗チタンシリサイド膜の製造方法、及び接合リークが少なく、かつ短チャネル効果の起こりにくいサリサイドトランジスタの製造方法に関する。
【０００２】
【従来の技術】
従来の自己整合シリサイド化技術（サリサイドトランジスタ技術）に関する製造方法は、図１１に示すような方法がある。｛K.Tsukamoto, T.Okamoto, M.Shimizu, T.Matsukawaand H.Harada: Extended Abstracts 16th Int. Conf. Solid State Devices & Materials, Kobe, 1984 (Business Center for Academic Societies Japan, Tokyo, 1984 ) p.47. 参照｝
まず、図１１（ａ）に示すように、シリコン半導体基板４０１上にフィールド酸化膜４０２、ゲート酸化膜４０３、側壁が絶縁膜４０５で覆われた多結晶シリコン４０４よりなるゲート電極を形成する。ゲート電極への不純物ドーピングに関しては、ゲート電極パターンニング前に多結晶シリコン中に燐拡散により行っている。
【０００３】
次に、図１１（ｂ）に示すように、酸化膜４０６を堆積した後、該酸化膜４０６を介して、ソース、ドレインとなる領域に高濃度の不純物イオンたとえば、Ｎチャネルの場合、砒素イオン、Ｐチャネルの場合、ボロンイオン等をホトレジストをマスクとして注入した後、活性化の為の熱処理（たとえば、窒素雰囲気中で、９００℃、３０分）を行い、ソース、ドレイン領域４０７を形成する。
【０００４】
次に、図１１（ｃ）に示すように、フッ酸を含む溶液等により、ソース、ドレイン領域４０７、及びゲート電極４０４上の上記酸化膜４０６を除去した後、チタン膜４０８をスパッタ法により、アルゴン雰囲気中で堆積する。
【０００５】
次に、図１１（ｄ）に示すように、窒素雰囲気中で、６７５℃、２０秒程度の第一の急速加熱処理を行い、ソース、ドレイン領域４０７及び、ゲート電極４０４のシリコンとチタンを反応させ、化学量論的に準安定な、ＴｉＳｉ２ Ｃ４９結晶構造のチタンシリサイド膜４１０を形成する。このとき、該チタン膜４０８表面は、窒化チタン膜４０９に変化する。
【０００６】
次に、図１１（ｅ）に示すように、硫酸と、過酸化水素水の混合溶液で、未反応のチタン４０８、及び、上記第一の急速加熱処理により形成された窒化チタン膜４０９を選択的にエッチング除去した後、窒素雰囲気中で、８００℃、２０秒程度の第２の急速加熱処理により、上記チタンシリサイド膜４１０を、化学量論的に安定な、ＴｉＳｉ２ Ｃ５４ 結晶構造のチタンシリサイド膜に変化させる。
【０００７】
【発明が解決しようとする課題】
しかし従来のチタンシリサイド膜形成工程では、（１）ＴiとＳiの反応系に於て、不純物イオン注入を酸化膜を介して行うためシリコン中への酸素の混入が避けられず（不純物注入時のノックオン酸素）、特に重いイオンを注入したときに顕著となり、Ｔi、Ｓi、Ｏ、及び不純物の４元系でのシリサイド化反応となる。（２）上記４元系でのシリサイド化反応では、シリサイド反応が阻害され、かつ、ＴiＳi2の粒界に、優先的に酸化物が形成され、シート抵抗値が高くなり、且つ、耐熱性が悪くなる。（３）特にＴiＳi2のグレインサイズよりも小さい配線幅のシリサイド化で、該問題点が顕著となる。つまり、ＴiＳi2のグレインサイズよりも小さい配線幅のシリサイド化では、９００℃以下の急速加熱処理（ＲＴＡ処理）では、Ｃ４９からＣ５４結晶構造への変化が起こりにくく、非常に抵抗の高いチタンシリサイド膜となる。逆に高温９００℃以上のＲＴＡを行った場合、Ｃ４９からＣ５４結晶構造への変化は、起こりやすくなるが、広い配線幅のシリサイド膜と比較し、耐熱性が悪くなり凝集しやすいうえ、更に広い配線幅のシリサイド膜でも酸素の影響により凝集が始まるため、確実に凝集すると言う問題がある。（４）従来のシリサイド化では、シリサイド膜を形成した後、８００℃を越えるような熱処理を行った場合、酸素の影響によりチタンシリサイド膜の凝集が発生しチタンがシリコン中を拡散するため、ソース、ドレイン領域の接合リークが増大すると共に、ゲート酸化膜の信頼性が劣化する。また、配線抵抗が上昇し、特に、ＴiＳi2 のグレインサイズより小さい線幅のシリサイド化（たとえばゲート電極）に関しては、シリサイド膜で裏打ちを行っていない配線と何等変わらないレベルまで、シート抵抗値が上昇する。
【０００８】
また、酸素の極力排除した、３元系（Ｔi-Ｓi-不純物）でも、不純物そのものがシリサイド化反応を阻害し、程度は、酸素が混入したときよりも良くなるが、酸素が混入したときと同様の傾向が見られる。特にこの傾向は、不純物としてフッ素（ＢＦ2 注入時に混入）を混入したときに顕著となり、以下砒素、ボロンの順で程度は良くなる。
【０００９】
また、従来のソース、ドレイン領域は、酸化膜を介してイオン注入を行い形成するため、ノックオン酸素が深い準位の再結合中心をして働き接合リーク電流が増大するという問題点があり、更にシリサイド化する事によりその傾向は、顕著になる。
【００１０】
従来のゲート電極の形成方法では、ゲート電極となる多結晶シリコン膜を堆積した後大気解放し、大気中に多結晶シリコン膜表面がさらされた状態で次工程に進む。例えば、パターンニングのためのウェット工程（洗浄→レジスト塗布）この際、多結晶シリコン表面より、多結晶シリコンの結晶粒界に沿って酸素が拡散し、多結晶シリコン膜深くまで酸素が混入する。このような酸素は、シリサイド化前の洗浄処理（フッ酸処理）により除去する事は不可能であり、後のシリサイド化反応を行う際に、Ｔi、Ｓi、Ｏ、及び不純物の４元系でのシリサイド化反応となり、上記問題点が発生する。特にゲート電極においては、現状で０.２５μｍの配線幅が必要とされており、更に今後微細化の方向に進むため、耐熱性（凝集）、低抵抗化において、更に厳しい問題となってくる。
【００１１】
また、従来方法のＣＭＯＳ形成方法では、ｎチャネルと、ｐチャネルの不純物活性化アニールは同時に行うため、ボロンのシリコン中での拡散係数が砒素と比較し大きいため、ｐチャネル側のソース、ドレイン接合深さが深くなり、短チャネル効果が顕著になる。
【００１２】
また、不純物活性化アニール条件をｐチャネル側に最適化させ、短チャネル効果の影響を抑えた場合、ｎチャネル側の結晶回復が不十分となり（砒素イオンはボロンイオンと比較し重いために注入ダメージが大きい）、ｎチャネル側での接合リーク電流が増大する。
【００１３】
以上のような問題点を有する。
【００１４】
【課題を解決するための手段】
本発明は上述する問題を解決するためになされたものであり、本発明に係る請求項１の半導体装置は、シリコン半導体基板上に形成された側壁絶縁膜を有するゲート電極と、前記ゲート電極両側の半導体基板に形成された不純物拡散層領域からなるソース、ドレイン領域と、ゲート電極下の半導体基板表面にソース、ドレイン領域に挟まれたチャネル領域と、側壁絶縁膜の両側の半導体基板表面に形成された高融点金属シリサイド膜と、を少なくとも備えた半導体装置であって、前記不純物拡散層領域は、少なくとも、前記チャネル領域に接する、前記半導体基板とは逆導電型の、ソース、ドレイン領域近傍での寄生抵抗を低く抑える機能を有する比較的高濃度の第２の不純物拡散領域と、前記側壁絶縁膜形成後に、少なくとも前記ゲート電極および当該側壁絶縁膜をマスクとしてイオン注入法により不純物を導入することによって得られる、チャネル領域にオフセットされた、前記半導体基板とは逆導電型の、ソース、ドレイン接合リーク電流を低減させる機能を有する濃度が低い第１の不純物拡散領域と、前記第１の不純物拡散領域内部に形成される、前記半導体基板とは逆導電型の、前記高融点金属シリサイド膜とのコンタクト抵抗を低減させる機能を有する高濃度の第３の不純物拡散領域と、からなり、前記第１、第２、第３の不純物拡散領域の深さは、第１よりも第２、第３が浅く、シリサイドーシリコン間界面は、第３の不純物拡散層領域内にあり、前記第１〜第３の不純物拡散領域の不純物濃度は、第３の不純物拡散領域より第２の不純物拡散領域が低く、第３の不純物拡散領域より第１の不純物拡散領域が低いことを特徴とするものである。
【００１５】
本発明に係る請求項２の半導体装置は、前記ゲート電極下方の半導体基板内に、前記第１の不純物拡散領域に接するよう形成された第１の不純物拡散領域と逆導電型の第４の不純物拡散領域を備えてなることを特徴とするものである。
【００１６】
本発明に係る請求項３の半導体装置は、少なくとも、第１の不純物拡散領域のゲート電極側の側面に位置する接合領域に第１の不純物拡散領域と逆導電型の第５の不純物拡散領域を備えてなることを特徴とするものである。
【００１７】
本発明に係る請求項４の半導体装置は、前記第１の不純物拡散領域のピーク濃度が１×１０17〜５×１０19／ｃｍ3であり、その接合深さが５０〜３００ｎｍの範囲であり、前記第２の不純物拡散領域のピーク濃度が５×１０18〜５×１０19／ｃｍ3であり、その接合深さが５〜７０ｎｍであり、前記第３の不純物拡散領域のピーク濃度が５×１０19／ｃｍ3以上であり、そのピーク濃度深さが５〜７０ｎｍであることを特徴とするものである。
【００１８】
本発明に係る請求項５の半導体装置は、前記第４の不純物拡散領域のピーク濃度が第１の不純物拡散領域のピーク濃度よりも薄く、１×１０17〜５×１０18／ｃｍ3の範囲であり、そのピーク濃度深さが、第１の不純物拡散領域のピーク濃度の位置から第１の不純物拡散領域の接合深さの位置の範囲であることを特徴とするものである。
【００１９】
本発明に係る請求項６の半導体装置は、前記第５の不純物拡散領域のピーク濃度が、第１の不純物拡散領域のピーク濃度より薄く、１×１０17〜５×１０18／ｃｍ3の範囲であって、そのピーク濃度位置が、第１の不純物拡散領域のゲート電極側側面に位置する接合領域に存在することを特徴とするものである。
【００２０】
本発明に係る請求項７の半導体装置は、前記側壁絶縁膜の半導体基板主面に平行な方向の厚さが第１の不純物拡散領域の接合深さの０．７〜１．５倍であることを特徴とするものである。また、本発明に係る請求項８の半導体装置は、第１の不純物拡散領域は、ピーク濃度が５×１０ 17 〜５×１０ 18 ／ｃｍ ３ であり、第２の不純物拡散領域は、ピーク濃度が１×１０ 19 〜５×１０ 19 ／ｃｍ ３ であり、第３の不純物拡散領域は、ピーク濃度が１×１０ 20 ／ｃｍ ３ 以上であることを特徴とするものである。
【００２１】
第１の半導体装置の製造方法は、シリコン半導体基板上に形成した多結晶シリコンゲート電極をマスクとして用いて半導体基板にソース、ドレイン領域をなす不純物をイオン注入する半導体装置の製造方法であって、ａ）半導体基板上にゲート電極を形成する工程と、ｂ）半導体基板にイオン注入法により第２の不純物拡散領域を形成するための不純物を導入する工程と、ｃ）半導体基板のゲート電極側壁に側壁絶縁膜を形成する工程と、ｄ）半導体基板にイオン注入法により第１の不純物拡散領域を形成するための不純物を導入する工程と、ｅ）ゲート電極上及び側壁絶縁膜の両側を半導体基板表面上に高融点金属シリサイド膜を形成する工程と、ｆ）半導体基板にイオン注入法により第３の不純物拡散領域を形成するための不純物を導入する工程と、からなることが好ましい。
【００２２】
第２の半導体装置の製造方法は、ゲート電極側壁に側壁絶縁膜を形成した後、半導体基板に斜めイオン注入することにより、第５の不純物拡散領域を形成することが好ましい。
【００２３】
第３の半導体装置の製造方法は、前記工程ｂ）の前に、半導体基板表面に自然酸化膜を形成させることなく、シリコン窒化膜を形成することが好ましい。
【００２４】
第４の半導体装置の製造方法は、前記工程ｅ）の前に、熱処理が行われ、それによって半導体基板内に含まれる不純物イオンが活性化され、不純物拡散層が形成されることを特徴とすることを特徴とするものである。
【００２５】
第５の半導体装置の製造方法は、前記工程ｅ）に用いられる高融点金属シリサイド膜がチタンシリサイド膜であって、ｄ）半導体基板に第１の不純物拡散領域を形成するための不純物を導入する工程と、ｅ'）ゲート電極上に側壁絶縁膜の両側の半導体基板表面上に高融点金属シリサイド膜を形成するに際して、（１）側壁絶縁膜をマスクとしてシリコン半導体基板及びゲート電極の表面を露出し、（２）半導体基板上全面にチタン膜を堆積し、（３）窒素またはアンモニア雰囲気中で急速熱処理を行ってシリコン半導体表面と前記チタン膜とを反応させて化学量論的に準安定なチタンシリサイド膜を形成し、ｆ）工程ｅ'）（３）のシリサイド反応時にシリサイド膜上に形成される窒化チタン膜を介して、半導体基板上にイオン注入法により第３の不純物拡散領域を形成するための不純物を導入する工程と、ｇ）未反応のチタン膜及び窒化チタン膜を除去する工程と、ｈ）熱処理を行って前記チタンシリサイド膜を安定なＴｉＳｉ2 Ｃ５４結晶構造に変化させる工程と、からなることが好ましい。
【００２６】
第６の半導体装置の製造方法は、前記工程ａ）の多結晶シリコンゲート電極を形成する工程が、（１）シリコン半導体基板上にゲート酸化膜を形成する工程と、（２）該ゲート酸化膜上に多結晶シリコン膜を堆積する工程と、（３）該多結晶シリコン膜上にシリコン窒化膜を堆積する工程と、（４）この多結晶シリコン膜び及びシリコン窒化膜をパターニングする工程とからなることが好ましい。
【００２７】
第７の半導体装置の製造方法は、前記工程ａ）の多結晶シリコンゲート電極を形成する工程において、前記工程ａ）（１）と工程ａ）（２）との間、及び工程ａ）（２）と工程ａ）（３）との間が、実質的に大気解放されることなく酸素不存在下でシリコン半導体基板が搬送されることが好ましい。
【００２８】
第８の半導体装置の製造方法は、前記工程ａ）の多結晶シリコンゲート電極を形成する工程において、前記工程ａ）（４）の多結晶シリコン膜及びシリコン窒化膜のパターニングが、シリコン窒化膜上に形成したホトレジストパターンをマスクとしてシリコン窒化膜をエッチングし、ホトレジストを除去した後、エッチングによりパターニングされたシリコン窒化膜をマスクとして多結晶シリコンをエッチングしてなることが好ましい。
【００２９】
第９の半導体装置の製造方法は、前記シリコン窒化膜の膜厚が１０〜３０ｎｍであり、前記多結晶シリコン膜の膜厚が５０〜１５０ｎｍであることが好ましい。
【００３０】
第１０の半導体装置の製造方法は、シリコン半導体基板表面層にｐ型及びｎ型ウェルを形成し、この上に、それぞれ、ゲート酸化膜及び多結晶シリコンゲート電極をマスクとして用いてｐ型及びｎ型ウェルにソース、ドレイン領域をなす不純物をイオン注入するＣＭＯＳ半導体装置の製造方法であって、ａ''）半導体基板表面層のｐ型及びｎ型ウェルにゲート電極を形成する工程と、ｂ''）半導体基板表面層のｐ型ウェルにｎ型の、ｎ型ウェルにｐ型の、第２の不純物拡散領域を形成するための不純物を導入する工程と、ｃ''）半導体基板表面層のｐ型及びｎ型ウェル上のゲート電極側壁に、側壁絶縁膜を形成する工程と、ｄ''）半導体基板表面層のｐ型ウェルにｎ型の、ｎ型ウェルにｐ型の、第１の不純物拡散領域を形成するための不純物を導入する工程と、ｅ）ゲート電極上及び側壁絶縁膜の両側の半導体基板表面上に高融点金属シリサイド膜を形成する工程と、ｆ''）半導体基板表面層のｐ型ウェルにｎ型の、ｎ型ウェルにｐ型の、第３の不純物拡散領域を形成するための不純物を導入する工程と、からなることが好ましい。
【００３１】
第１１の半導体装置の製造方法は、前記工程ｄ''）が、（１）半導体基板のｐ型ウェルにｎ型の第１の不純物拡散領域を形成するための不純物を導入する工程と、（２）ｐ型ウェルに導入されたｎ型の第１及び第２の不純物、及びｎ型ウェルに導入されたｐ型の第２の不純物を活性化する熱処理を行う工程と、（３）半導体基板のｎ型ウェルにｐ型の第１の不純物拡散領域を形成するための不純物を導入する工程と、からなることが好ましい。
【００３２】
第１２の半導体装置の製造方法は、前記工程ｄ''）（３）の後に、ｎ型ウェルに導入されたｐ型の第１の不純物を活性化する熱処理を行うことが好ましい。
【００３３】
第１３の半導体装置の製造方法は、前記工程ｆ''）の後に、ｐ型ウェルに導入されたｎ型の第３の不純物、及びｎ型ウェルに導入されたｐ型の第３の不純物を活性化する熱処理を行うことが好ましい。
【００３４】
また、半導体装置を製造する装置は、シリコン半導体基板上にゲート酸化膜を形成する装置と、ゲート酸化膜上に多結晶シリコン膜を堆積する装置と、多結晶シリコン膜上にシリコン窒化膜を堆積する装置とは、露点が−１００℃以下に保たれた窒素パージ室で互いに接続されて、実質的に大気解放されることなく、酸素不存在下でシリコン半導体基板が搬送されることが好ましい。
【００３５】
以下に、おのおのの請求項に対する作用を記載する。
【００３６】
請求項１においては、前記ソース、ドレイン領域は、少なくとも、前記チャネル領域に接する第２の不純物拡散領域と、チャネル領域にオフセットされた第１の不純物拡散領域と、該第１の不純物拡散領域内部に形成される第３の不純物拡散領域と、からなり、ゲート電極上、及び側壁絶縁膜の両側の半導体基板表面に形成された高融点金属シリサイド膜とを備え、前記第１、第２、及び第３の不純物拡散領域の深さは、第１より第２、第３が浅く（即ち、第１の不純物拡散領域が最も深く）、前記第１、第２、及び第３の不純物拡散領域の不純物濃度は、第３より第１、第２が低く（即ち、第３の不純物拡散領域が最も濃く）形成されてなるため、以下の作用がある。
【００３７】
（１）ソース、ドレイン接合リーク電流に起因する第１の不純物拡散層が深く形成されており、高融点金属シリサイド膜とシリコンとの界面から接合までの距離を大きく取ることができ、接合リーク電流を低減させる事が可能となる。
【００３８】
（２）第２の不純物拡散層が非常に浅いため、第１の不純物拡散層が深く形成されているにも関わらず、トランジスタの短チャネル効果を抑制することができる。
【００３９】
（３）高濃度の第３の不純物拡散領域が第１の不純物拡散領域内に存在しているため、不純物拡散領域と高融点金属シリサイド膜とのコンタクト抵抗を低減させ（オーミックコンタクトが形成できる）、かつ、第２の不純物拡散領域が比較的高濃度のため、ソース、ドレイン近傍での寄生抵抗を低く押さえることが可能となる。
【００４０】
（４）ソース、ドレイン領域の寄生容量は、第１の不純物拡散層濃度に起因する空乏層の延びにより支配的に決まる（ソース、ドレイン面積一定の時）が、濃度が低いため空乏層が延び、ｅ接合容量を低減させる事が可能となる。
【００４１】
請求項２においては、前記ゲート電極下方の半導体基板内に、前記第１の不純物拡散領域に接するよう形成された第１の不純物拡散領域と逆導電型の第４の不純物拡散領域を備えてなるため、上記第１の不純物拡散領域の横方向の空乏層の延びを抑制し、バルクのパンチスルーを抑制する作用がある。
【００４２】
請求項３においては、少なくとも、第 1 の不純物拡散領域のゲート電極側の側面に位置する接合領域に第 1 の不純物拡散領域と逆導電型の第５の不純物拡散領域を備えてなるため、上記第１の不純物拡散領域の横方向の空乏層の延びをより抑制し、バルクのパンチスルーをより抑制する作用がある。
【００４３】
請求項４においては、前記第１の不純物拡散領域のピーク濃度が１×１０17〜５×１０19／ｃｍ3であり、その接合深さが５０〜３００ｎｍの範囲であって、接合リーク電流を抑制することができ、前記第２の不純物拡散領域のピーク濃度が５×１０18〜５×１０19／ｃｍ3であり、その接合深さが５〜７０ｎｍであって、チャネル近傍でのソース、ドレイン領域の濃度がある程度高く、かつ、比較的浅い接合となっているため、トランジスタのソース、ドレイン端での寄生抵抗を低く抑え、かつ、短チャネル効果を抑える作用があり、同時に、前記第３の不純物拡散領域のピーク濃度が５×１０19／ｃｍ3以上であり、そのピーク濃度深さが５〜７０ｎｍであるため、高融点金属シリサイド膜と、第２の不純物拡散領域を低抵抗で接続することができ、トランジスタのソース、ドレイン端での寄生抵抗を低く抑える作用がある。
【００４４】
つまり、ソース、ドレイン領域をこのような第１乃至第３の不純物拡散領域で構成することにより、接合リーク電流の抑制と短チャネル効果の抑制といった相反する効果を同時に得ることが可能となる。
【００４５】
請求項５においては、前記第４の不純物拡散領域のピーク濃度が第１の不純物拡散領域のピーク濃度よりも薄く、１×１０17〜５×１０18／ ｃｍ3の範囲であり、そのピーク濃度深さは、第１の不純物拡散領域のピーク濃度の位置から第１の不純物拡散領域の接合深さの位置の範囲であるため、第１の不純物拡散領域の接合部のうち、第１の不純物拡散領域の側部領域のみ空乏層の延びを抑制するため（つまり、第１の不純物拡散領域の底部は、濃度の低い第１の不純物拡散領域と逆導電型ウェル領域との接合となり、空乏層が広がる）、接合リーク電流の増大、及び接合容量の増大を極力抑えながら短チャネル効果を抑制させることができるという作用がある。
【００４６】
請求項６においては、前記第５の不純物拡散領域のピーク濃度は、第１の不純物拡散領域のピーク濃度より薄く、１×１０17〜５×１０18／ｃｍ3の範囲であって、そのピーク濃度位置は、第１の不純物拡散領域のゲート電極側側面に位置する接合領域に存在するため、第１の不純物拡散領域の接合部のうち、短チャネル効果に起因する領域のみ空乏層の延びを抑制するため（つまり、第１の不純物拡散領域の底部及びゲート電極側以外の側部は、濃度の低い第１の不純物拡散領域と逆導電型ウェル領域との接合となり、空乏層が広がる）、接合リーク電流の増大、及び接合容量の増大を極力抑えながら短チャネル効果をより抑制させることができるという作用がある。
【００４７】
請求項７においては、前記側壁絶縁膜の半導体基板主面に平行な方向の厚さが第１の不純物拡散領域の接合深さの０．７〜１．５倍であるため、第２の不純物拡散領域が、第１の不純物拡散領域の横方向の広がりにより隠れることが無く、有効に機能するという作用がある。
【００４８】
図１１におけるイオン注入マスクとしての酸化膜４０６は、以下のようにイオン注入時の汚染を防ぐために必ず必要であると考えられていた。特にＣＭＯＳプロセスにおいては、ドナーとアクセプターを所望の領域に注入するために、ホトレジストによるマスクが必要となり、重金属の含有量が高いホトレジストを直接半導体基板に塗布しないように、酸化膜４０６を介する必要がある。以上の事から、従来法では、チタンと、シリコンの反応過程における酸素の混入は、避けられない。しかし、従来チタンシリサイドの反応系におけるイオン注入時に混入する酸素の介入は、重要視されていなかった。
【００４９】
また、従来より、ｐ型半導体（ボロンイオン注入されたシリコン）と比較し、ｎ型半導体（砒素イオン注入されたシリコン）のシリサイド化は、非常に難しいと言われていた。
【００５０】
（D.Moy, S.Basavaiah, H.Protschka, L.K.Wang, F.d'Heurle, J.Wetzel, S.Brodsky and R.Volant:Proc. 1st Int. Symp. ULSI Science and Technology, Philadelphia, 1987 ( Electrochemical society,Pennington, 1987 ) p.381.参照）具体的にはｐ型半導体のシリサイド化と比較し、ｎ型半導体のシリサイド化はシリサイド反応が阻害されシート抵抗値が高くなり、耐熱性に関しても悪くなる（高温熱処理でシリサイド膜が凝集する）という現象があった。しかしその原因は、注入イオン種の違いであろうという学説はあったが、原因に関してはまだ解明されていなかった。
【００５１】
本発明を得るに当たって、ｐ型半導体（ボロンイオン注入されたシリコン）と比較し、ｎ型半導体（砒素イオン注入されたシリコン）のシリサイド化が難しい原因を研究した結果、もっともシリサイド化反応に悪影響を及ぼす（高抵抗、低耐熱性）原子が、判明した範囲で、酸素、炭素であり、以下、フッ素、砒素、窒素、ボロンの順である。特に、ボロンに関しては、殆ど影響を受けない。よって、理想的なチタンシリサイド化反応を実現するためには、チタンと、シリコンの２元系で反応させることがもっとも良く、極力不純物（窒素、ボロンを除く）を排除しなければならない。
【００５２】
つまり、従来法のようにシリコン酸化膜を介して質量数の大きい原子（イオン）を注入するほどノックオンされる酸素の量が増え、Ｔi、Ｓi、Ｏ、及び注入された不純物の４元系でのシリサイド化反応となり、特に砒素では、ボロンと比較し質量数が大きく、ノックオンされる酸素量が増え、かつ、砒素そのものもシリサイド化に悪影響を及ぼすため、従来技術では、Ｐチャネルと比較し、Ｎチャネル側において、シリサイド化反応が阻害される。
【００５３】
従来の技術により形成された、酸化物を含むチタンシリサイド膜は、シート抵抗値が高くなり、かつ耐熱性が悪くなる。特に、ＴiＳi2のグレインサイズより小さい線幅のシリサイド化（たとえばゲート電極）に関しては、シート抵抗値の上昇が著しく大きくなる。ＴiＳi2の融点（Ｔｍ）は、１５４０℃であり、一般に金属などの再結晶化は、絶対温度で表した融点（Ｔｍ）の０．６倍で顕著になるとされているため、０.６Ｔｍは、８１５℃に相当する。よって、上記粒界に、ＳiＯ2を含むようなＴiＳi2膜は、層間絶縁膜リフロー工程で必要となる８００℃以上の熱処理で、粒界に存在するＳiＯ2を境として、ＴiＳi2の表面自由エネルギーにより、ＴiＳi2膜の凝集が始まる。このように凝集したチタンシリサイド膜は、部分的に分断され、もはや、シリサイドにより裏打ちされた低抵抗な配線とは言えなくなる。特に、ＴiＳi2のグレインサイズより小さい線幅のシリサイド化（たとえばゲート電極）に関しては、シリサイド膜で裏打ちを行っていない配線と何等変わらないレベルまで、シート抵抗値が上昇する。更に、凝集過程に於て、Ｔｉ原子がシリコン中を拡散するため、ソース、ドレイン領域に関しては、接合破壊による接合リーク電流の増加、また、ゲート電極に関しては、ゲート酸化膜の信頼性劣化を招く。
【００５４】
第１の半導体装置の製造方法においては、シリコン半導体基板上に形成した多結晶シリコンゲート電極をマスクとして用いて半導体基板にソース、ドレイン領域をなす不純物をイオン注入する半導体装置の製造方法であって、ａ）半導体基板上にゲート電極を形成する工程と、ｂ）半導体基板にイオン注入法により第２の不純物拡散領域を形成するための不純物を導入する工程と、ｃ）半導体基板のゲート電極側壁に側壁絶縁膜を形成する工程と、ｄ）半導体基板にイオン注入法により第１の不純物拡散領域を形成するための不純物を導入する工程と、ｅ）ゲート電極上及び側壁絶縁膜の両側を半導体基板表面上に高融点金属シリサイド膜を形成する工程と、ｆ）半導体基板にイオン注入法により第３の不純物拡散領域を形成するための不純物を導入する工程と、からなる、即ち、第２の不純物拡散領域を形成するための不純物は、ゲート側壁絶縁膜形成前に半導体基板中に導入し、第１の不純物拡散領域を形成するための不純物はゲート側壁絶縁膜形成後に半導体基板中に導入し、第３の不純物拡散領域を形成するための不純物は、高融点金属シリサイド膜形成後に導入することを特徴とするため、上記シリサイド化反応を阻害する理由を述べたとおり、シリサイド化反応前において、シリサイド化反応を阻害する不純物濃度を極力少なく（第１及び第２の不純物拡散領域の濃度は、１０２０／ｃｍ ３ 以下、特に砒素は、１０２０／ｃｍ ３ 以上で極端にシリサイド化反応を阻害する）する事が可能となり、耐熱性、低抵抗のシリサイド膜を形成することが可能となる。また、シリサイド化反応後に第３の不純物拡散領域を形成するための不純物を導入し、シリサイド化反応を阻害することなく高濃度不純物拡散領域を形成する事が可能となるため、高融点金属シリサイド膜と、第２の不純靴拡散領域を低抵抗で接続することができる。
【００５５】
第２の半導体装置の製造方法においては、ゲート電極側壁に側壁絶縁膜を形成した後、半導体基板に斜めイオン注入することにより、第５の不純物拡散領域を形成するため、第１の不純物拡散領域の接合部のうち、短チャネル効果に起因する領域のみ（チャネル側の第１の不純物拡散領域側部）に制御よく第５の不純物拡散領域を形成することができるという作用がある。
【００５６】
第３の半導体装置の製造方法においては、工程ｂ）の前に、半導体基板表面に自然酸化膜を形成させることなく、シリコン窒化膜を形成するため、従来の酸化膜を介して不純物イオンを注入する場合と比較し、Ｏ（酸素原子）の替わりにＮ（窒素原子）がゲートポリシリコン膜及び半導体シリコン基板中に不純物イオン注入の際に混入する。酸素成分を極力抑え且つ窒素をシリサイド膜中に入れることが出来、結果として、多少酸素成分が存在しようと、形成されたチタンシリサイド膜の粒界には、窒化チタン膜が形成されやすい。粒界に酸化物が存在する替わりに窒化チタンが存在した場合、酸化物とＴiＳi2の粒界の表面自由エネルギーと比較し、窒化チタンとＴiＳi2の粒界の表面自由エネルギーが小さいため、熱を加えたときのマイグレーションが抑えられ凝集しにくくなり耐熱性に優れたチタンシリサイド膜となる。更に、ｐ型半導体のシリサイド化と比較し、ｎ型半導体のシリサイド化はシリサイド反応が阻害されシート抵抗値が高くなり、耐熱性に関しても悪くなるという現象も無くなり、ｐ型、ｎ型とも一様な膜厚のシリサイド膜を形成することが可能となるという作用がある。更に、不純物イオン注入時に発生するシリコン基板中の結晶欠陥を窒素原子が埋める働きをするので、結晶欠陥起因の接合リーク電流を低減させる事が可能となり、特にシリサイド化を行った場合、シリサイド化反応時にチタンが拡散し、結晶欠陥にチタンがトラップされリークセンターとして働くが、先に窒素原子で結晶欠陥を埋めておく本発明では、チタンがトラップされず、シリサイド化を行った接合に対し、更に接合リーク電流低減に有効であるという作用がある。
【００５７】
第４の半導体装置の製造方法においては、工程ｅ）の前に、熱処理が行われ、それによって半導体基板内に含まれる不純物イオンが活性化され、不純物拡散層が形成される、即ち、第１及び第２の不純物拡散領域を形成するための不純物の活性化工程は、高融点金属シリサイド膜形成前に行われるため、シリサイド膜の耐熱性を気にすることなく十分な活性化及びイオン注入時の結晶欠陥の回復を行うことができる。
【００５８】
第５の半導体装置の製造方法においては、工程ｈ）の熱処理により、チタンシリサイド膜を安定なＴiＳi2 Ｃ５４結晶構造に変化させる工程の前に、第３の不純物拡散領域を形成するための不純物を導入する工程を行うため、第３の不純物拡散領域を形成するための不純物を活性化するための熱処理を工程ｈ）の熱処理により兼用することができる。
【００５９】
第６の半導体装置の製造方法においては、工程ａ）の多結晶シリコンゲート電極を形成する工程は、（１）シリコン半導体基板上にゲート酸化膜を形成する工程と、（２）該ゲート酸化膜上に多結晶シリコン膜を堆積する工程と、（３）該多結晶シリコン膜上にシリコン窒化膜を堆積する工程と、（４）この多結晶シリコン膜び及びシリコン窒化膜をパターニングする工程とからなるため、ウェハの大気解放時及び洗浄、ホトレジスト塗布工程時に、多結晶シリコン膜表面のシリコン窒化膜がバリアとなるため、多結晶シリコン膜表面より、多結晶シリコン膜の結晶粒界に沿って酸素が拡散し、多結晶シリコン膜深くまで酸素が混入する様なことは起こらない。
【００６０】
第７の半導体装置の製造方法においては、工程ａ）の多結晶シリコンゲート電極を形成する工程において、前記工程ａ）（１）と工程ａ）（２）との間、及び工程ａ）（２）と工程ａ）（３）との間は、実質的に大気解放されることなく酸素不存在下でシリコン半導体基板が搬送されるため、ゲート酸化前後、及び多結晶シリコン膜堆積後、大気（酸素）にさらされることが無くなるという作用がある。
【００６１】
第８の半導体装置の製造方法においては、工程ａ）の多結晶シリコンゲート電極を形成する工程において、前記工程ａ）（４）の多結晶シリコン膜及びシリコン窒化膜のパターニングは、シリコン窒化膜上に形成したホトレジストパターンをマスクとしてシリコン窒化膜をエッチングし、ホトレジストを除去した後、エッチングによりパターニングされたシリコン窒化膜をマスクとして多結晶シリコンをエッチングしてなるため、以下のような作用がある。
【００６２】
下地の窒化膜が反射防止膜としての作用するため、ホトレジストマスクの裾部の形状が著しく改善される。
【００６３】
窒化膜マスクが薄いためマスク形成過程での加工寸法変換差がほとんど無い。
【００６４】
レジストマスクを除去後に窒化膜マスクでゲート電極のエッチングするためにエッチング時のレジストからの不純物の影響が無くなりゲート酸化膜に対するエッチングレートの選択性が２倍以上に向上した。
【００６５】
レジストマスクを用いる時よりもエッチング時の反応生成物の堆積を抑制できるため粗密依存性がなくなる。
【００６６】
ゲート電極を形成する多結晶シリコンは不純物をドーピングする前にエッチングするので、従来のｎ+ドーピングを行った材料に比較して電気抵抗が高いためチャージの影響を受けにくく、ゲート絶縁膜の破壊やゲート電極の裾部のサイドエッチング（ノッチング）が生じない。
【００６７】
第９の半導体装置の製造方法においては、シリコン窒化膜の膜厚が１０〜３０ｎｍであり、多結晶シリコン膜の膜厚が５０〜１５０ｎｍであって、シリコン窒化膜の膜厚が極めて薄いため、ホトレジストに対して寸法シフトのないシリコン窒化膜の加工が可能となり、又、多結晶シリコン膜の膜厚が比較的薄いため、ゲート電極としての加工を制御性よく行うことができる。つまり、ゲート電極加工のためのエッチングの際に、膜厚が薄いため、オーバーエッチング量を減らすことが可能となり、半導体基板表面に与えるダメージを減少させることができる。また、ゲートドーピングはイオン注入により行っているが、膜厚が薄いため、ゲート電極の空乏化を防止することが可能となる。
【００６８】
第１０の半導体装置の製造方法においては、ｐウェル側の第２の不純物拡散領域を形成するためのイオン注入する工程と、ｎウェル側の第２の不純物拡散領域を形成するためのイオン注入工程とが、ゲート電極形成後であってゲート電極側壁絶縁膜形成前に行われ、ｐウェル側の第１の不純物拡散領域を形成するためのイオン注入工程と、ｎウェル側の第１の不純物拡散領域を形成するためイオン注入工程とが、ゲート電極側壁絶縁膜形成後に行われ、さらに、ｐウェル側の第３の不純物拡散領域を形成するためのイオン注入工程と、ｎウェル側の第３の不純物拡散領域を形成するためのイオン注入工程とが、高融点金属シリサイド膜形成後におこなわれるため、ｎチャネルとｐチャネルをある程度独立に設計する（即ち、ｎチャネル側とｐチャネル側の活性化熱処理を別々に設定することがある程度可能となる）ことが可能となる。
【００６９】
特に、Ｐチャネルトランジスタに関しては、イオン注入により導入されたアクセプタ不純物であるボロンがチタンシリサイド化反応を行う際にチタン原子と反応しＴiＢ2を形成し、ｐ型キャリアとなり得るアクセプター濃度を著しく減少させ、ＴiＳi2と不純物拡散層とのコンタクトを低抵抗なオーミック性に保つことができなくなることにより、シリサイド膜によって低抵抗になるにも関わらず、トランジスタ寄生直列抵抗が非常に大きくなる現象がある。本発明では、シリサイド化反応後に第３の不純物拡散領域を形成するための不純物を導入することにより、この現象を抑制する効果がある。
【００７０】
第１１の半導体装置の製造方法においては、ｐウェル側の第１の不純物拡散領域を形成するためのイオン注入工程をｎウェル側の第１の不純物拡散領域を形成するためのイオン注入工程の前に行い、ｐウェル側の第１の不純物拡散領域を形成するためのイオン注入工程と、ｎウェル側の第１の不純物拡散領域を形成するためのイオン注入工程との間に、ｐウェル側に導入された第１及び第２の不純物及びｎウェル側に導入された第２の不純物を活性化するための熱処理を行うため、ｐウェル側の活性化アニール条件とｎウェル側の活性化アニール条件を別々に設定することが可能となる。
【００７１】
第１２の半導体装置の製造方法においては、シリコン半導体基板中に導入されたｎウェルに導入されたｐ型の第１の不純物を活性化する熱処理を、高融点金属シリサイド膜形成前に行うため、一般に急速加熱処理されるシリサイド膜形成工程熱処理と独立して、この不純物活性化の熱処理を炉アニールで行うことが可能となり、接合リーク電流を低減することが可能となる。
【００７２】
第１３の半導体装置の製造方法においては、ｐ型ウェルに導入されたｎ型の第３の不純物、及びｎ型ウェルに導入されたｐ型の第３の不純物を活性化する熱処理を、高融点金属シリサイド膜形成後に行うため、一般に急速加熱処理されるシリサイド膜形成工程熱処理ではなく独立して、この不純物活性化の熱処理を炉アニールで行うことが可能となり、急速加熱処理ではその温度設定や注入エネルギー設定によってはゲート電極の空乏化防止が不十分となっていたものが、確実にゲート電極の空乏化防止を行うことが可能となる。
【００７３】
上記半導体装置を製造する装置においては、ゲート酸化膜形成装置と、多結晶シリコン堆積装置と、シリコン窒化膜堆積装置とが、露点が−１００℃以下に保たれた窒素パージ室で互いに接続されて、実質的に大気解放されることなく、酸素ふ存在下でシリコン半導体基板が搬送されるため、露点が−１００℃以下に保たれた窒素パージ室にて、窒素パージにより完全にウェハー表面に吸着しているＨ2Ｏ分子を除去することが可能となり、引き続き、酸化炉（ゲート酸化膜形成）→窒素パージ室→シリコン堆積炉（ゲート電極多結晶シリコン堆積）→窒素パージ室→シリコン窒化膜堆積炉（シリコン窒化膜堆積）の順にウェハを搬送する事により、完全に大気を遮断した状態で、ゲート酸化工程から、シリコン窒化膜堆積までの工程を行うことが可能になるという作用がある。本装置で形成されたゲート酸化膜は、ゲート酸化工程前に自然酸化膜が形成されているような事は無く、汚染の影響が少なく、また、界面準位も少なく非常に信頼性が高い酸化膜となる。また、ゲート多結晶シリコン膜表面は、シリサイド化工程前まで一切大気に触れることはなく、ウェハを大気解放したときに多結晶シリコン表面のシリコン窒化膜がバリアとなり、多結晶シリコン表面より、多結晶シリコンの結晶粒界に沿って酸素が拡散し、多結晶シリコン膜深くまで酸素が混入する様なことは起こらない。
【００７４】
【発明の実施の形態】
以下、本発明の半導体装置及びその製造方法を実施例により詳細に説明する。
【００７５】
《第１の実施例》図１は、本発明の第１の実施例の断面構造図である。
【００７６】
本発明の第１の実施例では、図示は行っていないが、半導体基板上の濃度約５×１０16〜１×１０17／ｃｍ3程度のＰウェル領域に、約４ｎｍのゲート酸化膜１０１を介して厚さ約１２０ｎｍ、ゲート長１８０ｎｍのｎ型の導電型を有するゲート電極１０２が存在し、上記ゲート電極の両側には、約１０ｎｍのシリコン窒化膜１０３と約１４０ｎｍのシリコン酸化膜１０５の２層膜よりなるゲート電極側壁絶縁膜を介して、ソース、ドレイン領域の一部となるＰウェルと逆導電型の接合深さ約１２０ｎｍ、ピーク濃度約５×１０17〜５×１０18／ｃｍ3程度の第１のｎ型不純物拡散層領域１０６が存在し、上記ゲート電極側壁絶縁膜の下には、ゲート電極直下のチャネル領域に隣接して、上記第１のｎ型不純物拡散層領域よりも浅い接合深さ約４０ｎｍ、ピーク濃度約１×１０19〜５×１０19／ｃｍ3程度の第２のｎ型不純物拡散層領域１０４が存在し、ゲート電極側壁絶縁膜１０３、１０５両側の半導体基板表面及びゲート電極上部に厚さ約５０ｎｍ程度のチタンシリサイド膜１０７が存在し、少なくとも上記チタンシリサイド膜中には、第１の不純物拡散層領域よりも濃度の高いピーク濃度１×１０20／ｃｍ3以上の第３の不純物拡散層領域１０８が存在し、チャネル領域下部には、ピーク濃度２〜４×１０17／ｃｍ3、ピーク深さ８０〜１００ｎｍ付近に第１のｎ型不純物拡散層領域と逆導電型のピーク濃度５×１０17〜１×１０18／ｃｍ3程度の第４のｐ型不純物拡散層領域１０９が設けられた構造となっている。本実施例によれば、トランジスタのチャネル近傍の拡散層領域を第２のｎ型不純物拡散層領域１０４のように非常に浅く形成しているため、非常に短チャネル効果に強い構造となっている。また、シリサイド領域の下部には、第１のｎ型不純物拡散層領域１０６のように非常に深い接合が形成されているため、シリサイドーシリコン間界面と、ジャンクションまでの距離を十分離すことが可能となり、接合リーク電流を低減することが可能となる。更に、第１のｎ型不純物拡散層領域１０６は濃度が薄いため、ｐウェル領域との接合部の下方向の空乏層の延びが非常に大きく、かつ、短チャネル効果に起因する横方向の空乏層の延びは、第４のｐ型不純物拡散層領域１０９により抑えられているため、短チャネル効果を抑えかつソース、ドレイン接合容量を抑える構造となっている。また、シリサイドーシリコン間界面は、非常にドナー濃度の高い第３のｎ型不純物拡散層領域１０８内にあり、シリサイドーシリコン間をオーミックコンタクトにする事ができるため、駆動電流を大きくする構造となっている。
【００７７】
なお、ゲート長、ゲート側壁絶縁膜厚さ、シリサイド膜厚、接合の深さは、本実施例に限るものではない。本構造のトランジスタを用いた所望のデバイスにより最適化を行えばよい。第１の不純物拡散層領域の濃度は、１×１０17／ｃｍ3から、５×１０19／ｃｍ3の範囲であり、その接合深さは、５０ｎｍから３００ｎｍの範囲である。第２の不純物拡散層領域の濃度は、５×１０18／ｃｍ3から、５×１０19／ｃｍ3の範囲であり、その接合深さは、第１の不純物拡散層領域よりも浅く、５ｎｍから７０ｎｍの範囲である。第３の不純物拡散層領域の濃度は、５×１０19／ｃｍ3以上であり、そのピーク濃度の深さは、第１の不純物拡散層領域よりも浅く、５ｎｍから７０ｎｍの範囲である。第４の不純物拡散層領域のピーク濃度は、第１の不純物拡散層領域のピーク濃度よりも薄く、１×１０17／ｃｍ3から、５×１０18／ｃｍ3の範囲であり、そのピーク濃度の深さは、第１の不純物拡散層領域のピーク濃度の位置から第１の不純物拡散層領域の接合深さの位置の範囲である。また、上記ゲート電極側壁絶縁膜の半導体基板主面と平行な方向の厚さは、第１の不純物拡散層領域の接合深さの０．７倍以上であり、より好ましくは１．０〜１．５倍である。
【００７８】
なお、本実施例では、ｎチャネルトランジスタに関して、記述しているが、すべての領域を逆導電型にしたｐチャネルトランジスタでも良い。特にｐチャネルトランジスタの場合、イオン注入により導入されたアクセプタ不純物であるボロンがチタンシリサイド化反応を行う際にチタン原子と反応しＴiＢ2を形成し、ｐ型キャリアとなり得るアクセプター濃度を著しく減少させ、ＴiＳi2と不純物拡散層とのコンタクトを低抵抗なオーミック性に保つことができなくなる事により、シリサイド膜によって低抵抗になるにも関わらず、トランジスタ寄生直列抵抗が非常に大きくなる現象がある。本発明では、シリサイド化反応後に高濃度の第３の不純物拡散層領域をシリサイドーシリコン間に形成するため、シリサイドーシリコン間をオーミックコンタクトにする事ができ、上記問題点を抑制する効果がある。
【００７９】
また、本構造で短チャネル効果抑制が不十分な場合、図２に示すように、第１の不純物拡散層領域のゲート電極側の側面に位置する接合領域に第１の不純物拡散層領域と逆導電型の第５の不純物拡散層領域１１０を設けてもよい。この場合、第５の不純物拡散層領域は、ゲート電極側壁絶縁膜形成後に斜めから第１の不純物拡散層領域と逆導電型のイオンをイオン注入することにより形成する。このときピーク濃度が第１の不純物拡散層領域の接合部つまりｂ−ｂ'線あたりに来るように注入する。ゲート電極側壁絶縁膜形を介してイオン注入を行うことにより、第１の不純物拡散層領域の接合部つまりｂ−ｂ'線あたりのみの濃度を高める効果がある。
【００８０】
また、本構造のトランジスタを製造するに当たり、 第４の不純物拡散層領域は、本実施例では、ゲート酸化工程の前に、半導体基板中にイオン注入法によりドーズ量６×１０12〜１×１０13／ｃｍ ２ 程度、１０〜２０ＫｅＶ程度のエネルギーでボロンイオンを注入している。
【００８１】
第２のｎ型不純物拡散層領域を形成するための不純物は、ゲート側壁絶縁膜形成前に半導体基板中にイオン注入法によりドーズ量５×１０13／ｃｍ ２ 〜５×１０14／ｃｍ ２ 程度、エネルギー１０〜３０ＫｅＶで砒素イオンを注入（ｐチャネルの場合、ボロン、インジウムイオン等を同程度のドーズ量で、イオン種に合わせた注入エネルギーで注入する）する。
【００８２】
第１のｎ型不純物拡散層領域を形成するための不純物はゲート側壁絶縁膜形成後にイオン注入法によりドーズ量１×１０１３／ｃｍ ２ 〜５×１０１４／ｃｍ ２ 程度、エネルギー１０〜３０ＫｅＶで燐イオンを注入（ｐチャネルの場合、ボロン、インジウムイオン等を同程度のドーズ量で、イオン種に合わせた注入エネルギーで注入する）する。
【００８３】
第３のｎ型不純物拡散層領域を形成するための不純物は、高融点金属シリサイド膜形成後にイオン注入法によりドーズ量１×１０15／ｃｍ ２ 〜１×１０16／ｃｍ ２ 程度、エネルギー２０〜５０ＫｅＶで砒素イオンを注入（ｐチャネルの場合、ボロン、インジウムイオン等を同程度のドーズ量で、イオン種に合わせた注入エネルギーで注入する）する。
【００８４】
上記第１及び第２のｎ型不純物拡散層領域を形成するための不純物を導入する工程は、半導体基板表面に自然酸化膜を介することなく堆積されたシリコン窒化膜を介してのイオン注入法により行っている。
【００８５】
ここで、自然酸化膜を介することなくシリコン窒化膜を堆積する方法について記述する。シリコン窒化膜の堆積方法は、まず表面の自然酸化膜を完全に除去したウェハを予備真空排気室に搬送し、真空引きを行った後、窒素雰囲気で充填し露点が−１００℃以下に保たれたロードロック窒素パージ室に搬送する。
【００８６】
次に、ロードロック窒素パージ室で表面吸着水分子を除去した後、露点が−１００℃以下に保たれた堆積予備室に搬送し、堆積予備室から、窒素雰囲気中で４００℃に保たれたシリコン窒化膜堆積炉に搬送し、ＳiＨ2Ｃl2１０ｓｃｃｍ,ＮＨ3１００ｓｃｃｍの雰囲気の下で７００℃まで昇温しシリコン窒化膜を堆積する。なお、反応圧力は、１５Ｐａである。
【００８７】
予備真空排気室、ロードロック窒素パージ室を設けることにより、表面吸着水分子を除去することに成功しており、本効果により、窒化膜を堆積するための高温炉に搬送する過程で、従来のＬＰ−ＣＶＤ装置では、吸着水分子がシリコン基板表面を酸化させ、シリコン窒化膜とシリコン基板の界面にシリコン酸化膜を形成させるが、本予備真空排気室とロードロック窒素パージ室をもうけたＬＰ−ＣＶＤ装置では、吸着水分子を除去しているため殆どシリコン酸化膜が存在しない界面を形成することが可能となる。
【００８８】
また、第１及び第２のｎ型不純物拡散層領域を形成するためのイオン注入後の不純物の活性化工程は、高融点金属シリサイド膜形成前に上記窒化膜により外報拡散を防止した状態で、８５０℃〜９００℃の温度、１０〜３０分、窒素雰囲気中で行っている。
【００８９】
次に、上記チタンシリサイド膜の形成工程及び上記第３の不純物拡散層領域を形成するための不純物を導入する工程について説明する。第１、第２のｎ型不純物拡散層領域を形成した後（つまり窒化膜でキャップした状態で活性化熱処理を行った後）、アルゴンスパッタクリーニングチャンバーとチタンスパッタチャンバーを有するベースプレッシャーが１〜３×１０-8ｔｏｒｒのクラスター型装置において、シリコン窒化膜をアルゴンスパッタエッチングした後チタン堆積チャンバーに真空搬送しチタンを堆積している。本装置により、シリコン基板の活性領域と堆積されたチタン膜の界面に自然酸化膜を形成することなくチタン膜を堆積することが可能となる。本実施例では、純金属チタン（チタンターゲット純度９９．９９９９％）を堆積している。次に、窒化膜と、活性領域（ソース、ドレイン領域）およびゲート多結晶シリコン界面に射影飛程（Ｒｐ）が来るようにシリコンをイオン注入法により注入する。シリコン注入を行うことによって、界面付近のシリコンと、チタンがミキシングされ初期シリサイド化反応がスムーズに行われる。次に、窒素雰囲気中で５７５℃〜７００℃の温度範囲（本実施例では、６７５℃）で１０秒程度、第１の急速加熱処理を行い、シリコン膜（ゲート多結晶シリコン、及び、半導体基板のソース、ドレイン領域）側に、チタンとシリコンの反応により、ＴiＳi2Ｃ４９結晶構造のチタンシリサイド膜を形成し、堆積されたチタン膜表面側を、窒化チタン膜にする。この時、シリコン膜（シリコン基板）が露出していない領域（ゲート電極側壁酸化膜、フィールド酸化膜等）では、供給されるシリコンが無いため、チタンシリサイド膜は形成されず、自己整合的に、シリコン膜（シリコン基板）が露出した領域（ソース、ドレイン、ゲート領域）のみチタンシリサイド膜が形成される。次に、第３のｎ型不純物領域を形成するために、砒素イオンを、イオン注入法により注入する。本実施例では、２０ＫｅＶ〜４０ＫｅＶのエネルギーで、ドーズ量１×１０15〜１×１０16／ｃｍ ２ 程度注入している。次に、硫酸と、過酸化水素水の混合溶液で窒化チタン膜、及び未反応のチタン膜を除去した後、９５０℃〜１０００℃程度（本実施例では、１０００℃、１０秒）の第２の急速加熱処理を行い、チタンシリサイド膜を化学量論的に安定な、ＴiＳi2Ｃ５４結晶構造に変化させるとともに、第３のｎ型不純物領域を形成するために注入した砒素イオンを活性化する。
【００９０】
なお、工程順断面図に関しては、第３の実施例で示すＣＭＯＳ半導体装置と重複するため第３の実施例で詳しく記述する。
【００９１】
《第２の実施例》図３（ａ）〜（ｂ）及び図４（ｃ）〜（ｄ）は、第２の実施例の工程順断面図である。一方、図３（ａ'）〜（ｂ'）及び図４（ｃ'）〜（ｄ'）は、第２の実施例に対応する従来例の工程順断面図である。
【００９２】
本実施例では、トランジスタのゲート電極の形成方法を中心に、シリサイド膜に及ぼす影響に関して記述する。
【００９３】
本実施例では、まず、図３（ａ）に示すように、半導体シリコン基板２０１上に、約２．５〜４ｎｍのゲート酸化膜２０２、約１００〜１５０ｎｍのゲート電極となる多結晶シリコン膜２０３、約１０〜３０ｎｍのシリコン窒化膜２０４を順次形成する。
【００９４】
上記それぞれの膜の形成方法は、図５に示すような装置によって行っている。図５は、平面図と、平面図のＡ−Ａ'方向の断面図を表している。本装置は、予備真空排気室と、ロードロック窒素パージ室と、それぞれの炉予備室と炉が窒素パージされた搬送系で接続された装置によって構成されている。
【００９５】
本装置では、フッ酸処理により完全に自然酸化膜を除去したウェハを、予備真空排気室に入れた後、予備真空排気室を、１０-1Ｐａ程度に真空引きし、吸着Ｈ２Ｏ分子をある程度除去している。
【００９６】
次に予備真空排気室を窒素充填し、露点が−１００℃以下に保たれたロードロック窒素パージ室に、窒素雰囲気中で予備真空排気室から搬送し、窒素パージにより完全にウェハー表面に吸着しているＨ２Ｏ分子を除去する。
【００９７】
次に、炉予備室→酸化炉（ゲート酸化膜形成）→炉予備室→ロードロック窒素パージ室→炉予備室→シリコン堆積炉（ゲート電極多結晶シリコン堆積）→炉予備室→ロードロック窒素パージ室→炉予備室→シリコン窒化膜堆積炉（シリコン窒化膜堆積）の順にウェハを搬送する。
【００９８】
酸化炉におけるゲート酸化膜の形成方法は、露点が−１００℃以下に保たれた窒素パージされた炉予備室から、炉内にＮ2ＯもしくはＯ2、パージ（１００ｓｃｃｍ）を行いながら、４００〜７００℃程度の温度に保たれた酸化炉にウエハを搬送し、８００〜９５０℃の温度に昇温した後、酸化雰囲気中で酸化する。
【００９９】
多結晶シリコン膜堆積方法は、ゲート酸化直後のウェハを窒素パージされているロードロック室に、窒素雰囲気中で搬送し、露点が−１００℃以下に保たれた窒素パージされた炉予備室を経て、窒素雰囲気中で６２０℃に保たれたシリコン堆積炉に搬送し、ＬＰＣＶＤ法で、９９．９９９９％以上の純度のＳｉＨ4雰囲気中で、３０Ｐａの圧力で６２０℃程度の温度で多結晶シリコン膜を成膜している。このように成膜された膜中の酸素濃度は、ＳＩＭＳ分析にて検出限界（１×１０18個／ｃｍ3）以下と、非常に酸素濃度の低い多結晶シリコン膜となる。
【０１００】
シリコン窒化膜の堆積方法は、ゲート多結晶シリコン堆積直後のウェハを、窒素パージされているロードロック室に、窒素雰囲気中で搬送し、露点が−１００℃以下に保たれた窒素パージされた炉予備室を経て、堆積炉に搬送し、窒素雰囲気中で４００℃に保たれたシリコン窒化膜堆積炉に搬送し、ＬＰＣＶＤ法で、ＳiＨ2Ｃl2１０ｓｃｃｍ，ＮＨ3１００ｓｃｃｍの雰囲気の下で７００℃まで昇温しシリコン窒化膜を堆積する。なお、反応圧力は、１５Ｐａである。
【０１０１】
本装置により、完全に大気を遮断した状態で、ゲート酸化工程から、シリコン窒化膜堆積までの工程を行うことが可能となる。本装置で形成されたゲート酸化膜は、自然酸化膜が形成されていない状態でゲート酸化工程を行うことができ、汚染の影響が少なく、また、界面準位も少なく非常に信頼性が高い酸化膜となる。
【０１０２】
また、予備真空排気室、ロードロック窒素パージ室を設けることにより、表面吸着水分子を除去することに成功しており、本効果により、窒化膜を堆積するための高温炉に搬送する過程で、従来のＬＰ−ＣＶＤ装置では、吸着水分子が多結晶シリコン膜表面を酸化させ、シリコン窒化膜とシリコン基板の界面にシリコン酸化膜を形成させるが、本予備真空排気室とロードロック室窒素パージ室をもうけた装置では、吸着水分子を除去しているため殆どシリコン酸化膜が存在しない界面を形成することが可能となる。つまり、ゲート多結晶シリコン膜は、シリサイド化工程前まで一切大気に触れることはない。本発明では、ウェハを大気解放したときに多結晶シリコン表面のシリコン窒化膜がバリアとなり、多結晶シリコン表面より、多結晶シリコンの結晶粒界に沿って酸素が拡散し、多結晶シリコン膜深くまで酸素が混入する様なことは起こらない。
【０１０３】
これに対し従来例では、図３（ａ'）に示すように、半導体シリコン基板２００１上に、約２．５〜４ｎｍのゲート酸化膜２００２、約１００〜１５０ｎｍのゲート電極となる多結晶シリコン膜２００３を順次形成する。従来例では、ゲート酸化膜２００２形成後、多結晶シリコン膜２００３形成後に、大気解放されており、また、ゲート酸化前も大気中の汚染物にさらされた状態でかつ、１〜２ｎｍの自然酸化膜が形成された状態で、酸化工程が行われている。このようなゲート酸化膜は、界面順位が非常に多く、酸化膜の信頼性も悪くなる。また、多結晶シリコン表面は、常に汚染物（大気、ホトレジスト等、）にさらされており、多結晶シリコンの結晶粒界に沿って汚染物（特に酸素）が拡散し、多結晶シリコン膜深くまで汚染物（特に酸素）が混入する。また、従来の大気中から直接堆積炉に搬送されるＬＰＣＶＤ装置で多結晶シリコン膜を堆積した場合、膜中に含まれる酸素濃度も非常に高くなる（ＳＩＭＳ分析の結果１０19／ｃｍ3以上混入していた）。
【０１０４】
次に図３（ｂ）に示すように、ホトレジスト２０５をマスクとして、シリコン窒化膜２０４を所望のパターンにパターンニングする。シリコン窒化膜２０４のエッチングは市販のＥＣＲエッチング装置を用いて行った。エッチング条件は以下に示す。
【０１０５】
ガス：ＣＦ4＝４０ｓｃｃｍ圧力＝６６５ｍＰａ（５ｍＴｏｒｒ）
高周波バイアス電力＝５０Ｗマイクロ波アノード電流＝２００ｍＡステージ温度＝−３０℃また、従来の方法では、図３（ｂ'）に示すように、直接ホトレジスト２００４を被着している。
【０１０６】
次に、図４（ｃ）に示すように、ホトレジストを除去した後、シリコン窒化膜２０４をマスクとして、多結晶シリコン膜２０３をエッチングし、所望のゲート電極パターンを形成する。本実施例における多結晶シリコンエッチング条件も前述のＥＣＲエッチング装置を用いて行った。
【０１０７】
条件は以下のように２ステップエッチングで行った。
【０１０８】
Break through条件Ｃl2＝４０ｓｃｃｍ圧力＝６６５ｍＰａ（５ｍＴｏｒｒ）高周波バイアス電力＝４０Ｗマイクロ波アノード電流＝２００ｍＡステージ温度＝２０℃Main etching 条件ＨＢr／Ｃl2／Ｏ2＝１８／９／３ｓｃｃｍ圧力＝１３３ｍＰａ（１ｍＴｏｒｒ）高周波バイアス電力＝２０Ｗマイクロ波アノード電流＝３５０ｍＡステージ温度＝２０℃時間３９秒（エッチング量：30％オーバー）
選択比３００以上本条件ではマスクとしてシリコン窒化膜２０４を用いているために以下のような効果が得られた。
【０１０９】
下地の窒化膜が反射防止膜としての作用するため、ホトレジストマスクの裾部の形状が著しく改善された。
【０１１０】
窒化膜マスクが薄いためマスク形成過程での加工寸法変換差がほとんど無い。
【０１１１】
レジストマスクを除去後に窒化膜マスクでゲート電極のエッチングするためにエッチング時のレジストからの不純物の影響が無くなりゲート酸化膜に対するエッチングレートの選択性が２倍以上に向上した。これによりソースドレイン領域となるシリコン基板表面へのダメージが見られなくなった。
【０１１２】
レジストマスクを用いる時よりもエッチング時の反応生成物の堆積を抑制できるため粗密依存性がなくなった。
【０１１３】
ゲート電極を形成するポリシリコンは不純物をドーピングする前にエッチングするので、従来のｎ+ドーピングを行った材料に比較して電気抵抗が高いためチャージの影響を受けにくく、ゲート絶縁膜の破壊やゲート電極の裾部のサイドエッチング（ノッチング）が生じない。
【０１１４】
これに対し、従来法では、図３（ｃ'）に示すように、ホトレジスト２００４をマスクとして、同じエッチング条件で行っても、レジスト中の炭素含有成分や、シリコンのエッチング生成物がプラズマ中の酸素原子やハロゲン原子と反応しレジストマスクや多結晶シリコン膜の側壁に堆積膜２００５が形成され、垂直にエッチングされず、テーパー形状となり、マスク寸法（設計寸法）に対し太ったゲート電極パターンが形成される。また、ホトレジストをマスクとして多結晶シリコンをエッチングする系では、レジストから生じる炭素含有成分の影響により、多結晶シリコンエッチング時の酸化膜（ゲート酸化膜）とのエッチングレートの選択比がとりにくく、ゲート酸化膜が、薄くなるに従って、最悪の場合図示のように、ゲート酸化膜を抜ききってしまいシリコン基板表面にダメージを与えると共に、プラズマ状態でのエッチングガスが直接シリコン基板に接触することによる、Ｃ、Ｆ、Ｏ、Ｂr、Ｃl等の汚染物がシリコン基板表面に混入する。
【０１１５】
次に、図４（ｄ），（ｄ'）に示すように、ゲート電極側壁絶縁膜２０６、２００６を形成後に、本発明及び、従来例により形成したゲート電極、及び、ソース、ドレイン領域となる領域に対し、シリサイド化反応によりシリサイド膜を形成した場合、本発明では、上記理由により、多結晶シリコン膜２０３中の汚染物（特に酸素濃度）が低く、かつ、シリコン基板表面の汚染物濃度も低いため、非常に耐熱性に優れた、均一性の良い、低抵抗なシリサイド膜を形成することが可能となる。対して、従来法では、多結晶シリコン膜２００３中の汚染物（特に酸素濃度）が高く、かつ、シリコン基板表面の汚染物濃度が高いため、耐熱性が悪く、均一性が悪く、高抵抗なシリサイド膜となる。
【０１１６】
《第３の実施例》以下、第１の実施例の構造を有するトランジスタを用いたＣＭＯＳデバイスを、工程順に従って説明する。
【０１１７】
図６（ａ）〜（ｃ）、図７（ｄ）〜（ｆ）、図８（ｇ）〜（ｉ）、図９（ｊ）〜（ｌ）及び図１０（ｍ）は、第３の実施例の工程順断面図である。
【０１１８】
まず、図６（ａ）に示すように、周知の方法で図示は行っていないが、半導体基板３０１にＩＧ処理を行いＤＺゾーンを形成する。本ＩＧ処理により、後の工程で行うシリサイド化反応時に問題となる半導体基板表面の酸素濃度を低下させる効果がある。
【０１１９】
次に、ｐウェル３０２、ｎウェル３０３を形成し、フィールド酸化膜３０４を形成する。次に、閾値電圧制御及び短チャネル効果防止用の不純物注入をｎチャネル３０５、３０６、ｐチャネル３０７、３０８側にそれぞれ行った後に、第２の実施例の方法で、ゲート酸化膜３０９及び、上部が１０〜３０ｎｍのシリコン窒化膜３１１で覆われた、厚さ１００〜１５０ｎｍ程度の多結晶シリコン膜よりなるゲート電極３１０を形成する。
【０１２０】
次に、図６（ｂ）に示すように、実施例１及び２に記述のシリコン窒化膜堆積方法で、半導体シリコン基板３０１との界面に酸素が混入しない方法でシリコン窒化膜３１２を５〜３０ｎｍ程度堆積する。
【０１２１】
次に、図６（ｃ）に示すように、ホトリソグラフィー工程を経て、ｐチャネル側（ｎウェル側）をホトレジスト３１３でマスクした後、チャネル領域近傍に浅い接合を形成するために、ｎチャネル側（ｐウェル側）にシリコン半導体基板中でドナーとして振る舞う不純物３１４をイオン注入法により注入する。本実施例では、砒素イオンを２０〜４０ＫｅＶのエネルギーで１〜３×１０14／ｃｍ ２ 程度注入している。
【０１２２】
次に、図７（ｄ）に示すように、ホトグラフィー工程を経て、ｎチャネル側をホトレジスト３１５でマスクした後、チャネル領域近傍に浅い接合を形成するために、ｐチャネル側にシリコン半導体基板中でアクセプタとして振る舞う不純物３１６をイオン注入法により注入する。本実施例では、インジウムイオンを３０〜５０ＫｅＶのエネルギーで１〜３×１０14／ｃｍ ２ 程度注入している。注入イオン種として、ボロンイオン等でも良い。ただし、ＢＦ2イオンは、フッ素が基板中に混入するため、良くない。
【０１２３】
次に、図７（ｅ）に示すように、ゲート電極側壁酸化膜３１７を形成する。本実施例では、シリコン酸化膜を１００〜３００ｎｍ程度堆積した後、シリコン窒化膜３１２に対し選択比が、５０〜１００程度あるＣ4Ｆ8＋ＣＯ系のガスでシリコン窒化膜３１７表面が露出するまで酸化膜エッチバックを行い形成している。シリコン酸化膜とシリコン窒化膜の選択比がとれないようなエッチング系の場合、活性領域が露出するまでエッチングを行ってもよい。この場合実施例３のシリコン窒化膜堆積方法で、半導体シリコン基板３０１との界面に酸素が混入しない方法でシリコン窒化膜を５〜３０ｎｍ程度再度堆積する。ただし、活性領域が露出するまでエッチングを行った場合、半導体基板表面にＣ、Ｆ系の汚染物が混入するため、シリコンエッチング等により表面汚染層を除去する必要があり、シリコン窒化膜３１２が残るようなエッチング系（Ｃ4Ｆ8＋ＣＯ系のガスでケミカルエッチング成分の強いエッチング条件）でエッチングする事が望ましい。
【０１２４】
次に、図７（ｆ）に示すように、ホトグラフィー工程を経て、ｐチャネル側をホトレジスト３１８でマスクした後、ソース、ドレイン領域形成のために、ｎチャネル側にシリコン半導体基板中でドナーとして振る舞う不純物３１９をイオン注入法により注入する。本実施例では、燐イオンを２０ＫｅＶ〜６０ＫｅＶのエネルギーで、ドーズ量１×１０13〜３×１０14／ｃｍ ２ 程度注入している。注入エネルギー及び注入量が大きい場合横方向への広がりも増大し、短チャネル効果も悪くなるので、ゲート側壁酸化膜との兼ね合いもあるが、あまり大きなエネルギーで、ドーズ量を多くすることは好ましくない。
【０１２５】
次に、図８（ｇ）に示すように、ホトグラフィー工程を経て、ｎチャネル側をホトレジスト３２０でマスクした後、ソース、ドレイン領域形成のために、ｐチャネル側にシリコン半導体基板中でアクセプタとして振る舞う不純物３２１をイオン注入法により注入する。本実施例では、チャネリング防止のためシリコンイオンを注入した後、ボロンイオンを１０ＫｅＶ〜３０ＫｅＶのエネルギーで、ドーズ量１×１０13〜３×１０14／ｃｍ ２ 程度注入している。注入エネルギー及び注入量が大きい場合横方向への広がりも増大し、短チャネル効果も悪くなるので、ゲート側壁酸化膜との兼ね合いもあるが、あまり大きなエネルギーで、ドーズ量を多くすることは好ましくない。
【０１２６】
次に、図８（ｈ）に示すように、活性化及び結晶回復のためのアニールを窒素雰囲気中で行う。本実施例では、８５０℃〜９００℃、１０分〜３０分程度行っている。本熱処理により、図６（ｃ）、図７（ｄ）（ｆ）、及び図８（ｇ）にて注入した、ドナー及びアクセプタを活性化させ、第１のｎ型不純物拡散層領域３２２、第２のｎ型不純物拡散層領域３２３、第１のｐ型不純物拡散層領域３２４、第２のｐ型不純物拡散層領域３２５をそれぞれ形成している。
【０１２７】
次に、図８（ｉ）に示すように、シリコン窒化膜３１１、３１２を除去した後、約３０ｎｍ程度のチタン膜３２６を堆積する。本実施例では、アルゴンスパッタクリーニングチャンバーとチタンスパッタチャンバーを有するベースプレッシャーが１〜３×１０-8ｔｏｒｒのクラスター型装置において、シリコン窒化膜をアルゴンスパッタエッチングした後チタン堆積チャンバーに真空搬送しチタンを堆積している。本装置により、シリコン基板の活性領域と堆積されたチタン膜の界面に自然酸化膜を形成することなくチタン膜を堆積することが可能となる。
【０１２８】
上記クラスタ型装置におけるチタンシリサイド膜の形成方法を以下に詳しく述べる。まず、フッ酸系溶液にて、シリコン窒化膜３１２表面の自然酸化膜を除去した直後のウェハをロードロック室に入れた後、エッチングチャンバーに搬送し、シリコン窒化膜３１１、３１２を除去し、ウェハ表面を清浄化する。清浄化の方法は、本実施例では、アルゴンスパッタクリーニングエッチング法を用いている。次に、真空中（本実施例では、１×１０-8〜３×１０-8ｔｏｒｒ）、スパッタチャンバーに搬送し、アルゴン雰囲気中でチタン膜３２６を堆積する。本実施例では、純金属チタン（チタンターゲット純度９９．９９９９％）を堆積している。
【０１２９】
次に、窒化チタン膜と、活性領域（ソース、ドレイン領域）およびゲート多結晶シリコン界面にＲｐが来るようにドーズ量１×１０15〜１×１０16／ｃｍ ２ 程度、シリコンをイオン注入法により注入する。シリコン注入を行うことによって、界面付近のシリコンと、チタンがミキシングされ初期シリサイド化反応がスムーズに行われる。
【０１３０】
次に、図９（ｊ）に示すように、窒素雰囲気中で５７５℃〜７００℃の温度範囲（本実施例では、６７５℃）で１０秒程度、第１の急速加熱処理を行い、シリコン膜（ゲート多結晶シリコン、及び、半導体基板のソース、ドレイン領域）側に、チタンとシリコンの反応により、ＴiＳi2 Ｃ４９結晶構造のチタンシリサイド膜３２８を形成し、堆積されたチタン膜表面側を、窒化チタン膜３２７にする。この時、シリコン膜（シリコン基板）が露出していない領域（ゲート電極側壁酸化膜３１７、フィールド酸化膜３０４等）では、供給されるシリコンが無いため、チタンシリサイド膜は形成されず、自己整合的に、シリコン膜（シリコン基板）が露出した領域（ソース、ドレイン、ゲート領域）のみチタンシリサイド膜３２８が形成される。本発明により形成されたチタンシリサイド膜は、反応させるシリコン基板表面の酸素、炭素、フッ素濃度が非常に低く（汚染が少ない）かつ、ドナー、アクセプタとして働く不純物濃度が低いため、均一なシリサイド化反応が起こり、低抵抗で、かつ、非常に耐熱性に優れた膜質のシリサイド膜となる。
【０１３１】
次に、図９（ｋ）に示すように、ホトリソグラフィー工程を経て、ｐチャネル側をホトレジスト３２９でマスクした後、ソース、ドレイン領域を形成するために、ｎチャネル側にシリコン半導体基板中でドナーとして振る舞う不純物３３０をイオン注入法により注入する。本実施例では、砒素イオンを２０ＫｅＶ〜４０ＫｅＶのエネルギーで、ドーズ量１×１０15〜５×１０15／ｃｍ ２ 程度注入している。
【０１３２】
次に、図９（ｌ）に示すように、ホトリソグラフィー工程を経て、ｎチャネル側をホトレジスト３３１でマスクした後、ソース、ドレイン領域を形成するために、ｐチャネル側にシリコン半導体基板中でアクセプタとして振る舞う不純物３３２をイオン注入法により注入する。本実施例では、ボロンイオンを１０ＫｅＶ〜２０ＫｅＶのエネルギーで、ドーズ量１×１０15〜５×１０15／ｃｍ ２ 程度注入している。
【０１３３】
ここで、図９（ｋ）、（ｌ）におけるドナー、アクセプタ、注入エネルギーの設定は、図７（ｆ）、図８（ｇ）での注入により形成された接合の深さを越えてはならない。
【０１３４】
次に、図１０（ｍ）に示すように、硫酸と、過酸化水素水の混合溶液で窒化チタン膜３２７、及び未反応のチタン膜を除去した後、９５０℃〜１０００℃程度（本実施例では、１０００℃、１０秒）の第２の急速加熱処理を行い、チタンシリサイド膜３２５を化学量論的に安定な、ＴiＳi2 Ｃ５４結晶構造に変化させるとともに、図９（ｋ）、（ｌ）におけるドナー、アクセプタ不純物を活性化し、第３のｎ型不純物拡散層領域３３３、及び第３のｐ型不純物拡散層領域３３４を形成する。後は、周知の工程を経て所望のＣＭＯＳ半導体装置を形成する。なお、周知の方法で、層間絶縁膜を堆積した後、８００℃〜９００℃程度の熱処理を行っても良い。本実施例では、８５０℃、Ｎ2、３０分の熱処理を行っている。本熱処理を行うことによって、多結晶シリコン膜中の不純物の増速拡散を利用し、図９（ｋ）、（ｌ）におけるドナー、アクセプタをゲート電極（多結晶シリコン）／ゲート酸化膜界面まで、拡散させることにより、ゲート電極の空乏化を防ぐことができる。なお、上記第２の急速加熱処理により、ゲートの空乏化が問題ないくらいのレベルに抑えることができるなら、（ゲート電極多結晶シリコン膜の厚さ、注入エネルギーによる）あえて、層間絶縁膜を堆積した後の熱処理を行う必要はない。
【０１３５】
本実施例にて形成したＣＭＯＳ半導体装置の拡散層接合リーク電流は、ｎチャネル側、ｐチャネル側共、面成分１ｎＡ／ｃｍ2以下（０.５〜０.１ｎＡ／ｃｍ2）、周囲長成分１ｐＡ／ｃｍ以下（０.９〜０.６ｐＡ／ｃｍ）であり、非常に優れた特性が得られている。また、０.１８μｍ配線幅の配線においても、シート抵抗値が上昇するようなことはなく、また、耐熱性に関しても悪化するようなことは無かった。９００℃、１０分の熱処理を行っても、０.１８μｍ配線幅の配線（ゲート電極）の抵抗は、５Ω／□を保っていた。本実施例において、ゲート長０.１８μｍ、ゲート酸化膜４ｎｍ、のトランジスタに対して最適設計となるように形成したｎチャネル、ｐチャネルトランジスタでは、ゲート長０.１８μｍにて殆ど短チャネル効果の影響を受けていないことが確認されている。
【０１３６】
【発明の効果】
請求項１の半導体装置によれば、（１）接合リーク電流を低減させることができる、（２）トランジスタの短チャネル効果を抑制できる、（３）ソース、ドレイン近傍での寄生抵抗を低く押さえることができるため、ドレイン近傍での寄生抵抗を押さえることが可能となり、低消費電力、高駆動力トランジスタを提供することが可能となる。
【０１３７】
請求項２の半導体装置によれば、第１の不純物拡散領域の横方向の空乏層の延びを抑制し、バルクのパンチスルーを抑制できるため、短チャネル効果に強いトランジスタ構造を提供することが可能となる。
【０１３８】
請求項３の半導体装置によれば、第１の不純物拡散領域の横方向の空乏層の延びをより抑制し、バルクのパンチスルーをより抑制できるため、短チャネル効果により強いトランジスタ構造を提供することが可能となる。
【０１３９】
請求項４の半導体装置によれば、接合リーク電流の抑制と短チャネル効果の抑制といった相反する効果を同時に得ることができるため、低消費電力、高駆動力トランジスタを提供することが可能となる。
【０１４０】
請求項５の半導体装置によれば、接合リーク電流の増大、及び接合容量の増大を極力抑えながら短チャネル効果を抑制することができるため、低消費電力、高駆動力トランジスタを提供することが可能となる。
【０１４１】
請求項６の半導体装置によれば、接合リーク電流の増大、及び接合容量の増大を極力抑えながら短チャネル効果をより抑制することができるため、低消費電力、高駆動力トランジスタを提供することが可能となる。
【０１４２】
請求項７の半導体装置によれば、第２の不純物拡散領域が第１の不純物拡散領域の横方向の広がりにより隠れることがなく、有効に機能するため、短チャネル効果をより抑制することができるため、低消費電力、高駆動力トランジスタを提供することが可能となる。
【０１４３】
第１の半導体装置の製造方法によれば、シリサイド反応前において、シリサイド化反応を阻害する不純物濃度を極力少なくすることが可能となるため、耐熱性、低抵抗のシリサイド膜を形成することが可能となる。また、高融点金属シリサイド膜と第２の不純物拡散領域を低抵抗で接続することが可能となるため、トランジスタのソース、ドレイン端での寄生容量を低く抑えることが可能となる。
【０１４４】
第２の半導体装置の製造方法によれば、第１の不純物拡散領域の接合部のうち、短チャネル効果に起因する領域のみに制御よく第５の不純物拡散領域を形成できるため、接合リークの増大、及び接合容量の増大を極力抑えながら短チャネル効果を抑制させることが可能となる。
【０１４５】
第３の半導体装置の製造方法によれば、イオン注入によりシリコン膜中にノックオンされる酸素を排除することが可能となって、耐熱性に優れたチタンシリサイド膜を形成できるため、シリサイド膜形成後に熱処理を行うことが可能となり、また、ｐ型、ｎ型とも一様な膜厚のシリサイド膜を形成することが可能となるため、ｐ型、ｎ型上のシリサイド膜のシート抵抗を同じくすることが可能となり、さらには、シリサイド化を行った接合に対し、シリサイド膜の耐熱性がよく膜厚が均一であるため接合領域へのチタン金属の拡散を防止することが可能となるため、より接合リーク電流低減に有効となって、低消費電力、高駆動力トランジスタを提供することが可能となる。
【０１４６】
第４の半導体装置の製造方法によれば、シリサイド膜の耐熱性を気にすることなく十分な活性化及びイオン注入時の結晶欠陥の回復を行うことができるため、特に窒素原子で結晶欠陥を埋める効果により、結晶欠陥にチタンがトラップされず、接合リーク電流を低減することが可能となる。
【０１４７】
第５の半導体装置の製造方法によれば、制御性よく自己整合的にトランジスタのソース、ドレイン領域およびゲート電極上にチタンシリサイド膜を形成できると共に、第３の不純物拡散領域を形成するための不純物を活性化するための熱処理を、工程ｈ）即ち、チタンシリサイド膜を安定なＴｉＳｉ2 Ｃ５４結晶に変化させる工程の熱処理と兼用させることが可能となるため、工程を簡略化することが可能となる。
【０１４８】
第６の半導体装置の製造方法によれば、多結晶シリコン膜表面より、多結晶シリコン膜の結晶粒界に沿って酸素が拡散し、多結晶シリコン膜奥深くまで酸素が混入するようなことは起こらないため、後のシリサイド化反応を行う際にＯ（酸素）成分を極力排除することが可能となり、０．２５μｍ以下の配線幅でも凝集することがなく、低抵抗、高耐熱性を維持することが可能となる。
【０１４９】
第７の半導体装置の製造方法によれば、ゲート酸化前後、及び多結晶シリコン膜堆積後、大気（酸素）にさらされることがなくなるため、多結晶シリコン膜中に進入する酸素成分を極力排除することが可能となり、低抵抗、高耐熱性シリサイド膜を提供することが可能となる。
【０１５０】
第８の半導体装置の製造方法によれば、ホトレジストマスクの裾部の形状が著しく改善され、また、マスク形成過程での加工寸法変換差がほとんどないため、設計値通りの寸法に加工することが可能となり、さらにシリコン窒化膜をマスクとして多結晶シリコン膜をエッチングするため、エッチング時のレジストからの不純物の影響がなくなり、ゲート酸化膜に対するエッチングレートの選択性が２倍以上に向上するため、ソース、ドレイン領域となるシリコン基板表面へのダメージが少なくなり、さらには粗密依存性がなくなるため、設計寸法通りの、且つ基板ダメージのない接合リーク電流の少ないトランジスタを形成することが可能となる。
【０１５１】
第９の半導体装置の製造方法によれば、ホトレジストに対して寸法シフトのないシリコン窒化膜の加工が可能となり、また、多結晶シリコン膜の膜厚が比較的薄いため、ゲート電極としての加工が制御性よく行うことができる。つまり、ゲート電極加工のためのエッチングの際に、膜厚が薄いため、オーバーエッチング量を減らすことが可能となり、半導体基板表面に与えるダメージを減少させることができる。また、ゲートのドーピングはイオン注入により行っているが、膜厚が薄く、ゲート電極の空乏化を防止することが可能となるため、設計寸法通りのトランジスタゲート電極を形成することが可能となる。
【０１５２】
第１０の半導体装置の製造方法によれば、ｎチャネルとｐチャネルとをある程度独立に設計する（つまり、ｎチャネル側とｐチャネル側の活性化熱処理を別々に設定することがある程度可能となる）ため、短チャネル効果に強く、かつ接合リーク電流の少ないＣＭＯＳトランジスタを形成することが可能となる。
【０１５３】
第１１の半導体装置の製造方法によれば、ｐウェル側の活性化アニールとｎウェル側の活性化アニール条件を別々に設定することが可能となるため、短チャネル効果に強いｐ型トランジスタ（砒素の活性化に合わせた同時アニールでは、ボロンの拡散が速く、ｐ型トランジスタの短チャネル効果が悪くなる）と接合リーク電流の少ないｎ型トランジスタ（ボロンの活性化に合わせた同時アニールでは、砒素の注入によるダメージ回復が不十分となり接合リーク特性が悪化する）を両方とも満たすＣＭＯＳトランジスタを形成することが可能となる。
【０１５４】
第１２の半導体装置の製造方法によれば、一般に急速加熱処理されるシリサイド膜形成工程熱処理と独立して、不純物活性化の熱処理を炉アニールで行うことが可能となって、接合リーク電流を低減することが可能となるため、低消費電力対応ｐ型トランジスタを形成することが可能となる。
【０１５５】
第１３の半導体装置の製造方法によれば、一般に急速加熱処理されるシリサイド膜形成工程熱処理ではなく独立して、不純物活性化の熱処理を炉アニールで行うことが可能となって、急速加熱処理ではその温度設定や注入エネルギー設定によってはゲート電極の空乏化防止が不十分となっていたものが、確実にゲート電極の空乏化防止を行うことが可能となるため、高駆動力トランジスタを形成することが可能となる。
【０１５６】
上記半導体製造装置によれば、完全に大気（酸素）を遮断した状態で、ゲート酸化工程からシリコン窒化膜堆積までの工程を行うことができるため、０．２５μｍ以下のゲート電極まで低抵抗、高耐熱性を維持することが可能となる。
【０１５７】
即ち、本発明では、半導体基板上にゲート酸化膜を介してゲート電極が存在し、上記ゲート電極の両側には、ゲート電極側壁絶縁膜を介して、ソース、ドレイン領域の一部となるウェルと逆導電型の第１の不純物拡散層領が存在し、上記ゲート電極側壁絶縁膜の下には、ゲート電極直下のチャネル領域に隣接して、上記第１の不純物拡散層領域よりも浅い第１の不純物拡散層領域と同導電型の第２の不純物拡散層領域が存在し、ゲート電極側壁絶縁膜両側の第１の不純物拡散層領域の半導体基板表面及びゲート電極上部に高融点金属シリサイド膜が存在し、少なくとも上記高融点金属シリサイド膜中には、第１の不純物拡散層領域よりも濃度の高い第１及び第２の不純物拡散層領域と同導電型の第１の不純物拡散層領域内に位置する第３の不純靴拡散層領域が存在する構造となっていることを特徴とする構造となっているため、短チャネル効果に強く、かつ、ソースドレイン近傍での寄生抵抗が低く、ソース、ドレイン接合リーク電流を抑制でき、ソースドレイン接合容量が小さい。
【０１５８】
また、第２の不純物拡散層領域を形成するための不純物は、ゲート側壁絶縁膜形成前に半導体基板中に導入し、第１の不純物拡散層領域を形成するための不純物はゲート側壁絶縁膜形成後に半導体基板中に導入し、第３の不純物拡散層領域を形成するための不純物は、高融点金属シリサイド膜形成後に導入することを特徴とするため、シリサイド化反応前において、シリサイド化反応を阻害する不純物濃度を極力低く（第１及び第２の不純物拡散層領域の濃度は、１０20／ｃｍ3以下、特に砒素は、１０20／ｃｍ3以上で極端にシリサイド化反応を阻害する）する事が可能となり、耐熱性、低抵抗のシリサイド膜を形成することが可能となる。また、シリサイド化反応後に第３の不純物拡散層領域を形成するための不純物を導入するため、シリサイド化反応を阻害することなく高濃度不純物拡散層領域を形成する事が可能となり、高融点金属シリサイド膜と、第２の不純靴拡散層領域を低抵抗で接続することができ、トランジスタのソース、ドレイン端での寄生抵抗を低く抑える作用がある。特に、Ｐチャネルトランジスタに関しては、イオン注入により導入されたアクセプタ不純物であるボロンがチタンシリサイド化反応を行う際にチタン原子と反応しＴiＢ2を形成し、ｐ型キャリアとなり得るアクセプター濃度を著しく減少させ、ＴiＳi2と不純物拡散層とのコンタクトを低抵抗なオーミック性に保つことができなくなる事により、シリサイド膜によって低抵抗になるにも関わらず、トランジスタ寄生直列抵抗が非常に大きくなる現象がある。本発明では、シリサイド化反応後に第３の不純物拡散層領域を形成するための不純物を導入により、この現象を抑制する効果がある。
【０１５９】
また、上記第１及び第２の不純物拡散層領域を形成するための不純物を導入する工程は、半導体基板表面に自然酸化膜を介することなく堆積されたシリコン窒化膜を介してイオン注入法により導入する事を特徴とするため、従来の酸化膜を介して不純物イオンを注入する場合と比較し、Ｏ（酸素原子）の替わりに、Ｎ（窒素原子）がゲートポリシリコン膜及び半導体シリコン基板中に不純物イオン注入の際に混入する。酸素成分を極力抑え且つ窒素をシリサイド膜中に入れることができ、結果として、多少酸素成分が存在しようと、形成されたチタンシリサイド膜の粒界には、窒化チタン膜が形成されやすい。粒界にＳiＯ2が存在する替わりにＴiＮが存在した場合、ＳiＯ2とＴiＳi2の粒界の表面自由エネルギーと比較し、ＴiＮとＴiＳi2の粒界の表面自由エネルギーが小さいため、熱を加えたときのマイグレーションが抑えられ凝集しにくくなり耐熱性に優れたチタンシリサイド膜となる。更に、ｐ型半導体のシリサイド化と比較し、ｎ型半導体のシリサイド化はシリサイド反応が阻害されシート抵抗値が高くなり、耐熱性に関しても悪くなるという現象も無くなり、ｐ型、ｎ型とも一様な膜厚のシリサイド膜を形成することが可能となるという作用がある。更に、不純物イオン注入時に発生するシリコン基板中の結晶欠陥を窒素原子が埋める働きをするので、結晶欠陥起因の接合リーク電流を低減させる事が可能となり、特にシリサイド化を行った場合、シリサイド化反応時にチタンが拡散し、結晶欠陥にチタンがトラップされリークセンターとして働くが、先に窒素原子で結晶欠陥を埋めておく本発明では、チタンがトラップされず、シリサイド化を行った接合に対し、更に接合リーク電流低減に有効であるという効果がある。更に、第１及び第２の不純物拡散層領域を形成するための不純物の活性化工程は、高融点金属シリサイド膜形成前に行うことを特徴とするため、シリサイド膜の耐熱性を気にすることなく十分な活性化及びイオン注入時の結晶欠陥の回復を行うことができ、特に窒素原子で結晶欠陥を埋める効果により、結晶欠陥にチタンがトラップされず、接合リーク電流を低減することが可能となるという効果がある。
【０１６０】
更に、トランジスタのゲート電極の形成方法に関し、ゲート酸化膜を形成する工程と、その上に多結晶シリコン膜を堆積する工程と、その上にシリコン窒化膜を堆積する工程と、上記多結晶シリコン膜及びその上のシリコン窒化膜をパターンニングする工程を含むことを特徴とするため、ウェハの大気解放時及び洗浄、ホトレジスト塗布工程時に、多結晶シリコン表面のシリコン窒化膜がバリアとなり、多結晶シリコン表面より、多結晶シリコンの結晶粒界に沿って酸素が拡散し、多結晶シリコン膜深くまで酸素が混入する様なことは起こらない。よって、後のシリサイド化反応を行う際にＯ成分を極力排除する事が可能となり、０.２５μｍ以下の配線幅でも凝集することが無く低抵抗、高耐熱性を維持できるという作用がある。
【０１６１】
また、ゲート酸化膜を形成する装置と、多結晶シリコン膜を堆積する装置及び、シリコン窒化膜を堆積する装置間が、露点が−１００℃以下に保たれた窒素パージ室で接続されていることを特徴とする半導体製造装置であるため、露点が−１００℃以下に保たれた窒素パージ室にて、窒素パージにより完全にウェハー表面に吸着しているＨ2Ｏ分子を除去することが可能となり、引き続き、酸化炉（ゲート酸化膜形成）→窒素パージ室→シリコン堆積炉（ゲート電極多結晶シリコン堆積）→窒素パージ室→シリコン窒化膜堆積炉（シリコン窒化膜堆積）の順にウェハを搬送する事により、完全に大気を遮断した状態で、ゲート酸化工程から、シリコン窒化膜堆積までの工程を行うことが可能になるという作用がある。本装置で形成されたゲート酸化膜は汚染の影響が少なく、また、界面準位も少なく非常に信頼性が高い酸化膜となる。また、ゲート多結晶シリコン膜は、シリサイド化工程前まで一切大気に触れることはなく、ウェハを大気解放したときに多結晶シリコン表面のシリコン窒化膜がバリアとなり、多結晶シリコン表面より、多結晶シリコンの結晶粒界に沿って酸素が拡散し、多結晶シリコン膜深くまで酸素が混入する様なことは起こらない。
【０１６２】
更に、トランジスタのゲート電極の形成方法に関し、シリコン窒化膜をマスクとして多結晶シリコン膜をエッチングするため、以下の効果がある。
【０１６３】
下地の窒化膜が反射防止膜としての作用するため、ホトレジストマスクの裾部の形状が著しく改善される。
【０１６４】
窒化膜マスクが薄いためマスク形成過程での加工寸法変換差がほとんど無い。
【０１６５】
レジストマスクを除去後に窒化膜マスクでゲート電極のエッチングするためにエッチング時のレジストからの不純物の影響が無くなりゲート酸化膜に対するエッチングレートの選択性が２倍以上に向上した．これによりソース、ドレイン領域となるシリコン基板表面へのダメージが見られなくなる。
【０１６６】
レジストマスクを用いる時よりもエッチング時の反応生成物の堆積を抑制できるため粗密依存性がなくなる。
【０１６７】
ゲート電極を形成するポリシリコンは不純物をドーピングする前にエッチングするので、従来のｎ+ドーピングを行った材料に比較して電気抵抗が高いためチャージの影響を受けにくく、ゲート絶縁膜の破壊やゲート電極の裾部のサイドエッチング（ノッチング）が生じない。
【０１６８】
また、上記トランジスタをＣＭＯＳで形成するに当たり、ｎチャネル側の活性化アニールとｐチャネル側の活性化アニール条件を別々に設定する事が可能となり、接合リークを低減できるサリサイドｎチャネルと、短チャンネル効果の影響が少ないサリサイドｐチャネルを同時に満足するＣＭＯＳ半導体装置を形成することが可能となる。
【０１６９】
接合リークを低減できるサリサイドｎチャネルと、短チャンネル効果の影響が少ないサリサイドｐチャネルを同時に満足するＣＭＯＳ半導体装置を形成することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の断面構造図である。
【図２】本発明の第１の実施例の断面構造図である。
【図３】（ａ）〜（ｂ）は、本発明の第２の実施例の工程順断面図であり、（ａ'）〜（ｂ'）は、第２の実施例に対応する従来例の工程順断面図である。
【図４】（ｃ）〜（ｄ）は、本発明に第２の実施例の図３に続く工程順断面図であり、（ｃ'）〜（ｄ'）は、第２の実施例に対応する従来例の図３に続く工程順断面図である。
【図５】本願発明に半導体製造装置の平面図（a）、及び該平面図のＡ−Ａ'方向の断面図(b)である。
【図６】（ａ）〜（ｃ）は、第３の実施例の工程順断面図である。
【図７】（ｄ）〜（ｆ）は、第３の実施例の図６に続く工程断面図である。
【図８】（ｇ）〜（ｉ）は、第３の実施例の図７に続く工程断面図である。
【図９】（ｊ）〜（ｌ）は、第３の実施例の図８に続く工程断面図である。
【図１０】（ｍ）は、第３の実施例の図９に続く工程断面図である。
【図１１】従来の工程順断面図である。
【符号の説明】
１０１ ゲート酸化膜
１０２ ゲート電極
１０３ シリコン窒化膜
１０４ 第２のｎ型不純物拡散領域
１０５ シリコン酸化膜
１０６ 第１のｎ型不純物拡散領域
１０７ チタンシリサイド膜
１０８ 第３の不純物拡散領域
１０９ 第４のｐ型不純物拡散領域
１１０ 第５の不純物拡散領域
２０１、２００１ 半導体シリコン基板
２０２、２００２ ゲート酸化膜
２０３、２００３ 多結晶シリコン膜
２０４ シリコン窒化膜
２０５、２００４ ホトレジスト
２００５ 堆積膜
２０６、２００６ ゲート電極側壁絶縁膜
２０７、２００７ シリサイド膜
３０１ 半導体基板
３０２ ｐウェル
３０３ ｎウェル
３０４ フィールド酸化膜
３０５ 閾値電圧制御不純物注入（ｎチャネル）
３０６ 短チャネル効果防止不純物注入（ｎチャネル）
３０７ 閾値電圧制御不純物注入（ｐチャネル）
３０８ 短チャネル効果防止不純物注入（ｐチャネル）
３０９ ゲート酸化膜
３１０ 多結晶シリコン膜
３１１ シリコン窒化膜
３１２ シリコン窒化膜
３１３ ホトレジスト
３１４ ドナー不純物（砒素イオン）
３１５ ホトレジスト
３１６ アクセプタ不純物（インジウムイオン）
３１７ ゲート電極側壁酸化膜
３１８ ホトレジスト
３１９ ドナー不純物（燐イオン）
３２０ ホトレジスト
３２１ アクセプタ不純物（ボロンイオン）
３２２ 第１のｎ型不純物拡散領域
３２３ 第２のｎ型不純物拡散領域
３２４ 第１のｐ型不純物拡散領域
３２５ 第２のｐ型不純物拡散領域
３２６ チタン膜
３２７ 窒化チタン膜
３２８ チタンシリサイド膜
３２９ ホトレジスト
３３０ ドナー不純物（砒素イオン）
３３１ ホトレジスト
３３２ アクセプタ不純物（ボロンイオン）
３３３ 第３のｎ型不純物拡散領域
３３４ 第３のｐ型不純物拡散領域
４０１ シリコン半導体基板
４０２ フィールド酸化膜
４０３ ゲート酸化膜
４０４ 多結晶シリコン
４０５ 絶縁膜
４０６ 酸化膜
４０７ ソース、ドレイン領域
４０８ チタン膜
４０９ 窒化チタン膜
４１０ チタンシリサイド膜
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、耐熱性に優れた低抵抗チタンシリサイド膜の製造方法、及び接合リークが少なく、かつ短チャネル効果の起こりにくいサリサイドトランジスタの製造方法に関する。
【０００２】
【従来の技術】
従来の自己整合シリサイド化技術（サリサイドトランジスタ技術）に関する製造方法は、図１１に示すような方法がある。｛K.Tsukamoto, T.Okamoto, M.Shimizu, T.Matsukawaand H.Harada: Extended Abstracts 16th Int. Conf. Solid State Devices & Materials, Kobe, 1984 (Business Center for Academic Societies Japan, Tokyo, 1984 ) p.47. 参照｝
まず、図１１（ａ）に示すように、シリコン半導体基板４０１上にフィールド酸化膜４０２、ゲート酸化膜４０３、側壁が絶縁膜４０５で覆われた多結晶シリコン４０４よりなるゲート電極を形成する。ゲート電極への不純物ドーピングに関しては、ゲート電極パターンニング前に多結晶シリコン中に燐拡散により行っている。
【０００３】
次に、図１１（ｂ）に示すように、酸化膜４０６を堆積した後、該酸化膜４０６を介して、ソース、ドレインとなる領域に高濃度の不純物イオンたとえば、Ｎチャネルの場合、砒素イオン、Ｐチャネルの場合、ボロンイオン等をホトレジストをマスクとして注入した後、活性化の為の熱処理（たとえば、窒素雰囲気中で、９００℃、３０分）を行い、ソース、ドレイン領域４０７を形成する。
【０００４】
次に、図１１（ｃ）に示すように、フッ酸を含む溶液等により、ソース、ドレイン領域４０７、及びゲート電極４０４上の上記酸化膜４０６を除去した後、チタン膜４０８をスパッタ法により、アルゴン雰囲気中で堆積する。
【０００５】
次に、図１１（ｄ）に示すように、窒素雰囲気中で、６７５℃、２０秒程度の第一の急速加熱処理を行い、ソース、ドレイン領域４０７及び、ゲート電極４０４のシリコンとチタンを反応させ、化学量論的に準安定な、ＴｉＳｉ２ Ｃ４９結晶構造のチタンシリサイド膜４１０を形成する。このとき、該チタン膜４０８表面は、窒化チタン膜４０９に変化する。
【０００６】
次に、図１１（ｅ）に示すように、硫酸と、過酸化水素水の混合溶液で、未反応のチタン４０８、及び、上記第一の急速加熱処理により形成された窒化チタン膜４０９を選択的にエッチング除去した後、窒素雰囲気中で、８００℃、２０秒程度の第２の急速加熱処理により、上記チタンシリサイド膜４１０を、化学量論的に安定な、ＴｉＳｉ２ Ｃ５４ 結晶構造のチタンシリサイド膜に変化させる。
【０００７】
【発明が解決しようとする課題】
しかし従来のチタンシリサイド膜形成工程では、（１）ＴiとＳiの反応系に於て、不純物イオン注入を酸化膜を介して行うためシリコン中への酸素の混入が避けられず（不純物注入時のノックオン酸素）、特に重いイオンを注入したときに顕著となり、Ｔi、Ｓi、Ｏ、及び不純物の４元系でのシリサイド化反応となる。（２）上記４元系でのシリサイド化反応では、シリサイド反応が阻害され、かつ、ＴiＳi2の粒界に、優先的に酸化物が形成され、シート抵抗値が高くなり、且つ、耐熱性が悪くなる。（３）特にＴiＳi2のグレインサイズよりも小さい配線幅のシリサイド化で、該問題点が顕著となる。つまり、ＴiＳi2のグレインサイズよりも小さい配線幅のシリサイド化では、９００℃以下の急速加熱処理（ＲＴＡ処理）では、Ｃ４９からＣ５４結晶構造への変化が起こりにくく、非常に抵抗の高いチタンシリサイド膜となる。逆に高温９００℃以上のＲＴＡを行った場合、Ｃ４９からＣ５４結晶構造への変化は、起こりやすくなるが、広い配線幅のシリサイド膜と比較し、耐熱性が悪くなり凝集しやすいうえ、更に広い配線幅のシリサイド膜でも酸素の影響により凝集が始まるため、確実に凝集すると言う問題がある。（４）従来のシリサイド化では、シリサイド膜を形成した後、８００℃を越えるような熱処理を行った場合、酸素の影響によりチタンシリサイド膜の凝集が発生しチタンがシリコン中を拡散するため、ソース、ドレイン領域の接合リークが増大すると共に、ゲート酸化膜の信頼性が劣化する。また、配線抵抗が上昇し、特に、ＴiＳi2 のグレインサイズより小さい線幅のシリサイド化（たとえばゲート電極）に関しては、シリサイド膜で裏打ちを行っていない配線と何等変わらないレベルまで、シート抵抗値が上昇する。
【０００８】
また、酸素の極力排除した、３元系（Ｔi-Ｓi-不純物）でも、不純物そのものがシリサイド化反応を阻害し、程度は、酸素が混入したときよりも良くなるが、酸素が混入したときと同様の傾向が見られる。特にこの傾向は、不純物としてフッ素（ＢＦ2 注入時に混入）を混入したときに顕著となり、以下砒素、ボロンの順で程度は良くなる。
【０００９】
また、従来のソース、ドレイン領域は、酸化膜を介してイオン注入を行い形成するため、ノックオン酸素が深い準位の再結合中心をして働き接合リーク電流が増大するという問題点があり、更にシリサイド化する事によりその傾向は、顕著になる。
【００１０】
従来のゲート電極の形成方法では、ゲート電極となる多結晶シリコン膜を堆積した後大気解放し、大気中に多結晶シリコン膜表面がさらされた状態で次工程に進む。例えば、パターンニングのためのウェット工程（洗浄→レジスト塗布）この際、多結晶シリコン表面より、多結晶シリコンの結晶粒界に沿って酸素が拡散し、多結晶シリコン膜深くまで酸素が混入する。このような酸素は、シリサイド化前の洗浄処理（フッ酸処理）により除去する事は不可能であり、後のシリサイド化反応を行う際に、Ｔi、Ｓi、Ｏ、及び不純物の４元系でのシリサイド化反応となり、上記問題点が発生する。特にゲート電極においては、現状で０.２５μｍの配線幅が必要とされており、更に今後微細化の方向に進むため、耐熱性（凝集）、低抵抗化において、更に厳しい問題となってくる。
【００１１】
また、従来方法のＣＭＯＳ形成方法では、ｎチャネルと、ｐチャネルの不純物活性化アニールは同時に行うため、ボロンのシリコン中での拡散係数が砒素と比較し大きいため、ｐチャネル側のソース、ドレイン接合深さが深くなり、短チャネル効果が顕著になる。
【００１２】
また、不純物活性化アニール条件をｐチャネル側に最適化させ、短チャネル効果の影響を抑えた場合、ｎチャネル側の結晶回復が不十分となり（砒素イオンはボロンイオンと比較し重いために注入ダメージが大きい）、ｎチャネル側での接合リーク電流が増大する。
【００１３】
以上のような問題点を有する。
【００１４】
【課題を解決するための手段】
本発明は上述する問題を解決するためになされたものであり、本発明に係る請求項１の半導体装置は、シリコン半導体基板上に形成された側壁絶縁膜を有するゲート電極と、前記ゲート電極両側の半導体基板に形成された不純物拡散層領域からなるソース、ドレイン領域と、ゲート電極下の半導体基板表面にソース、ドレイン領域に挟まれたチャネル領域と、側壁絶縁膜の両側の半導体基板表面に形成された高融点金属シリサイド膜と、を少なくとも備えた半導体装置であって、前記不純物拡散層領域は、少なくとも、前記チャネル領域に接する、前記半導体基板とは逆導電型の、ソース、ドレイン領域近傍での寄生抵抗を低く抑える機能を有する比較的高濃度の第２の不純物拡散領域と、前記側壁絶縁膜形成後に、少なくとも前記ゲート電極および当該側壁絶縁膜をマスクとしてイオン注入法により不純物を導入することによって得られる、チャネル領域にオフセットされた、前記半導体基板とは逆導電型の、ソース、ドレイン接合リーク電流を低減させる機能を有する濃度が低い第１の不純物拡散領域と、前記第１の不純物拡散領域内部に形成される、前記半導体基板とは逆導電型の、前記高融点金属シリサイド膜とのコンタクト抵抗を低減させる機能を有する高濃度の第３の不純物拡散領域と、からなり、前記第１、第２、第３の不純物拡散領域の深さは、第１よりも第２、第３が浅く、シリサイドーシリコン間界面は、第３の不純物拡散層領域内にあり、前記第１〜第３の不純物拡散領域の不純物濃度は、第３の不純物拡散領域より第２の不純物拡散領域が低く、第３の不純物拡散領域より第１の不純物拡散領域が低いことを特徴とするものである。
【００１５】
本発明に係る請求項２の半導体装置は、前記ゲート電極下方の半導体基板内に、前記第１の不純物拡散領域に接するよう形成された第１の不純物拡散領域と逆導電型の第４の不純物拡散領域を備えてなることを特徴とするものである。
【００１６】
本発明に係る請求項３の半導体装置は、少なくとも、第１の不純物拡散領域のゲート電極側の側面に位置する接合領域に第１の不純物拡散領域と逆導電型の第５の不純物拡散領域を備えてなることを特徴とするものである。
【００１７】
本発明に係る請求項４の半導体装置は、前記第１の不純物拡散領域のピーク濃度が１×１０17〜５×１０19／ｃｍ3であり、その接合深さが５０〜３００ｎｍの範囲であり、前記第２の不純物拡散領域のピーク濃度が５×１０18〜５×１０19／ｃｍ3であり、その接合深さが５〜７０ｎｍであり、前記第３の不純物拡散領域のピーク濃度が５×１０19／ｃｍ3以上であり、そのピーク濃度深さが５〜７０ｎｍであることを特徴とするものである。
【００１８】
本発明に係る請求項５の半導体装置は、前記第４の不純物拡散領域のピーク濃度が第１の不純物拡散領域のピーク濃度よりも薄く、１×１０17〜５×１０18／ｃｍ3の範囲であり、そのピーク濃度深さが、第１の不純物拡散領域のピーク濃度の位置から第１の不純物拡散領域の接合深さの位置の範囲であることを特徴とするものである。
【００１９】
本発明に係る請求項６の半導体装置は、前記第５の不純物拡散領域のピーク濃度が、第１の不純物拡散領域のピーク濃度より薄く、１×１０17〜５×１０18／ｃｍ3の範囲であって、そのピーク濃度位置が、第１の不純物拡散領域のゲート電極側側面に位置する接合領域に存在することを特徴とするものである。
【００２０】
本発明に係る請求項７の半導体装置は、前記側壁絶縁膜の半導体基板主面に平行な方向の厚さが第１の不純物拡散領域の接合深さの０．７〜１．５倍であることを特徴とするものである。また、本発明に係る請求項８の半導体装置は、第１の不純物拡散領域は、ピーク濃度が５×１０ 17 〜５×１０ 18 ／ｃｍ ３ であり、第２の不純物拡散領域は、ピーク濃度が１×１０ 19 〜５×１０ 19 ／ｃｍ ３ であり、第３の不純物拡散領域は、ピーク濃度が１×１０ 20 ／ｃｍ ３ 以上であることを特徴とするものである。
【００２１】
第１の半導体装置の製造方法は、シリコン半導体基板上に形成した多結晶シリコンゲート電極をマスクとして用いて半導体基板にソース、ドレイン領域をなす不純物をイオン注入する半導体装置の製造方法であって、ａ）半導体基板上にゲート電極を形成する工程と、ｂ）半導体基板にイオン注入法により第２の不純物拡散領域を形成するための不純物を導入する工程と、ｃ）半導体基板のゲート電極側壁に側壁絶縁膜を形成する工程と、ｄ）半導体基板にイオン注入法により第１の不純物拡散領域を形成するための不純物を導入する工程と、ｅ）ゲート電極上及び側壁絶縁膜の両側を半導体基板表面上に高融点金属シリサイド膜を形成する工程と、ｆ）半導体基板にイオン注入法により第３の不純物拡散領域を形成するための不純物を導入する工程と、からなることが好ましい。
【００２２】
第２の半導体装置の製造方法は、ゲート電極側壁に側壁絶縁膜を形成した後、半導体基板に斜めイオン注入することにより、第５の不純物拡散領域を形成することが好ましい。
【００２３】
第３の半導体装置の製造方法は、前記工程ｂ）の前に、半導体基板表面に自然酸化膜を形成させることなく、シリコン窒化膜を形成することが好ましい。
【００２４】
第４の半導体装置の製造方法は、前記工程ｅ）の前に、熱処理が行われ、それによって半導体基板内に含まれる不純物イオンが活性化され、不純物拡散層が形成されることを特徴とすることを特徴とするものである。
【００２５】
第５の半導体装置の製造方法は、前記工程ｅ）に用いられる高融点金属シリサイド膜がチタンシリサイド膜であって、ｄ）半導体基板に第１の不純物拡散領域を形成するための不純物を導入する工程と、ｅ'）ゲート電極上に側壁絶縁膜の両側の半導体基板表面上に高融点金属シリサイド膜を形成するに際して、（１）側壁絶縁膜をマスクとしてシリコン半導体基板及びゲート電極の表面を露出し、（２）半導体基板上全面にチタン膜を堆積し、（３）窒素またはアンモニア雰囲気中で急速熱処理を行ってシリコン半導体表面と前記チタン膜とを反応させて化学量論的に準安定なチタンシリサイド膜を形成し、ｆ）工程ｅ'）（３）のシリサイド反応時にシリサイド膜上に形成される窒化チタン膜を介して、半導体基板上にイオン注入法により第３の不純物拡散領域を形成するための不純物を導入する工程と、ｇ）未反応のチタン膜及び窒化チタン膜を除去する工程と、ｈ）熱処理を行って前記チタンシリサイド膜を安定なＴｉＳｉ2 Ｃ５４結晶構造に変化させる工程と、からなることが好ましい。
【００２６】
第６の半導体装置の製造方法は、前記工程ａ）の多結晶シリコンゲート電極を形成する工程が、（１）シリコン半導体基板上にゲート酸化膜を形成する工程と、（２）該ゲート酸化膜上に多結晶シリコン膜を堆積する工程と、（３）該多結晶シリコン膜上にシリコン窒化膜を堆積する工程と、（４）この多結晶シリコン膜び及びシリコン窒化膜をパターニングする工程とからなることが好ましい。
【００２７】
第７の半導体装置の製造方法は、前記工程ａ）の多結晶シリコンゲート電極を形成する工程において、前記工程ａ）（１）と工程ａ）（２）との間、及び工程ａ）（２）と工程ａ）（３）との間が、実質的に大気解放されることなく酸素不存在下でシリコン半導体基板が搬送されることが好ましい。
【００２８】
第８の半導体装置の製造方法は、前記工程ａ）の多結晶シリコンゲート電極を形成する工程において、前記工程ａ）（４）の多結晶シリコン膜及びシリコン窒化膜のパターニングが、シリコン窒化膜上に形成したホトレジストパターンをマスクとしてシリコン窒化膜をエッチングし、ホトレジストを除去した後、エッチングによりパターニングされたシリコン窒化膜をマスクとして多結晶シリコンをエッチングしてなることが好ましい。
【００２９】
第９の半導体装置の製造方法は、前記シリコン窒化膜の膜厚が１０〜３０ｎｍであり、前記多結晶シリコン膜の膜厚が５０〜１５０ｎｍであることが好ましい。
【００３０】
第１０の半導体装置の製造方法は、シリコン半導体基板表面層にｐ型及びｎ型ウェルを形成し、この上に、それぞれ、ゲート酸化膜及び多結晶シリコンゲート電極をマスクとして用いてｐ型及びｎ型ウェルにソース、ドレイン領域をなす不純物をイオン注入するＣＭＯＳ半導体装置の製造方法であって、ａ''）半導体基板表面層のｐ型及びｎ型ウェルにゲート電極を形成する工程と、ｂ''）半導体基板表面層のｐ型ウェルにｎ型の、ｎ型ウェルにｐ型の、第２の不純物拡散領域を形成するための不純物を導入する工程と、ｃ''）半導体基板表面層のｐ型及びｎ型ウェル上のゲート電極側壁に、側壁絶縁膜を形成する工程と、ｄ''）半導体基板表面層のｐ型ウェルにｎ型の、ｎ型ウェルにｐ型の、第１の不純物拡散領域を形成するための不純物を導入する工程と、ｅ）ゲート電極上及び側壁絶縁膜の両側の半導体基板表面上に高融点金属シリサイド膜を形成する工程と、ｆ''）半導体基板表面層のｐ型ウェルにｎ型の、ｎ型ウェルにｐ型の、第３の不純物拡散領域を形成するための不純物を導入する工程と、からなることが好ましい。
【００３１】
第１１の半導体装置の製造方法は、前記工程ｄ''）が、（１）半導体基板のｐ型ウェルにｎ型の第１の不純物拡散領域を形成するための不純物を導入する工程と、（２）ｐ型ウェルに導入されたｎ型の第１及び第２の不純物、及びｎ型ウェルに導入されたｐ型の第２の不純物を活性化する熱処理を行う工程と、（３）半導体基板のｎ型ウェルにｐ型の第１の不純物拡散領域を形成するための不純物を導入する工程と、からなることが好ましい。
【００３２】
第１２の半導体装置の製造方法は、前記工程ｄ''）（３）の後に、ｎ型ウェルに導入されたｐ型の第１の不純物を活性化する熱処理を行うことが好ましい。
【００３３】
第１３の半導体装置の製造方法は、前記工程ｆ''）の後に、ｐ型ウェルに導入されたｎ型の第３の不純物、及びｎ型ウェルに導入されたｐ型の第３の不純物を活性化する熱処理を行うことが好ましい。
【００３４】
また、半導体装置を製造する装置は、シリコン半導体基板上にゲート酸化膜を形成する装置と、ゲート酸化膜上に多結晶シリコン膜を堆積する装置と、多結晶シリコン膜上にシリコン窒化膜を堆積する装置とは、露点が−１００℃以下に保たれた窒素パージ室で互いに接続されて、実質的に大気解放されることなく、酸素不存在下でシリコン半導体基板が搬送されることが好ましい。
【００３５】
以下に、おのおのの請求項に対する作用を記載する。
【００３６】
請求項１においては、前記ソース、ドレイン領域は、少なくとも、前記チャネル領域に接する第２の不純物拡散領域と、チャネル領域にオフセットされた第１の不純物拡散領域と、該第１の不純物拡散領域内部に形成される第３の不純物拡散領域と、からなり、ゲート電極上、及び側壁絶縁膜の両側の半導体基板表面に形成された高融点金属シリサイド膜とを備え、前記第１、第２、及び第３の不純物拡散領域の深さは、第１より第２、第３が浅く（即ち、第１の不純物拡散領域が最も深く）、前記第１、第２、及び第３の不純物拡散領域の不純物濃度は、第３より第１、第２が低く（即ち、第３の不純物拡散領域が最も濃く）形成されてなるため、以下の作用がある。
【００３７】
（１）ソース、ドレイン接合リーク電流に起因する第１の不純物拡散層が深く形成されており、高融点金属シリサイド膜とシリコンとの界面から接合までの距離を大きく取ることができ、接合リーク電流を低減させる事が可能となる。
【００３８】
（２）第２の不純物拡散層が非常に浅いため、第１の不純物拡散層が深く形成されているにも関わらず、トランジスタの短チャネル効果を抑制することができる。
【００３９】
（３）高濃度の第３の不純物拡散領域が第１の不純物拡散領域内に存在しているため、不純物拡散領域と高融点金属シリサイド膜とのコンタクト抵抗を低減させ（オーミックコンタクトが形成できる）、かつ、第２の不純物拡散領域が比較的高濃度のため、ソース、ドレイン近傍での寄生抵抗を低く押さえることが可能となる。
【００４０】
（４）ソース、ドレイン領域の寄生容量は、第１の不純物拡散層濃度に起因する空乏層の延びにより支配的に決まる（ソース、ドレイン面積一定の時）が、濃度が低いため空乏層が延び、ｅ接合容量を低減させる事が可能となる。
【００４１】
請求項２においては、前記ゲート電極下方の半導体基板内に、前記第１の不純物拡散領域に接するよう形成された第１の不純物拡散領域と逆導電型の第４の不純物拡散領域を備えてなるため、上記第１の不純物拡散領域の横方向の空乏層の延びを抑制し、バルクのパンチスルーを抑制する作用がある。
【００４２】
請求項３においては、少なくとも、第 1 の不純物拡散領域のゲート電極側の側面に位置する接合領域に第 1 の不純物拡散領域と逆導電型の第５の不純物拡散領域を備えてなるため、上記第１の不純物拡散領域の横方向の空乏層の延びをより抑制し、バルクのパンチスルーをより抑制する作用がある。
【００４３】
請求項４においては、前記第１の不純物拡散領域のピーク濃度が１×１０17〜５×１０19／ｃｍ3であり、その接合深さが５０〜３００ｎｍの範囲であって、接合リーク電流を抑制することができ、前記第２の不純物拡散領域のピーク濃度が５×１０18〜５×１０19／ｃｍ3であり、その接合深さが５〜７０ｎｍであって、チャネル近傍でのソース、ドレイン領域の濃度がある程度高く、かつ、比較的浅い接合となっているため、トランジスタのソース、ドレイン端での寄生抵抗を低く抑え、かつ、短チャネル効果を抑える作用があり、同時に、前記第３の不純物拡散領域のピーク濃度が５×１０19／ｃｍ3以上であり、そのピーク濃度深さが５〜７０ｎｍであるため、高融点金属シリサイド膜と、第２の不純物拡散領域を低抵抗で接続することができ、トランジスタのソース、ドレイン端での寄生抵抗を低く抑える作用がある。
【００４４】
つまり、ソース、ドレイン領域をこのような第１乃至第３の不純物拡散領域で構成することにより、接合リーク電流の抑制と短チャネル効果の抑制といった相反する効果を同時に得ることが可能となる。
【００４５】
請求項５においては、前記第４の不純物拡散領域のピーク濃度が第１の不純物拡散領域のピーク濃度よりも薄く、１×１０17〜５×１０18／ ｃｍ3の範囲であり、そのピーク濃度深さは、第１の不純物拡散領域のピーク濃度の位置から第１の不純物拡散領域の接合深さの位置の範囲であるため、第１の不純物拡散領域の接合部のうち、第１の不純物拡散領域の側部領域のみ空乏層の延びを抑制するため（つまり、第１の不純物拡散領域の底部は、濃度の低い第１の不純物拡散領域と逆導電型ウェル領域との接合となり、空乏層が広がる）、接合リーク電流の増大、及び接合容量の増大を極力抑えながら短チャネル効果を抑制させることができるという作用がある。
【００４６】
請求項６においては、前記第５の不純物拡散領域のピーク濃度は、第１の不純物拡散領域のピーク濃度より薄く、１×１０17〜５×１０18／ｃｍ3の範囲であって、そのピーク濃度位置は、第１の不純物拡散領域のゲート電極側側面に位置する接合領域に存在するため、第１の不純物拡散領域の接合部のうち、短チャネル効果に起因する領域のみ空乏層の延びを抑制するため（つまり、第１の不純物拡散領域の底部及びゲート電極側以外の側部は、濃度の低い第１の不純物拡散領域と逆導電型ウェル領域との接合となり、空乏層が広がる）、接合リーク電流の増大、及び接合容量の増大を極力抑えながら短チャネル効果をより抑制させることができるという作用がある。
【００４７】
請求項７においては、前記側壁絶縁膜の半導体基板主面に平行な方向の厚さが第１の不純物拡散領域の接合深さの０．７〜１．５倍であるため、第２の不純物拡散領域が、第１の不純物拡散領域の横方向の広がりにより隠れることが無く、有効に機能するという作用がある。
【００４８】
図１１におけるイオン注入マスクとしての酸化膜４０６は、以下のようにイオン注入時の汚染を防ぐために必ず必要であると考えられていた。特にＣＭＯＳプロセスにおいては、ドナーとアクセプターを所望の領域に注入するために、ホトレジストによるマスクが必要となり、重金属の含有量が高いホトレジストを直接半導体基板に塗布しないように、酸化膜４０６を介する必要がある。以上の事から、従来法では、チタンと、シリコンの反応過程における酸素の混入は、避けられない。しかし、従来チタンシリサイドの反応系におけるイオン注入時に混入する酸素の介入は、重要視されていなかった。
【００４９】
また、従来より、ｐ型半導体（ボロンイオン注入されたシリコン）と比較し、ｎ型半導体（砒素イオン注入されたシリコン）のシリサイド化は、非常に難しいと言われていた。
【００５０】
（D.Moy, S.Basavaiah, H.Protschka, L.K.Wang, F.d'Heurle, J.Wetzel, S.Brodsky and R.Volant:Proc. 1st Int. Symp. ULSI Science and Technology, Philadelphia, 1987 ( Electrochemical society,Pennington, 1987 ) p.381.参照）具体的にはｐ型半導体のシリサイド化と比較し、ｎ型半導体のシリサイド化はシリサイド反応が阻害されシート抵抗値が高くなり、耐熱性に関しても悪くなる（高温熱処理でシリサイド膜が凝集する）という現象があった。しかしその原因は、注入イオン種の違いであろうという学説はあったが、原因に関してはまだ解明されていなかった。
【００５１】
本発明を得るに当たって、ｐ型半導体（ボロンイオン注入されたシリコン）と比較し、ｎ型半導体（砒素イオン注入されたシリコン）のシリサイド化が難しい原因を研究した結果、もっともシリサイド化反応に悪影響を及ぼす（高抵抗、低耐熱性）原子が、判明した範囲で、酸素、炭素であり、以下、フッ素、砒素、窒素、ボロンの順である。特に、ボロンに関しては、殆ど影響を受けない。よって、理想的なチタンシリサイド化反応を実現するためには、チタンと、シリコンの２元系で反応させることがもっとも良く、極力不純物（窒素、ボロンを除く）を排除しなければならない。
【００５２】
つまり、従来法のようにシリコン酸化膜を介して質量数の大きい原子（イオン）を注入するほどノックオンされる酸素の量が増え、Ｔi、Ｓi、Ｏ、及び注入された不純物の４元系でのシリサイド化反応となり、特に砒素では、ボロンと比較し質量数が大きく、ノックオンされる酸素量が増え、かつ、砒素そのものもシリサイド化に悪影響を及ぼすため、従来技術では、Ｐチャネルと比較し、Ｎチャネル側において、シリサイド化反応が阻害される。
【００５３】
従来の技術により形成された、酸化物を含むチタンシリサイド膜は、シート抵抗値が高くなり、かつ耐熱性が悪くなる。特に、ＴiＳi2のグレインサイズより小さい線幅のシリサイド化（たとえばゲート電極）に関しては、シート抵抗値の上昇が著しく大きくなる。ＴiＳi2の融点（Ｔｍ）は、１５４０℃であり、一般に金属などの再結晶化は、絶対温度で表した融点（Ｔｍ）の０．６倍で顕著になるとされているため、０.６Ｔｍは、８１５℃に相当する。よって、上記粒界に、ＳiＯ2を含むようなＴiＳi2膜は、層間絶縁膜リフロー工程で必要となる８００℃以上の熱処理で、粒界に存在するＳiＯ2を境として、ＴiＳi2の表面自由エネルギーにより、ＴiＳi2膜の凝集が始まる。このように凝集したチタンシリサイド膜は、部分的に分断され、もはや、シリサイドにより裏打ちされた低抵抗な配線とは言えなくなる。特に、ＴiＳi2のグレインサイズより小さい線幅のシリサイド化（たとえばゲート電極）に関しては、シリサイド膜で裏打ちを行っていない配線と何等変わらないレベルまで、シート抵抗値が上昇する。更に、凝集過程に於て、Ｔｉ原子がシリコン中を拡散するため、ソース、ドレイン領域に関しては、接合破壊による接合リーク電流の増加、また、ゲート電極に関しては、ゲート酸化膜の信頼性劣化を招く。
【００５４】
第１の半導体装置の製造方法においては、シリコン半導体基板上に形成した多結晶シリコンゲート電極をマスクとして用いて半導体基板にソース、ドレイン領域をなす不純物をイオン注入する半導体装置の製造方法であって、ａ）半導体基板上にゲート電極を形成する工程と、ｂ）半導体基板にイオン注入法により第２の不純物拡散領域を形成するための不純物を導入する工程と、ｃ）半導体基板のゲート電極側壁に側壁絶縁膜を形成する工程と、ｄ）半導体基板にイオン注入法により第１の不純物拡散領域を形成するための不純物を導入する工程と、ｅ）ゲート電極上及び側壁絶縁膜の両側を半導体基板表面上に高融点金属シリサイド膜を形成する工程と、ｆ）半導体基板にイオン注入法により第３の不純物拡散領域を形成するための不純物を導入する工程と、からなる、即ち、第２の不純物拡散領域を形成するための不純物は、ゲート側壁絶縁膜形成前に半導体基板中に導入し、第１の不純物拡散領域を形成するための不純物はゲート側壁絶縁膜形成後に半導体基板中に導入し、第３の不純物拡散領域を形成するための不純物は、高融点金属シリサイド膜形成後に導入することを特徴とするため、上記シリサイド化反応を阻害する理由を述べたとおり、シリサイド化反応前において、シリサイド化反応を阻害する不純物濃度を極力少なく（第１及び第２の不純物拡散領域の濃度は、１０２０／ｃｍ ３ 以下、特に砒素は、１０２０／ｃｍ ３ 以上で極端にシリサイド化反応を阻害する）する事が可能となり、耐熱性、低抵抗のシリサイド膜を形成することが可能となる。また、シリサイド化反応後に第３の不純物拡散領域を形成するための不純物を導入し、シリサイド化反応を阻害することなく高濃度不純物拡散領域を形成する事が可能となるため、高融点金属シリサイド膜と、第２の不純靴拡散領域を低抵抗で接続することができる。
【００５５】
第２の半導体装置の製造方法においては、ゲート電極側壁に側壁絶縁膜を形成した後、半導体基板に斜めイオン注入することにより、第５の不純物拡散領域を形成するため、第１の不純物拡散領域の接合部のうち、短チャネル効果に起因する領域のみ（チャネル側の第１の不純物拡散領域側部）に制御よく第５の不純物拡散領域を形成することができるという作用がある。
【００５６】
第３の半導体装置の製造方法においては、工程ｂ）の前に、半導体基板表面に自然酸化膜を形成させることなく、シリコン窒化膜を形成するため、従来の酸化膜を介して不純物イオンを注入する場合と比較し、Ｏ（酸素原子）の替わりにＮ（窒素原子）がゲートポリシリコン膜及び半導体シリコン基板中に不純物イオン注入の際に混入する。酸素成分を極力抑え且つ窒素をシリサイド膜中に入れることが出来、結果として、多少酸素成分が存在しようと、形成されたチタンシリサイド膜の粒界には、窒化チタン膜が形成されやすい。粒界に酸化物が存在する替わりに窒化チタンが存在した場合、酸化物とＴiＳi2の粒界の表面自由エネルギーと比較し、窒化チタンとＴiＳi2の粒界の表面自由エネルギーが小さいため、熱を加えたときのマイグレーションが抑えられ凝集しにくくなり耐熱性に優れたチタンシリサイド膜となる。更に、ｐ型半導体のシリサイド化と比較し、ｎ型半導体のシリサイド化はシリサイド反応が阻害されシート抵抗値が高くなり、耐熱性に関しても悪くなるという現象も無くなり、ｐ型、ｎ型とも一様な膜厚のシリサイド膜を形成することが可能となるという作用がある。更に、不純物イオン注入時に発生するシリコン基板中の結晶欠陥を窒素原子が埋める働きをするので、結晶欠陥起因の接合リーク電流を低減させる事が可能となり、特にシリサイド化を行った場合、シリサイド化反応時にチタンが拡散し、結晶欠陥にチタンがトラップされリークセンターとして働くが、先に窒素原子で結晶欠陥を埋めておく本発明では、チタンがトラップされず、シリサイド化を行った接合に対し、更に接合リーク電流低減に有効であるという作用がある。
【００５７】
第４の半導体装置の製造方法においては、工程ｅ）の前に、熱処理が行われ、それによって半導体基板内に含まれる不純物イオンが活性化され、不純物拡散層が形成される、即ち、第１及び第２の不純物拡散領域を形成するための不純物の活性化工程は、高融点金属シリサイド膜形成前に行われるため、シリサイド膜の耐熱性を気にすることなく十分な活性化及びイオン注入時の結晶欠陥の回復を行うことができる。
【００５８】
第５の半導体装置の製造方法においては、工程ｈ）の熱処理により、チタンシリサイド膜を安定なＴiＳi2 Ｃ５４結晶構造に変化させる工程の前に、第３の不純物拡散領域を形成するための不純物を導入する工程を行うため、第３の不純物拡散領域を形成するための不純物を活性化するための熱処理を工程ｈ）の熱処理により兼用することができる。
【００５９】
第６の半導体装置の製造方法においては、工程ａ）の多結晶シリコンゲート電極を形成する工程は、（１）シリコン半導体基板上にゲート酸化膜を形成する工程と、（２）該ゲート酸化膜上に多結晶シリコン膜を堆積する工程と、（３）該多結晶シリコン膜上にシリコン窒化膜を堆積する工程と、（４）この多結晶シリコン膜び及びシリコン窒化膜をパターニングする工程とからなるため、ウェハの大気解放時及び洗浄、ホトレジスト塗布工程時に、多結晶シリコン膜表面のシリコン窒化膜がバリアとなるため、多結晶シリコン膜表面より、多結晶シリコン膜の結晶粒界に沿って酸素が拡散し、多結晶シリコン膜深くまで酸素が混入する様なことは起こらない。
【００６０】
第７の半導体装置の製造方法においては、工程ａ）の多結晶シリコンゲート電極を形成する工程において、前記工程ａ）（１）と工程ａ）（２）との間、及び工程ａ）（２）と工程ａ）（３）との間は、実質的に大気解放されることなく酸素不存在下でシリコン半導体基板が搬送されるため、ゲート酸化前後、及び多結晶シリコン膜堆積後、大気（酸素）にさらされることが無くなるという作用がある。
【００６１】
第８の半導体装置の製造方法においては、工程ａ）の多結晶シリコンゲート電極を形成する工程において、前記工程ａ）（４）の多結晶シリコン膜及びシリコン窒化膜のパターニングは、シリコン窒化膜上に形成したホトレジストパターンをマスクとしてシリコン窒化膜をエッチングし、ホトレジストを除去した後、エッチングによりパターニングされたシリコン窒化膜をマスクとして多結晶シリコンをエッチングしてなるため、以下のような作用がある。
【００６２】
下地の窒化膜が反射防止膜としての作用するため、ホトレジストマスクの裾部の形状が著しく改善される。
【００６３】
窒化膜マスクが薄いためマスク形成過程での加工寸法変換差がほとんど無い。
【００６４】
レジストマスクを除去後に窒化膜マスクでゲート電極のエッチングするためにエッチング時のレジストからの不純物の影響が無くなりゲート酸化膜に対するエッチングレートの選択性が２倍以上に向上した。
【００６５】
レジストマスクを用いる時よりもエッチング時の反応生成物の堆積を抑制できるため粗密依存性がなくなる。
【００６６】
ゲート電極を形成する多結晶シリコンは不純物をドーピングする前にエッチングするので、従来のｎ+ドーピングを行った材料に比較して電気抵抗が高いためチャージの影響を受けにくく、ゲート絶縁膜の破壊やゲート電極の裾部のサイドエッチング（ノッチング）が生じない。
【００６７】
第９の半導体装置の製造方法においては、シリコン窒化膜の膜厚が１０〜３０ｎｍであり、多結晶シリコン膜の膜厚が５０〜１５０ｎｍであって、シリコン窒化膜の膜厚が極めて薄いため、ホトレジストに対して寸法シフトのないシリコン窒化膜の加工が可能となり、又、多結晶シリコン膜の膜厚が比較的薄いため、ゲート電極としての加工を制御性よく行うことができる。つまり、ゲート電極加工のためのエッチングの際に、膜厚が薄いため、オーバーエッチング量を減らすことが可能となり、半導体基板表面に与えるダメージを減少させることができる。また、ゲートドーピングはイオン注入により行っているが、膜厚が薄いため、ゲート電極の空乏化を防止することが可能となる。
【００６８】
第１０の半導体装置の製造方法においては、ｐウェル側の第２の不純物拡散領域を形成するためのイオン注入する工程と、ｎウェル側の第２の不純物拡散領域を形成するためのイオン注入工程とが、ゲート電極形成後であってゲート電極側壁絶縁膜形成前に行われ、ｐウェル側の第１の不純物拡散領域を形成するためのイオン注入工程と、ｎウェル側の第１の不純物拡散領域を形成するためイオン注入工程とが、ゲート電極側壁絶縁膜形成後に行われ、さらに、ｐウェル側の第３の不純物拡散領域を形成するためのイオン注入工程と、ｎウェル側の第３の不純物拡散領域を形成するためのイオン注入工程とが、高融点金属シリサイド膜形成後におこなわれるため、ｎチャネルとｐチャネルをある程度独立に設計する（即ち、ｎチャネル側とｐチャネル側の活性化熱処理を別々に設定することがある程度可能となる）ことが可能となる。
【００６９】
特に、Ｐチャネルトランジスタに関しては、イオン注入により導入されたアクセプタ不純物であるボロンがチタンシリサイド化反応を行う際にチタン原子と反応しＴiＢ2を形成し、ｐ型キャリアとなり得るアクセプター濃度を著しく減少させ、ＴiＳi2と不純物拡散層とのコンタクトを低抵抗なオーミック性に保つことができなくなることにより、シリサイド膜によって低抵抗になるにも関わらず、トランジスタ寄生直列抵抗が非常に大きくなる現象がある。本発明では、シリサイド化反応後に第３の不純物拡散領域を形成するための不純物を導入することにより、この現象を抑制する効果がある。
【００７０】
第１１の半導体装置の製造方法においては、ｐウェル側の第１の不純物拡散領域を形成するためのイオン注入工程をｎウェル側の第１の不純物拡散領域を形成するためのイオン注入工程の前に行い、ｐウェル側の第１の不純物拡散領域を形成するためのイオン注入工程と、ｎウェル側の第１の不純物拡散領域を形成するためのイオン注入工程との間に、ｐウェル側に導入された第１及び第２の不純物及びｎウェル側に導入された第２の不純物を活性化するための熱処理を行うため、ｐウェル側の活性化アニール条件とｎウェル側の活性化アニール条件を別々に設定することが可能となる。
【００７１】
第１２の半導体装置の製造方法においては、シリコン半導体基板中に導入されたｎウェルに導入されたｐ型の第１の不純物を活性化する熱処理を、高融点金属シリサイド膜形成前に行うため、一般に急速加熱処理されるシリサイド膜形成工程熱処理と独立して、この不純物活性化の熱処理を炉アニールで行うことが可能となり、接合リーク電流を低減することが可能となる。
【００７２】
第１３の半導体装置の製造方法においては、ｐ型ウェルに導入されたｎ型の第３の不純物、及びｎ型ウェルに導入されたｐ型の第３の不純物を活性化する熱処理を、高融点金属シリサイド膜形成後に行うため、一般に急速加熱処理されるシリサイド膜形成工程熱処理ではなく独立して、この不純物活性化の熱処理を炉アニールで行うことが可能となり、急速加熱処理ではその温度設定や注入エネルギー設定によってはゲート電極の空乏化防止が不十分となっていたものが、確実にゲート電極の空乏化防止を行うことが可能となる。
【００７３】
上記半導体装置を製造する装置においては、ゲート酸化膜形成装置と、多結晶シリコン堆積装置と、シリコン窒化膜堆積装置とが、露点が−１００℃以下に保たれた窒素パージ室で互いに接続されて、実質的に大気解放されることなく、酸素ふ存在下でシリコン半導体基板が搬送されるため、露点が−１００℃以下に保たれた窒素パージ室にて、窒素パージにより完全にウェハー表面に吸着しているＨ2Ｏ分子を除去することが可能となり、引き続き、酸化炉（ゲート酸化膜形成）→窒素パージ室→シリコン堆積炉（ゲート電極多結晶シリコン堆積）→窒素パージ室→シリコン窒化膜堆積炉（シリコン窒化膜堆積）の順にウェハを搬送する事により、完全に大気を遮断した状態で、ゲート酸化工程から、シリコン窒化膜堆積までの工程を行うことが可能になるという作用がある。本装置で形成されたゲート酸化膜は、ゲート酸化工程前に自然酸化膜が形成されているような事は無く、汚染の影響が少なく、また、界面準位も少なく非常に信頼性が高い酸化膜となる。また、ゲート多結晶シリコン膜表面は、シリサイド化工程前まで一切大気に触れることはなく、ウェハを大気解放したときに多結晶シリコン表面のシリコン窒化膜がバリアとなり、多結晶シリコン表面より、多結晶シリコンの結晶粒界に沿って酸素が拡散し、多結晶シリコン膜深くまで酸素が混入する様なことは起こらない。
【００７４】
【発明の実施の形態】
以下、本発明の半導体装置及びその製造方法を実施例により詳細に説明する。
【００７５】
《第１の実施例》図１は、本発明の第１の実施例の断面構造図である。
【００７６】
本発明の第１の実施例では、図示は行っていないが、半導体基板上の濃度約５×１０16〜１×１０17／ｃｍ3程度のＰウェル領域に、約４ｎｍのゲート酸化膜１０１を介して厚さ約１２０ｎｍ、ゲート長１８０ｎｍのｎ型の導電型を有するゲート電極１０２が存在し、上記ゲート電極の両側には、約１０ｎｍのシリコン窒化膜１０３と約１４０ｎｍのシリコン酸化膜１０５の２層膜よりなるゲート電極側壁絶縁膜を介して、ソース、ドレイン領域の一部となるＰウェルと逆導電型の接合深さ約１２０ｎｍ、ピーク濃度約５×１０17〜５×１０18／ｃｍ3程度の第１のｎ型不純物拡散層領域１０６が存在し、上記ゲート電極側壁絶縁膜の下には、ゲート電極直下のチャネル領域に隣接して、上記第１のｎ型不純物拡散層領域よりも浅い接合深さ約４０ｎｍ、ピーク濃度約１×１０19〜５×１０19／ｃｍ3程度の第２のｎ型不純物拡散層領域１０４が存在し、ゲート電極側壁絶縁膜１０３、１０５両側の半導体基板表面及びゲート電極上部に厚さ約５０ｎｍ程度のチタンシリサイド膜１０７が存在し、少なくとも上記チタンシリサイド膜中には、第１の不純物拡散層領域よりも濃度の高いピーク濃度１×１０20／ｃｍ3以上の第３の不純物拡散層領域１０８が存在し、チャネル領域下部には、ピーク濃度２〜４×１０17／ｃｍ3、ピーク深さ８０〜１００ｎｍ付近に第１のｎ型不純物拡散層領域と逆導電型のピーク濃度５×１０17〜１×１０18／ｃｍ3程度の第４のｐ型不純物拡散層領域１０９が設けられた構造となっている。本実施例によれば、トランジスタのチャネル近傍の拡散層領域を第２のｎ型不純物拡散層領域１０４のように非常に浅く形成しているため、非常に短チャネル効果に強い構造となっている。また、シリサイド領域の下部には、第１のｎ型不純物拡散層領域１０６のように非常に深い接合が形成されているため、シリサイドーシリコン間界面と、ジャンクションまでの距離を十分離すことが可能となり、接合リーク電流を低減することが可能となる。更に、第１のｎ型不純物拡散層領域１０６は濃度が薄いため、ｐウェル領域との接合部の下方向の空乏層の延びが非常に大きく、かつ、短チャネル効果に起因する横方向の空乏層の延びは、第４のｐ型不純物拡散層領域１０９により抑えられているため、短チャネル効果を抑えかつソース、ドレイン接合容量を抑える構造となっている。また、シリサイドーシリコン間界面は、非常にドナー濃度の高い第３のｎ型不純物拡散層領域１０８内にあり、シリサイドーシリコン間をオーミックコンタクトにする事ができるため、駆動電流を大きくする構造となっている。
【００７７】
なお、ゲート長、ゲート側壁絶縁膜厚さ、シリサイド膜厚、接合の深さは、本実施例に限るものではない。本構造のトランジスタを用いた所望のデバイスにより最適化を行えばよい。第１の不純物拡散層領域の濃度は、１×１０17／ｃｍ3から、５×１０19／ｃｍ3の範囲であり、その接合深さは、５０ｎｍから３００ｎｍの範囲である。第２の不純物拡散層領域の濃度は、５×１０18／ｃｍ3から、５×１０19／ｃｍ3の範囲であり、その接合深さは、第１の不純物拡散層領域よりも浅く、５ｎｍから７０ｎｍの範囲である。第３の不純物拡散層領域の濃度は、５×１０19／ｃｍ3以上であり、そのピーク濃度の深さは、第１の不純物拡散層領域よりも浅く、５ｎｍから７０ｎｍの範囲である。第４の不純物拡散層領域のピーク濃度は、第１の不純物拡散層領域のピーク濃度よりも薄く、１×１０17／ｃｍ3から、５×１０18／ｃｍ3の範囲であり、そのピーク濃度の深さは、第１の不純物拡散層領域のピーク濃度の位置から第１の不純物拡散層領域の接合深さの位置の範囲である。また、上記ゲート電極側壁絶縁膜の半導体基板主面と平行な方向の厚さは、第１の不純物拡散層領域の接合深さの０．７倍以上であり、より好ましくは１．０〜１．５倍である。
【００７８】
なお、本実施例では、ｎチャネルトランジスタに関して、記述しているが、すべての領域を逆導電型にしたｐチャネルトランジスタでも良い。特にｐチャネルトランジスタの場合、イオン注入により導入されたアクセプタ不純物であるボロンがチタンシリサイド化反応を行う際にチタン原子と反応しＴiＢ2を形成し、ｐ型キャリアとなり得るアクセプター濃度を著しく減少させ、ＴiＳi2と不純物拡散層とのコンタクトを低抵抗なオーミック性に保つことができなくなる事により、シリサイド膜によって低抵抗になるにも関わらず、トランジスタ寄生直列抵抗が非常に大きくなる現象がある。本発明では、シリサイド化反応後に高濃度の第３の不純物拡散層領域をシリサイドーシリコン間に形成するため、シリサイドーシリコン間をオーミックコンタクトにする事ができ、上記問題点を抑制する効果がある。
【００７９】
また、本構造で短チャネル効果抑制が不十分な場合、図２に示すように、第１の不純物拡散層領域のゲート電極側の側面に位置する接合領域に第１の不純物拡散層領域と逆導電型の第５の不純物拡散層領域１１０を設けてもよい。この場合、第５の不純物拡散層領域は、ゲート電極側壁絶縁膜形成後に斜めから第１の不純物拡散層領域と逆導電型のイオンをイオン注入することにより形成する。このときピーク濃度が第１の不純物拡散層領域の接合部つまりｂ−ｂ'線あたりに来るように注入する。ゲート電極側壁絶縁膜形を介してイオン注入を行うことにより、第１の不純物拡散層領域の接合部つまりｂ−ｂ'線あたりのみの濃度を高める効果がある。
【００８０】
また、本構造のトランジスタを製造するに当たり、 第４の不純物拡散層領域は、本実施例では、ゲート酸化工程の前に、半導体基板中にイオン注入法によりドーズ量６×１０12〜１×１０13／ｃｍ ２ 程度、１０〜２０ＫｅＶ程度のエネルギーでボロンイオンを注入している。
【００８１】
第２のｎ型不純物拡散層領域を形成するための不純物は、ゲート側壁絶縁膜形成前に半導体基板中にイオン注入法によりドーズ量５×１０13／ｃｍ ２ 〜５×１０14／ｃｍ ２ 程度、エネルギー１０〜３０ＫｅＶで砒素イオンを注入（ｐチャネルの場合、ボロン、インジウムイオン等を同程度のドーズ量で、イオン種に合わせた注入エネルギーで注入する）する。
【００８２】
第１のｎ型不純物拡散層領域を形成するための不純物はゲート側壁絶縁膜形成後にイオン注入法によりドーズ量１×１０１３／ｃｍ ２ 〜５×１０１４／ｃｍ ２ 程度、エネルギー１０〜３０ＫｅＶで燐イオンを注入（ｐチャネルの場合、ボロン、インジウムイオン等を同程度のドーズ量で、イオン種に合わせた注入エネルギーで注入する）する。
【００８３】
第３のｎ型不純物拡散層領域を形成するための不純物は、高融点金属シリサイド膜形成後にイオン注入法によりドーズ量１×１０15／ｃｍ ２ 〜１×１０16／ｃｍ ２ 程度、エネルギー２０〜５０ＫｅＶで砒素イオンを注入（ｐチャネルの場合、ボロン、インジウムイオン等を同程度のドーズ量で、イオン種に合わせた注入エネルギーで注入する）する。
【００８４】
上記第１及び第２のｎ型不純物拡散層領域を形成するための不純物を導入する工程は、半導体基板表面に自然酸化膜を介することなく堆積されたシリコン窒化膜を介してのイオン注入法により行っている。
【００８５】
ここで、自然酸化膜を介することなくシリコン窒化膜を堆積する方法について記述する。シリコン窒化膜の堆積方法は、まず表面の自然酸化膜を完全に除去したウェハを予備真空排気室に搬送し、真空引きを行った後、窒素雰囲気で充填し露点が−１００℃以下に保たれたロードロック窒素パージ室に搬送する。
【００８６】
次に、ロードロック窒素パージ室で表面吸着水分子を除去した後、露点が−１００℃以下に保たれた堆積予備室に搬送し、堆積予備室から、窒素雰囲気中で４００℃に保たれたシリコン窒化膜堆積炉に搬送し、ＳiＨ2Ｃl2１０ｓｃｃｍ,ＮＨ3１００ｓｃｃｍの雰囲気の下で７００℃まで昇温しシリコン窒化膜を堆積する。なお、反応圧力は、１５Ｐａである。
【００８７】
予備真空排気室、ロードロック窒素パージ室を設けることにより、表面吸着水分子を除去することに成功しており、本効果により、窒化膜を堆積するための高温炉に搬送する過程で、従来のＬＰ−ＣＶＤ装置では、吸着水分子がシリコン基板表面を酸化させ、シリコン窒化膜とシリコン基板の界面にシリコン酸化膜を形成させるが、本予備真空排気室とロードロック窒素パージ室をもうけたＬＰ−ＣＶＤ装置では、吸着水分子を除去しているため殆どシリコン酸化膜が存在しない界面を形成することが可能となる。
【００８８】
また、第１及び第２のｎ型不純物拡散層領域を形成するためのイオン注入後の不純物の活性化工程は、高融点金属シリサイド膜形成前に上記窒化膜により外報拡散を防止した状態で、８５０℃〜９００℃の温度、１０〜３０分、窒素雰囲気中で行っている。
【００８９】
次に、上記チタンシリサイド膜の形成工程及び上記第３の不純物拡散層領域を形成するための不純物を導入する工程について説明する。第１、第２のｎ型不純物拡散層領域を形成した後（つまり窒化膜でキャップした状態で活性化熱処理を行った後）、アルゴンスパッタクリーニングチャンバーとチタンスパッタチャンバーを有するベースプレッシャーが１〜３×１０-8ｔｏｒｒのクラスター型装置において、シリコン窒化膜をアルゴンスパッタエッチングした後チタン堆積チャンバーに真空搬送しチタンを堆積している。本装置により、シリコン基板の活性領域と堆積されたチタン膜の界面に自然酸化膜を形成することなくチタン膜を堆積することが可能となる。本実施例では、純金属チタン（チタンターゲット純度９９．９９９９％）を堆積している。次に、窒化膜と、活性領域（ソース、ドレイン領域）およびゲート多結晶シリコン界面に射影飛程（Ｒｐ）が来るようにシリコンをイオン注入法により注入する。シリコン注入を行うことによって、界面付近のシリコンと、チタンがミキシングされ初期シリサイド化反応がスムーズに行われる。次に、窒素雰囲気中で５７５℃〜７００℃の温度範囲（本実施例では、６７５℃）で１０秒程度、第１の急速加熱処理を行い、シリコン膜（ゲート多結晶シリコン、及び、半導体基板のソース、ドレイン領域）側に、チタンとシリコンの反応により、ＴiＳi2Ｃ４９結晶構造のチタンシリサイド膜を形成し、堆積されたチタン膜表面側を、窒化チタン膜にする。この時、シリコン膜（シリコン基板）が露出していない領域（ゲート電極側壁酸化膜、フィールド酸化膜等）では、供給されるシリコンが無いため、チタンシリサイド膜は形成されず、自己整合的に、シリコン膜（シリコン基板）が露出した領域（ソース、ドレイン、ゲート領域）のみチタンシリサイド膜が形成される。次に、第３のｎ型不純物領域を形成するために、砒素イオンを、イオン注入法により注入する。本実施例では、２０ＫｅＶ〜４０ＫｅＶのエネルギーで、ドーズ量１×１０15〜１×１０16／ｃｍ ２ 程度注入している。次に、硫酸と、過酸化水素水の混合溶液で窒化チタン膜、及び未反応のチタン膜を除去した後、９５０℃〜１０００℃程度（本実施例では、１０００℃、１０秒）の第２の急速加熱処理を行い、チタンシリサイド膜を化学量論的に安定な、ＴiＳi2Ｃ５４結晶構造に変化させるとともに、第３のｎ型不純物領域を形成するために注入した砒素イオンを活性化する。
【００９０】
なお、工程順断面図に関しては、第３の実施例で示すＣＭＯＳ半導体装置と重複するため第３の実施例で詳しく記述する。
【００９１】
《第２の実施例》図３（ａ）〜（ｂ）及び図４（ｃ）〜（ｄ）は、第２の実施例の工程順断面図である。一方、図３（ａ'）〜（ｂ'）及び図４（ｃ'）〜（ｄ'）は、第２の実施例に対応する従来例の工程順断面図である。
【００９２】
本実施例では、トランジスタのゲート電極の形成方法を中心に、シリサイド膜に及ぼす影響に関して記述する。
【００９３】
本実施例では、まず、図３（ａ）に示すように、半導体シリコン基板２０１上に、約２．５〜４ｎｍのゲート酸化膜２０２、約１００〜１５０ｎｍのゲート電極となる多結晶シリコン膜２０３、約１０〜３０ｎｍのシリコン窒化膜２０４を順次形成する。
【００９４】
上記それぞれの膜の形成方法は、図５に示すような装置によって行っている。図５は、平面図と、平面図のＡ−Ａ'方向の断面図を表している。本装置は、予備真空排気室と、ロードロック窒素パージ室と、それぞれの炉予備室と炉が窒素パージされた搬送系で接続された装置によって構成されている。
【００９５】
本装置では、フッ酸処理により完全に自然酸化膜を除去したウェハを、予備真空排気室に入れた後、予備真空排気室を、１０-1Ｐａ程度に真空引きし、吸着Ｈ２Ｏ分子をある程度除去している。
【００９６】
次に予備真空排気室を窒素充填し、露点が−１００℃以下に保たれたロードロック窒素パージ室に、窒素雰囲気中で予備真空排気室から搬送し、窒素パージにより完全にウェハー表面に吸着しているＨ２Ｏ分子を除去する。
【００９７】
次に、炉予備室→酸化炉（ゲート酸化膜形成）→炉予備室→ロードロック窒素パージ室→炉予備室→シリコン堆積炉（ゲート電極多結晶シリコン堆積）→炉予備室→ロードロック窒素パージ室→炉予備室→シリコン窒化膜堆積炉（シリコン窒化膜堆積）の順にウェハを搬送する。
【００９８】
酸化炉におけるゲート酸化膜の形成方法は、露点が−１００℃以下に保たれた窒素パージされた炉予備室から、炉内にＮ2ＯもしくはＯ2、パージ（１００ｓｃｃｍ）を行いながら、４００〜７００℃程度の温度に保たれた酸化炉にウエハを搬送し、８００〜９５０℃の温度に昇温した後、酸化雰囲気中で酸化する。
【００９９】
多結晶シリコン膜堆積方法は、ゲート酸化直後のウェハを窒素パージされているロードロック室に、窒素雰囲気中で搬送し、露点が−１００℃以下に保たれた窒素パージされた炉予備室を経て、窒素雰囲気中で６２０℃に保たれたシリコン堆積炉に搬送し、ＬＰＣＶＤ法で、９９．９９９９％以上の純度のＳｉＨ4雰囲気中で、３０Ｐａの圧力で６２０℃程度の温度で多結晶シリコン膜を成膜している。このように成膜された膜中の酸素濃度は、ＳＩＭＳ分析にて検出限界（１×１０18個／ｃｍ3）以下と、非常に酸素濃度の低い多結晶シリコン膜となる。
【０１００】
シリコン窒化膜の堆積方法は、ゲート多結晶シリコン堆積直後のウェハを、窒素パージされているロードロック室に、窒素雰囲気中で搬送し、露点が−１００℃以下に保たれた窒素パージされた炉予備室を経て、堆積炉に搬送し、窒素雰囲気中で４００℃に保たれたシリコン窒化膜堆積炉に搬送し、ＬＰＣＶＤ法で、ＳiＨ2Ｃl2１０ｓｃｃｍ，ＮＨ3１００ｓｃｃｍの雰囲気の下で７００℃まで昇温しシリコン窒化膜を堆積する。なお、反応圧力は、１５Ｐａである。
【０１０１】
本装置により、完全に大気を遮断した状態で、ゲート酸化工程から、シリコン窒化膜堆積までの工程を行うことが可能となる。本装置で形成されたゲート酸化膜は、自然酸化膜が形成されていない状態でゲート酸化工程を行うことができ、汚染の影響が少なく、また、界面準位も少なく非常に信頼性が高い酸化膜となる。
【０１０２】
また、予備真空排気室、ロードロック窒素パージ室を設けることにより、表面吸着水分子を除去することに成功しており、本効果により、窒化膜を堆積するための高温炉に搬送する過程で、従来のＬＰ−ＣＶＤ装置では、吸着水分子が多結晶シリコン膜表面を酸化させ、シリコン窒化膜とシリコン基板の界面にシリコン酸化膜を形成させるが、本予備真空排気室とロードロック室窒素パージ室をもうけた装置では、吸着水分子を除去しているため殆どシリコン酸化膜が存在しない界面を形成することが可能となる。つまり、ゲート多結晶シリコン膜は、シリサイド化工程前まで一切大気に触れることはない。本発明では、ウェハを大気解放したときに多結晶シリコン表面のシリコン窒化膜がバリアとなり、多結晶シリコン表面より、多結晶シリコンの結晶粒界に沿って酸素が拡散し、多結晶シリコン膜深くまで酸素が混入する様なことは起こらない。
【０１０３】
これに対し従来例では、図３（ａ'）に示すように、半導体シリコン基板２００１上に、約２．５〜４ｎｍのゲート酸化膜２００２、約１００〜１５０ｎｍのゲート電極となる多結晶シリコン膜２００３を順次形成する。従来例では、ゲート酸化膜２００２形成後、多結晶シリコン膜２００３形成後に、大気解放されており、また、ゲート酸化前も大気中の汚染物にさらされた状態でかつ、１〜２ｎｍの自然酸化膜が形成された状態で、酸化工程が行われている。このようなゲート酸化膜は、界面順位が非常に多く、酸化膜の信頼性も悪くなる。また、多結晶シリコン表面は、常に汚染物（大気、ホトレジスト等、）にさらされており、多結晶シリコンの結晶粒界に沿って汚染物（特に酸素）が拡散し、多結晶シリコン膜深くまで汚染物（特に酸素）が混入する。また、従来の大気中から直接堆積炉に搬送されるＬＰＣＶＤ装置で多結晶シリコン膜を堆積した場合、膜中に含まれる酸素濃度も非常に高くなる（ＳＩＭＳ分析の結果１０19／ｃｍ3以上混入していた）。
【０１０４】
次に図３（ｂ）に示すように、ホトレジスト２０５をマスクとして、シリコン窒化膜２０４を所望のパターンにパターンニングする。シリコン窒化膜２０４のエッチングは市販のＥＣＲエッチング装置を用いて行った。エッチング条件は以下に示す。
【０１０５】
ガス：ＣＦ4＝４０ｓｃｃｍ圧力＝６６５ｍＰａ（５ｍＴｏｒｒ）
高周波バイアス電力＝５０Ｗマイクロ波アノード電流＝２００ｍＡステージ温度＝−３０℃また、従来の方法では、図３（ｂ'）に示すように、直接ホトレジスト２００４を被着している。
【０１０６】
次に、図４（ｃ）に示すように、ホトレジストを除去した後、シリコン窒化膜２０４をマスクとして、多結晶シリコン膜２０３をエッチングし、所望のゲート電極パターンを形成する。本実施例における多結晶シリコンエッチング条件も前述のＥＣＲエッチング装置を用いて行った。
【０１０７】
条件は以下のように２ステップエッチングで行った。
【０１０８】
Break through条件Ｃl2＝４０ｓｃｃｍ圧力＝６６５ｍＰａ（５ｍＴｏｒｒ）高周波バイアス電力＝４０Ｗマイクロ波アノード電流＝２００ｍＡステージ温度＝２０℃Main etching 条件ＨＢr／Ｃl2／Ｏ2＝１８／９／３ｓｃｃｍ圧力＝１３３ｍＰａ（１ｍＴｏｒｒ）高周波バイアス電力＝２０Ｗマイクロ波アノード電流＝３５０ｍＡステージ温度＝２０℃時間３９秒（エッチング量：30％オーバー）
選択比３００以上本条件ではマスクとしてシリコン窒化膜２０４を用いているために以下のような効果が得られた。
【０１０９】
下地の窒化膜が反射防止膜としての作用するため、ホトレジストマスクの裾部の形状が著しく改善された。
【０１１０】
窒化膜マスクが薄いためマスク形成過程での加工寸法変換差がほとんど無い。
【０１１１】
レジストマスクを除去後に窒化膜マスクでゲート電極のエッチングするためにエッチング時のレジストからの不純物の影響が無くなりゲート酸化膜に対するエッチングレートの選択性が２倍以上に向上した。これによりソースドレイン領域となるシリコン基板表面へのダメージが見られなくなった。
【０１１２】
レジストマスクを用いる時よりもエッチング時の反応生成物の堆積を抑制できるため粗密依存性がなくなった。
【０１１３】
ゲート電極を形成するポリシリコンは不純物をドーピングする前にエッチングするので、従来のｎ+ドーピングを行った材料に比較して電気抵抗が高いためチャージの影響を受けにくく、ゲート絶縁膜の破壊やゲート電極の裾部のサイドエッチング（ノッチング）が生じない。
【０１１４】
これに対し、従来法では、図３（ｃ'）に示すように、ホトレジスト２００４をマスクとして、同じエッチング条件で行っても、レジスト中の炭素含有成分や、シリコンのエッチング生成物がプラズマ中の酸素原子やハロゲン原子と反応しレジストマスクや多結晶シリコン膜の側壁に堆積膜２００５が形成され、垂直にエッチングされず、テーパー形状となり、マスク寸法（設計寸法）に対し太ったゲート電極パターンが形成される。また、ホトレジストをマスクとして多結晶シリコンをエッチングする系では、レジストから生じる炭素含有成分の影響により、多結晶シリコンエッチング時の酸化膜（ゲート酸化膜）とのエッチングレートの選択比がとりにくく、ゲート酸化膜が、薄くなるに従って、最悪の場合図示のように、ゲート酸化膜を抜ききってしまいシリコン基板表面にダメージを与えると共に、プラズマ状態でのエッチングガスが直接シリコン基板に接触することによる、Ｃ、Ｆ、Ｏ、Ｂr、Ｃl等の汚染物がシリコン基板表面に混入する。
【０１１５】
次に、図４（ｄ），（ｄ'）に示すように、ゲート電極側壁絶縁膜２０６、２００６を形成後に、本発明及び、従来例により形成したゲート電極、及び、ソース、ドレイン領域となる領域に対し、シリサイド化反応によりシリサイド膜を形成した場合、本発明では、上記理由により、多結晶シリコン膜２０３中の汚染物（特に酸素濃度）が低く、かつ、シリコン基板表面の汚染物濃度も低いため、非常に耐熱性に優れた、均一性の良い、低抵抗なシリサイド膜を形成することが可能となる。対して、従来法では、多結晶シリコン膜２００３中の汚染物（特に酸素濃度）が高く、かつ、シリコン基板表面の汚染物濃度が高いため、耐熱性が悪く、均一性が悪く、高抵抗なシリサイド膜となる。
【０１１６】
《第３の実施例》以下、第１の実施例の構造を有するトランジスタを用いたＣＭＯＳデバイスを、工程順に従って説明する。
【０１１７】
図６（ａ）〜（ｃ）、図７（ｄ）〜（ｆ）、図８（ｇ）〜（ｉ）、図９（ｊ）〜（ｌ）及び図１０（ｍ）は、第３の実施例の工程順断面図である。
【０１１８】
まず、図６（ａ）に示すように、周知の方法で図示は行っていないが、半導体基板３０１にＩＧ処理を行いＤＺゾーンを形成する。本ＩＧ処理により、後の工程で行うシリサイド化反応時に問題となる半導体基板表面の酸素濃度を低下させる効果がある。
【０１１９】
次に、ｐウェル３０２、ｎウェル３０３を形成し、フィールド酸化膜３０４を形成する。次に、閾値電圧制御及び短チャネル効果防止用の不純物注入をｎチャネル３０５、３０６、ｐチャネル３０７、３０８側にそれぞれ行った後に、第２の実施例の方法で、ゲート酸化膜３０９及び、上部が１０〜３０ｎｍのシリコン窒化膜３１１で覆われた、厚さ１００〜１５０ｎｍ程度の多結晶シリコン膜よりなるゲート電極３１０を形成する。
【０１２０】
次に、図６（ｂ）に示すように、実施例１及び２に記述のシリコン窒化膜堆積方法で、半導体シリコン基板３０１との界面に酸素が混入しない方法でシリコン窒化膜３１２を５〜３０ｎｍ程度堆積する。
【０１２１】
次に、図６（ｃ）に示すように、ホトリソグラフィー工程を経て、ｐチャネル側（ｎウェル側）をホトレジスト３１３でマスクした後、チャネル領域近傍に浅い接合を形成するために、ｎチャネル側（ｐウェル側）にシリコン半導体基板中でドナーとして振る舞う不純物３１４をイオン注入法により注入する。本実施例では、砒素イオンを２０〜４０ＫｅＶのエネルギーで１〜３×１０14／ｃｍ ２ 程度注入している。
【０１２２】
次に、図７（ｄ）に示すように、ホトグラフィー工程を経て、ｎチャネル側をホトレジスト３１５でマスクした後、チャネル領域近傍に浅い接合を形成するために、ｐチャネル側にシリコン半導体基板中でアクセプタとして振る舞う不純物３１６をイオン注入法により注入する。本実施例では、インジウムイオンを３０〜５０ＫｅＶのエネルギーで１〜３×１０14／ｃｍ ２ 程度注入している。注入イオン種として、ボロンイオン等でも良い。ただし、ＢＦ2イオンは、フッ素が基板中に混入するため、良くない。
【０１２３】
次に、図７（ｅ）に示すように、ゲート電極側壁酸化膜３１７を形成する。本実施例では、シリコン酸化膜を１００〜３００ｎｍ程度堆積した後、シリコン窒化膜３１２に対し選択比が、５０〜１００程度あるＣ4Ｆ8＋ＣＯ系のガスでシリコン窒化膜３１７表面が露出するまで酸化膜エッチバックを行い形成している。シリコン酸化膜とシリコン窒化膜の選択比がとれないようなエッチング系の場合、活性領域が露出するまでエッチングを行ってもよい。この場合実施例３のシリコン窒化膜堆積方法で、半導体シリコン基板３０１との界面に酸素が混入しない方法でシリコン窒化膜を５〜３０ｎｍ程度再度堆積する。ただし、活性領域が露出するまでエッチングを行った場合、半導体基板表面にＣ、Ｆ系の汚染物が混入するため、シリコンエッチング等により表面汚染層を除去する必要があり、シリコン窒化膜３１２が残るようなエッチング系（Ｃ4Ｆ8＋ＣＯ系のガスでケミカルエッチング成分の強いエッチング条件）でエッチングする事が望ましい。
【０１２４】
次に、図７（ｆ）に示すように、ホトグラフィー工程を経て、ｐチャネル側をホトレジスト３１８でマスクした後、ソース、ドレイン領域形成のために、ｎチャネル側にシリコン半導体基板中でドナーとして振る舞う不純物３１９をイオン注入法により注入する。本実施例では、燐イオンを２０ＫｅＶ〜６０ＫｅＶのエネルギーで、ドーズ量１×１０13〜３×１０14／ｃｍ ２ 程度注入している。注入エネルギー及び注入量が大きい場合横方向への広がりも増大し、短チャネル効果も悪くなるので、ゲート側壁酸化膜との兼ね合いもあるが、あまり大きなエネルギーで、ドーズ量を多くすることは好ましくない。
【０１２５】
次に、図８（ｇ）に示すように、ホトグラフィー工程を経て、ｎチャネル側をホトレジスト３２０でマスクした後、ソース、ドレイン領域形成のために、ｐチャネル側にシリコン半導体基板中でアクセプタとして振る舞う不純物３２１をイオン注入法により注入する。本実施例では、チャネリング防止のためシリコンイオンを注入した後、ボロンイオンを１０ＫｅＶ〜３０ＫｅＶのエネルギーで、ドーズ量１×１０13〜３×１０14／ｃｍ ２ 程度注入している。注入エネルギー及び注入量が大きい場合横方向への広がりも増大し、短チャネル効果も悪くなるので、ゲート側壁酸化膜との兼ね合いもあるが、あまり大きなエネルギーで、ドーズ量を多くすることは好ましくない。
【０１２６】
次に、図８（ｈ）に示すように、活性化及び結晶回復のためのアニールを窒素雰囲気中で行う。本実施例では、８５０℃〜９００℃、１０分〜３０分程度行っている。本熱処理により、図６（ｃ）、図７（ｄ）（ｆ）、及び図８（ｇ）にて注入した、ドナー及びアクセプタを活性化させ、第１のｎ型不純物拡散層領域３２２、第２のｎ型不純物拡散層領域３２３、第１のｐ型不純物拡散層領域３２４、第２のｐ型不純物拡散層領域３２５をそれぞれ形成している。
【０１２７】
次に、図８（ｉ）に示すように、シリコン窒化膜３１１、３１２を除去した後、約３０ｎｍ程度のチタン膜３２６を堆積する。本実施例では、アルゴンスパッタクリーニングチャンバーとチタンスパッタチャンバーを有するベースプレッシャーが１〜３×１０-8ｔｏｒｒのクラスター型装置において、シリコン窒化膜をアルゴンスパッタエッチングした後チタン堆積チャンバーに真空搬送しチタンを堆積している。本装置により、シリコン基板の活性領域と堆積されたチタン膜の界面に自然酸化膜を形成することなくチタン膜を堆積することが可能となる。
【０１２８】
上記クラスタ型装置におけるチタンシリサイド膜の形成方法を以下に詳しく述べる。まず、フッ酸系溶液にて、シリコン窒化膜３１２表面の自然酸化膜を除去した直後のウェハをロードロック室に入れた後、エッチングチャンバーに搬送し、シリコン窒化膜３１１、３１２を除去し、ウェハ表面を清浄化する。清浄化の方法は、本実施例では、アルゴンスパッタクリーニングエッチング法を用いている。次に、真空中（本実施例では、１×１０-8〜３×１０-8ｔｏｒｒ）、スパッタチャンバーに搬送し、アルゴン雰囲気中でチタン膜３２６を堆積する。本実施例では、純金属チタン（チタンターゲット純度９９．９９９９％）を堆積している。
【０１２９】
次に、窒化チタン膜と、活性領域（ソース、ドレイン領域）およびゲート多結晶シリコン界面にＲｐが来るようにドーズ量１×１０15〜１×１０16／ｃｍ ２ 程度、シリコンをイオン注入法により注入する。シリコン注入を行うことによって、界面付近のシリコンと、チタンがミキシングされ初期シリサイド化反応がスムーズに行われる。
【０１３０】
次に、図９（ｊ）に示すように、窒素雰囲気中で５７５℃〜７００℃の温度範囲（本実施例では、６７５℃）で１０秒程度、第１の急速加熱処理を行い、シリコン膜（ゲート多結晶シリコン、及び、半導体基板のソース、ドレイン領域）側に、チタンとシリコンの反応により、ＴiＳi2 Ｃ４９結晶構造のチタンシリサイド膜３２８を形成し、堆積されたチタン膜表面側を、窒化チタン膜３２７にする。この時、シリコン膜（シリコン基板）が露出していない領域（ゲート電極側壁酸化膜３１７、フィールド酸化膜３０４等）では、供給されるシリコンが無いため、チタンシリサイド膜は形成されず、自己整合的に、シリコン膜（シリコン基板）が露出した領域（ソース、ドレイン、ゲート領域）のみチタンシリサイド膜３２８が形成される。本発明により形成されたチタンシリサイド膜は、反応させるシリコン基板表面の酸素、炭素、フッ素濃度が非常に低く（汚染が少ない）かつ、ドナー、アクセプタとして働く不純物濃度が低いため、均一なシリサイド化反応が起こり、低抵抗で、かつ、非常に耐熱性に優れた膜質のシリサイド膜となる。
【０１３１】
次に、図９（ｋ）に示すように、ホトリソグラフィー工程を経て、ｐチャネル側をホトレジスト３２９でマスクした後、ソース、ドレイン領域を形成するために、ｎチャネル側にシリコン半導体基板中でドナーとして振る舞う不純物３３０をイオン注入法により注入する。本実施例では、砒素イオンを２０ＫｅＶ〜４０ＫｅＶのエネルギーで、ドーズ量１×１０15〜５×１０15／ｃｍ ２ 程度注入している。
【０１３２】
次に、図９（ｌ）に示すように、ホトリソグラフィー工程を経て、ｎチャネル側をホトレジスト３３１でマスクした後、ソース、ドレイン領域を形成するために、ｐチャネル側にシリコン半導体基板中でアクセプタとして振る舞う不純物３３２をイオン注入法により注入する。本実施例では、ボロンイオンを１０ＫｅＶ〜２０ＫｅＶのエネルギーで、ドーズ量１×１０15〜５×１０15／ｃｍ ２ 程度注入している。
【０１３３】
ここで、図９（ｋ）、（ｌ）におけるドナー、アクセプタ、注入エネルギーの設定は、図７（ｆ）、図８（ｇ）での注入により形成された接合の深さを越えてはならない。
【０１３４】
次に、図１０（ｍ）に示すように、硫酸と、過酸化水素水の混合溶液で窒化チタン膜３２７、及び未反応のチタン膜を除去した後、９５０℃〜１０００℃程度（本実施例では、１０００℃、１０秒）の第２の急速加熱処理を行い、チタンシリサイド膜３２５を化学量論的に安定な、ＴiＳi2 Ｃ５４結晶構造に変化させるとともに、図９（ｋ）、（ｌ）におけるドナー、アクセプタ不純物を活性化し、第３のｎ型不純物拡散層領域３３３、及び第３のｐ型不純物拡散層領域３３４を形成する。後は、周知の工程を経て所望のＣＭＯＳ半導体装置を形成する。なお、周知の方法で、層間絶縁膜を堆積した後、８００℃〜９００℃程度の熱処理を行っても良い。本実施例では、８５０℃、Ｎ2、３０分の熱処理を行っている。本熱処理を行うことによって、多結晶シリコン膜中の不純物の増速拡散を利用し、図９（ｋ）、（ｌ）におけるドナー、アクセプタをゲート電極（多結晶シリコン）／ゲート酸化膜界面まで、拡散させることにより、ゲート電極の空乏化を防ぐことができる。なお、上記第２の急速加熱処理により、ゲートの空乏化が問題ないくらいのレベルに抑えることができるなら、（ゲート電極多結晶シリコン膜の厚さ、注入エネルギーによる）あえて、層間絶縁膜を堆積した後の熱処理を行う必要はない。
【０１３５】
本実施例にて形成したＣＭＯＳ半導体装置の拡散層接合リーク電流は、ｎチャネル側、ｐチャネル側共、面成分１ｎＡ／ｃｍ2以下（０.５〜０.１ｎＡ／ｃｍ2）、周囲長成分１ｐＡ／ｃｍ以下（０.９〜０.６ｐＡ／ｃｍ）であり、非常に優れた特性が得られている。また、０.１８μｍ配線幅の配線においても、シート抵抗値が上昇するようなことはなく、また、耐熱性に関しても悪化するようなことは無かった。９００℃、１０分の熱処理を行っても、０.１８μｍ配線幅の配線（ゲート電極）の抵抗は、５Ω／□を保っていた。本実施例において、ゲート長０.１８μｍ、ゲート酸化膜４ｎｍ、のトランジスタに対して最適設計となるように形成したｎチャネル、ｐチャネルトランジスタでは、ゲート長０.１８μｍにて殆ど短チャネル効果の影響を受けていないことが確認されている。
【０１３６】
【発明の効果】
請求項１の半導体装置によれば、（１）接合リーク電流を低減させることができる、（２）トランジスタの短チャネル効果を抑制できる、（３）ソース、ドレイン近傍での寄生抵抗を低く押さえることができるため、ドレイン近傍での寄生抵抗を押さえることが可能となり、低消費電力、高駆動力トランジスタを提供することが可能となる。
【０１３７】
請求項２の半導体装置によれば、第１の不純物拡散領域の横方向の空乏層の延びを抑制し、バルクのパンチスルーを抑制できるため、短チャネル効果に強いトランジスタ構造を提供することが可能となる。
【０１３８】
請求項３の半導体装置によれば、第１の不純物拡散領域の横方向の空乏層の延びをより抑制し、バルクのパンチスルーをより抑制できるため、短チャネル効果により強いトランジスタ構造を提供することが可能となる。
【０１３９】
請求項４の半導体装置によれば、接合リーク電流の抑制と短チャネル効果の抑制といった相反する効果を同時に得ることができるため、低消費電力、高駆動力トランジスタを提供することが可能となる。
【０１４０】
請求項５の半導体装置によれば、接合リーク電流の増大、及び接合容量の増大を極力抑えながら短チャネル効果を抑制することができるため、低消費電力、高駆動力トランジスタを提供することが可能となる。
【０１４１】
請求項６の半導体装置によれば、接合リーク電流の増大、及び接合容量の増大を極力抑えながら短チャネル効果をより抑制することができるため、低消費電力、高駆動力トランジスタを提供することが可能となる。
【０１４２】
請求項７の半導体装置によれば、第２の不純物拡散領域が第１の不純物拡散領域の横方向の広がりにより隠れることがなく、有効に機能するため、短チャネル効果をより抑制することができるため、低消費電力、高駆動力トランジスタを提供することが可能となる。
【０１４３】
第１の半導体装置の製造方法によれば、シリサイド反応前において、シリサイド化反応を阻害する不純物濃度を極力少なくすることが可能となるため、耐熱性、低抵抗のシリサイド膜を形成することが可能となる。また、高融点金属シリサイド膜と第２の不純物拡散領域を低抵抗で接続することが可能となるため、トランジスタのソース、ドレイン端での寄生容量を低く抑えることが可能となる。
【０１４４】
第２の半導体装置の製造方法によれば、第１の不純物拡散領域の接合部のうち、短チャネル効果に起因する領域のみに制御よく第５の不純物拡散領域を形成できるため、接合リークの増大、及び接合容量の増大を極力抑えながら短チャネル効果を抑制させることが可能となる。
【０１４５】
第３の半導体装置の製造方法によれば、イオン注入によりシリコン膜中にノックオンされる酸素を排除することが可能となって、耐熱性に優れたチタンシリサイド膜を形成できるため、シリサイド膜形成後に熱処理を行うことが可能となり、また、ｐ型、ｎ型とも一様な膜厚のシリサイド膜を形成することが可能となるため、ｐ型、ｎ型上のシリサイド膜のシート抵抗を同じくすることが可能となり、さらには、シリサイド化を行った接合に対し、シリサイド膜の耐熱性がよく膜厚が均一であるため接合領域へのチタン金属の拡散を防止することが可能となるため、より接合リーク電流低減に有効となって、低消費電力、高駆動力トランジスタを提供することが可能となる。
【０１４６】
第４の半導体装置の製造方法によれば、シリサイド膜の耐熱性を気にすることなく十分な活性化及びイオン注入時の結晶欠陥の回復を行うことができるため、特に窒素原子で結晶欠陥を埋める効果により、結晶欠陥にチタンがトラップされず、接合リーク電流を低減することが可能となる。
【０１４７】
第５の半導体装置の製造方法によれば、制御性よく自己整合的にトランジスタのソース、ドレイン領域およびゲート電極上にチタンシリサイド膜を形成できると共に、第３の不純物拡散領域を形成するための不純物を活性化するための熱処理を、工程ｈ）即ち、チタンシリサイド膜を安定なＴｉＳｉ2 Ｃ５４結晶に変化させる工程の熱処理と兼用させることが可能となるため、工程を簡略化することが可能となる。
【０１４８】
第６の半導体装置の製造方法によれば、多結晶シリコン膜表面より、多結晶シリコン膜の結晶粒界に沿って酸素が拡散し、多結晶シリコン膜奥深くまで酸素が混入するようなことは起こらないため、後のシリサイド化反応を行う際にＯ（酸素）成分を極力排除することが可能となり、０．２５μｍ以下の配線幅でも凝集することがなく、低抵抗、高耐熱性を維持することが可能となる。
【０１４９】
第７の半導体装置の製造方法によれば、ゲート酸化前後、及び多結晶シリコン膜堆積後、大気（酸素）にさらされることがなくなるため、多結晶シリコン膜中に進入する酸素成分を極力排除することが可能となり、低抵抗、高耐熱性シリサイド膜を提供することが可能となる。
【０１５０】
第８の半導体装置の製造方法によれば、ホトレジストマスクの裾部の形状が著しく改善され、また、マスク形成過程での加工寸法変換差がほとんどないため、設計値通りの寸法に加工することが可能となり、さらにシリコン窒化膜をマスクとして多結晶シリコン膜をエッチングするため、エッチング時のレジストからの不純物の影響がなくなり、ゲート酸化膜に対するエッチングレートの選択性が２倍以上に向上するため、ソース、ドレイン領域となるシリコン基板表面へのダメージが少なくなり、さらには粗密依存性がなくなるため、設計寸法通りの、且つ基板ダメージのない接合リーク電流の少ないトランジスタを形成することが可能となる。
【０１５１】
第９の半導体装置の製造方法によれば、ホトレジストに対して寸法シフトのないシリコン窒化膜の加工が可能となり、また、多結晶シリコン膜の膜厚が比較的薄いため、ゲート電極としての加工が制御性よく行うことができる。つまり、ゲート電極加工のためのエッチングの際に、膜厚が薄いため、オーバーエッチング量を減らすことが可能となり、半導体基板表面に与えるダメージを減少させることができる。また、ゲートのドーピングはイオン注入により行っているが、膜厚が薄く、ゲート電極の空乏化を防止することが可能となるため、設計寸法通りのトランジスタゲート電極を形成することが可能となる。
【０１５２】
第１０の半導体装置の製造方法によれば、ｎチャネルとｐチャネルとをある程度独立に設計する（つまり、ｎチャネル側とｐチャネル側の活性化熱処理を別々に設定することがある程度可能となる）ため、短チャネル効果に強く、かつ接合リーク電流の少ないＣＭＯＳトランジスタを形成することが可能となる。
【０１５３】
第１１の半導体装置の製造方法によれば、ｐウェル側の活性化アニールとｎウェル側の活性化アニール条件を別々に設定することが可能となるため、短チャネル効果に強いｐ型トランジスタ（砒素の活性化に合わせた同時アニールでは、ボロンの拡散が速く、ｐ型トランジスタの短チャネル効果が悪くなる）と接合リーク電流の少ないｎ型トランジスタ（ボロンの活性化に合わせた同時アニールでは、砒素の注入によるダメージ回復が不十分となり接合リーク特性が悪化する）を両方とも満たすＣＭＯＳトランジスタを形成することが可能となる。
【０１５４】
第１２の半導体装置の製造方法によれば、一般に急速加熱処理されるシリサイド膜形成工程熱処理と独立して、不純物活性化の熱処理を炉アニールで行うことが可能となって、接合リーク電流を低減することが可能となるため、低消費電力対応ｐ型トランジスタを形成することが可能となる。
【０１５５】
第１３の半導体装置の製造方法によれば、一般に急速加熱処理されるシリサイド膜形成工程熱処理ではなく独立して、不純物活性化の熱処理を炉アニールで行うことが可能となって、急速加熱処理ではその温度設定や注入エネルギー設定によってはゲート電極の空乏化防止が不十分となっていたものが、確実にゲート電極の空乏化防止を行うことが可能となるため、高駆動力トランジスタを形成することが可能となる。
【０１５６】
上記半導体製造装置によれば、完全に大気（酸素）を遮断した状態で、ゲート酸化工程からシリコン窒化膜堆積までの工程を行うことができるため、０．２５μｍ以下のゲート電極まで低抵抗、高耐熱性を維持することが可能となる。
【０１５７】
即ち、本発明では、半導体基板上にゲート酸化膜を介してゲート電極が存在し、上記ゲート電極の両側には、ゲート電極側壁絶縁膜を介して、ソース、ドレイン領域の一部となるウェルと逆導電型の第１の不純物拡散層領が存在し、上記ゲート電極側壁絶縁膜の下には、ゲート電極直下のチャネル領域に隣接して、上記第１の不純物拡散層領域よりも浅い第１の不純物拡散層領域と同導電型の第２の不純物拡散層領域が存在し、ゲート電極側壁絶縁膜両側の第１の不純物拡散層領域の半導体基板表面及びゲート電極上部に高融点金属シリサイド膜が存在し、少なくとも上記高融点金属シリサイド膜中には、第１の不純物拡散層領域よりも濃度の高い第１及び第２の不純物拡散層領域と同導電型の第１の不純物拡散層領域内に位置する第３の不純靴拡散層領域が存在する構造となっていることを特徴とする構造となっているため、短チャネル効果に強く、かつ、ソースドレイン近傍での寄生抵抗が低く、ソース、ドレイン接合リーク電流を抑制でき、ソースドレイン接合容量が小さい。
【０１５８】
また、第２の不純物拡散層領域を形成するための不純物は、ゲート側壁絶縁膜形成前に半導体基板中に導入し、第１の不純物拡散層領域を形成するための不純物はゲート側壁絶縁膜形成後に半導体基板中に導入し、第３の不純物拡散層領域を形成するための不純物は、高融点金属シリサイド膜形成後に導入することを特徴とするため、シリサイド化反応前において、シリサイド化反応を阻害する不純物濃度を極力低く（第１及び第２の不純物拡散層領域の濃度は、１０20／ｃｍ3以下、特に砒素は、１０20／ｃｍ3以上で極端にシリサイド化反応を阻害する）する事が可能となり、耐熱性、低抵抗のシリサイド膜を形成することが可能となる。また、シリサイド化反応後に第３の不純物拡散層領域を形成するための不純物を導入するため、シリサイド化反応を阻害することなく高濃度不純物拡散層領域を形成する事が可能となり、高融点金属シリサイド膜と、第２の不純靴拡散層領域を低抵抗で接続することができ、トランジスタのソース、ドレイン端での寄生抵抗を低く抑える作用がある。特に、Ｐチャネルトランジスタに関しては、イオン注入により導入されたアクセプタ不純物であるボロンがチタンシリサイド化反応を行う際にチタン原子と反応しＴiＢ2を形成し、ｐ型キャリアとなり得るアクセプター濃度を著しく減少させ、ＴiＳi2と不純物拡散層とのコンタクトを低抵抗なオーミック性に保つことができなくなる事により、シリサイド膜によって低抵抗になるにも関わらず、トランジスタ寄生直列抵抗が非常に大きくなる現象がある。本発明では、シリサイド化反応後に第３の不純物拡散層領域を形成するための不純物を導入により、この現象を抑制する効果がある。
【０１５９】
また、上記第１及び第２の不純物拡散層領域を形成するための不純物を導入する工程は、半導体基板表面に自然酸化膜を介することなく堆積されたシリコン窒化膜を介してイオン注入法により導入する事を特徴とするため、従来の酸化膜を介して不純物イオンを注入する場合と比較し、Ｏ（酸素原子）の替わりに、Ｎ（窒素原子）がゲートポリシリコン膜及び半導体シリコン基板中に不純物イオン注入の際に混入する。酸素成分を極力抑え且つ窒素をシリサイド膜中に入れることができ、結果として、多少酸素成分が存在しようと、形成されたチタンシリサイド膜の粒界には、窒化チタン膜が形成されやすい。粒界にＳiＯ2が存在する替わりにＴiＮが存在した場合、ＳiＯ2とＴiＳi2の粒界の表面自由エネルギーと比較し、ＴiＮとＴiＳi2の粒界の表面自由エネルギーが小さいため、熱を加えたときのマイグレーションが抑えられ凝集しにくくなり耐熱性に優れたチタンシリサイド膜となる。更に、ｐ型半導体のシリサイド化と比較し、ｎ型半導体のシリサイド化はシリサイド反応が阻害されシート抵抗値が高くなり、耐熱性に関しても悪くなるという現象も無くなり、ｐ型、ｎ型とも一様な膜厚のシリサイド膜を形成することが可能となるという作用がある。更に、不純物イオン注入時に発生するシリコン基板中の結晶欠陥を窒素原子が埋める働きをするので、結晶欠陥起因の接合リーク電流を低減させる事が可能となり、特にシリサイド化を行った場合、シリサイド化反応時にチタンが拡散し、結晶欠陥にチタンがトラップされリークセンターとして働くが、先に窒素原子で結晶欠陥を埋めておく本発明では、チタンがトラップされず、シリサイド化を行った接合に対し、更に接合リーク電流低減に有効であるという効果がある。更に、第１及び第２の不純物拡散層領域を形成するための不純物の活性化工程は、高融点金属シリサイド膜形成前に行うことを特徴とするため、シリサイド膜の耐熱性を気にすることなく十分な活性化及びイオン注入時の結晶欠陥の回復を行うことができ、特に窒素原子で結晶欠陥を埋める効果により、結晶欠陥にチタンがトラップされず、接合リーク電流を低減することが可能となるという効果がある。
【０１６０】
更に、トランジスタのゲート電極の形成方法に関し、ゲート酸化膜を形成する工程と、その上に多結晶シリコン膜を堆積する工程と、その上にシリコン窒化膜を堆積する工程と、上記多結晶シリコン膜及びその上のシリコン窒化膜をパターンニングする工程を含むことを特徴とするため、ウェハの大気解放時及び洗浄、ホトレジスト塗布工程時に、多結晶シリコン表面のシリコン窒化膜がバリアとなり、多結晶シリコン表面より、多結晶シリコンの結晶粒界に沿って酸素が拡散し、多結晶シリコン膜深くまで酸素が混入する様なことは起こらない。よって、後のシリサイド化反応を行う際にＯ成分を極力排除する事が可能となり、０.２５μｍ以下の配線幅でも凝集することが無く低抵抗、高耐熱性を維持できるという作用がある。
【０１６１】
また、ゲート酸化膜を形成する装置と、多結晶シリコン膜を堆積する装置及び、シリコン窒化膜を堆積する装置間が、露点が−１００℃以下に保たれた窒素パージ室で接続されていることを特徴とする半導体製造装置であるため、露点が−１００℃以下に保たれた窒素パージ室にて、窒素パージにより完全にウェハー表面に吸着しているＨ2Ｏ分子を除去することが可能となり、引き続き、酸化炉（ゲート酸化膜形成）→窒素パージ室→シリコン堆積炉（ゲート電極多結晶シリコン堆積）→窒素パージ室→シリコン窒化膜堆積炉（シリコン窒化膜堆積）の順にウェハを搬送する事により、完全に大気を遮断した状態で、ゲート酸化工程から、シリコン窒化膜堆積までの工程を行うことが可能になるという作用がある。本装置で形成されたゲート酸化膜は汚染の影響が少なく、また、界面準位も少なく非常に信頼性が高い酸化膜となる。また、ゲート多結晶シリコン膜は、シリサイド化工程前まで一切大気に触れることはなく、ウェハを大気解放したときに多結晶シリコン表面のシリコン窒化膜がバリアとなり、多結晶シリコン表面より、多結晶シリコンの結晶粒界に沿って酸素が拡散し、多結晶シリコン膜深くまで酸素が混入する様なことは起こらない。
【０１６２】
更に、トランジスタのゲート電極の形成方法に関し、シリコン窒化膜をマスクとして多結晶シリコン膜をエッチングするため、以下の効果がある。
【０１６３】
下地の窒化膜が反射防止膜としての作用するため、ホトレジストマスクの裾部の形状が著しく改善される。
【０１６４】
窒化膜マスクが薄いためマスク形成過程での加工寸法変換差がほとんど無い。
【０１６５】
レジストマスクを除去後に窒化膜マスクでゲート電極のエッチングするためにエッチング時のレジストからの不純物の影響が無くなりゲート酸化膜に対するエッチングレートの選択性が２倍以上に向上した．これによりソース、ドレイン領域となるシリコン基板表面へのダメージが見られなくなる。
【０１６６】
レジストマスクを用いる時よりもエッチング時の反応生成物の堆積を抑制できるため粗密依存性がなくなる。
【０１６７】
ゲート電極を形成するポリシリコンは不純物をドーピングする前にエッチングするので、従来のｎ+ドーピングを行った材料に比較して電気抵抗が高いためチャージの影響を受けにくく、ゲート絶縁膜の破壊やゲート電極の裾部のサイドエッチング（ノッチング）が生じない。
【０１６８】
また、上記トランジスタをＣＭＯＳで形成するに当たり、ｎチャネル側の活性化アニールとｐチャネル側の活性化アニール条件を別々に設定する事が可能となり、接合リークを低減できるサリサイドｎチャネルと、短チャンネル効果の影響が少ないサリサイドｐチャネルを同時に満足するＣＭＯＳ半導体装置を形成することが可能となる。
【０１６９】
接合リークを低減できるサリサイドｎチャネルと、短チャンネル効果の影響が少ないサリサイドｐチャネルを同時に満足するＣＭＯＳ半導体装置を形成することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の断面構造図である。
【図２】本発明の第１の実施例の断面構造図である。
【図３】（ａ）〜（ｂ）は、本発明の第２の実施例の工程順断面図であり、（ａ'）〜（ｂ'）は、第２の実施例に対応する従来例の工程順断面図である。
【図４】（ｃ）〜（ｄ）は、本発明に第２の実施例の図３に続く工程順断面図であり、（ｃ'）〜（ｄ'）は、第２の実施例に対応する従来例の図３に続く工程順断面図である。
【図５】本願発明に半導体製造装置の平面図（a）、及び該平面図のＡ−Ａ'方向の断面図(b)である。
【図６】（ａ）〜（ｃ）は、第３の実施例の工程順断面図である。
【図７】（ｄ）〜（ｆ）は、第３の実施例の図６に続く工程断面図である。
【図８】（ｇ）〜（ｉ）は、第３の実施例の図７に続く工程断面図である。
【図９】（ｊ）〜（ｌ）は、第３の実施例の図８に続く工程断面図である。
【図１０】（ｍ）は、第３の実施例の図９に続く工程断面図である。
【図１１】従来の工程順断面図である。
【符号の説明】
１０１ ゲート酸化膜
１０２ ゲート電極
１０３ シリコン窒化膜
１０４ 第２のｎ型不純物拡散領域
１０５ シリコン酸化膜
１０６ 第１のｎ型不純物拡散領域
１０７ チタンシリサイド膜
１０８ 第３の不純物拡散領域
１０９ 第４のｐ型不純物拡散領域
１１０ 第５の不純物拡散領域
２０１、２００１ 半導体シリコン基板
２０２、２００２ ゲート酸化膜
２０３、２００３ 多結晶シリコン膜
２０４ シリコン窒化膜
２０５、２００４ ホトレジスト
２００５ 堆積膜
２０６、２００６ ゲート電極側壁絶縁膜
２０７、２００７ シリサイド膜
３０１ 半導体基板
３０２ ｐウェル
３０３ ｎウェル
３０４ フィールド酸化膜
３０５ 閾値電圧制御不純物注入（ｎチャネル）
３０６ 短チャネル効果防止不純物注入（ｎチャネル）
３０７ 閾値電圧制御不純物注入（ｐチャネル）
３０８ 短チャネル効果防止不純物注入（ｐチャネル）
３０９ ゲート酸化膜
３１０ 多結晶シリコン膜
３１１ シリコン窒化膜
３１２ シリコン窒化膜
３１３ ホトレジスト
３１４ ドナー不純物（砒素イオン）
３１５ ホトレジスト
３１６ アクセプタ不純物（インジウムイオン）
３１７ ゲート電極側壁酸化膜
３１８ ホトレジスト
３１９ ドナー不純物（燐イオン）
３２０ ホトレジスト
３２１ アクセプタ不純物（ボロンイオン）
３２２ 第１のｎ型不純物拡散領域
３２３ 第２のｎ型不純物拡散領域
３２４ 第１のｐ型不純物拡散領域
３２５ 第２のｐ型不純物拡散領域
３２６ チタン膜
３２７ 窒化チタン膜
３２８ チタンシリサイド膜
３２９ ホトレジスト
３３０ ドナー不純物（砒素イオン）
３３１ ホトレジスト
３３２ アクセプタ不純物（ボロンイオン）
３３３ 第３のｎ型不純物拡散領域
３３４ 第３のｐ型不純物拡散領域
４０１ シリコン半導体基板
４０２ フィールド酸化膜
４０３ ゲート酸化膜
４０４ 多結晶シリコン
４０５ 絶縁膜
４０６ 酸化膜
４０７ ソース、ドレイン領域
４０８ チタン膜
４０９ 窒化チタン膜
４１０ チタンシリサイド膜
Claims (8)
- シリコン半導体基板上に形成された側壁絶縁膜を有するゲート電極と、前記ゲート電極両側の半導体基板に形成された不純物拡散層領域からなるソース、ドレイン領域と、ゲート電極下の半導体基板表面にソース、ドレイン領域に挟まれたチャネル領域と、側壁絶縁膜の両側の半導体基板表面に形成された高融点金属シリサイド膜と、を少なくとも備えた半導体装置であって、
前記不純物拡散層領域は、少なくとも、
前記チャネル領域に接する、前記半導体基板とは逆導電型の、ソース、ドレイン領域近傍での寄生抵抗を低く抑える機能を有する比較的高濃度の第２の不純物拡散領域と、
前記側壁絶縁膜形成後に、少なくとも前記ゲート電極および当該側壁絶縁膜をマスクとしてイオン注入法により不純物を導入することによって得られる、チャネル領域にオフセットされた、前記半導体基板とは逆導電型の、ソース、ドレイン接合リーク電流を低減させる機能を有する濃度が低い第１の不純物拡散領域と、
前記第１の不純物拡散領域内部に形成される、前記半導体基板とは逆導電型の、前記高融点金属シリサイド膜とのコンタクト抵抗を低減させる機能を有する高濃度の第３の不純物拡散領域と、からなり、
前記第１、第２、第３の不純物拡散領域の深さは、第１よりも第２、第３が浅く、
シリサイドーシリコン間界面は、第３の不純物拡散層領域内にあり、
前記第１〜第３の不純物拡散領域の不純物濃度は、第３の不純物拡散領域より第２の不純物拡散領域が低く、第３の不純物拡散領域より第１の不純物拡散領域が低いことを特徴とする半導体装置。 - 前記ゲート電極下方の半導体基板内に、前記第１の不純物拡散領域に接するよう形成された第１の不純物拡散領域と逆導電型の第４の不純物拡散領域を備えてなることを特徴とする請求項１に記載の半導体装置。
- 第１の不純物拡散領域のゲート電極側の側面に位置する接合領域に第１の不純物拡散領域と逆導電型の第５の不純物拡散領域を備えていることを特徴とする請求項１に記載の半導体装置。
- 前記第１の不純物拡散領域は、そのピーク濃度が１×１０17〜５×１０19／ｃｍ３であり、その接合深さが５０〜３００ｎｍの範囲であり、前記第２の不純物拡散領域は、そのピーク濃度が５×１０18〜５×１０19／ｃｍ３であり、その接合深さが５〜７０ｎｍであり、前記第３の不純物拡散領域は、そのピーク濃度が５×１０19／ｃｍ３以上であり、そのピーク濃度深さが５〜７０ｎｍであることを特徴とする請求項１に記載の半導体装置。
- 前記第４の不純物拡散層領域は、そのピーク濃度が第１の不純物拡散層領域のピーク濃度よりも薄く、１×１０17／ｃｍ３〜５×１０18／ｃｍ３の範囲であり、そのピーク濃度の深さは、第１の不純物拡散層領域のピーク濃度の位置から第１の不純物拡散層領域の接合深さの位置の範囲であることを特徴とする請求項２に記載の半導体装置。
- 前記第５の不純物拡散領域のピーク濃度は、第１の不純物拡散領域のピーク濃度より薄く、１×１０17〜５×１０18／ｃｍ３の範囲であって、そのピーク濃度位置は、第１の不純物拡散領域のゲート電極側側面に位置する接合領域に存在することを特徴とする請求項３に記載の半導体装置。
- 前記側壁絶縁膜の半導体基板主面に平行な方向の厚さは第１の不純物拡散領域の接合深さの０．７〜１．５倍であることを特徴とする請求項１に記載の半導体装置。
- 第１の不純物拡散領域は、ピーク濃度が５×１０17〜５×１０18／ｃｍ３であり、
第２の不純物拡散領域は、ピーク濃度が１×１０19〜５×１０19／ｃｍ３であり、
第３の不純物拡散領域は、ピーク濃度が１×１０20／ｃｍ３以上であることを特徴とする請求項１に記載の半導体装置。
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| US6544872B1 (en) * | 2001-02-16 | 2003-04-08 | Advanced Micro Devices, Inc. | Dopant implantation processing for improved source/drain interface with metal silicides |
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| US6767832B1 (en) * | 2001-04-27 | 2004-07-27 | Lsi Logic Corporation | In situ liner barrier |
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| US6812523B1 (en) * | 2001-09-21 | 2004-11-02 | Wei-Kan Chu | Semiconductor wafer with ultra thin doping level formed by defect engineering |
| DE10148794B4 (de) * | 2001-10-02 | 2005-11-17 | Infineon Technologies Ag | Verfahren zum Herstellen eines MOS-Transistors und MOS-Transistor |
| JP4236992B2 (ja) * | 2002-06-24 | 2009-03-11 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
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| JPWO2004107450A1 (ja) * | 2003-05-30 | 2006-07-20 | 富士通株式会社 | 半導体装置と半導体装置の製造方法 |
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| US20050118802A1 (en) * | 2003-12-02 | 2005-06-02 | Chang-Sheng Tsao | Method for implementing poly pre-doping in deep sub-micron process |
| US7105429B2 (en) * | 2004-03-10 | 2006-09-12 | Freescale Semiconductor, Inc. | Method of inhibiting metal silicide encroachment in a transistor |
| US7208398B2 (en) * | 2004-03-17 | 2007-04-24 | Texas Instruments Incorporated | Metal-halogen physical vapor deposition for semiconductor device defect reduction |
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