JP2565137B2

JP2565137B2 - 半導体装置及びその製造方法

Info

Publication number: JP2565137B2
Application number: JP6146338A
Authority: JP
Inventors: 和良上野
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1994-06-28
Filing date: 1994-06-28
Publication date: 1996-12-18
Anticipated expiration: 2011-12-18
Also published as: JPH0817946A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体の記憶装置に関
し、半導体記憶素子の構造及びその製造方法に関する。

【０００２】

【従来の技術】半導体記憶装置として種々のタイプもの
が開発され製造されているが、その中で現在フラッシュ
ＥＥＰＲＯＭが注目され、その高集積化あるいは大容量
化が重要になってきている。このフラッシュＥＥＰＲＯ
Ｍの不揮発性記憶素子としてフローティングゲート型ト
ランジスタが使用されている。このトランジスタは２層
のゲート電極の構造をしており、第１層ゲート電極であ
るフローティングゲート電極に記憶情報電荷を蓄積する
ものである。この構造では、第１層ゲート電極が半導体
基板主面のシリコン酸化膜上にフローテイング状に形成
され、この第１層ゲート電極の上部にシリコン酸化膜と
シリコン窒化膜の複合した層間絶縁膜が設けられ、更に
この層間絶縁膜の上部に第２層ゲート電極であるコント
ロールゲート電極が形成される。

【０００３】このフラッシュＥＥＰＲＯＭの不揮発性記
憶素子について、その動作も含めて図９に基づいて説明
する。図９は舛岡富士雄、フラッシュメモリハンドブッ
ク、第１６頁、サイエンスフォラム社（平成５年）に記
載されているフローティングゲート型トランジスタの略
断面図である。

【０００４】図９に示すように、シリコン半導体基板１
０１の主面にゲート絶縁膜１０２を設ける。このゲート
絶縁膜１０２は通常シリコン酸化膜で形成される。そし
て、このゲート絶縁膜１０２を介してポリシリコンから
なるフローティングゲート電極１０３が設けられる。こ
のフローティングゲート電極１０３上にポリシリコン熱
酸化膜と薄いシリコン窒化膜の複合膜で形成された積層
絶縁膜１０４が形成される。そして、フローティングゲ
ート電極１０３上に、この積層絶縁膜１０４を介してポ
リシリコンからなるコントロールゲート電極１０５が設
けられる。このようにした後、このトランジスタのソー
ス領域１０６とドレイン領域１０７とが設けられる。

【０００５】この構造において、情報の書込み時は、ソ
ース領域１０６に０Ｖを、ドレイン領域１０７に正電圧
を、コントロールゲート電極１０５に正電圧をそれぞれ
印加する。このようにして情報電荷の書込みは、トラン
ジスタのチャネル領域に発生するホットエレクトロンを
半導体基板主面に形成した１０ｎｍ程度の膜厚のゲート
絶縁膜１０２を通してフローティングゲート電極１０３
に注入することで行われる。

【０００６】情報の消去時は、シリコン半導体基板１０
１あるいはソース領域１０６に正電圧を、コントロール
ゲート電極１０５に０Ｖをそれぞれ印加する。このよう
にして情報の消去は、前記フローティングゲート電極１
０３にある情報電荷すなわち電子をトランジスタのソー
ス領域１０６あるいはシリコン半導体基板１０１に放出
することで行われる。

【０００７】

【発明が解決しようとする課題】このフラッシュＥＥＰ
ＲＯＭの不揮発性記憶素子であるフローティングゲート
型トランジスタの基本動作の中、先述した情報の書込み
動作では、ゲート絶縁膜にかかる電界強度は３×１０⁶
Ｖ／ｃｍ以上必要となる。このゲート絶縁膜の膜厚は８
〜１０ｎｍであるので、ゲート絶縁膜に印加される電圧
は２．４Ｖ以上になる。このために、この情報書込みで
コントロールゲート電極に印加する正電圧の値は２．４
Ｖを超えるようになる。

【０００８】情報の消去動作では、ゲート絶縁膜にかか
る電界強度は９×１０⁶Ｖ／ｃｍ程度になる。ゲート絶
縁膜の膜厚を先述の値として、この時ゲート絶縁膜に印
加される電圧は７．２Ｖ以上になる。そこで、情報消去
でソース領域あるいは半導体基板に印加される正電圧の
値は７．２Ｖを超える。現在用いられている製品レベル
のフラッシュＥＥＰＲＯＭの動作電圧は、書込み電圧で
５Ｖ、消去電圧で１２Ｖ程度となっている。

【０００９】全般に半導体記憶装置の記憶素子の微細化
に伴い、高集積化あるいは大容量化が益々進んでいる。
このために、低電圧化及び低消費電力化が必須となって
いる。しかし、先述のフローティングゲート型トランジ
スタでは、動作電圧を２Ｖ以下に低電圧化することは難
しい。特に情報の消去電圧を低減することは不可能に近
い。このように、ゲート絶縁膜を半導体基板とフローテ
ィングゲート電極の間に形成する構造においては、今
後、低電圧化が最も大きな課題となってくる。

【００１０】更に、フラッシュＥＥＰＲＯＭのような半
導体記憶装置の用途を拡大するためには、その他の性能
を向上させることも必要となる。その中で特に、先述し
た情報の書込み消去すなわち情報の書き換え回数の増加
が重要となる。現状のフラッシュＥＥＰＲＯＭではこの
書き換え回数は１０⁵回程度である。このフローティン
グゲート型トランジスタでは、情報の書き換え動作によ
りゲート絶縁膜の絶縁性が低下すると共に、ゲート絶縁
膜と半導体基板との界面が劣化する。このために、この
書き換え回数は１０⁶回程度が限界となっている。

【００１１】更に、現状のフローティングゲート型トラ
ンジスタの動作速度をみると、書込み速度は１μｓｅ
ｃ、消去速度は０．５ｍｓｅｃ程度である。これらの動
作速度を向上させることも今後の半導体記憶装置には必
要とされる。

【００１２】本発明の目的は以上の課題を解決し、低電
圧化あるいは低消費電力化、情報電荷の書き換え回数の
増加する半導体記憶素子を提供するものである。

【００１３】本発明の他の目的は、半導体記憶素子の基
本構造の製造方法を提供することにある。

【００１４】

【課題を解決するための手段】このために本発明では、
半導体基板に形成したショットキーゲート電界効果トラ
ンジスタのゲート電極を第１のゲート電極にして、前記
第１のゲート電極上に絶縁体薄膜が形成され、前記絶縁
体薄膜を介して前記第１のゲート電極の上部に第２のゲ
ート電極が形成される。このような構造で、前記第１の
ゲート電極が記憶情報電荷の蓄積部となり、第２のゲー
ト電極が記憶情報電荷の書込み消去を制御する電極とな
る。ここで、第１のゲート電極の情報電荷は、半導体基
板と前記第１のゲート電極との間のショットキー障壁を
介して書込みあるいは消去されることになる。

【００１５】この基本構造において、情報電荷の記憶保
持時間を長くするために、前記半導体基板と第１のゲー
ト電極の間に半導体薄膜を形成する。ここでこの半導体
薄膜のエネルギーバンド構造の禁制帯幅は、前記半導体
基板のそれよりも大きな値になるように設定される。

【００１６】ここで半導体基板としてはＧａＡｓ半導
体、Ｓｉ半導体、あるいはＳｉＧｅ半導体の基板が用い
られ、前記絶縁体薄膜はタンタル酸化膜、チタン酸スト
ロンチウム膜、チタン酸バリウムストロンチウム膜ある
いはチタン酸ジルコン酸鉛膜等の金属酸化膜で形成され
ることが好ましい。

【００１７】更には、前記第１のゲート電極、絶縁体薄
膜及び第２のゲート電極はドライエッチングで同一の形
状に加工される。

【００１８】

【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の半導体記憶素子を説
明するための略断面図である。図１に示すように、半絶
縁性のＧａＡｓ半導体基板１の表面に、膜厚が１０〜１
００ｎｍ、有効不純物の濃度が２×１０¹⁷〜３×１０¹⁸
原子／ｃｍ³ であるｎ型能動層２を形成する。

【００１９】このｎ型能動層２は、半絶縁性のＧａＡｓ
半導体基板１の表面にＳｉのイオンをイオン注入するこ
とで形成する。ここで、このイオン注入の条件は前記ｎ
型能動層２の膜厚および有効不純物の濃度によって調整
される。Ｓｉイオンの加速エネルギーは１０〜１００ｎ
ｍの膜厚に合せて１０〜５０ｋｅＶに設定され、Ｓｉイ
オンのドーズ量は前記不純物の量に合せて、１×１０¹²
〜１×１０¹³イオン／ｃｍ²に設定される。このイオン
注入をした後、ランプアニーラあるいは熱処理炉での熱
処理を施しＳｉ不純物の活性化を行う。

【００２０】このｎ型能動層２の表面に接するようにし
て、第１ゲート電極３を形成する。この第１ゲート電極
３はタングステンシリサイド等の高融点金属シリサイド
のスパッタで形成される。ここで、これらのシリサイド
の膜厚は１０〜５０ｎｍである。このように形成した第
１ゲート電極３は、ｎ型能動層２との間にショットキー
障壁を形成する。このショトキー障壁はＧａＡｓ半導体
基板表面の清浄度に強く影響され、清浄度の高い程高品
質のショットキー障壁が形成される。そこで、ＧａＡｓ
半導体基板１表面のクリーニングと第１ゲート電極３の
スパッタ成膜とは、マルチチャンバーを備えた同一の装
置で連続して行われる。

【００２１】次に、この第１ゲート電極３の表面にゲー
ト電極間絶縁膜４を形成する。ここでこのゲート電極間
絶縁膜４はタンタル酸化膜、チタン酸ストロンチウム
（以下、ＳＴＯと呼称する）膜、チタン酸バリウムスト
ロンチウム（以下、ＢＳＴと呼称する）膜、チタン酸ジ
ルコン酸鉛（以下、ＰＺＴと呼称する）膜等の比誘電率
の高い高誘電体膜で形成される。これらの高誘電体膜は
ＣＶＤ法（化学気相成長法）あるいは反応性スパッタ法
により堆積される。

【００２２】次に、このゲート電極間絶縁膜４上に第２
ゲート電極５を形成する。ここでこの第２ゲート電極５
は、白金若しくはパラジウム等の金属膜、又は酸化ルテ
ニウムあるいは酸化イリジウムと高融点金属若しくは白
金との積層金属膜で形成される。

【００２３】以上の第１ゲート電極３、ゲート電極間絶
縁膜４、第２ゲート電極５は、図１に示されるように、
同一マスクによるドライエッチングにより同一のパター
ン形状に形成される。

【００２４】このようにした後、図１に示すようにソー
ス導電層６及びドレイン導電層７を形成する。これらの
導電層は、前記ｎ型能動層２の形成と同様にＳｉのイオ
ン注入により形成され、導電型がｎ型の層である。この
場合のイオン注入条件では、加速エネルギーを５０ｋｅ
Ｖ、ドーズ量を５×１０¹³イオン／ｃｍ²にする。この
ようにしてその深さが１００〜２００ｎｍ、有効不純物
濃度が５×１０¹⁷〜５×１０¹⁸原子／ｃｍ³のソース導
電層６及びドレイン導電層７が形成される。

【００２５】次に、ソース導電層６にソース電極８を、
ドレイン導電層７にドレイン電極９を形成する。ここで
これらソース電極８及びドレイン電極９は、金ゲルマニ
ウム合金とニッケルの積層した金属膜で構成される。こ
のようにして、本発明の第１の実施例の基本構造はでき
あがる。

【００２６】このように、本発明の構造の特徴は、ショ
ットキーゲート電界効果トランジスタのゲート電極上
に、絶縁体薄膜を介して第２のゲート電極を形成すると
ころにある。このような構造において、先述したショッ
トキー障壁を通してＧａＡｓ半導体基板１と第１ゲート
電極３との間で蓄積情報に対応した電子のやりとりがさ
れる。このために、後述するようにこの記憶素子の動作
速度は大幅に向上し、情報の書換え回数は１０⁹回程度
に増大する。

【００２７】次に、第２の実施例について図２に基づい
て説明する。図２は本発明の第２の実施例の半導体記憶
素子を説明するための略断面図である。ここで、図２に
示した本実施例のＧａＡｓ半導体基板１、第１ゲート電
極３、ゲート電極間絶縁膜４、第２ゲート電極５、ソー
ス導電層６、ドレイン導電層７、ソース電極８、ドレイ
ン電極９は図１で説明した第１の実施例と全く同一であ
る。

【００２８】この実施例の第１の実施例との違いは前記
のｎ型能動層領域近傍の構造及びその形成にある。そこ
でこの点について詳述する。

【００２９】図２に示すように、ＧａＡｓ半導体基板１
の表面にｎ型能動層２を形成する。この能動層の形成は
第１の実施例と同様にＳｉイオンのイオン注入と熱処理
で形成する。ここでこのｎ型能動層２の膜厚は１０〜５
０ｎｍに、更にこの領域の不純物濃度は５×１０¹⁷〜３
×１０¹⁸原子／ｃｍ³にそれぞれ設定される。このよう
にした後、図２に示すように半導体バリヤ層１０を形成
する。この半導体バリヤ層１０はＡｌx Ｇａ1-x Ａｓの
化合物半導体で形成される。この化合物半導体では、Ｘ
値が大きい程そのエネルギーバンド構造の禁制帯幅は拡
大する。そして、第１ゲート電極３とｎ型能動層２との
間の前記ショットキー障壁を高くする。そこで、この半
導体バリヤ層１０の膜厚とＸ値を適当に選択する必要が
ある。本実施例ではＸ値を０．３にし膜厚を１０〜２０
ｎｍにしている。このようにすることで、ショットキー
障壁はＧａＡｓ半導体基板の場合よりも０．３ｅＶ程度
高くなる。

【００３０】このようにショットキー障壁を高くするこ
とにより、半導体記憶素子の情報の記憶保持時間は約１
０²〜１０⁴倍に増加される。

【００３１】次に、実施例２の構造の半導体記憶素子の
製造方法について、図３に基づいて説明する。図３はこ
の製造方法を工程順に示した略断面図である。

【００３２】図３（ａ）に示すように、不純物を含有し
ないノンドープＧａＡｓ半導体基体１ａ表面に、膜厚が
５００ｎｍのノンドープＧａＡｓ層１ｂを形成する。こ
の形成は公知のＭＢＥ（分子ビームエピタキシヤル成
長）法で行う。このようにして、結晶性の良好なノンド
ープＧａＡｓ層１ｂとノンドープＧａＡｓ半導体基体１
ａとで構成される半絶縁性のＧａＡｓ半導体基板１を用
意する。次に、Ｓｉ不純物量を２×１０¹⁷原子／ｃｍ
³程度に含有するｎ型ＧａＡｓ層２ａを、その膜厚が１
００ｎｍになるようにＭＢＥ法で形成する。このように
した後、不純物を含有しないＡｌ_0.3Ｇａ_0.7Ａｓ層１
０ａを上記ＭＢＥ法で連続して堆積させる。ここでこの
Ａｌ0.3 Ｇａ0.7 Ａｓ層１０ａの膜厚は２０ｎｍ程度に
する。

【００３３】次に、図３（ｂ）に示すようにタングステ
ンシリサイド薄膜３ａをスパッタ法で堆積させる。ここ
でこのタングステンシリサイド（ＷＳｉ_X）のＸ値は
０．３〜０．５になるように設定される。このようにし
た後、このタングステンシリサイド薄膜３ａに積層して
高誘電率薄膜４ａを形成する。この高誘電率薄膜４ａの
材料としてタンタル酸化物、ＳＴＯ、ＢＳＴあるいはＰ
ＺＴ等の誘電率の高いものを選択する。これらの高誘電
率の薄膜は、反応性スパッタ法あるいはＣＶＤ（化学気
相成長）法で形成される。例えば、ＳＴＯ膜を反応性ス
パッタ法で堆積する場合には、マルチチャンバーのスパ
ッタ装置を用い、この装置の１つのチャンバーで前記の
タングステンシリサイド薄膜３ａを堆積した後、別のチ
ャンバーでこのＳＴＯ膜を形成する。ここで、ターゲッ
トにチタン酸ストロンチウムの基板を用い、スパッタガ
スにアルゴンガスを用い更に酸素ガスを添加する。この
ようにして成膜速度を２ｎｍ／ｍｉｎにし、膜厚が約５
０ｎｍのＳＴＯ膜を形成する。ＳＴＯ膜の比誘電率は２
０５である。引き続いて、この高誘電率薄膜４ａ上に積
層金属薄膜５ａを形成する。この積層金属薄膜５ａは上
記マルチチャンバーのスパッタ装置の別のチャンバーで
成膜される。ここで積層金属薄膜は膜厚が１０ｎｍの酸
化ルテニウムと膜厚が１００ｎｍの白金とで形成され
る。

【００３４】次に図３（ｃ）に示すように、ドライエッ
チングによるパターニングを行う。このドライエッチン
グで積層金属薄膜５ａ、高誘電率薄膜４ａ、タングステ
ンシリサイド薄膜３ａをそれぞれ順番に加工する。この
ようにして、第２ゲート電極５、ゲート電極間絶縁膜４
及び第１ゲート電極３を形成する。次に、膜厚が５００
ｎｍのシリコン酸化膜の堆積と異方性ドライエッチング
行い、前記の第１ゲート電極３、ゲート電極間絶縁膜４
及び第２ゲート電極５を被覆するコート絶縁膜１１の形
成する。

【００３５】次にＳｉ不純物のイオン注入を行う。この
注入条件は、イオンの加速エネルギーが１００ｋｅＶで
ドーズ量が５×１０¹³イオン／ｃｍ²である。このイオ
ン注入の後、８５０℃でランプアニールして注入層の活
性化を行う。このようにして、ソース導電層６及びドレ
イン導電層７が形成される。更に、このソース導電層６
及びドレイン導電層７の表面にあるＡｌ0.3 Ｇａ0.7 Ａ
ｓ層１０ａを薬液中で選択的エッチングして除去する。
次に、このソース導電層６及びドレイン導電層７表面部
に膜厚がそれぞれ１００ｎｍ、３０ｎｍの金ゲルマニウ
ム合金及びニッケル金属を堆積させる。この後、水素ガ
ス雰囲気で４００℃の温度でのアニールを施し、ソース
電極８とドレイン電極９が形成される。このようにし
て、第２の実施例に示した半導体記憶素子の基本構造は
完成する。

【００３６】次に、第３の実施例について図４に基づい
て説明する。図４は本発明の第３の実施例の半導体記憶
素子の略断面図である。導電型がｎ型であるｎ型ＧａＡ
ｓ半導体基板１ｄの表面にｐウエル層２ｂを形成する。
ここで、ｎ型ＧａＡｓ半導体基板１ｄ中の不純物濃度は
５×１０¹⁶〜１×１０¹⁷原子／ｃｍ³である。又、ｐウ
エル層２ｂの不純物濃度は１×１０¹⁷〜２×１０¹⁷原子
／ｃｍ3 であり、この層の深さは５００ｎｍ程度であ
る。このｐウエル層２ｂの不純物の導入は、ベリリウム
のイオン注入で行う。この注入条件は、加速エネルギー
が１７０ｋｅＶ、ドーズ量が３×１０¹³イオン／ｃｍ²
程度になるように設定される。その後、熱処理を施し注
入原子の活性化をしてｐウエル層２ｂは形成される。

【００３７】このように形成したｐウエル層２ｂに第２
の実施例で示したｎ型能動層２、半導体バリヤ層１０、
第１ゲート電極３、ゲート電極間絶縁膜４、第２ゲート
電極５、ソース導電層６、ドレイン導電層７、ソース電
極８、ドレイン電極９をそれぞれ形成する。このよう
にして、本発明の第３の実施例の半導体記憶素子の基本
構造はできあがる。このような構造にすることで、本発
明の半導体記憶素子の記憶情報の部分一括消去が容易に
行えるようになる。

【００３８】以上の実施例では、ショットキーゲート電
界効果トランジスタがｎ型チャネルの場合について説明
してきが、このトランジスタがｐ型チャネルの場合にも
同様に本発明が形成できることに言及しておく。但しこ
の場合には、先の実施例で述べた導電型がｎ型をｐ型に
入れ換えて半導体記憶素子を形成する。

【００３９】次に、本発明の半導体記憶素子の基本動作
について、図５、図６及び図７に基づいて説明する。こ
こで、図５は半導体記憶素子の使用方法を説明するため
のメモリセルアレイとその配線図である。図６は本発明
の半導体記憶素子の情報書込み及び消去時の第２ゲート
電極、ゲート電極間絶縁膜、第１ゲート電極及びソース
導電層間のエネルギーバンド構造を示す。又、図７は情
報読出し時の第２ゲート電極、ゲート電極間絶縁膜、第
１ゲート電極及びｎ型能動層間のエネルギーバンド構造
を示す。

【００４０】図５に示すセルアレイには、第１の実施
例、第２の実施例又は第３の実施例で示した本発明の半
導体記憶素子５１が繰り返しにして配列される。このセ
ルアレイ部の配線において、ワード線５２には、ゲート
ノード５３で図１に示す第２ゲート電極５が接続する。
更に、書込み／消去線５３、読出し線５４には、それぞ
れソースノード５３ａ、ドレインノード５４ａで図１に
示すソース電極８及びドレイン電極９が接続する。

【００４１】このようなセルアレイの配線において、情
報電荷の書込み消去について説明する。図５において、
半導体記憶素子５１を選択してこの半導体記憶素子に情
報電荷を書込む場合には、ワード線５２に１Ｖ程度の正
電圧を印加し、他のワード線５２ｂには０Ｖを印加す
る。又、書込み／消去線５３及び読出し線５４には０Ｖ
を印加し、他の書込み／消去線５３ｂ及び読出し線５４
ｂには１Ｖが印加される。以上のような配線の電圧設定
により、セルアレイの中で所定の半導体記憶素子を選択
し、その選択した半導体記憶素子に情報電荷を書込むこ
とができる。

【００４２】次に、前記の半導体記憶素子５１に蓄積さ
れた情報電荷を消去する場合について説明する。図５に
おいて、ワード線５２に−２Ｖを印加し、他のワード線
５２ｂには０Ｖを印加する。又、書込み／消去線５３及
び読出し線５４には１．５Ｖ程度の正電圧を印加し、他
の書込み／消去線５３ｂ及び読出し線５４ｂには０Ｖを
印加する。このようにして、先述したと同様に半導体記
憶素子を選択し、その選択した半導体記憶素子に蓄積し
た情報電荷を消去することができる。

【００４３】本発明の半導体記憶素子の動作では、上述
の情報電荷の書込み状態が記憶情報の論理１に相当し、
情報電荷の消去状態が記憶情報の論理０に相当する。

【００４４】この半導体記憶素子の書込み及び消去の動
作を図６に示したエネルギーバンド構造に基づいて説明
する。図６（ａ）は情報電荷すなわち電子を書込む場合
である。前記ワード線に１Ｖ程度の正電圧を印加し、書
込み／消去線を０Ｖにすることで、第２ゲート電極フェ
ルミレベル６１のエネリギーレベルは下り、ソース導電
層伝導帯６２のエネルギーレベルは上る。このために、
伝導帯電子６３はショットキー障壁６４を超えて第１ゲ
ート電極フェルミレベル６５に注入される。このように
して、情報電荷は第１ゲート電極に書込まれる。

【００４５】図６（ｂ）はこの書込まれた電子を消去す
る場合である。前記ワード線を−２Ｖにし、書込み／消
去線に１．５Ｖ程度の正電圧を印加することで、第２ゲ
ート電極フェルミレベル６１エネルギーレベルは上り、
ソース導電層伝導帯６２のそれは下る。このために、蓄
積電子６６は図６（ｂ）に示すように、ソース導電層伝
導帯６２に放出される。このようにして、第１ゲート電
極に蓄積した情報電荷の消去が行われる。

【００４６】以上のような情報電荷の書込み消去のため
の電圧設定で、前記のショットキー障壁に実効的に印加
される電圧Ｖ₁は（１）式で表される。

【００４７】

【００４８】ここで、Ｖ_Gは図６（ａ）に示した第２ゲ
ート電極フェルミレベル６１とソース導電層伝導帯６２
間の電位差であり、Ｃ1 及びＣ2 はそれぞれ、ショット
キー障壁６４とゲート電極間絶縁膜バンド６７の示す容
量値である。

【００４９】この容量値はその材料の比誘電率と膜厚に
依存している。ここでこのショットキー障壁を形成する
ＧａＡｓ半導体基板の比誘電率は１３．２程度である。
そこで、ゲート電極間絶縁膜として先述の膜厚５０ｎｍ
のＳＴＯ膜を使用すると、その比誘電率が２００程度と
高いため、前記Ｖ₁値をＶ_G値の９０％以上にすること
ができる。このように、ゲート電極間絶縁膜に高誘電率
の金属酸化膜を用いることで、ショットキー障壁に効率
的に電圧を印加できるようになる。このことは逆にいえ
ば、Ｖ_Gの低下すなわち動作電圧の低減が可能になるこ
とを示す。

【００５０】次に、記憶情報の読出しについて説明す
る。この場合、図５において全てのワード線５２，５２
ｂ等には−１Ｖ程度の負電圧を印加する。そして、書込
み／消去線５３，５３ｂを０Ｖにした後に浮遊状態にす
る。更に、読出し線５４，５４ｂを１．５Ｖにした後に
これも浮遊状態にする。このようにした後、ワード線５
２のみに１Ｖを印加しこの線を選択するようにする。こ
のような電圧設定をし、読出し線５４，５４ｂの電圧の
変化をセンス・アンプで読取る。このようにしてメモリ
セルの記憶情報は読み出される。

【００５１】この半導体記憶素子の読出しの動作を図７
に基づいて説明する。以下、ショットキーゲート電界効
果トランジスタのしきい値電圧が−０．５Ｖの場合であ
る。図７（ａ）は情報電荷が書込まれている場合を示
す。この場合には蓄積電子６６が第１ゲート電極フェル
ミレベル６５に充満するために、ｎ型能動層は全域で完
全に空乏化する。このためｎ型能動層伝導帯６７に電子
はなく、ドレイン電極とソース電極間すなわち図５の読
出し線５４と書込み／消去線５３間には電流は流れな
い。そこでこの場合には、読出し線５４はほぼ初期の充
電電位すなわち約１．５Ｖである。又、書込み／消去線
５３は０Ｖのままであり、電子の再書込みが行われる。

【００５２】図７（ｂ）は電荷が消去されている場合を
示す。この場合には蓄積電子は第１ゲート電極フェルミ
レベル６５に存在しない。このためにｎ型能動層は空乏
化せず、伝導帯電子６３がｎ型能動層に存在するように
なる。そこで、図５の読出し線５４と書込み／消去５３
間に電流が流れるようになる。この場合読出し線５４の
電位は０Ｖと１．５Ｖの中間電位すなわち約０．７５Ｖ
になる。

【００５３】以上のようにして、本発明の半導体記憶素
子を用いたメモリセルの記憶情報の状態が識別され読取
りが可能となる。

【００５４】次に、先述した第１の実施例と第２の実施
例の相違について、図８に基づいて説明する。図８は、
図６で述べたと同様に、第２ゲート電極、ゲート電極間
絶縁膜、第１ゲート電極及びソース導電層間の熱平衡状
態でのエネルギーバンド構造を示している。図８（ａ）
が第１の実施例の構造の場合であり、図８（ｂ）が第２
の実施例の場合である。第２の実施例の場合には、第１
ゲート電極とソース導電層及びｎ型能動層との間に半導
体バリヤ層を設けている。このために、図８（ｂ）に示
すようにショットキー障壁６４と第１ゲート電極フェル
ミレベル６５との間にヘテロ接合バリヤ６９が形成され
る。この高さは、第２の実施例の場合では、図８（ａ）
の場合よりも約０．３ｅＶ増加する。このために、図８
（ａ）の場合のショットキー障壁の高さは０．７ｅＶで
あるが、図８（ｂ）の場合はその値は約１．０ｅＶにな
る。

【００５５】このために第２の実施例の場合には、情報
書込みの動作後、第１ゲート電極フェルミレベル６５に
書込まれた蓄積電子の記憶保持時間が長くなる。しか
し、情報の消去が難しくなるため、このヘテロ接合の膜
厚を適切に選択する必要がある。ここでこの膜厚は第２
の実施例で述べたように、１０〜２０ｎｍに設定するこ
とが好ましい。

【００５６】以上、本発明の半導体記憶素子をＧａＡｓ
半導体基板に形成する場合について説明してきたが、そ
の他の化合物半導体あるいはＳｉ半導体基板、ＳｉＧｅ
半導体基板でも同様に本発明の半導体記憶素子が形成で
きることに言及しておく。ここでヘテロ接合を用いる場
合には、Ｓｉ半導体基板では、半導体バリヤ層はＳｉＣ
で形成される。ＳｉＧｅ半導体基板では、この半導体バ
リヤ層はＳｉで形成される。

【００５７】

【発明の効果】ショットキーゲート電界効果トランジス
タのゲート電極を第１のゲート電極とし、この第１のゲ
ート電極の上部に絶縁体薄膜を介して第２のゲート電極
を形成し、この第１のゲート電極を記憶情報電荷の蓄積
領域にすることで、半導体記憶素子の特性を大幅に向上
させることができる。

【００５８】すなわち、半導体記憶素子の動作電圧は３
Ｖ以下になり従来の１／４以下の低電圧化が可能とな
る。更に、情報電荷の書換え回数は１０⁸〜１０⁹回に
なり、従来のそれの１０³〜１０⁴倍と大幅に増大す
る。この半導体記憶素子の動作速度は、情報の書込み速
度で１ｎｓｅｃ程度になり従来のそれの１／１０³倍
に、消去速度で１μｓｅｃ程度になり従来のそれの１／
１０²倍にそれぞれ短縮される。

【００５９】このように、半導体記憶装置の特性を大幅
に向上させる本発明の半導体記憶素子は、半導体記憶装
置の用途を更に拡大するとともに、新たな用途と分野を
開拓するものとなる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を説明するための略断面
図である。

【図２】本発明の第２の実施例を説明するための略断面
図である。

【図３】本発明の第２の実施例を工程順に説明する略断
面図である。

【図４】本発明の第３の実施例を説明するための略断面
図である。

【図５】本発明の半導体記憶素子の動作を説明するセル
アレイ配線図である。

【図６】本発明の半導体記憶素子の動作を説明するエネ
ルギーバンド構造図である。

【図７】本発明の半導体記憶素子の動作を説明するエネ
ルギーバンド構造図である。

【図８】本発明の半導体記憶素子の熱平衡エネルギーバ
ンド構造図である。

【図９】従来の半導体記憶素子の構造を示した略断面図
である。

【符号の説明】

１ＧａＡｓ半導体基板１ａノンドープＧａＡｓ半導体基体１ｂノンドープＧａＡｓ層１ｃバッファＧａＡｓ層１ｄｎ型ＧａＡｓ基板２ｎ型能動層２ａｎ型ＧａＡｓ層２ｂｐウェル３第１ゲート電極３ａタングステンシリサイド薄膜４ゲート電極間絶縁膜４ａ高誘電率薄膜５第２ゲート電極５ａ積層金属薄膜６ソース導電層７ドレイン導電層８ソース電極９ドレイン電極１０半導体バリヤ層１０ａＡｌ_0.3Ｇａ_0.7Ａｓ層１１コート絶縁膜５１，５１ｂ半導体記憶素子５２，５２ｂワード線５２ａゲートノード５３，５３ｂ書込み／消去線５３ａソースノード５４，５４ｂ読出し線５４ａドレインノード６１第２ゲート電極フェルミレベル６２ソース導電層伝導帯６３伝導帯電子６４ショットキー障壁６５第１ゲート電極フェルミレベル６６蓄積電子６７ゲート電極間絶縁膜バンド６８ｎ型能動層伝導体６９ヘテロ接合障壁１０１シリコン半導体基板１０２ゲート絶縁膜１０３第１ゲート電極１０４ゲート電極間絶縁膜１０５第２ゲート電極１０６ソース領域１０７ドレイン領域

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板の表面部にショットキーゲー
ト電界効果トランジスタが形成され、前記ショットキー
ゲート電界効果トランジスタのゲート電極を第１のゲー
ト電極として前記第１のゲート電極上に絶縁体薄膜が形
成され、前記絶縁体薄膜上に第２のゲート電極が形成さ
れ、前記第１のゲート電極に記憶情報電荷が蓄積される
ことを特徴とした半導体装置。
【請求項２】前記半導体基板と前記第１のゲート電極
との間に、前記半導体基板とは別種の半導体で構成され
た半導体薄膜が形成され、前記半導体薄膜のエネルギー
バンド構造の禁制帯幅が前記半導体基板の禁制帯幅より
も大きな値となっていることを特徴とした請求項第１記
載の半導体装置。
【請求項３】前記半導体基板がＧａＡｓ半導体、Ｓｉ
半導体あるいはＳｉＧｅ半導体で構成され、前記半導体
薄膜が前記半導体に対応して、ＡｌＧａＡｓ半導体薄
膜、ＳｉＣ半導体薄膜及びＳｉ半導体薄膜となることを
特徴とした請求項第２記載の半導体装置。
【請求項４】前記絶縁体薄膜がタンタル酸化膜、チタ
ン酸スロンチウム膜、チタン酸バリウムストロンチウム
膜あるいはチタン酸ジルコン酸鉛膜であることを特徴と
した請求項第１記載の半導体装置。
【請求項５】半導体基板の主面に導電性の薄膜を形成
する工程と、前記導電性の薄膜上に金属酸化物の誘電体
薄膜を形成する工程と、前記誘電体薄膜上に導電性薄膜
を形成する工程と、このように形成した前記全ての膜を
ドライエッチングで同一形状に加工する工程とを含むこ
とを特徴とした請求項１記載の半導体装置の製造方法。