CN103311286A - 半导体器件及其制造方法 - Google Patents

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silicon nitride
nitride film
silicon
gate electrode
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金冈龙范
川原孝昭
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Renesas Electronics Corp
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Abstract

本发明涉及一种半导体器件及其制造方法。提供一种具有非易失性存储器的半导体器件，其具有提高的电性能。存储器栅电极经由绝缘膜被形成在半导体衬底上方。绝缘膜是其中具有电荷存储部的绝缘膜，并包括第一氧化硅膜、在第一氧化硅膜上方的氮化硅膜以及在氮化硅膜上方的第二氧化硅膜。金属元素以1×1013至2×1014原子/cm2的表面密度存在于氮化硅膜和第二氧化硅膜之间或氮化硅膜中。

Description

半导体器件及其制造方法
相关申请的交叉引用
将2012年3月13日提交的日本专利申请No.2012-055693的公开内容，包括说明书、附图以及摘要，通过引用整体并入本文。
技术领域
本发明涉及一种半导体器件以及制造方法，且更具体地涉及一种有效应用于具有非易失性存储器的半导体器件及其制造方法的技术。
背景技术
电可擦除可编程只读存储器（EEPROM）广泛用作电可写可擦除非易失性半导体存储器件。当前广泛采用的以闪存为代表的这种存储器件（存储器）包括在MISFET的栅电极下面的导电浮栅电极或由氧化膜包围的俘获绝缘膜。存储器件被设计用于将存储在浮栅或俘获绝缘膜中电荷的状态识别为存储信息，且读取该信息作为晶体管的阈值。俘获绝缘膜是一种可存储电荷的绝缘膜，并例如包括氮化硅膜。存储器件还被设计为通过从用作存储元件的电荷存储区俘获电荷以及将电荷发射到该电荷存储区而偏移MISFET的阈值。闪存例如包括采用金属-氧化物-氮化物-氧化物-半导体（MONOS）膜的分离式栅极单元。这种存储器通过采用氮化硅膜用于电荷存储区而具有以下优点。例如，因为与导电浮栅膜相比，这种存储器间断存储电荷，所以这种存储器具有优良的数据保持可靠性。且优良的数据保持可靠性能降低位于氮化硅膜上面和下面的氧化膜的厚度，且可降低用于写入和擦除操作的电压。
日本未审专利公布No.2003-309193（专利文献1）描述了一种有关MONOS存储器的技术。
日本未审专利公布No.2000-22005（专利文献2）公开了一种有关纳米晶浮栅的技术。
日本未审专利公布No.2010-161154（专利文献3）公开了一种有关硅纳米点的技术。
日本未审专利公布No.2011-146612（专利文献4）公开了一种有关MONOS存储器的技术。
非专利文献1公开了一种有关MONOS结构中的电荷俘获的技术。
[现有技术文献]
[专利文献]
[专利文献1]
日本未审专利公布No.2003-309193
[专利文献2]
日本未审专利公布No.2000-22005
[专利文献3]
日本未审专利公布No.2010-161154
[专利文献4]
日本未审专利公布No.2011-146612
[非专利文献]
[非专利文献1]
T.Ishida等人，“Characterization of Charge Traps inMetal-Oxide-Nitride-Oxide-Semiconductor(MONOS)Structures forEmbedded Flash Memories（用于嵌入式闪存的金属-氧化物-氮化物-氧化物-半导体（MONOS）结构中的电荷俘获特性）”，IRPS2006（IEEE国际可靠性物理学术文集）p.516
发明内容
现有技术的分离式栅极非易失性存储器具有层叠的栅极绝缘膜，其例如由包括氧化硅膜、氮化硅膜以及另一氧化硅膜的氧化物-氮化物-氧化物（ONO）膜的叠层构成。
近年来，需要提高非易失性存储器的电性能。
因此，本发明的一个目的是提供一种能提高半导体器件的电性能的技术。
通过本发明的说明书以及附图将使本发明要解决的上述和其他问题以及本发明的新颖特征变得显而易见。
以下将简要说明本申请中公开的本发明的典型实施例的概要。
在根据一个典型实施例的半导体器件中，存储器晶体管的栅极绝缘膜包括第一氧化硅膜、在第一氧化硅膜上方的氮化硅膜以及在氮化硅膜上方的第二氧化膜。在氮化硅膜和第二氧化硅膜之间，或在氮化硅膜中，存在金属元素，表面密度是1×1013至2×1014原子/cm2。
根据该典型实施例的半导体器件的制造方法包括形成存储器晶体管的栅极绝缘膜，其包括第一氧化硅膜、在第一氧化硅膜上方的氮化硅膜以及在氮化硅膜上方的第二氧化膜，并且在氮化硅膜和第二氧化硅膜之间或在氮化硅膜中引入的金属元素的表面密度是1×1013至2×1014原子/cm2。
以下简要说明本申请公开的本发明的典型实施例的效果。
本发明的典型实施例可提高半导体器件的电性能。
附图说明
图1是根据本发明一个实施例的半导体器件的主要部分的截面图；
图2是图1中所示的一部分的局部放大截面图；
图3是存储器单元的等效电路图；
图4是示出在“写入”、“擦除”以及“读取”时对选定的存储器单元的各个部件的电压施加条件的示例的表格；
图5是示出根据本发明一个实施例的半导体器件制造工艺的一部分的工艺流程图；
图6是示出根据本发明一个实施例的半导体器件制造工艺的另一部分的工艺流程图；
图7是本发明一个实施例中的半导体器件的制造步骤的主要部分的截面图；
图8是图7中所示的步骤之后的半导体器件的另一制造步骤的主要部分的截面图；
图9是图8中所示的步骤之后的半导体器件的另一制造步骤的主要部分的截面图；
图10是图9中所示的步骤之后的半导体器件的另一制造步骤的主要部分的截面图；
图11是图10中所示的步骤之后的半导体器件的另一制造步骤的主要部分的截面图；
图12是图11中所示的步骤的细节的另一主要部分的截面图；
图13是图11中所示的步骤的细节的另一主要部分的截面图；
图14是图11中所示的步骤的细节的另一主要部分的截面图；
图15是图11中所示的步骤的细节的另一主要部分的截面图；
图16是图11中所示的步骤的细节的另一主要部分的截面图；
图17是图11中所示的步骤之后的半导体器件的制造步骤的主要部分的截面图；
图18是图17中所示的步骤之后的半导体器件的制造步骤的主要部分的截面图；
图19是图18中所示的步骤之后的半导体器件的制造步骤的主要部分的截面图；
图20是图19中所示的步骤之后的半导体器件的制造步骤的主要部分的截面图；
图21是图20中所示的步骤之后的半导体器件的制造步骤的主要部分的截面图；
图22是图21中所示的步骤之后的半导体器件的制造步骤的主要部分的截面图；
图23是图22中所示的步骤之后的半导体器件的制造步骤的主要部分的截面图；
图24是图23中所示的步骤之后的半导体器件的制造步骤的主要部分的截面图；
图25是图24中所示的步骤之后的半导体器件的制造步骤的主要部分的截面图；
图26是图25中所示的步骤之后的半导体器件的制造步骤的主要部分的截面图；
图27是图26中所示的步骤之后的半导体器件的制造步骤的主要部分的截面图；
图28是图27中所示的步骤之后的半导体器件的制造步骤的主要部分的截面图；
图29是比较例的半导体器件的主要部分的截面图；
图30是从半导体衬底至存储器栅电极的能带图；
图31是根据本发明另一实施例的半导体器件的主要部分的截面图；
图32是示出根据本发明另一实施例的半导体器件的制造工艺的一部分的工艺流程图；
图33是根据本发明另一实施例的半导体器件的制造步骤的主要部分的截面图；
图34是图33中所示的步骤之后的半导体器件的制造步骤的主要部分的截面图；以及
图35是图34中所示的步骤之后的半导体器件的制造步骤的主要部分的截面图。
具体实施方式
在本申请中，如果必要，则为了方便起见，在下文中可以将下列优选实施例分成多个分段或多个实施例来进行说明，除非另外指明，否则这多个分段或多个实施例彼此不独立。一个分段可以是变型例、细节或其他分段的一个部分或全部的补充说明。即使在以下实施例中涉及要素的特定数字（个数、数值、数量、范围等）时，除非另外指明且除了在理论上限于特定数时，否则要素可以不限于特定数，而是可以大于或小于特定数字。此外，显而易见地，在以下实施例中，除非另外指明且除了在原理上明显被认为是必要时，否则部件（包括要素步骤等）不一定是必要的。同样地，在以下实施例中涉及部件的形状和位置关系时，除非另外指明且除了在原理上认为不是如此时，形状和位置关系可包括基本上类似于或接近于本文所述的形状等的那些。这也同样适用上述数值和范围。
以下将基于附图说明本发明的优选实施例。在用于说明实施例的各个附图中，具有相同功能的部分由相同的附图标记表示，且原则上不再重复其说明。在以下实施例中，除非必要，否则将不再重复相同或相似的部分的说明。
在实施例中使用的附图中，为了容易理解，在某些情况下截面图甚至可省略剖面线。且为了容易理解，甚至经常可以用剖面线来表示平面图。
第一实施例
在本实施例和下述其他实施例中定义的半导体器件是具有非易失性存储器（非易失性存储元件、闪存、非易失性半导体存储器件）的半导体器件。在本实施例和下述其他实施例中，通过将包括n沟道MISFET（金属绝缘体半导体场效应晶体管）的存储器单元作为基础示例来说明非易失性存储器。在本实施例和下述其他实施例中规定的极性（在写入、擦除以及读取中施加的电压或载流子的极性）用于说明作为基础部件的包括n沟道MISFET的存储器单元的操作。相反，在说明作为基础部件的包括p沟道MISFET的存储器单元的操作时，施加的电压和载流子的极性可以相反，以原则上实现相同的操作。
以下将参考附图说明本实施例的半导体器件。
图1示出本实施例的半导体器件的主要部分的截面图。本实施例的半导体器件是具有非易失性存储器的半导体器件。图1示出非易失性存储器的存储器单元区的主要部分的截面图。图2是示出图1的放大部分的本实施例的半导体器件中的存储器单元MC的局部放大截面图（主要部分截面图）。图3示出存储器单元MC的等效电路图。为了容易理解，图2省略了图1中所示的层间绝缘膜22的图示。
如图1中所示，由具有约1至10Ωcm的电阻率的p型单晶硅形成的半导体衬底（半导体晶圆）1被提供有用于隔离元件的元件隔离区（未示出且对应于下文说明的元件隔离区2）。p型阱PW1形成在由元件隔离区隔离（限定）的有源极区中。在存储器单元区的p型阱PW1中，形成图1中所示的存储器单元MC，其作为包括存储器晶体管和控制晶体管（选择晶体管）的非易失性存储器。实际上，多个存储器单元MC在相应的存储器单元区中形成为阵列。图1示出其中的一个存储器单元MC的截面图。存储器单元区由元件隔离区与其他区域电隔离。
如图1至3中所示，本实施例的半导体器件中的非易失性存储器的存储器单元MC是分离式栅极存储器单元，其包括连接在一起的两个MISFET，即，具有控制栅电极（选择栅电极）CG的控制晶体管（选择晶体管）以及具有存储器栅电极（用于存储器的栅电极）MG的存储器晶体管。
以下将包括存储器栅电极MG以及具有电荷存储部（电荷存储层）的栅极绝缘膜的MISFET（金属绝缘体半导体场效应晶体管）称为存储器晶体管（用于存储器的晶体管）。以下将包括控制栅电极CG以及栅极绝缘膜的另一MISFET称为控制晶体管（选择晶体管，用于存储器单元选择的晶体管）。因此，存储器栅电极MG是存储器晶体管的栅电极，且控制栅电极CG是控制晶体管的栅电极。控制栅电极CG和存储器栅电极MG是非易失性存储器（其存储器单元）中包括的栅电极。
以下将具体说明存储器单元MC的结构。
如图1和2中所示，非易失性存储器的存储器单元MC包括在半导体衬底1的p型阱PW1中形成的用于源极和漏极的n型半导体区MS和MD，在半导体衬底1（p型阱PW1）上方形成的控制栅电极CG，以及在半导体衬底1（p型阱PW1）上方相邻于控制栅电极CG形成的存储器栅电极MG。非易失性存储器的存储器单元MC包括在控制栅电极CG和半导体衬底1（p型阱PW1）之间形成的绝缘膜（栅极绝缘膜）3，以及在存储器栅电极MG与半导体衬底1（p型阱PW1）之间和存储器栅电极MG与控制栅电极CG之间形成的绝缘膜5。
控制栅电极CG和存储器栅电极MG并排设置，沿半导体衬底1的主表面延伸，绝缘膜5介于上述两个栅电极的相对侧（侧壁）之间。控制栅电极CG和存储器栅电极MG的延伸方向是垂直于图1的纸面的方向。控制栅电极CG和存储器栅电极MG分别经由绝缘膜3和5（具体而言，控制栅电极CG经由绝缘膜3形成，且存储器栅电极MG经由绝缘膜5形成），在半导体区MD和半导体区MS之间，形成在半导体衬底1（p型阱PW1）上方。存储器栅电极MG位于半导体区MS侧上，且控制栅电极CG位于半导体区MD侧上。
控制栅电极CG和存储器栅电极MG彼此相邻，绝缘膜5介于其间。存储器栅电极MG经由绝缘膜5以侧壁间隔器方式形成在控制栅电极CG侧（侧壁）上方。绝缘膜5在存储器栅电极MG和半导体衬底1（p型阱PW1）之间的区域以及存储器栅电极MG和控制栅电极CG之间的区域上方延伸。
在控制栅电极CG和半导体衬底1（p型阱PW1）之间形成的绝缘膜3（即，在控制栅电极CG下面的绝缘膜3）用作控制晶体管的栅极绝缘膜。在存储器栅电极MG和半导体衬底1（p型阱PW1）之间形成的绝缘膜5（即，存储器栅电极MG下面的绝缘膜5）用作存储器晶体管的栅极绝缘膜（在其中包括电荷存储部的栅极绝缘膜）。
栅极绝缘膜3例如可以由氧化硅膜或氮氧化硅膜形成。除了上述氧化硅膜和氮氧化硅膜之外，还可以利用具有比氮化硅膜更高的介电常数的金属氧化膜，诸如氧化铪膜、氧化铝（矾土）膜或氧化钽膜，来形成绝缘膜3。
绝缘膜5由包括氧化硅膜（氧化物膜）5a、在氧化硅膜5a上方的氮化硅膜（氮化物膜）5b以及在氮化硅膜5b上方的氧化硅膜（氧化物膜）5c的层叠的膜构成。金属元素M以1×1013至2×1014原子/cm2的表面密度被引入到氮化硅膜5b和氧化硅膜5c之间。具体而言，由金属元素M构成的多个金属点6被设置（形成）在绝缘膜5中的氮化硅膜5b和氧化硅膜5c之间。引入到绝缘膜5中的金属元素由金属元素M来表示。金属元素M优选是钛（Ti）、镍（Ni）、钨（W）或钽（Ta），且更优选是钛（Ti）。
即，绝缘膜5是由氮化硅膜5a、在氧化硅膜5a上方形成的氮化硅膜5b、在氮化硅膜5b上方形成的金属点6以及形成在氮化硅膜5b上方以覆盖金属点6的氧化硅膜5c构成的层叠的膜。即，在绝缘膜5中，金属点6分布在氮化硅膜5b的上表面上方。且氧化硅膜5c形成在氮化硅膜5b上方以覆盖金属点6。
在本实施例中，在绝缘膜5中，金属元素M以1×1013至2×1014原子/cm2的表面密度被引入到氮化硅膜5b和氧化硅膜5c之间。具体而言，设置（形成）由金属元素M构成的金属点6。在氮化硅膜5b和氧化硅膜5c之间的金属元素M的表面密度非常小，具体而言是2×1014原子/cm2或更小。为此，金属原子（金属元素M的原子）未以平面方式连续布置以形成连续膜（层）。即，大约若干金属原子（金属元素M的原子）聚集成独立的金属点6。多个金属点6分布在氮化硅膜5b的表面（上表面）上方。金属点6彼此分开。
为了便于理解，图1示出由氧化硅膜5a、氮化硅膜5b、金属点6以及氧化硅膜5c构成的层叠的膜，简单的作为绝缘膜5。实际上，如图2中所示，绝缘膜5是由氧化硅膜5a、氮化硅膜5b、金属点6以及氧化硅膜5c构成的层叠的膜。
在存储器栅电极MG和半导体衬底1（p型阱PW1）之间的区域以及存储器栅电极MG和控制栅电极CG之间的区域上方延伸的绝缘膜5可被认为是栅极绝缘膜（层叠的栅极绝缘膜，栅极绝缘膜的叠层）。在存储器栅电极MG和半导体衬底1（p型阱PW1）之间的绝缘膜5用作存储器晶体管的栅极绝缘膜。在存储器栅电极MG和控制栅电极CG之间的绝缘膜5用作用于绝缘（电隔离）在存储器栅电极MG和控制栅电极CG之间的区域的绝缘膜。
绝缘膜5的氮化硅膜5b和金属点6具有存储电荷的功能，并可以用作电荷存储部。即，氮化硅膜5b是在绝缘膜5中形成的俘获绝缘膜（电荷存储层），且金属点6是在绝缘膜5中形成的俘获金属点（点状电荷存储部）。因此，绝缘膜5可被认为是其中包括电荷存储部（氮化硅膜5b和金属点6）的绝缘膜。
位于氮化硅膜5b和金属点6上面和下面的氧化硅膜5c和氧化硅膜5a可以用作电荷阻挡层（电荷阻挡膜，电荷俘获层）。氮化硅膜5b和金属点6被夹在氮化硅膜5c和氧化硅膜5a之间，氮化硅膜5c和氧化硅膜5a可存储氮化硅膜5b和金属点6中的电荷。
半导体区MS是用作源极区和漏极区中一个的半导体区，且半导体区MD是用作源极区和漏极区中另一个的半导体区。半导体区MS是用作源极区的半导体区，且半导体区MD是用作漏极区的半导体区。半导体区MS和MD的每一个由在其中引入n型杂质的半导体区（n型杂质扩散层）构成，且因此具有轻掺杂漏极（LDD）结构。即，用于源极的半导体区MS包括n-型半导体区8a，以及杂质浓度高于n-型半导体区8a的n+型半导体区9a。用于漏极的半导体区MD包括n-型半导体区8b，以及杂质浓度高于n-型半导体区8b的n+型半导体区9b。与n-型半导体区8a相比，n+型半导体区9a具有更大的结深和更高的杂质浓度。与n-型半导体区8b相比，n+型半导体区9b具有更大的结深和更高的杂质浓度。
由绝缘膜（氧化硅膜、氮化硅膜或其叠层）构成的侧壁间隔器（侧壁，侧壁绝缘膜）SW形成在存储器栅电极MG和控制栅电极CG的侧壁上方（它们的侧壁并未彼此相邻）。即，侧壁间隔器SW形成在存储器栅电极MG的相对于经由绝缘膜5与控制栅电极CG相邻的一侧的侧壁（侧）上方，以及控制栅电极CG的相对于经由绝缘膜5与存储器栅电极MG相邻的一侧的侧壁（侧面）上方。
源电极的n-型半导体区8a与存储器栅电极MG的侧壁自对准地形成。n+型半导体区9a与形成在存储器栅电极MG的侧壁上方的侧壁间隔器SW的一侧（间隔器SW的相对于与存储器栅电极MG接触的一侧的侧面）自对准地形成。因此，低浓度n-型半导体区8a形成在存储器栅电极MG的侧壁上方的侧壁间隔器SW下面（下方）。高浓度n+型半导体区9a形成在低浓度n-型半导体区8a外部。因此，低浓度n型半导体区8a形成为相邻于存储器晶体管的沟道区，且高浓度n+型半导体区9a形成为接触（相邻）于低浓度n-型半导体区8a，且通过n-型半导体区8a与存储器晶体管的沟道区间隔开。
漏电极的n-型半导体区8b与控制栅电极CG的侧壁自对准地形成。漏极的n+型半导体区9b与位于控制栅电极CG的侧壁上方的侧壁间隔器SW的侧面（间隙器SW的相对于与控制栅电极接触的一侧的侧面）自对准地形成。因此，低浓度n-型半导体区8b形成在位于控制栅电极CG的侧壁上方的侧壁间隔器SW下面（下方），且高浓度n+型半导体区9b形成在低浓度n-型半导体区8b外部。因此，低浓度n型半导体区8b形成为相邻于控制晶体管的沟道区。且高浓度n+型半导体区9b形成为接触（相邻）于低浓度n-型半导体区8b，且通过n-型半导体区8b与控制晶体管的沟道区间隔开。
存储器晶体管的沟道区形成在位于存储器栅电极MG下面的绝缘膜5下面。控制晶体管的沟道区形成在位于控制栅电极CG下面的绝缘膜3下面。在位于控制栅电极CG下面的绝缘膜3下面的控制晶体管的沟道形成区中，如果需要，则形成用于调整控制晶体管的阈值的半导体区（p型半导体区或n型半导体区）。在位于存储器栅电极MG下的绝缘膜5下面的存储器晶体管的沟道形成区中，如果需要，则形成用于调整存储器晶体管的阈值的半导体区（p型半导体区或n型半导体区）。
控制栅电极CG由导体（导电膜）构成，例如是由n型多晶硅膜（在其中引入有n型杂质的多晶硅膜或掺杂的多晶硅膜）构成的硅膜4。具体而言，控制栅电极CG由图案化的硅膜4构成。
存储器栅电极MG由导体（导电膜）构成，例如是由n型多晶硅膜（在其中引入有n型杂质的多晶硅膜或掺杂的多晶硅膜）构成的硅膜7。具体而言，硅膜7（例如，在其中引入有n型杂质的多晶硅膜）形成在半导体衬底1上方以覆盖控制栅电极CG，并对其进行各向异性蚀刻（回蚀，etched back）以经由绝缘膜5保留控制栅电极CG的侧壁上方的硅膜7。因此，存储器栅电极MG经由绝缘膜5以侧壁间隔器方式形成在控制栅电极CG的一个侧壁上方。
通过自对准多晶硅化（自对准硅化）技术在存储器栅电极MG的上部（上表面）上方、控制栅电极CG（其中包括的硅膜4）的上部（上表面）上方以及各个n+型半导体区9a和9b的上部（上表面或正面）上方形成金属硅化层（金属硅化膜）11。金属硅化层11例如由硅化钴层、硅化镍层或添加铂的硅化镍层构成。金属硅化层11可降低扩散电阻或接触电阻。在控制栅电极CG中包括的硅膜4与在其上形成的金属硅化层11的组合还可被认为是控制栅电极CG。此外，在存储器栅电极MG中包括的硅膜7以及在其上形成的金属硅化层11的组合也可被认为是存储器栅电极MG。为了尽可能防止存储器栅电极MG和控制栅电极CG之间的短路，金属硅化层11可以不形成在存储器栅电极MG和控制栅电极CG中一者或二者上方。
层间绝缘膜IL1被形成为半导体衬底1上方的绝缘膜，从而覆盖控制栅电极CG、存储器栅电极MG以及侧壁间隔器SW。层间绝缘膜IL1由氧化硅膜构成的单层膜，或者包括氮化硅膜和在氮化硅膜上方形成的厚度比氮化硅膜更厚的氧化硅膜的层叠的膜构成。层间绝缘膜IL1具有被平坦化的上表面。
接触孔（开口或通孔）CNT被形成在层间绝缘膜IL1中。在各个接触孔CNT中，嵌入导电插塞PG作为导电部（用于连接的导体）。
插塞PG由在接触孔CNT的底部和侧壁（侧面）形成的薄壁垒导电膜，以及形成在壁垒导电膜上方以填充接触孔CNT的主导电膜构成。为便于理解，图1示出在插塞PG中包括的壁垒导电膜和主导电膜的整体。在插塞PG中包括的壁垒导电膜例如可以由钛膜、氮化钛膜或其层叠的膜构成。在插塞PG中包括的主导电膜可以是钨膜。
接触孔CNT以及嵌入其中的插塞PG的一部分位于n+型半导体区9a和9b、控制栅电极CG以及存储器栅电极MG等中任一个上方。在接触孔CNT底部暴露半导体衬底1的一部分主表面，例如n+型半导体区9a或9b的一部分（在其前表面上的金属硅化层11）、控制栅电极CG的一部分（在其前表面的金属硅化层11）、存储器栅电极MG的一部分（在其前表面的金属硅化层11）等。暴露的部分（位于接触孔CNT底部的暴露部分）被耦合至插塞PG。如图1的截面图中所示，n+型半导体区9b的一部分（在其前表面上的金属硅化层11）在接触孔CNT底部暴露并电耦合至填充接触孔CNT的插塞PG。
布线（布线层）M1形成在层间绝缘膜IL1上方，插塞PG嵌入其中。布线M1例如是镶嵌互连（嵌入的布线）并嵌入在层间绝缘膜IL1上方形成的绝缘膜（图1中未示出，但对应于下文说明的层间绝缘膜IL2）中所提供的布线沟槽中。布线M1经由插塞PG电耦合到存储器晶体管的源极区（半导体区MS）、控制晶体管的漏极区（半导体区MD）、控制栅电极CG或存储器栅电极MG。例如，图1示出经由插塞PG电耦合到控制晶体管的漏极区（半导体区MD）的布线M1。
其他布线和绝缘膜也可形成为在布线M1上方的上层，但是下文省略其附图和说明。布线M1和位于其上方的上层布线不限于镶嵌互连（嵌入的布线），且可通过图案化用于布线的导电膜来形成，且例如可以是钨布线或铝布线。
图4是示出本实施例中，在“写入”、“擦除”以及“读取”时对于选择存储器单元的各个部件的电压的施加条件的示例的表格。图4的表格示出在图1和2中所示的存储器单元（选择存储器单元）中，在“写入”、“擦除”以及“读取”时施加至存储器栅电极MG的电压Vmg、施加至源极（半导体区MS）的电压Vs、施加至控制栅电极CG的电压Vcg、施加至漏极（半导体区MD）的电压Vd以及施加至p型阱PW1的基极电压Vb。图4的表格示出电压施加条件的一个优选示例。本发明不限于此，且如果必要则可对这些条件进行各种改变。在本实施例中，将电子注入到存储器晶体管的绝缘膜5的电荷存储部（氮化硅膜5b和金属点6）中被定义为“写入”，且将空穴（正空穴）的注入定义为“擦除”。
在图4中所示的表格中，A栏对应于写入方法是SSI机制且擦除方法是BTBT机制的情况。B栏对应于写入方法是SSI机制且擦除方法是FN机制的情况。C栏对应于写入方法是FN机制且擦除方法是BTBT机制的情况。D栏对应于写入方法是FN机制且擦除方法是FN机制的情况。
写入机制包括用于通过将热电子注入到源极侧来执行写入的写入机制（热电子注入写入机制），其被称为源极侧注入（SSI）机制，以及用于通过Fowler Nordheim（FN）隧穿来执行写入的写入机制（隧穿写入机制），其被称为FN机制。
在SSI机制的写入中，例如，在写入时，将图4的表格中的A栏或B栏中示出的“写入操作电压”（Vmg=10V，Vs=5V，Vcg=1V，Vd=0.5V，Vb=0V）施加至选择存储器单元的各个部件，且将电子注入到选择存储器单元的绝缘膜5的电荷存储部（氮化硅膜5b以及金属点6），由此执行写入。此时，在两个栅电极（存储器栅电极MG和控制栅电极CG）之间下面的沟道区（源极和漏极之间）中产生热电子，且随后被注入到存储器栅电极MG下面的绝缘膜5的电荷存储部（氮化硅膜5b和金属点6）中。注入的热电子被俘获在绝缘膜5中的电荷存储部（氮化硅膜5b和金属点6）的俘获能级中，这致使存储器晶体管的阈值电压增大（引起写入状态）。
在FN机制的写入中，例如，在写入时，将图4的表格的C栏或D栏中示出的“写入操作电压”（Vmg=-12V，Vs=0V，Vcg=0V，Vd=0V，Vb=0V）施加至选择存储器单元的各个部件。且电子从存储器栅电极MG隧穿以注入到选择存储器单元的绝缘膜5的电荷存储部（氮化硅膜5b以及金属点6）中，由此执行写入。此时，电子通过FN隧穿（FN隧穿效应）从存储器栅电极MG经过氧化硅膜5c迁移以注入到绝缘膜5中，且随后被俘获在绝缘膜5的电荷存储部（氮化硅膜5b以及金属点6）的俘获能级中，这致使存储器晶体管的阈值电压增大（引起写入状态）。
在FN机制的写入中，也可通过将从半导体衬底1隧穿的电子注入到绝缘膜5的电荷存储部（氮化硅膜5b以及金属点6）中来执行写入。在这种情况下，可通过颠倒图4中的表格的C栏或D栏中示出的“写入操作电压”的极性来设定写入操作电压。
擦除方法包括利用带-带隧穿（BTBT）现象，通过热空穴注入来执行擦除的擦除机制（热空穴注入擦除机制），这被称为BTBT机制，以及通过Fowler Nordheim（FN）隧穿来执行擦除的擦除机制（隧穿擦除机制），这被称为FN机制。
在BTBT机制的擦除中，通过BTBT（带-带隧穿）产生的空穴（正空穴）被注入到绝缘膜5的电荷存储部（氮化硅膜5b和金属点6），从而执行擦除。例如，在擦除时，将图4的表格的A栏或C栏中示出的“擦除操作电压”（Vmg=-6V，Vs=6V，Vcg=0V，Vd=开路，Vb=0V）施加至选择存储器单元的各个部件。因此，空穴（正空穴）通过BTBT（带-带隧穿）现象而产生并由电场加速，从而使得空穴被注入到选择存储器单元的绝缘膜5的电荷存储部（氮化硅膜5b以及金属点6），这致使存储器晶体管的阈值电压降低（引起擦除状态）。
在FN机制的擦除中，例如，在擦除时，将图4的表格的B栏或C栏中示出的“擦除操作电压”（Vmg=12V，Vs=0V，Vcg=0V，Vd=0V，Vb=0V）施加至选择存储器单元的各个部件，且从选择存储器单元中的存储器栅电极MG隧穿的空穴（正空穴）被注入到绝缘膜5的电荷存储部（氮化硅膜5b以及金属点6），由此执行擦除。此时，空穴通过FN隧穿（FN隧穿效应）从存储器栅电极MG经过氧化硅膜5c迁移以注入到绝缘膜5，且随后被俘获在绝缘膜5的电荷存储部（氮化硅膜5b以及金属点6）的俘获能级中，这致使存储器晶体管的阈值电压降低（引起擦除状态）。
在FN机制的擦除中，也可通过将从半导体衬底1隧穿的空穴注入到绝缘膜5的电荷存储部（氮化硅膜5b以及金属点6）中而执行擦除。在这种情况下，通过颠倒图4中的表格的B栏或D栏中示出的“擦除操作电压”的极性来设定擦除操作电压。
在读取时，例如，将图4中的表格的A、B、C或D栏中示出的“读取操作电压”在读取时施加至选择存储器单元的各个部件。将在读取时施加至存储器栅电极MG的电压Vmg设定为在写入状态下存储器晶体管的一个阈值电压和在擦除状态下其另一阈值电压之间的中间值，这就能区分写入状态和擦除状态。
现在将在下文说明本实施例中的半导体器件的制造方法。
图5和6每一个是示出本实施例中的半导体器件的制造工艺的一部分的工艺流程图。图6示出图5中所示的步骤S7（绝缘膜5的形成工艺）的细节的工艺流程图。图7至28是本实施例中的半导体器件的制造步骤的主要部分的截面图。其中，图7至11以及图17至28的截面图示出存储器单元区（要形成非易失性存储器的存储器单元MC的区域）1A的主要部分以及外围电路区（形成除非易失性存储器之外的电路的区域）1B。参考这些附图，存储器单元MC形成在存储器单元区1A中，且MISFET形成在外围电路区1B中。图12至16是示出图11的步骤细节的主要部分（步骤S7中的绝缘膜5的形成工艺）的截面图，同时示出存储器单元区1A的放大部分。
存储器单元区1A和外围电路区1B形成在同一半导体衬底1上方。存储器单元区1A不必与外围电路区1B相邻。但是，为了容易理解，图7至11以及图17至28的截面图示出外围电路区1B相邻于存储器单元区1A。外围电路是除非易失性存储器之外的电路。外围电路例如包括诸如CPU的处理器、控制电路、灵敏放大器、列解码器、行解码器、输入/输出电路等。在外围电路区1B中形成的MISFET是用于外围电路的MISFET。
在本实施例中，n沟道MISFET（控制晶体管和存储器晶体管）形成在存储器单元区1A中。或者，其导电类型相反的p沟道MISFET（控制晶体管和存储器晶体管）可形成在存储器单元区1A中。同样地，在本实施例中，n沟道MISFET形成在外围电路区1B中。其导电类型相反的p沟道MISFET也可形成在外围电路区1B中。或者，互补MISFET（CMISFET）等也可形成在外围电路区1B中。
如图7中所示，首先制备（提供）半导体衬底（半导体晶圆）1（图5中所示的步骤S1）。半导体衬底1例如由具有约1至10Ωcm的电阻率的p型单晶硅构成。随后，用于限定（定界）有源极区的元件隔离区（元件-元件隔离绝缘区）2形成在半导体衬底1的主表面处（图5中所示的步骤S2）。
元件隔离区2由诸如氧化硅的绝缘体构成，且例如可以通过浅沟槽隔离（STI）方法或硅的局部氧化（LOCOS）方法形成。例如，在半导体衬底1的主表面形成用于元件隔离的沟槽之后，例如由氧化硅构成的绝缘膜可被嵌入在用于元件隔离的各个沟槽中，由此形成元件隔离区2。
随后，如图8中所示，p型阱PW1形成在半导体衬底1的存储器单元区1A中，且p型阱PW2形成在外围电路区1B中（图5中所示的步骤S3）。p型阱PW1和PW2例如可通过将诸如硼（B）的p型杂质离子注入到半导体衬底1中而形成。p型阱PW1和PW2形成在距半导体衬底1的主表面预定的深度。
随后，为了调整之后要在存储器单元区1A中形成的控制晶体管的阈值电压，如果需要，则在存储器单元区1A中的p型阱PW1的前表面（表层）上执行沟道掺杂离子注入。随后，为了调整之后要在外围电路区1B中形成的n沟道MISFET的阈值电压，如果需要，则在外围电路1B中的p型阱PW2的前表面（表层）上执行沟道掺杂离子注入。
在通过稀释氢氟酸等清洗半导体衬底1（p型阱PW1和PW2）的表面之后，用于栅极绝缘膜的绝缘膜3形成在半导体衬底1的主表面（p型阱PW1和PW2的表面）上方（图5中所示的步骤S4）。
绝缘膜3例如可以由薄氧化硅膜或氮氧化硅膜形成。绝缘膜3的厚度（形成厚度）例如可以是在约2至3nm的范围内。当要通过热氧化来形成绝缘膜3时，在元件隔离区2上方不形成绝缘膜3。
随后，如图9中所示，在半导体衬底1的主表面（整个主表面）上方，即在存储器单元区1A以及外围电路区1B中的绝缘膜3上方，形成（沉积）硅膜4作为用于形成控制栅电极CG的导电膜（图5中所示的步骤S5）。
硅膜4由多晶硅膜（多晶硅膜）构成，且可利用化学气相沉积（CVD）等来形成。硅膜4的厚度（沉积膜的厚度）例如可以是在约50至250nm的范围内。在沉积中，硅膜4被形成为非晶硅膜，且随后通过后续热处理可以将非晶硅膜转换为多晶硅膜。硅膜4在沉积中可以变成非掺杂硅膜。
在形成硅膜4之后，利用光刻方法在硅膜4上方形成光致抗蚀剂图案（未示出，但光致抗蚀剂图案形成在整个外围电路区1B上方）。并利用光致抗蚀剂图案作为掩膜，通过离子注入将n型杂质引入到存储器单元区1A中的硅膜4中，使得存储器单元区1A中的硅膜4变成n型硅膜4。即，将n型杂质引入到存储器单元区1A中的硅膜4中，使得存储器单元区1A中的硅膜4变成在其中引入n型杂质的n型硅膜4。此时，在外围电路区1B中的硅膜4中没有引入（离子注入）n型杂质。
随后，如图10中所示，通过蚀刻来图案化存储器单元区1A中的n型硅膜4，以形成控制栅电极CG（图5中所示的步骤S6）。步骤S6中的图案化工艺例如可以以下述方式执行。
即，通过光刻在硅膜4上方形成光致抗蚀剂图案（未示出，但光刻图案形成在整个外围电路区1B以及要形成控制栅电极CG的区域上方）。随后，利用光致抗蚀剂图案作为蚀刻掩膜，通过蚀刻（干法蚀刻）来图案化存储器单元区1A中的硅膜4。随后，移除光致抗蚀剂图案。
以此方式，在步骤S6中图案化硅膜4，使得如图10中所示，由图案化的硅膜4构成的控制栅电极CG形成在存储器单元区1A中。因为如上所述，光致抗蚀剂图案被形成在外围电路区1B上方，因此其中的硅膜4并未被图案化，且因此保持原样。在存储器单元区1A中，保留在控制栅电极CG下面的绝缘膜3用作控制晶体管的栅极绝缘膜。因此，由硅膜4构成的控制栅电极CG经由作为栅极绝缘膜的绝缘膜3而形成在半导体衬底1（p型阱PW1）上方。
在存储器单元区1A中，除了覆盖有控制栅电极的膜3的一部分之外，绝缘膜3的剩余部分（即，除用作栅极绝缘膜的部分的绝缘膜3的剩余部分）可通过步骤S6的图案化工艺中执行的干法蚀刻而被移除，或通过干法蚀刻之后的湿法蚀刻而被移除。
随后，为了调整之后要在存储器单元区1A中形成的存储器晶体管的阈值电压，如果需要，则在存储器单元区1A中的p型阱PW1的表面（表面层）上执行沟道掺杂离子注入。
随后，如图11中所示，在通过清洗工艺清洗半导体衬底1的主表面之后，用于存储器晶体管的栅极绝缘膜的绝缘膜5被形成在半导体衬底1的整个主表面上方，即半导体衬底1的主表面（前表面）以及控制栅电极CG的表面（顶表面和侧面）上方（图5中所示的步骤S7）。在外围电路区1B中保留硅膜4，使得绝缘膜5也形成在硅膜4的表面（顶表面和侧面）上方。因此，在步骤S7中，绝缘膜5被形成在半导体衬底1上方以覆盖控制栅电极CG和外围电路区1B中的硅膜4。
绝缘膜5是用于存储器晶体管的栅极绝缘膜的绝缘膜，且在其中具有电荷存储部。绝缘膜5由层叠的膜构成，该层叠的膜包括氧化硅膜（氧化膜）5a、在氧化硅膜5a上方形成的氮化硅膜（氮化膜）5b、在氮化硅膜5b上方形成的金属点6以及形成在氮化硅膜5b上方覆盖金属点6的氧化硅膜（氧化膜）5c。为了容易理解附图，图11示出由氧化硅膜5a、氮化硅膜5b、金属点6以及氧化硅膜5c构成的绝缘膜5，简单作为绝缘膜5。实际上，如图11中的虚线圈包围的区域的放大图中所示，绝缘膜5由氧化硅膜5a、氮化硅膜5b、金属点6以及氧化硅膜5c构成。
以下参考图6和图12至16具体说明步骤S7中的绝缘膜5的形成工艺。图12示出在绝缘膜5形成之前的状态，其对应于与图10中所示的相同步骤阶段（在形成控制栅电极CG之后，绝缘膜5形成之前的阶段）。
如图10和12中所示，为了在形成控制栅电极CG之后形成绝缘膜5，首先如图13中所示，形成氧化硅膜5a（图6中所示的步骤S7a）。
例如通过氧化（热氧化）可以形成氧化硅膜5a。此时的氧化（热氧化）更优选是利用ISSG（原位蒸汽生成）氧化来执行。氧化硅膜5a的厚度（形成厚度）例如可以是在约2至5nm的范围内。可通过CVD方法形成氧化硅膜5a。
氧化硅膜5a形成在未覆盖控制栅电极CG和硅膜4（外围电路区1B中的硅膜）的半导体衬底1（p型阱PW1和PW2）的表面、控制栅电极CG的表面（侧面和上表面）以及硅膜4（外围电路区1B中的硅膜4）的表面（侧面和上表面）。
随后，如图14中所示，氮化硅膜5b被形成在氧化硅膜5a上方（图6中所示的步骤S7b）。
例如可以通过CVD方法或ALD（原子层沉积）方法来形成氮化硅膜5b。在利用CVD方法形成氮化硅膜5b时，采用的沉积气体例如可以包括二氯硅烷(SiH2Cl2)和氨气（NH3）。在利用ALD方法形成氮化硅膜5b时，沉积气体例如可以包括硅烷（SiH4）和氨气（NH3）。氮化硅膜5b的厚度（形成厚度）例如可以是在约2至5nm的范围内。
随后，如图15中所示，金属元素M沉积在氮化硅膜5b上方（图6中所示的步骤S7c）。在步骤S7c中，金属元素M以1×1013至2×1014原子/cm2的表面密度沉积。
在步骤S7c中，金属元素M以约1×1013至2×1014原子/cm2的表面密度沉积在氮化硅膜5b上方，使得由金属元素M构成的金属点6可形成在氮化硅膜5b上方。步骤S7c中少量金属元素M的沉积方法（金属点6的形成）例如包括溅射方法和ALD方法。溅射方法更优选，因为其受下层的影响更小。
在步骤S7c中，金属原子（金属元素M的原子）附着（沉积）在氮化硅膜5b上方，但附着（沉积）的金属原子未以平面形式连续形成以形成为连续膜。即，大约若干金属原子附着于氮化硅膜5b并聚集为独立的金属点6。金属点6彼此分开。即，金属点6分布并形成（布置）在氮化硅膜5b的表面（上表面）上方。
金属点6是若干（平均（作为中位数）大约10个或更少）金属原子的小块（细小微粒），且因此可以被认为是具有小于1nm的尺寸的颗粒（微粒或金属原子小块）。即，各个金属点6都由约十个或更少（一至十）的金属原子构成。因为电荷之间的距离很小，因此强库伦排斥力起作用，因此一个电子可被存储在所制造的半导体器件（其存储器单元MC）中的一个金属点6中。即，一个金属点6中包括的金属原子的数目约为几个（一个金属点6由几个原子构成），这太小使得不能在一个金属点6中存储多个电子。一个金属点6甚至可在其中存储一个电子。
以此方式，金属元素（金属原子）以1×1013至2×1014原子/cm2的表面密度沉积在氮化硅膜5b上方以形成金属点6。在这种情况下，当一个金属点6平均由约五至十个金属原子构成时，金属点6以每cm2约1×1012至2×1014原子的密度分布在氮化硅膜5b上方。在这种情况下，因为在所制造的半导体器件（其存储器单元MC）中一个金属点6可在其中存储一个电子，因此电子被存储在分布在氮化硅膜5b上方的金属点6中，这可以以1×1012至4×1013电子/cm2来存储电子。
随后，如图16中所示，氧化硅膜5c被形成在氮化硅膜5b上方以覆盖金属点6（图6中所示的步骤S7d）。
氧化硅膜5c例如可以通过CVD方法形成。此时，可应用采用TEOS（正硅酸乙酯：Si(OC2H5)4）的CVD方法。或者DCS（二氯硅烷：SiCl2H2）气体和N2O2（二氧化二氮）气体彼此反应且用于形成DCS-HTO（高温氧化物）氧化膜，这可以形成氧化硅膜5c。氧化硅膜5c的厚度（形成厚度）例如可以是在约2至5nm的范围内。
当氧化硅膜5a的厚度在约2至5nm的范围内时，氮化硅膜5b的厚度在约2至5nm的范围内，且氧化硅膜5c的厚度在约2至5nm的范围内，绝缘膜5的等效氧化物厚度（EOT）在约5.5至13.7nm的范围内。
[134]在存储器单元区1A中形成的绝缘膜5用作之后要形成的存储器栅电极MG的栅极绝缘膜，以具有保持电荷（存储电荷）功能。绝缘膜5包括夹在电荷阻挡层（此处为氧化硅膜5a和5c）之间的电荷存储部（此处为氮化硅膜5b和金属点6），以便获得所需的电荷保持功能。电荷阻挡层（此处为氧化硅膜5a和5c）的势垒高度高于电荷存储部（此处为氮化硅膜5b和金属点6）的势垒高度。
以此方式，如图16中所示，执行步骤S7a、S7b、S7c和S7d中的工艺以形成由氧化硅膜5a、氮化硅膜5b、金属点6以及氧化硅膜5c构成的绝缘膜5。图11和16对应于相同的步骤阶段（在步骤S7d中形成氧化硅膜5c之后的阶段，即在完成缘膜5的形成之后的阶段）。
随后，如图17中所示，在半导体衬底1的主表面（整个主表面）上方，即在绝缘膜5上方，形成（沉积）硅膜7作为用于形成存储器栅电极MG的导电膜，以覆盖存储器单元区1A中的控制栅电极CG以及覆盖外围电路区1B中的硅膜4（图5中所示的步骤S8）。
硅膜7可通过CVD方法等由多晶硅膜形成。硅膜7的厚度（沉积厚度）例如可以是在约30至150nm的范围内。或者，在沉积中，硅膜7被形成为非晶硅膜，且随后通过后续热处理将非晶硅膜转化为多晶硅膜。
在其中引入n型杂质的硅膜7具有较低的电阻率。n型杂质也可在硅膜7沉积之后通过离子注入而被引入到硅膜7中。或者，n型杂质也可被引入带正在沉积的硅膜7中。当n型杂质被引入到正在沉积的硅膜7中时，用于沉积硅膜7的气体包含掺杂气体（用于添加n型杂质的气体），由此使能能沉积其中引入了n型杂质的硅膜7。在上述任一种情况下，n型杂质被引入到存储器单元区1A和外围电路区1B中以形成硅膜7。
随后，通过各向异性蚀刻技术来回蚀（进行蚀刻、干法蚀刻或各向异性蚀刻）硅膜7（图5中所示的步骤S9）。
在步骤S9中进行回蚀工艺中，对硅膜7进行各向异性蚀刻（回蚀）以蚀刻掉硅膜7的沉积厚度，由此通过移除位于其他区域中的硅膜7，（经由绝缘膜5）而使硅膜7保留在控制栅电极CG的各个侧壁上方形成的侧壁间隔器中。因此，如图18中所示，在存储区域1A中，经由绝缘膜5，硅膜7保留在控制栅电极CG的两个侧壁之一上方形成的侧壁间隔器中，这形成存储器栅电极MG。经由绝缘膜5，硅膜7保留在另一侧壁上方形成的侧壁间隔器中，这形成硅间隙器SP1。存储器栅电极MG形成在绝缘膜5上方，以便经由绝缘膜5相邻于控制栅电极CG。
硅间隙器SP1可被认为是由导体构成的侧壁间隔器，即导体间隙器。存储器栅电极MG和硅间隙器SP1被形成在控制栅电极CG的相对侧壁上方，且具有基本上彼此对称的结构，控制栅电极CG夹于其间。硅间隙器SP1还可经由绝缘膜5被形成在外围电路区1B中保留的硅膜4的侧壁上方。
在完成步骤S9中的回蚀工艺之后，绝缘膜5暴露在没有被存储器栅电极MG和硅间隙器SP1覆盖的区域中。绝缘膜5插入在半导体衬底1（p型阱PW1）和步骤S9中形成的存储器栅电极MG之间，且插入在存储器栅电极MG和控制栅电极CG之间。存储器单元区1A中的存储器栅电极MG下面的绝缘膜5用作存储器晶体管的栅极绝缘膜。通过调整步骤S8中沉积的硅膜7的沉积厚度，可调整存储器的栅电极长度（存储器栅电极MG的栅电极长度）。
随后，利用光刻将光致抗蚀剂图案（未示出）形成在半导体衬底1的上方以覆盖存储器栅电极MG并暴露硅间隙器SP1，且利用光致抗蚀剂图案作为蚀刻掩膜，通过干法蚀刻移除硅间隙器SP1（图5中所示的步骤S10）。随后，移除光致抗蚀剂图案。在步骤S10中所示的蚀刻工艺中，如图19中所示，移除硅间隙器SP1，但是保留存储器栅电极MG不被蚀刻，因为其被光致抗蚀剂图案覆盖。
如图20中所示，通过蚀刻（例如，湿法蚀刻）移除未被存储器栅电极MG覆盖的暴露的一部分绝缘膜5（图5的步骤S11）。此时，在存储器单元区1A中，绝缘膜5保留在存储器栅电极MG下面以及存储器栅电极MG和控制栅电极CG之间而不被移除，而其他区域中的绝缘膜5被移除。如从图20中所能看出的，在存储器单元区1A中，绝缘膜5存储器栅电极MG和半导体衬底1（p型阱PW1）之间的区域上方以及存储器栅电极MG和控制栅电极CG之间的区域上方连续延伸。
随后，如图21中所示，通过光刻和蚀刻，通过图案化外围电路区1B中的硅膜4，而在外围电路区1B中形成栅电极GE（图5中所示的步骤S12）。例如可以以下述方式执行步骤S12中的图案化工艺。
即，通过光刻在外围电路区1B中的硅膜4上方形成光致抗蚀剂图案（未示出，但是光致抗蚀剂图案形成在整个存储器单元区1A中以及要形成p沟道MISFET的外围电路区1B的区域中）。随后，利用光致抗蚀剂图案作为掩膜，n型杂质通过离子注入被引入到外围电路区1B中的硅膜4。因此，外围电路区1B中要形成n沟道MISFET的区域中的硅膜4变成n型硅膜4。此后，通过光刻将另一光致抗蚀剂图案形成在硅膜4上方（未示出，该光致抗蚀剂图案被形成在整个存储器单元区1A上方以及要形成栅电极GE的外围电路区1B的区域上方）。随后，利用光致抗蚀剂图案作为蚀刻掩膜，通过蚀刻（干法蚀刻）图案化硅膜4。此时，存储器单元区1A由光致抗蚀剂图案覆盖且未被蚀刻。随后移除光致抗蚀剂图案。因此，如图21中所示，由n型硅膜4构成的栅电极GE形成在外围电路区1B中。栅电极GE是包括了外围电路的MISFET的栅电极。
随后，利用控制栅电极CG、存储器栅电极MG以及栅电极GE作为掩膜（离子注入阻挡掩膜），通过离子注入等将诸如砷（As）或磷（P）的n型杂质引入（掺杂）到半导体衬底1（p型阱PW1和PW2）中。如图22中所示，形成n-型半导体区（杂质扩散区）8a、8b和8c（图5中所示的步骤S13）。
此时，在存储器单元区1A中，与存储器栅电极MG的侧壁（与经由绝缘膜5与控制栅电极CG相邻的一侧相反的侧壁）自对准地形成n-型半导体区8a。在存储器单元区1A中，与控制栅电极CG的侧壁（与经由绝缘膜5与存储器栅电极MG相邻的一侧相反的侧壁）自对准地形成n-型半导体区8b。在外围电路区1B中，与栅电极GE的两个侧壁自对准地形成n型半导体区8c。n-型半导体区8a和n-型半导体区8b用作存储器单元区1A中形成的存储器单元的源极/漏极（源极或漏极）的一部分。n-型半导体区8c用作外围电路区1B中形成的MISFET的源极/漏极区（源极或漏极）的一部分。n-型半导体区8a、n-型半导体区8b以及n-型半导体区8c可在同一离子注入步骤中形成，也可在不同的离子注入步骤中形成。
随后，如图23中所示，侧壁间隔器（侧壁，侧壁绝缘膜）SW被形成在控制栅电极CG和存储器栅电极MG的侧壁（与经由绝缘膜5彼此相邻的两个栅电极的侧面相反的侧壁）上方以及栅电极GE的侧壁上方（图5中所示的步骤S14）。侧壁间隔器SW由绝缘膜（氧化硅膜、氮化硅膜或其叠层）构成。
步骤S14中的侧壁间隔器SW的形成工艺例如可以以下述方式执行。具体而言，通过CVD方法，绝缘膜（氧化硅膜、氮化硅膜或其叠层膜）被沉积在半导体衬底1的整个主表面上方并进行各向异性蚀刻（回蚀）。在控制栅电极CG和存储器栅电极MG的侧壁（与经由绝缘膜5彼此相邻的侧面相反的侧壁）上方以及在栅电极GE1和GE2的侧壁上方选择性留下绝缘膜，由此形成侧壁间隔器SW。侧壁间隔器SW形成在栅电极GE的两个侧壁的每一个侧壁上方；控制栅电极CG的、与经由绝缘膜5相邻于存储器栅电极MG的一侧相反的侧面上的侧壁上方；以及存储器栅电极MG的、与经由绝缘膜5相邻于控制栅电极CG的一侧相反的侧面上的侧壁上方。
随后，如图24中所示，通过离子注入等形成n+型半导体区（杂质扩散层）9a、9b和9c（图5中所示的步骤S15）。
在步骤S15中，利用控制栅电极CG、存储器栅电极MG、栅电极GE以及在它们的侧壁上方形成的侧壁间隔器SW作为掩膜（离子注入中断掩膜），将诸如砷（As）或磷（P）的n型杂质引入（掺杂）到半导体衬底1（p型阱PW1和PW2）中，从而形成n+型半导体区9a、9b和9c。此时，在存储器单元区1A中，n+型半导体区9a与在存储器栅电极MG的侧壁上方形成的侧壁间隔器SW自对准地形成。在存储器单元区1A中，n+型半导体区9b与在控制栅电极CG的侧壁上方形成的侧壁间隔器SW自对准地形成。在外围电路区1B中，n+型半导体区9c与在栅电极GE的各个侧壁上方形成的侧壁间隔器SW自对准地形成。以此方式形成了LDD结构。n+型半导体区9a、n+型半导体区9b以及n+型半导体区9c可在同一离子注入步骤中形成，也可在不同的离子注入步骤中形成。
因此，杂质浓度高于半导体区8a的n-型半导体区8a和n+型半导体区9a形成用作存储器晶体管的源极的n型半导体区MS。杂质浓度高于半导体区8b的n-型半导体区8b和n+型半导体区9b形成用作控制晶体管的漏极的n型半导体区MD。杂质浓度高于半导体区8c的n-型半导体区8c和n+型半导体区9c形成用作外围电路区1B中的MISFET的源极/漏极的n型半导体区。
随后，执行活化退火作为热处理，以活化在用于源极和漏极的半导体区（n-型半导体区8a、8b和8c以及n+型半导体区9a、9b和9c）中引入的杂质（图5中所示的步骤S16）。
以此方式，存储器单元MC被形成为存储器单元区1A中的非易失性存储器，且MISFET被形成在外围电路区1B中。
随后，利用CVD方法等在半导体衬底1的整个主表面上方形成氧化硅膜（未示出）。随后，通过光刻和蚀刻选择性移除氧化硅膜（保留不应形成金属硅化层11的硅区域上方的氧化硅膜）。这就暴露了位于n+型半导体区9a、9b和9c的上表面（前表面）、控制栅电极CG的上表面、存储器栅电极MG的上表面以及栅电极GE的上表面上方的相应硅表面（硅区域或硅膜）。
随后，如图25中所示，金属膜10形成（沉积）在半导体衬底1的整个主表面上方以覆盖控制栅电极CG、存储器栅电极MG、栅电极GE以及侧壁间隔器SW。衬底的整个主表面包括n+型半导体区9a、9b和9c的上表面（前表面）、存储器栅电极MG的上表面（未被侧壁间隔器SW覆盖的部分）、控制栅电极CG的上表面以及栅电极GE的上表面。利用溅射等，金属膜10例如可以由钴（Co）膜、镍（Ni）膜或镍-铂合金膜形成。
随后，对半导体衬底1施加热处理，以便使金属膜10与n+型半导体区9a、9b和9c的上层部分（表面层部分）、控制栅电极CG（硅膜4）、存储器栅电极MG（硅膜7）以及栅电极GE（硅膜4）反应。因此，参考图26，金属硅化层11形成在n+型半导体区9a、9b和9c的上部（上表面、前表面或上层）、控制栅电极CG（硅膜4）、存储器栅电极MG（硅膜7）以及栅电极GE（硅膜4）的上方。金属硅化层11例如可以是硅化钴层（当金属膜10是钴膜时）、硅化镍层（当金属膜10是镍层时）或添加铂的硅化镍层（当金属膜10是镍-铂合金膜时）。此后，移除金属膜10的未反应部分。图26示出该阶段的截面图。
以此方式，执行所谓的自对准多晶硅化（自对准硅化）工艺以在n+型半导体区9a、9b和9c、控制栅电极CG、存储器栅电极MG以及栅电极GE的每个上方形成金属硅化层11，这能降低源极、漏极以及各个栅电极（CG、MG、GE）的电阻。
随后，如图27中所示，在半导体衬底1的整个主表面上方形成（沉积）层间绝缘膜IL1作为绝缘膜，以覆盖控制栅电极CG、存储器栅电极MG、栅电极GE以及侧壁间隔器SW。
层间绝缘膜IL1由氧化硅膜的单层膜，或者氮化硅膜和在氮化硅膜上形成的比氮化硅膜更厚的氧化硅膜的层叠的膜构成。层间绝缘膜IL1例如可以通过CVD方法等来形成。在形成层间绝缘膜IL1之后，如果需要，则层间绝缘膜IL1的上表面通过化学机械抛光（CMP）方法等进行平坦化。
随后，利用通过光刻在层间绝缘膜IL1上方形成的光致抗蚀剂图案（未示出）作为蚀刻掩膜，对层间绝缘膜IL1进行干法蚀刻，由此在层间绝缘膜IL1中形成接触孔（开口、通孔）。
随后，在各个接触孔CNT中形成由钨（W）等构成的导电插塞PG作为导体（用于连接的导体）。
为了形成插塞PG，例如在包括接触孔CNT内部（底部和侧壁）的层间绝缘膜IL1上方形成壁垒导电膜（例如，钛膜、氮化钽膜或其层叠的膜）。随后，由钨膜等构成的主导电膜被形成在壁垒导电膜上方以填充接触孔CNT。随后，通过CMP方法或回蚀方法移除位于层间绝缘膜IL1上方的主导电膜和壁垒导电膜的多余部分，由此可以形成插塞PG。为了容易理解，图27示出在插塞PG中包括的壁垒导电膜和主导电膜（钨膜）的整体。
接触孔CNT和嵌入其中的插塞PG被形成在n+型半导体区9a、9b和9c、控制栅电极CG、存储器栅电极MG以及栅电极GE上方。在接触孔CNT的底部暴露半导体衬底1的主表面的一部分，例如n+型半导体区9a、9b和9c（其表面上方的金属硅化层11）的一部分、控制栅电极CG（其表面上方的金属硅化层11）的一部分、存储器栅电极MG（其表面上方的金属硅化层11）的一部分以及栅电极GE（其表面上方的金属硅化层11）的一部分。如图27的截面图中所示，n+型半导体区9b和9c（其表面上方的金属硅化层11）的一部分暴露在接触孔CNT的底部并电耦合到填充接触孔CNT的相应的插塞PG。
随后，在其中嵌入了插塞PG的层间绝缘膜IL1上方形成第一层布线（布线层）M1。布线M1由镶嵌技术（这里是单镶嵌技术）形成，这将在下文说明。
如图28中所示，首先，绝缘膜IL2被形成在其中嵌入了插塞PG的层间绝缘膜IL1上方。绝缘膜IL2可由多个绝缘膜层叠形成。随后，利用光致抗蚀剂图案（未示出）作为掩膜，通过干法蚀刻，布线沟槽（用于布线的沟槽）被形成在绝缘膜IL2的预定区域中。随后，壁垒导电膜（例如，氮化钛膜、钽膜或氮化钽膜）被形成在包括布线沟槽的底部和侧壁的绝缘膜IL2上方。随后，通过CVD或溅射，铜籽晶层被形成在壁垒导电膜上方，且通过电镀等，在籽晶层上方进一步形成铜镀膜，以利用铜镀膜填充布线沟槽。随后，通过CMP方法移除布线沟槽之外的区域中的主导电膜（铜镀膜和籽晶层）以及壁垒导电膜，由此形成由作为主导电材料嵌入布线沟槽中的铜构成的第一层布线M1。为了便于理解，图28示出作为布线M1的壁垒导电膜、籽晶层以及铜镀层的整体。
布线M1电耦合到存储器晶体管的源极（半导体区MS）、控制晶体管的漏极（半导体区MD）、外围电路区1B中的MISFET的源极/漏极区（n+型半导体区9c）、控制栅电极CG、存储器栅电极MG或栅电极GE。随后，通过双镶嵌方法等形成第二或之后的布线，且下文省略其图示和说明。布线M1和其上方的上层布线不限于镶嵌布线，而也可通过图案化用于布线——例如钨布线或铝布线——的导电膜来形成。
以上述方式制成本实施例的半导体器件。
现在将在下文参考比较例更详细说明本实施例的布置和效果。
首先，下文将说明比较例的半导体器件。对应于本实施例的图2，图29示出比较例中的半导体器件的主要部分的截面图。
图29中所示的比较例的半导体器件是具有非易失性存储器的存储器单元的半导体器件。半导体器件包括控制栅电极CG101和存储器栅电极MG101，它们彼此相邻地布置在半导体衬底101的p型阱PW101上方，以形成非易失性存储器单元。形成绝缘膜103作为控制栅电极CG101和p型阱PW101之间的栅极绝缘膜。绝缘膜105被形成在存储器栅电极MG101和p型阱PW101之间以及控制栅电极CG101和存储器栅电极MG101之间。绝缘膜105由氧化硅膜105a、氮化硅膜105b以及氧化硅膜105c的叠层构成。控制栅电极CG101和存储器栅电极MG101每一个都由n型多晶硅膜形成，且其上方形成金属硅化层111。侧壁绝缘膜SW101被形成在与控制栅电极CG101和存储器栅电极MG101彼此相邻的一侧相反的侧面上的侧壁上方。p型阱PW101被提供有用于源极的n型半导体区，其包括n-型半导体区108a，以及用于漏极的另一n型半导体区，其包括n-型半导体区108b。
在图29中所示的比较例的半导体器件中，绝缘膜105由氧化硅膜105a、在氧化硅膜105a上方的氮化硅膜105b以及在氮化硅膜105b上方的氧化硅膜105c的叠层构成。即，绝缘膜105是所谓的氧化物-氮化物-氧化物（ONO）膜。比较例不包括对应于本实施例的金属点6的任何元件。
在图29中所示的比较例的半导体器件中，绝缘膜105的氮化硅膜105b用作电荷存储部。电荷被存储在绝缘膜105的氮化硅膜105b中，由此存储信息。通过改变绝缘膜105的氮化硅膜105b中存储的电荷来改变存储器晶体管的阈值电压，这就能区分写入状态和擦除状态（以读取信息）。
当绝缘膜105的氮化硅膜105b在其中具有小的可存储电荷密度（表面密度）时，可存储的电荷的数量变小，这致使写入状态中的存储器晶体管的阈值电压与擦除状态中的存储器晶体管的阈值电压之间的差较小。为了提高非易失性存储器的电性能，写入状态中的阈值电压和擦除状态中的阈值电压之间的差较大是优选的。为此，希望存储器晶体管的栅极绝缘膜（比较例中的绝缘膜105，或本实施例中的绝缘膜5）具有高的可存储电荷密度（表面密度）。
但是，近年来，存储器单元尺寸上不断缩小，致使存储器晶体管的栅极绝缘膜的厚度降低。作为存储器晶体管的栅极绝缘膜的绝缘膜105厚度的减小也减小了氮化硅膜105b的厚度。此外，氮化硅膜105b厚度的减小会降低绝缘膜105的氮化硅膜105b中可存储电荷密度（表面密度）。
具体而言，当氮化硅膜105b的厚度大于5nm时，在氮化硅膜105b和氧化硅膜105a之间的界面以及在氮化硅膜105b和氧化硅膜105c之间的界面处的电子俘获密度约为1×1013/cm2。且在厚度方向上可存储每平方厘米两个电子。因此电子可以总计以2×1013/cm2的密度被俘获。注意到，在绝缘膜105的氮化硅膜105b的厚度大于约5nm时，氮化硅膜105b在厚度方向上可存储每平方厘米两个电子，而在绝缘膜105的氮化硅膜105b的厚度等于或小于约5nm时，在厚度方向上不能存储两个电子（即在这种情况下，在厚度方向上可存储一个电子，而不能存储两个电子）。当绝缘膜105的氮化硅膜105b的厚度等于或小于5nm时，可被氮化硅膜105b俘获的电子的数量锐减，这就极大降低了在绝缘膜105中的可存储电荷密度（表面密度）。
相反，在本实施例中，用作存储器晶体管的栅极绝缘膜的绝缘膜5包括氧化硅膜5a、在氧化硅膜5a上方的氮化硅膜5b以及在氮化硅膜5b上方的氧化硅膜5c。此外，在氮化硅膜5b和氧化硅膜5c之间存在金属元素M（具体而言是由金属元素M构成的金属点6）。即，在绝缘膜5中，金属元素M以1×1013至2×1014原子/cm2的表面密度被引入到氮化硅膜5b和氧化硅膜5c之间的空间（界面）中。具体而言，布置（形成）由金属元素M构成的金属点6。金属元素M例如优选为钛（Ti）、镍（Ni）、钨（W）或钽（Ta），且更优选为钛（Ti）。
在本实施例的绝缘膜5中，金属元素M以1×1013至2×1014原子/cm2的表面密度被引入到氮化硅膜5b和氧化硅膜5c之间的空间（界面）中。以2×1014原子/cm2的表面密度将金属元素M沉积在氮化硅膜5b上方对于一个原子层是不够的，这不能形成以平面方式形成的连续金属层（金属原子层）。即，为了形成一个原子层，金属元素M必须以大于2×1014原子/cm2的表面密度沉积。当金属元素M以2×1014原子/cm2或更小的表面密度沉积时，沉积的金属原子不能形成层（以平面方式连续形成的层状），而是以点状存在。
在本实施例中，金属元素M以远小于形成一个原子层所需的表面密度的1×1013至2×1014原子/cm2的表面密度被引入到氮化硅膜5b和氧化硅膜5c之间。因此，金属点6分布在氮化硅膜5b的表面（上表面）上方，而不以平面方式形成金属原子（金属元素M的原子）的连续膜（层）。独立的金属点6可用作电荷存储部，使得一个金属点6可存储一个电子。以此方式，绝缘膜5的氮化硅膜5b可用作电荷存储部，且其金属点6也可用作另一电荷存储部，这就能提高绝缘膜5中的可存储电荷密度（表面密度）。即，与图29中所示的比较例的半导体器件相比，通过作为电荷存储部的金属点6存储的电荷量（即，通过由金属点6存储的电荷），本实施例的半导体器件具有在存储器晶体管的栅极绝缘膜（对应于绝缘膜5和105）中可存储电荷表面密度的更高的上限。
在本实施例的绝缘膜5中，不仅氮化硅膜5b而且金属点6都可用作电荷存储部，从而增大绝缘膜5中可存储电荷表面密度（即，增大可存储电荷的数量），这可致使写入状态下的存储器晶体管的阈值电压和擦除状态下的存储器晶体管的阈值电压之间的差更大。这种布置可提高具有非易失性存储的半导体器件的性能（电性能），包括容易地从存储器单元MC读取存储的信息。
如上所述，近年来，存储器单元已经在尺寸上降低，致使存储器晶体管的栅极绝缘膜（对应于绝缘膜5和105）的厚度降低，这致使存储器晶体管的栅极绝缘膜的氮化硅膜（对应于氮化硅膜5b和105b）的厚度降低。此外，这致使在氮化硅膜（对应于氮化硅膜5b和105b）中的可存储电荷表面密度的降低。但是在本实施例中，不仅氮化硅膜5b而且金属点6都可用作电荷存储部。即使在氮化硅膜5b非常薄以致在氮化硅膜5b中的可存储电荷密度降低时，金属点6也可存储电荷，这可补偿整个绝缘膜5中的可存储电荷密度（表面密度）的降低。
即，在本实施例中，即使在绝缘膜5变薄以致氮化硅膜5b的厚度降低时，氮化硅膜5b和金属点6都可用作电荷存储部。因此，可增大绝缘膜5中的可存储电荷表面密度，这致使写入状态下的存储器晶体管的阈值电压和擦除状态下的存储器晶体管的阈值电压之间的差变大。这种布置可实现降低绝缘膜5的厚度以减小存储器单元的尺寸，同时又能保持非易失性存储器的性能。因此，本实施例可同时实现非易失性存储的性能（电性能）提高以及存储器单元的尺寸缩小。即，本实施例可同时实现具有非易失性存储器的半导体器件的性能提高以及半导体器件的尺寸降低。
与本实施例不同，由硅构成的硅点而非金属点6应该被形成在氮化硅膜5b和氧化硅膜5c之间。在这种情况下，硅点可存储电荷。但是采用硅点具有以下问题。
即，在采用硅点的情况下，独立的硅点的尺寸（颗粒尺寸）倾向于变大。例如，硅点的颗粒尺寸可在约5至10nm的范围内。硅点的颗粒尺寸越大，则硅点的表面密度越小，这就使得难于增大可存储电荷表面密度。即，硅点的颗粒尺寸越大，则硅点的表面密度变得越小。因为每个存储器单元中硅点的数量降低，因此难以通过采用硅点使每个存储器单元中可存储电荷的数量增加。即使硅点的颗粒尺寸变小，具有小颗粒尺寸的硅点也可能在沉积用于覆盖硅点的氧化硅膜（对应于氧化硅膜5c）时被氧化。硅点变成与氧化硅膜（对应于氧化硅膜5c）相同的氧化硅的类型，这就不能起到电荷俘获装置的作用。因此，采用硅点使得难以充分增大可存储电荷的表面密度。
相反，本实施例采用由金属元素M（优选为Ti、Ni、W或Ta）构成的金属点6，且因此容易减小金属点6的尺寸（颗粒尺寸）。即使在沉积氧化硅膜5c时金属点6被氧化，也能形成俘获能级，使得电荷可被俘获（存储）在点中。因此，在采用金属点6时，可确保增大可存储电荷表面密度。
图30是半导体衬底1（p型阱PW1）、绝缘膜5以及存储器栅电极MG的层叠的结构的能带图，其示出厚度方向（基本上垂直于半导体衬底1的主表面的方向）上的能带。在图30中，横向方向对应于在厚度方向上的半导体衬底1（p型阱PW1）、绝缘膜5以及存储器栅电极MG的叠层，且纵向方向对应于能量。图30对应于在形成钛点（由钛构成的金属点6）作为金属点6时的能带。在图30中，附图标记21表示钛（Ti）的能带，且附图标记22表示钛（Ti）的电子俘获能级。此外，在图30中，附图标记23表示由于点的晶格缺陷或表面形状造成的钛点（对应于由钛构成的金属点6）的电子俘获能级。
如从图30中所能看出的，氮化硅膜5b的带隙小于氧化硅膜5a和5c的带隙，使得氧化硅膜5a和5c的势垒高度高于氮化硅膜5b的势垒高度。因此氮化硅膜5b可存储电荷。
钛点（对应于由钛构成的金属点6）被形成在氮化硅膜5b和氧化硅膜5c之间的空间中（界面处），使得俘获能级以高于钛的带隙的能级新形成在氮化硅膜5b和氧化硅膜5c之间的界面处。俘获能级包括由于钛点（由钛构成的金属点6）的晶格缺陷或表面形状造成的电子俘获能级23以及钛（Ti）的电子俘获能级22。电子被俘获在由钛点（对应于由钛构成的金属点6）新形成的俘获能级（电子俘获能级22和23）中，这可增加绝缘膜5中俘获（存储）的电子的数量（电子密度）。
图29中所示的比较例的能带结构是通过从图30中所示的能带中减去钛的带隙21和电子俘获能级22和23而获得的。但是在本实施例中，钛点（对应于由钛构成的金属点6）的形成构成新的俘获能级，诸如在其中俘获电子的电子俘获能级22和23，由此增加了在绝缘膜5中俘获（存储）的电子的数量（电子密度）。
被引入到氮化硅膜5b和氧化硅膜5c之间的金属元素M（具体而言是形成金属点6的金属元素M）优选的是其氧化物具有小带隙的金属元素。这是因为即便被引入到氮化硅膜5b和氧化硅膜5c之间的金属元素M（具体而言是由金属元素M构成的金属点6）在氧化硅膜5c的沉积中被氧化，也能确保俘获能级。例如，当钛点（对应于由钛构成的金属点6）用作金属点6时，即使钛点在氧化硅膜5c的沉积中被氧化，氧化钛（以TiO2为代表）的带隙也非常低，例如约为3.5eV（与约5.3eV的氮化硅的带隙以及约9eV的氧化硅的带隙相比）。氧化钛的带隙等于或小于氮化硅的带隙，这就能形成电子的俘获能级。
为此，优选地，金属元素M的种类被选择为使得金属元素M的氧化物的带隙小于氧化硅的带隙（约9eV）且等于或小于氮化硅的带隙（约5.3eV）。无论在氧化硅膜5c的沉积中是否氧化了被引入到氮化硅膜5b和氧化硅膜5c之间的金属元素M（具体而言是由金属元素M构成的金属点6b），都可形成俘获能级，使得被引入的金属元素M（金属点6）可用作电荷存储部。这种布置可确保增大在绝缘膜5中的可俘获（存储）的电子数量（电子的表面密度），且因此可确保提高具有非易失性存储器的半导体器件的性能（电性能）。从这方面来看，金属元素M优选是钛（Ti）、镍（Ni）、钨（W）或钽（Ta），且更优选为钛（Ti）。氧化镍的带隙在约为3.5至4eV的范围内。氧化钨（WO3）的带隙在约为2.4至2.8eV的范围内。氧化钽的带隙在约为4.4eV的范围内。
钛（Ti）、镍（Ni）、钨（W）和钽（Ta）是在半导体器件的制造工艺中所采用的金属。有利地，在制造步骤中采用这些金属作为金属点6没有不便。
在本实施例中，金属点6被形成在作为电荷存储层的氮化硅膜5b上方（即，在氮化硅膜5b和氧化硅膜5c之间），使得电子的俘获能级新形成在氧化硅膜5c和氮化硅膜5b之间的界面处，这可增大绝缘膜5中可存储电子的数量。这种布置可扩大写入状态下的存储器晶体管的阈值电压和擦除状态下的存储器晶体管的阈值电压之间的差，这可提高半导体器件的性能（电性能）。
在图29中所示的比较例的半导体器件中的ONO结构的绝缘膜105中，在氮化硅膜105b和氧化硅膜105c之间的界面处硅-硅键、硅-氮键以及硅-氧键被切断，使得在非键合部形成俘获（俘获能级）。相反，在本实施例中，无论是否存在非键合部，都会存在金属点6，使得通过添加的金属点6的量，电子俘获量可增多。即，在本实施例中，可以增加由金属点6俘获的电子而不降低通过氮化硅膜5b的电子俘获，这可有效增大绝缘膜5中可存储电子的数量。这种布置可确保扩大写入状态下的存储器晶体管的阈值电压和擦除状态下的存储器晶体管的阈值电压之间的差，由此确保提高半导体器件的性能（电性能）。
在本实施例中，金属点6形成（布置）在氮化硅膜5b和氧化硅膜5c之间。因此，金属点6以二维方式、以距半导体衬底1（p型阱PW1）基本上均匀的高度分布在半导体衬底1（p型阱PW1）和存储器栅电极MG之间的氮化硅膜5b上方。晶体管的阈值电压的偏移很大程度上取决于衬底距存储的电荷的距离以及存储的电荷量。但是，在本实施例中，金属点6以距半导体衬底1（p型阱PW1）基本上均匀的高度分布在氮化硅膜5b上方，这就能抑制阈值电压偏移的变化。
与本实施例不同，假设以下情况。省略氮化硅膜5b的形成，且由氧化硅膜5a、在氧化硅膜5a上方形成的金属点6以及形成在氧化硅膜5a上方以覆盖金属点6的氧化硅膜5c形成绝缘膜5。但是，当省略氮化硅膜5b的形成时，形成金属点6的金属材料的一部分可能在绝缘膜5的形成工艺后通过热处理（例如步骤S16中的活化退火）而扩散进氧化硅膜5a。因此，绝缘膜5（其金属点6）中存储的电子可能脱离进入衬底（半导体衬底1）一侧。从衬底（半导体衬底1）到金属点6的距离变得不均匀，这致使阈值电压的偏移的变化。因此，优选形成氮化硅膜5b，像在本实施例那样。
在本实施例中，金属点6被形成（布置）在氮化硅膜5b和氧化硅膜5c之间，使得氮化硅膜5b插入在金属点6和氮化硅膜5a之间，金属点6不与氮化硅膜5a接触。这种布置可避免形成金属点6的金属元素通过绝缘膜5的形成工艺之后的热处理（例如步骤S16中的活化退火）而扩散进氧化硅膜5a中。因此，可防止在绝缘膜5（其金属点6）中存储的电子离开进入衬底（半导体衬底1）一侧。从衬底（半导体衬底1）到金属点6的距离变得均匀，这可防止阈值电压的偏移的变化。
形成金属点6的金属元素的一部分通过绝缘膜5的形成工艺之后的热处理（例如通过步骤S16中的活化退火）而到达（扩散进）衬底（半导体衬底1），这会影响沟道区。为此，优选尽可能防止形成金属点6的金属元素的一部分到达（扩散进）衬底（半导体衬底1）。在本实施例中，氮化硅膜5b的形成可抑制或防止金属点6的金属元素扩散进衬底（半导体衬底1）。本实施例可防止金属点6的金属元素影响沟道区，且因此可提高半导体器件的可靠性和性能（电性能）。
金属点6的金属元素扩散进衬底（半导体衬底1）影响沟道区。对沟道区的影响程度非常大。与这种情况相比，金属点6的金属元素扩散进存储器栅电极MG相对小的影响沟道区。因此，氧化硅膜5c可形成在氮化硅膜5b上方以覆盖金属点6。
为了防止可能导致从衬底（半导体衬底1）到金属元素之间距离的变化的金属点6的金属元素的扩散，优选将氮化硅膜5b形成为充分的薄膜（以平面形式连续形成的连续膜）。氮化硅膜5b的厚度优选设定为使得通过氮化硅膜5b的存在而确保防止形成金属点6的金属元素扩散进衬底（半导体衬底1）侧的值。根据这个观点，氮化硅膜5b的厚度更优选等于或大于2nm。
如上所述，当绝缘膜105的氮化硅膜105b的厚度等于或小于5nm时，通过氮化硅膜105b的电子俘获密度降低，这显著降低了可被俘获在氮化硅膜105b中的电子的数量。因此，在图29中所示的比较例中的半导体器件中，绝缘膜105的氮化硅膜105b的厚度的降低降至5nm或更小，致使可存储电荷密度降低，这会导致写入状态下的存储器晶体管的阈值电压和擦除状态下的存储器晶体管的阈值电压之间的差较小。相反，在本实施例中，氮化硅膜5b和金属点6都可以用作电荷存储部。即使在绝缘膜5的氮化硅膜5b的厚度降至5nm或更小时，在氮化硅膜5b中的可存储电荷密度的降低可通过金属点6中的电荷存储而被补偿。当氮化硅膜5b意图更薄时，本实施例可应用于氮化硅膜5b的厚度等于或小于5nm的情况，这是很好的效果。
因此，在本实施例中，氮化硅膜5b的厚度最优选在2至5nm的范围内。将氮化硅膜5b的厚度设定在该范围内可以通过提供金属点6而增加电子的俘获密度（例如，俘获密度增加了约1×1012至4×1013/cm2）来补偿氮化硅膜5b中的电子俘获密度的不足。
金属点6由1×1013至2×1014/cm2的表面密度的少量金属原子形成。即使在金属点6被形成在绝缘膜5中时，也可防止绝缘膜5的厚度增大。因此，在不增加绝缘膜5的厚度的情况下，绝缘膜5中可存储电荷表面密度可通过在绝缘膜5中形成金属点6而得以提高。
与本实施例不同，当在步骤S7c中金属元素被沉积在氮化硅膜5上方时，例如，当钛（Ti）元素以0.5nm的厚度（对应于2.8×1015原子/cm2的表面密度）被沉积时，沉积的钛（Ti）元素会形成膜（以平面形式连续形成的连续膜）。在这种情况下，绝缘膜5由氧化硅膜5a、其上方的氮化硅膜5b、其上方的钛膜以及其上方的氧化硅膜5c的叠层构成，钛膜形成在氮化硅膜5b和氧化硅膜5c之间。但是，当钛膜被形成在氮化硅膜5b和氧化硅膜5c之间时，与采用多晶硅作为浮栅相同，隧穿氧化膜（对应于氧化硅膜5a）或顶氧化膜（对应于氧化硅膜5c）会变薄，导致由于氧化膜的缺陷而形成的泄漏路径。因此，所有俘获的电子（存储在钛膜中的所有电子）会通过泄漏路径泄漏。即，在钛膜被形成在氮化硅膜5b和氧化硅膜5c之间且即使一个泄漏路径通向钛膜时，所有存储在钛膜中的电荷都会通过泄漏路径泄漏。这导致存储器单元中存储的信息消失，降低半导体器件的可靠性。
相反，在本实施例中，当在步骤S7c中金属元素M被沉积在氮化硅膜5上方时，金属元素M以小于形成膜（以平面形式连续形成的连续膜）所需的表面密度被沉积。具体而言，金属元素M以2×1014原子/cm2或更小的表面密度沉积在氮化硅膜5b上方。因此，在本实施例中，即便在步骤S7c中金属元素M被沉积在氮化硅膜5上，点状金属点6也会以二维方式扩散在氮化硅膜5b上方，而不形成由金属元素M构成的膜（以平面形式连续形成的连续膜），使得独立的金属点不能耦合在一起。因此，即使在由于氧化硅膜5a或氧化硅膜5c中的缺陷造成泄漏路径时，在接触泄漏路径的金属点6中俘获的某些电子也会通过泄漏路径泄漏，但是在其他金属点6（即，不与泄漏路径接触的位置处的金属点6）中俘获的其他电子不会泄漏。即，电荷仅从通向泄漏路径的金属点6泄漏，使得不通向泄漏路径的金属点6可保持电荷。这种布置可抑制或防止存储器点6中存储的电荷的移动或泄漏。本实施例不会损失存储器单元中存储的信息（关于写入状态或擦除状态），且因此可提高半导体器件的可靠性。
在步骤S7c中金属元素M沉积在氮化硅膜5b上的量等于或小于2×1014原子/cm2，使得在没有制成金属元素M的膜（以平面形式连续形成的连续膜）的情况下，点状金属点6以二维方式扩散在氮化硅膜5b上方，独立的金属点6没有耦合在一起。在步骤7c中氮化硅膜5b上方沉积的金属元素M的量太少降低了金属点6的表面密度，这减少了每个存储器单元的金属点6的数量。因此，通过添加金属点6来增加存储的电荷数量的效果不能充分呈现。此外，步骤S7c中氮化硅膜5b上方的金属元素M的沉积量过小使得难以控制金属元素M的沉积步骤。因此，步骤S7c中氮化硅膜5b上方的金属元素M的沉积量（表面密度）优选等于或大于1×1013原子/cm2。这就能够充分地提供通过添加金属点6而增加存储的电荷数量的效果，这有利于控制金属元素M的沉积步骤。因此，步骤S7c中氮化硅膜5b上方的金属元素M的沉积量（表面密度）优选不小于1×1013原子/cm2且不大于2×1014原子/cm2。
通过步骤S7c中在氮化硅膜5b上方沉积金属元素M而形成金属点6可通过溅射或ALD方法来执行，且优选是溅射。在采用溅射的情况下，通过调整沉积时间而以约1×1013至2×1014原子/cm2的表面密度沉积金属元素M，这可形成点状形式（几个原子的数量级）的金属点6，而不形成膜（以平面形式连续形成的连续膜）。在这种情况下，金属点6以约1×1012至4×1013原子/cm2的密度分布在氮化硅膜5b上方。当在细微的金属点6中存在多个电子时，电子之间的距离变小，这会产生强库伦斥力，使得一个电子被存储在一个金属点6中（即两个或更多个电子不存储在一个金属点6中）。
第二实施例
图31是本实施例的半导体器件的主要部分的截面图，对应于第一实施例的图2。
第二实施例的半导体器件也是具有非易失性存储器的半导体器件。图31是第二实施例的半导体器件中存储器单元MC的局部放大截面图。第二实施例的半导体器件与第一实施例的半导体器件之间的不同仅在于绝缘膜5。现在，在下文仅说明绝缘膜5，且省略除绝缘膜5之外的结构的重复说明。
在第一实施例中，绝缘膜5包括氧化硅膜5a、其上方的氮化硅膜5b以及其上方的氧化硅膜5c，且金属元素M（更具体而言，金属点6）存在于氮化硅膜5b和氧化硅膜5c之间。
在第二实施例中，如图31中所示，绝缘膜5包括氧化硅膜5a、其上方的氮化硅膜5b1、其上方的氮化硅膜5b2以及其上方的氧化硅膜5c。金属元素M（更具体而言，金属点6）存在于氮化硅膜5b1和氮化硅膜5b2之间。第二实施例中的绝缘膜5中的金属元素M的表面密度与第一实施例相同。
图32是示出第二实施例中的绝缘膜5的形成工艺的工艺流程图，对应于第一实施例的图6。图33至35是示出绝缘膜5的形成工艺的主要部分的截面图，对应于第一实施例的图12至16的截面图。
在第二实施例中，步骤S7中的绝缘膜5的形成工艺可以如下方式实施。
首先，以与第一实施例相同的方式执行步骤S7a中的工艺。如图33中所示，形成氧化硅膜5a（图32的步骤S7a）。步骤S7a中的氧化硅膜5a的形成工艺与第一实施例的相同，且省略其重复说明。
随后，氮化硅膜5b1被形成在氧化硅膜5a上方（图32中所示的步骤S7b1）。步骤S7b1中的氮化硅膜5b1的形成工艺基本上与第一实施例的步骤S7b中的氮化硅膜5b的形成工艺相同。氮化硅膜5b1的厚度（形成厚度）可以比第一实施例的氮化硅膜5b的厚度薄下述厚度，即薄了随后形成的氮化硅膜5b2的厚度。
随后，金属元素M被沉积在氮化硅膜5b1上方，由此在氮化硅膜5b1上方形成由金属元素M构成的金属点6（图32中的步骤S7c）。
在步骤S7c中，在第一实施例中，金属元素M被沉积在氮化硅膜5b上方（即，金属点6被形成在氮化硅膜5b上方），而在第二实施例中，金属元素M被沉积在氮化硅膜5b1上方（即，金属点6被形成在氮化硅膜5b1上方）。在步骤S7c中，除上述要点外，第一实施例基本上与第二实施例相同。因此，在下文省略步骤S7c的重复说明。
随后，如图34中所示，氮化硅膜5b2被形成在氮化硅膜5b1上方以覆盖金属点6（图32中所示的步骤S7b2）。可以以与步骤S7b1中的氮化硅膜5b1的形成工艺基本上相同的方式来执行步骤S7b2中的氮化硅膜5b2的形成工艺。
随后，如图35中所示，氧化硅膜5c被形成在氮化硅膜5b2上方（图32中所示的步骤S7d）。在步骤S7d中，在第一实施例中，形成氧化硅膜5c以覆盖氮化硅膜5b上方的金属点6，且在第二实施例中，氧化硅膜5c被形成在氮化硅膜5b2上方。除上述要点之外，在步骤S7d中，第二实施例基本上与第一实施例相同。因此，下文省略步骤S7d中的重复说明。氮化硅膜5b1和氮化硅膜5b2的总厚度可以基本上与上述氮化硅膜5b的厚度相同。
以上述方式可形成绝缘膜5。
在第二实施例中，如图31中所示，绝缘膜5包括氧化硅膜5a、其上方的氮化硅膜5b1、其上方的氮化硅膜5b2以及其上方的氧化硅膜5c。金属点6被形成（布置）在氮化硅膜5b1和氮化硅膜5b2之间。即，氮化硅膜5b1和氮化硅膜5b2的组合可被视为第一实施例的氮化硅膜5b。在第二实施例中，绝缘膜5包括氧化硅膜5a、在氧化硅膜5a上方的氮化硅膜5b以及在氮化硅膜5b上方的氧化硅膜5c，金属点6被形成在氮化硅膜5b中。
即，第一实施例和第二实施例可整体如下表述。即，绝缘膜5包括氧化硅膜5a、在氧化硅膜5a上方的氮化硅膜5b以及在氮化硅膜5b上方的氧化硅膜5c。金属元素以1×1013至2×1014原子/cm2的表面密度存在于（被引入）氮化硅膜5b和氧化硅膜5c之间（对应于第一实施例）或存在于氮化硅膜5b中（对应于第二实施例）。具体而言，由金属元素M构成的金属点6被形成在氮化硅膜5b和氧化硅膜5c之间（对应于第一实施例）或被形成在氮化硅膜5b中（对应于第二实施例）。
而且在第二实施例中，与第一实施例相同，除了氮化硅膜5b之外，电荷还可以被存储在金属点6中。这种布置可提高绝缘膜5中的可存储电荷表面密度，这可增大写入状态下的存储器晶体管的阈值电压和擦除状态下的存储器晶体管的阈值电压之间的差。因此，本实施例还可提高具有非易失性存储器的半导体器件的性能（电性能）。
第二实施例与第一实施例的不同在于金属元素M（金属点6）是存在于氮化硅膜5b和氧化硅膜5c之间（对应于第一实施例）还是存在于氮化硅膜5b中（对应于第二实施例）。上述第一实施例具有以下优点。
即，在第一实施例中，在步骤S7b中形成氮化硅膜5b之后，在步骤S7c中沉积金属元素M以形成金属点6。在第二实施例中，在步骤S7b1中形成氮化硅膜5b1之后，在步骤S7c中沉积金属元素M以形成金属点6，且随后在其上方形成氮化硅膜5b2。因此，从减少制造工艺的步骤数量的角度来看，第一实施例比第二实施例更佳。
当第一实施例中的绝缘膜5的厚度与第二实施例中的相同时，第二实施例中的氮化硅膜5b1和氮化硅膜5b2的总厚度被设定为与第一实施例中的氮化硅膜5b的厚度相同。因此，在第二实施例中，氮化硅膜5b1和5b2每一个的厚度变得非常薄（例如，约1至2.5nm）。如果意图较薄地（例如，约2nm很更小）沉积氮化硅膜，则薄的氮化硅膜难以通过沉积设备（例如，LPCVD批量沉积设备）而被稳定地沉积。因此，从容易稳定地沉积氮化硅膜的角度来看，第一实施例更有利。
与第一实施例和第二实施例不同，当金属点6被形成在氧化硅膜5a与氮化硅膜5b之间时，形成金属点6的金属元素可能扩散进半导体衬底1以影响沟道区。第一和第二实施例可抑制并防止形成金属点6的金属元素扩散进半导体衬底1，因为存在直接位于金属点6下面的氮化硅膜（第一实施例中的氮化硅膜5b或第二实施例中的氮化硅膜5b1）。为了尽可能防止形成金属点6的金属元素扩散进半导体衬底1（例如沟道区），直接位于金属点6下面的氮化硅膜优选较厚。当第二实施例中的氮化硅膜5b1和氮化硅膜5b2的总厚度与第一实施例中的氮化硅膜5b的厚度相同时，与第二实施例相比，在第一实施例中可加厚直接位于金属点6下面的氮化硅膜，这可更确保防止形成金属点6的金属元素扩散进半导体衬底1中（具体而言是沟道区）。从这一方面，第一实施例更有利。
在第二实施例中，金属元素M（金属点6）存在于氮化硅膜5b中。这种结构也可通过利用热处理而使沉积在氮化硅膜5b上方的金属元素M扩散进氮化硅膜5b而获得。在这种情况下（当将金属元素M热扩散进氮化硅膜5b中时），难以使氮化硅膜5b中的金属元素M与衬底（半导体衬底1）之间的距离均匀，这会导致变化。为此，如图32至35中所示，在获得具有金属元素M的结构时，步骤S7b1中的工艺（氮化硅膜5b1的形成工艺）、步骤S7c中的工艺（金属元素M的沉积步骤）以及步骤S7b2中的工艺（氮化硅膜5b2的形成工艺）更优选，而不是使金属元素M进入氮化硅膜5b的热扩散。
基于上述实施例具体说明了由本发明人做出的本发明。但是，显然本发明不限于所公开的实施例，且在不脱离本发明范围的情况下可对上述实施例进行各种改进和改变。
本发明有效应用于半导体器件及其制造技术。

Claims (17)

1.一种半导体器件，包括：
半导体衬底；
在所述半导体衬底上方形成的第一栅电极；以及
在所述第一栅电极和所述半导体衬底之间形成的第一绝缘膜，所述第一绝缘膜在其中包括电荷存储部，
其中，所述第一绝缘膜包括第一氧化硅膜、在所述第一氧化硅膜上方的氮化硅膜以及在所述氮化硅膜上方的第二氧化硅膜，并且
其中，金属元素以1×1013至2×1014原子/cm2的表面密度存在于所述氮化硅膜和所述第二氧化膜之间或所述氮化硅膜中。
2.根据权利要求1所述的半导体器件，其中，由所述金属元素构成的多个金属点被形成在所述氮化硅膜和所述第二氧化硅膜之间或所述氮化硅膜中。
3.根据权利要求2所述的半导体器件，其中，所述金属点被形成在所述氮化硅膜和所述第二氧化硅膜之间。
4.根据权利要求3所述的半导体器件，其中，所述金属元素由钛、镍、钨或钽构成。
5.根据权利要求4所述的半导体器件，其中，所述金属元素由钛构成。
6.根据权利要求5所述的半导体器件，进一步包括：
在所述半导体衬底上方相邻于所述第一栅电极形成的第二栅电极；以及
形成在所述第二栅电极和所述半导体衬底之间的第二绝缘膜，
其中，所述第一绝缘膜被形成在所述第二栅电极和所述半导体衬底之间，以及所述第一栅电极和所述第二栅电极之间。
7.根据权利要求2所述的半导体器件，其中，所述金属点被形成在所述氮化硅膜中。
8.根据权利要求7所述的半导体器件，其中，所述氮化硅膜包括在所述第一氧化硅膜上方形成的第一氮化硅膜以及在所述第一氮化硅膜上方形成的第二氮化硅膜，并且
其中，所述金属点被形成在所述第一氮化硅膜和所述第二氮化硅膜之间。
9.一种半导体器件的制造方法，所述半导体器件包括：半导体衬底；在所述半导体衬底上方彼此相邻形成的第一栅电极和第二栅电极；在所述半导体衬底和所述第一栅电极之间形成的且在其中具有电荷存储部的第一栅极绝缘膜；以及在所述半导体衬底和所述第二栅电极之间形成的第二栅极绝缘膜，
所述制造方法包括以下步骤：
（a）提供半导体衬底；
（b）在所述半导体衬底的主表面上方形成用于所述第二栅极绝缘膜的第二绝缘膜；
（c）在所述第二绝缘膜上方形成用于所述第二栅电极的第二导电膜；
（d）通过图案化所述第二导电膜来形成所述第二栅电极；
（e）在所述半导体衬底的所述主表面以及所述第二栅电极的表面上方形成用于所述第一栅极绝缘膜的第一绝缘膜，所述第一绝缘膜在其中包括电荷存储部；
（f）在所述第一绝缘膜上方形成用于所述第一栅电极的第一导电膜；以及
（g）通过回蚀所述第一导电膜，在所述第二栅电极的侧壁上方经由所述第一绝缘膜留下所述第一导电膜，来形成所述第一栅电极，
其中，所述第一绝缘膜包括第一氧化硅膜、在所述第一氧化硅膜上方的氮化硅膜以及在所述氮化硅膜上方的第二氧化硅膜，并且
其中，金属元素以1×1013至2×1014原子/cm2的表面密度存在于所述氮化硅膜和所述第二氧化硅膜之间或所述氮化硅膜中。
10.根据权利要求9所述的半导体器件的制造方法，其中，步骤（e）包括以下步骤：
（e1）在所述半导体衬底的所述主表面以及所述第二栅电极的表面上方形成所述第一氧化硅膜；
（e2）在所述第一氧化硅膜上方形成所述氮化硅膜；
（e3）在步骤（e2）之后，以1×1013至2×1014原子/cm2的表面密度在所述氮化硅膜上方沉积所述金属元素；以及
（e4）在步骤（e3）之后，在所述氮化硅膜上方形成所述第二氧化硅膜。
11.根据权利要求10所述的半导体器件的制造方法，其中，在步骤（e3）中，通过溅射方法或ALD方法沉积所述金属元素。
12.根据权利要求11所述的半导体器件的制造方法，其中，在步骤（e3）中，通过溅射沉积所述金属元素。
13.根据权利要求12所述的半导体器件的制造方法，其中，在步骤（e3）中，由所述金属元素构成的多个金属点被形成在所述氮化硅膜上方，并且
其中，在步骤（e4）中，所述第二氧化硅膜被形成在所述第一氮化硅膜上方以覆盖所述金属点。
14.根据权利要求13所述的半导体器件的制造方法，其中，所述金属元素由钛、镍、钨或钽构成。
15.根据权利要求14所述的半导体器件的制造方法，其中，所述金属元素由钛构成。
16.根据权利要求9所述的半导体器件的制造方法，
其中，所述氮化硅膜包括第一氮化硅膜以及在所述第一氮化硅膜上方的第二氮化硅膜，
其中，步骤（e）包括以下步骤：
（e1）在所述半导体衬底的所述主表面以及所述第二栅电极的所述表面上方形成所述第一氧化硅膜；
（e2）在所述第一氧化硅膜上方形成所述第一氮化硅膜；
（e3）在步骤（e2）之后，以1×1013至2×1014原子/cm2的表面密度在所述第一氮化硅膜上方沉积所述金属元素；
（e4）在步骤（e3）之后，在所述第一氮化硅膜上方形成所述第二氮化硅膜；以及
（e5）在所述第二氮化硅膜上方形成所述第二氧化硅膜。
17.根据权利要求16所述的半导体器件的制造方法，其中，在步骤（e3）中，由金属元素构成的多个金属点被形成在所述氮化硅膜上方，并且
其中，在步骤（e4）中，所述第二氮化硅膜被形成在所述第一氮化硅膜上方以覆盖所述金属点。
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