CN108735800A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及半导体器件及其制造方法。为了改善半导体器件的性能，半导体器件包括在半导体基板上方的绝缘膜部。绝缘膜部包括包含硅和氧的绝缘膜、包含硅和氮的第一电荷存储膜、包含硅和氧的绝缘膜、包含硅和氮的第二电荷存储膜以及包含硅和氧的绝缘膜。第一电荷存储膜由两个电荷存储膜构成。

Description

半导体器件及其制造方法
相关申请的交叉参考
2017年4月19日提交的日本专利申请No.2017-082900的公开，包括说明书、附图和摘要，通过引用的方式将其全部并入本文。
技术领域
本发明涉及一种半导体器件及其制造方法，并且具体地涉及一种应用于以混合方式包括非易失性存储器的半导体器件的有效技术及其制造方法。
背景技术
日本未经审查的专利申请公开No.2016-72470公开了一种以混合方式包括非易失性存储器的半导体器件的制造方法。在该制造方法中，通过使用包含水的处理液体，在电荷存储部的厚度方向上的中间位置形成包含薄氧化膜的绝缘膜。
发明内容
本申请的发明人正在研究如何在以混合方式包括非易失性存储器的半导体器件中在电荷存储部的厚度方向上的中间位置形成包含薄氧化膜的绝缘膜，以及半导体器件的制造方法。
希望改善半导体器件中的半导体器件的性能和上述制造方法。
从本说明书和附图的描述中，其他目标和新的特征将变得明显。
根据一实施例的半导体器件包括形成在半导体基板上方的绝缘膜部。该绝缘膜部包括包含硅和氧的第一绝缘膜、形成在第一绝缘膜上方并且包含硅和氮的第二绝缘膜、形成在第二绝缘膜上方并且包含硅和氧的第三绝缘膜、形成在第三绝缘膜上方并且包含硅和氮的第四绝缘膜，以及形成在第四绝缘膜上方并且包含硅和氧的第五绝缘膜。第二绝缘膜包括下层绝缘膜和上层绝缘膜。
根据实施例，能够改善半导体器件的性能。
附图说明
图1是根据本实施例的半导体器件的主要部分的横截面图。
图2是根据本实施例的半导体器件的主要部分的横截面图。
图3图示图示了非易失性存储器的存储器阵列结构和操作条件的图示。
图4是图示根据本实施例的半导体器件的制造过程的流程图。
图5是图示根据本实施例的半导体器件的制造过程的部分的流程图。
图6是在制造过程期间根据本实施例的半导体器件的主要部分的横截面图。
图7是在图6所示的制造过程中半导体器件的主要部分的放大横截面图。
图8是在图7之后的制造过程中半导体器件的主要部分的放大横截面图。
图9是在图8之后的制造过程中半导体器件的主要部分的放大横截面图。
图10是在图9之后的制造过程中半导体器件的主要部分的放大横截面图。
图11是在图10之后的制造过程中半导体器件的主要部分的横截面图。
图12是在图11所示的制造过程中半导体器件的主要部分的放大横截面图。
图13是在图12之后的制造过程中半导体器件的主要部分的放大横截面图。
图14是在图13之后的制造过程中半导体器件的主要部分的放大横截面图。
图15是在图14之后的制造过程中半导体器件的主要部分的横截面图。
图16是在图15之后的制造过程中半导体器件的主要部分的放大横截面图。
图17是在图16之后的制造过程中半导体器件的主要部分的横截面图。
图18是图17所示的制造过程中半导体器件的主要部分的放大横截面图。
图19是在图18之后的制造过程中半导体器件的主要部分的横截面图。
图20是在图19之后的制造过程中半导体器件的主要部分的横截面图。
图21是在图20之后的制造过程中半导体器件的主要部分的横截面图。
图22是根据第一研究示例的半导体器件的主要部分的横截面图。
图23是示意性图示在第一研究示例的半导体器件的电荷存储部中电子陷阱位置的分布的横截面图。
图24是图示在第一研究示例的半导体器件的写入状态下的能量分布的能带图。
图25是根据第二研究示例的半导体器件的主要部分的横截面图。
图26是示意性图示在第二研究示例的半导体器件的电荷存储部中电子陷阱位置的分布的横截面图。
图27是图示在第二研究示例的半导体器件的写入状态下的能量分布的能带图。
图28是根据本实施例的半导体器件的主要部分的横截面图。
图29是示意性图示在根据本实施例的半导体器件的电荷存储部中电子陷阱位置的分布的横截面图。
图30是图示在根据本实施例的半导体器件的写入状态下的能量分布的能带图。
图31是图示在本实施例和第二研究示例的每个半导体器件中具有数据保持时间的阈值电压的变化的图形。
图32是图示在根据本实施例的半导体器件的制造过程期间电荷存储膜的成膜温度的时间变化的图形。
图33是图示在根据本实施例的半导体器件的制造过程中电荷存储膜的氧化的量的图形。
图34是图示在根据第一变形的半导体器件的制造过程中电荷存储膜的成膜温度的时间变化的图形。
图35是图示在根据第二变形的半导体器件的制造过程中电荷存储膜的成膜温度的时间变化的图形。
图36是图示在第二变形的半导体器件的制造过程期间，当通过ALD方法形成电荷存储膜时流量的时间变化的图形。
图37是图示在第三变形的半导体器件的制造过程期间电荷存储膜的成膜温度的时间变化的图形。
图38是图示在根据第三变形的半导体器件的制造过程期间，当通过ALD方法形成电荷存储膜时流量的时间变化的图形。
图39是根据第四变形的半导体器件的主要部分的横截面图。
图40是图示在根据第四变形的半导体器件的写入状态下的能量分布的能带图。
图41是图示在根据第四变形的半导体器件的制造过程期间，电荷存储膜的厚度变化的主要部分的横截面图。
图42是图示在根据第四变形的半导体器件的制造过程中，绝缘膜的厚度变化的主要部分的横截面图。
具体实施方式
如有必要，为方便起见，下列实施例将划分为多个部分或实施例进行描述。然而，除非另有规定，它们并不是相互独立的，而是一个是另一个的部分或全部的修改、细节、补充说明等的关系。
在下列实施例中，当提及元件等的数字(包括数字、数值、数量、范围等)时，元件的数字不限于特定的数字，而是可以是特定的数字或者更大的数字或者更小的数字，除非另有规定，或者除了在原则上该数字明显限定于特定的数字的情况以外，或者除其他情况以外。
此外，在下列实施例中，构成元件(包括元件步骤等)并不总是必不可少的，除非另有规定，或者除了在原则上显然认为它们是必不可少的情况以外，或者除其他情况以外。
同样，在下列实施例中，当提及构成元件的形状、位置关系等时，应理解为它们包括与该形状等实质上类似或相似的那些形状等，除非另有规定，或者除非在原则上另有考虑，或者除其他情况以外。这些对于上述数值或范围也是一样的。
在用于解释实施例的整个附图中，原则上用相同的参考符号标记相同的部件，并且省略其重复的描述。为了使附图清楚，甚至可以在平面图中添加影线。
实施例
本实施例通过参考包括MONOS(金属氧化物氮氧化物硅)可重写非易失性存储器的半导体器件作为示例来描述。
非易失性存储器是可在写操作和擦除操作这两者中电重写的非易失性存储器之一，也被称为电可擦除可编程只读存储器。根据本实施例的非易失性存储器包含MONOS晶体管。
例如，Fowler-Nordheim(FN)隧穿用于MONOS晶体管的写操作和擦除操作。还能够使用热电子或热空穴来实现写操作和擦除操作。
<半导体器件的配置>
下面参考附图描述实施例的半导体器件CHP 1的配置。图1和2是根据实施例的半导体器件的主要部分的横截面图。图2是放大横截面图，其放大和图示了在实施例的半导体器件的主要部分的横截面图中的栅极绝缘膜GIM和其周围。为了简化理解，在图2中省略了在MONOS晶体管MC上方的部分，诸如层间绝缘膜IL1，和硅化物膜CS。
如图1所示，该实施例的半导体器件CHP1包括存储器形成区MR。非易失性存储单元以阵列形式形成在区域MR中，尽管没有示出。
半导体器件CHP1还包括主电路形成区域，尽管没有示出。在主电路形成区域中，形成了低击穿电压MISFET(金属绝缘半导体场效应晶体管)，为了实现高速运行，它需要大的电流驱动力。
可以认为，形成这种低击穿电压MISFET的区域是例如形成CPU(中央处理单元)的区域、形成ROM(只读存储器)的区域、或者形成RAM(随机存取存储器)的区域。该低击穿电压MISFET例如以约为1.5V的电源电压操作。
此外，高击穿电压MISFET形成在主电路形成区域中，虽然没有示出。例如，形成这种高击穿电压MISFET的区域可以是形成模拟电路的区域或者I/O电路的区域。该高击穿电压MISFET例如以约为5V的电源电压操作。
如图1所示，图1所示的非易失性存储器的存储单元形成在存储器形成区MR中。每个存储器单元都由MONOS晶体管MC构成。
如图1所示，半导体器件CHP1包括半导体基板SB。用于隔离元件的元件隔离区STI形成在作为半导体基板SB的主表面的顶表面PS中。由元件隔离区STI隔离的有源极区用作为存储器形成区MR。
也就是说，存储器形成区MR是半导体基板SB的顶表面PS的一部分。在存储器形成区MR中，p阱PWM形成在半导体基板SB的顶表面PS侧。此外，p型半导体区VMG形成在p阱PWM的上层部分中，即包括沟道区的部分中。
注意，“p型”是指主电荷载流子是空穴的导电类型。
接下来，描述图1所示的MONOS晶体管MC。MONOS晶体管MC包括p阱PWM、p型半导体区VMG、栅极绝缘膜GIM、栅极电极CG、侧壁间隔物SW、n-型半导体区LDM和n+型半导体区NDM。
也就是说，非易失性存储器包含栅极电极CG和栅极绝缘膜GIM。在非易失性存储器中，电压跨半导体基板SB和栅极电极CG施加，并且电子从半导体基板SB的p阱PWM——即p型半导体区VMG注入到栅极绝缘膜GIM。以这种方式，写入数据。
另外，在非易失性存储器中，电压跨半导体基板SB和栅极电极CG施加，空穴从半导体基板SB的p阱PWM——即p型半导体区VMG注入到栅极绝缘膜GIM。以这种方式，擦除数据。
注意，“n-型”和“n+型”是指与p型相反的导电类型，其主电荷载流子是电子。
如图1所示，p阱PWM形成在接近于半导体基板SB的顶表面PS的一侧。在p阱PWM上，形成栅极绝缘膜GIM，其由绝缘膜部IFP构成。也就是说，栅极绝缘膜GIM形成在半导体基板SB的顶表面PS上。此外，由导电膜CF1构成的栅极电极CG形成在栅极绝缘膜GIM上。栅极电极CG，即导电膜CF1优选由多晶硅膜形成。
在栅极电极CG的两个侧面上，例如，形成由绝缘膜构成的侧壁间隔物SW，作为侧壁部分，以形成LDD(轻掺杂漏极)结构。在位于侧壁间隔物SW下面的p阱PWM的上层部分中，形成n-型半导体区LDM。在平面图中，在位于n-型半导体区LDM外面的p阱PWM的上层部分中形成n+型半导体区NDM。
n+型半导体区NDM与n-型半导体区LDM相接触。n+型半导体区NDM的杂质浓度高于n-型半导体区LDM的杂质浓度。此外，沟道区形成在直接位于栅极绝缘膜GIM下方的p阱PWM的上层部分中。硅化物膜CS形成在栅极电极CG的顶表面和n+型半导体区NDM的顶表面，以减少电阻。
形成侧壁间隔物SW以制造源极区和漏极区，它们是MONOS晶体管MC的半导体区，包括LDD结构。也就是说，MONOS晶体管MC的源极区和漏极区中的每一个都由n-型半导体区LDM和n+型半导体区NDM形成。
在它们的形成中，在栅极电极CG下方的源极区和在栅极电极CG的末端下方的漏极区都被形成为n-型半导体区LDM。这样能够抑制电场集中在栅极电极CG的末端下方。
栅极绝缘膜GIM由绝缘膜部IFP构成，如图2所示。绝缘膜部IFP由形成在半导体基板SB的顶表面PS上的绝缘膜IF1、形成在绝缘膜IF1上电荷存储部ECP和形成在电荷存储部ECP上的绝缘膜IF2构成。
此外，电荷存储部ECP由电荷存储膜EC1、形成在电荷存储膜EC1上的绝缘膜IFE和形成在绝缘膜上的电荷存储膜EC2构成。
绝缘膜IF1是作为底部氧化膜的绝缘膜，而绝缘膜IF2是作为顶部氧化膜的绝缘膜。电荷存储膜EC1是在其中存储电荷的第一电荷存储部。电荷存储膜EC2是在其中存储电荷的第二电荷存储部。
如图1和2所示，电荷存储膜EC1具有两层结构，其包括作为下层绝缘膜的电荷存储膜EC11和作为上层绝缘膜的电荷存储膜EC12。
绝缘膜IF1是包含硅和氧的绝缘膜，并且优选由氧化硅形成。电荷存储膜EC1是一种包含硅和氮的绝缘膜，并且优选由氮化硅形成。绝缘膜IFE是一种包含硅和氧的绝缘膜，并且优选由氧化硅或氮氧化硅形成。电荷存储膜EC2是一种包含硅和氮的绝缘膜，并且优选由氮化硅形成。绝缘膜IF2是一种包含硅和氧的绝缘膜，并且优选由氧化硅形成。
电荷存储膜EC12是具有比电荷存储膜EC11更低的膜密度(原子密度)的氮化硅膜，或者是具有比电荷存储膜EC11更高的氧浓度的氮化硅膜。具有低的膜密度的氮化硅膜能很容易地将氧带入其中，并且最终变成具有高的氧浓度的氮化硅膜。
从上文可见，绝缘膜IF1、绝缘膜IFE和绝缘膜IF2的带隙大于电荷存储膜EC11、电荷存储膜EC12和电荷存储膜EC2中任一个的带隙，如稍后提及的图30所示。此外，电子陷阱位置——诸如杂质能级，存在于电荷存储膜EC11、电荷存储膜EC12和电荷存储膜EC2中任一个的带隙中。因此，能够将电荷存储在电荷存储膜EC11、电荷存储膜EC12和电荷存储膜EC2中。
优选的是，与电荷存储膜EC11的厚度THE11相比，根据本实施例的电荷存储膜EC12的厚度THE12尽可能小。当氮化硅膜的膜密度很高时，在能量方面，由杂质或空隙(间隔)产生的浅电子陷阱位置的数量很少，但细节将在后面描述。因此，载流子穿过绝缘膜IF1并泄漏到半导体基板SB的隧穿概率很小，并且获得了良好的数据保持特性。因此，可通过在电荷存储部ECP中增加膜密度比电荷存储膜EC12高的电荷存储膜EC11的比率，来改善数据保持特性。
另外，优选的是，电荷存储膜EC2的厚度THE2大于电荷存储膜EC1的厚度THE1。在此设置下，绝缘膜IFE可被布置成在厚度方向上与电荷存储部ECP的中心部分相比更接近于半导体基板SB。
提供绝缘膜IFE的主要目的是为了改善数据保持特性。同时，电荷注入效率与数据保持特性具有权衡关系。在本实施例的存储单元中，在电荷存储部ECP中，电荷存储膜EC1的厚度THE1相对小于电荷存储膜EC2的厚度THE2。因此，即使在设置了绝缘膜IFE的情况下，也能够改善从基板侧注入到电荷存储膜EC2的电子注入效率。
此外，优选的是，绝缘膜IFE的厚度THIE小于电荷存储膜EC1的厚度THE1，因此在电荷存储部ECP中，绝缘膜IFE的厚度THIE相对较小。在此设置下，能够使电子或空穴隧穿绝缘膜IF1、电荷存储膜EC1和绝缘膜IFE，从而使电子或空穴容易地从半导体基板SB注入到电荷存储膜EC2中。
绝缘膜IEF的厚度THIE小于绝缘膜IF1的厚度TH1。因此，可以确保作为底层氧化膜的绝缘膜IF1的厚度。此外，作为底层氧化膜的绝缘膜IF1厚度TH1优选为约2nm，以使空穴的直接隧穿擦除操作能从半导体基板SB到电荷存储膜EC1。
从上述观点来看，优选的是，绝缘膜IFE的厚度THIE为0.1至0.5nm，电荷存储膜EC1的厚度THE1为1.5至2.0nm，电荷存储膜EC2的厚度THE2为约6nm。此外，优选的是，包括电荷存储膜EC1的电荷存储膜EC11的厚度THE11为1.0至2.0nm，电荷存储膜EC12的厚度THE12为0.1至0.5nm。
为了充分形成绝缘膜IFE，更优选的是，电荷存储膜EC11的厚度THE11为1.0nm，电荷存储膜EC12的厚度THE12为0.5nm，绝缘膜IFE的厚度THIE为0.5nm，但细节将在后面描述。
此外，绝缘膜SNF形成在半导体基板SB上以覆盖MONOS晶体管MC，如图1所示。绝缘膜SNF优选由氮化硅形成。
层间绝缘膜IL1形成在绝缘膜SNF上。层间绝缘膜IL1优选由例如氧化硅绝缘膜形成，或者氮化硅绝缘膜和氧化硅绝缘膜的多层膜形成。层间绝缘膜IL1的顶表面被平坦化。
接触孔CNT形成在层间绝缘膜IL1中。由导体膜形成的插塞PG嵌入在接触孔CNT中。插塞PG由形成在底部和侧壁——即接触孔CNT的侧面——的薄阻挡导体膜和形成在该阻挡导体膜上以嵌入在接触孔CNT中的主导体膜构成。
为了简化附图，图1以整体形式图示了包括插塞PG的阻挡导体膜和主导体膜。构成插塞PG的阻挡导体膜可以优选为钛(Ti)膜、氮化钛(TiN)膜或这些膜的多层膜，而构成插塞PG的主导体膜可以优选为钨(W)膜。
插塞PG形成在n+型半导体区NDM上，也形成在栅极电极CG上，尽管没有示出。插塞PG电耦合到n+型半导体区NDM，还电耦合到栅极电极CG，尽管没有示出。
层间绝缘膜IL2形成在其中嵌入插塞PG的层间绝缘膜IL1上。在形成在层间绝缘膜IL2中的布线槽中，第一层布线ML1被形成为镶嵌布线，该镶嵌布线优选嵌入了包含主导电材料作为铜(Cu)的布线。
在第一层布线上，上层布线也被形成为镶嵌布线。然而，这里省略了其示例和描述。第一层布线和上层布线不限于镶嵌布线，而且还可通过图案化用于布线的导电膜来形成。例如，第一层布线和上层布线可优选为钨(W)布线或铝(Al)布线。
<非易失性存储器的操作>
本实施例中的半导体器件具有上述配置。接下来，将描述包括在这种半导体器件中的存储单元(非易失性存储单元)的操作。
图3图示了非易失性存储器的存储器阵列结构和操作条件(一个单元/一个晶体管)的示例。在图3中，单元晶体管CT1至CT8中的每一个都对应于有图1所示的MONOS晶体管MC构成的存储单元。单元晶体管CT1至CT4中的每一个的栅极电极都耦合到字线WL1。单元晶体管CT5至CT8中的每一个的栅极电极都耦合到字线WL2。
单元晶体管CT1和CT5中的每一个的源极区都耦合到源极线SL1。单元晶体管CT2和CT6中的每一个的源极区都耦合到源极线SL2。单元晶体管CT3和CT7中的每一个的源极区都耦合到源极线SL3。单元晶体管CT4和CT8中的每一个的源极区都耦合到源极线SL4。
单元晶体管CT1和CT5中的每一个的漏极区都耦合到数据线DL1。单元晶体管CT2和CT6中的每一个的漏极区都耦合到数据线DL2。单元晶体管CT3和CT7中的每一个的漏极区都耦合到数据线DL3。单元晶体管CT4和CT8中的每一个的漏极区都耦合到数据线DL4。
单元晶体管CT1、CT2、CT5和CT6中的每一个的后栅极都耦合到阱WE1。单元晶体管CT3、CT4、CT7和CT8中的每一个的后栅极都耦合到阱WE2。
为了简化描述，图3图示了存储单元排列成2×4矩阵的情况。然而，存储单元布置并不局限于此。实际上，更多的存储单元排列成矩阵，以形成存储单元阵列。此外，例如在图3中，同一阱和同一字线上的存储单元布置是单元晶体管CT1和CT2的两列配置。在8比特(1字节)的配置中，8个单元晶体管形成在同一阱上。在这种情况下，以字节为单位执行存储单元的擦除和写入。
接下来，将参考图3描述作为1单元1晶体管类型的存储单元的擦除、写入和读取操作。
首先，描述擦除操作。例如，考虑下述情况：将存储在作为从其擦除数据的存储单元(选定的存储单元)的单元晶体管CT1和CT2中的数据。选定的阱WE1的电位设置为1.5V，字线WL1的电位设置为-8.5V，源极线SL1和SL2的电位设置为1.5V，并使数据线DL1和DL2浮置(图3中用F表示)。结果，存储在单元晶体管CT1和CT2的电荷存储膜中的电荷被拉向半导体基板，因此擦除了数据。
此时，对于未执行擦除的其他存储单元(未选定的存储单元)单元晶体管CT3至CT8，未选定的阱WE2的电位设置为-8.5V，字线WL2的电位设置为1.5V，源极线SL3和SL4的电位设置为1.5V，并使数据线DL3和DL4的电位浮置。此设置将防止存储在单元晶体管CT3至CT8中的电荷存储膜中的电荷逃脱，因此不执行擦除。
接下来，描述写操作。例如，考虑下述情况：将数据写入作为要将数据写入的存储单元(选定的存储单元)的单元晶体管CT1。所选阱WE1的电位设置为-10.5V，字线WL1的电位设置为1.5V，源极线SL1的电位设置为-10.5V，并使数据线DL1浮置。在此设置下，电荷被注入到单元晶体管CT1的电荷存储膜中，因此执行了数据的写入。
此时，对于未执行写入的其他单元晶体管CT2至CT8(未选定的存储单元)，未选定的阱WE2的电位设置为-10.5V，字线WL2的电位设置为-10.5V，源极线SL2至SL4的电位设置为1.5V，并使数据线DL2至DL4的电位浮置。此设置将防止向单元晶体管CT2至CT8的电荷存储膜注入电荷。
接下来，描述读取操作。假设，例如，数据“0”已经写入单元晶体管CT1中并且其晶体管的阈值电压为高，并且单元晶体管CT2具有数据“1”并且其晶体管的阈值电压为低。在读取单元晶体管CT1和CT2的数据的情况下，选定的阱WE1的电位设置为-2V，字线WL1的电位设置为0V，源极线SL1和SL2的电位设置为0V，数据线DL1和DL2的电位设置为1.0V。在此设置下，读取单元晶体管CT1和CT2的数据。在这种情况下，由于单元晶体管CT1的阈值电压为高，并且单元晶体管CT2的阈值电压为低，所以数据线DL1的电位没有改变，但数据线DL2的电位降低了。
此外，对于未执行读取的其他单元晶体管CT3至CT8，未选定的阱WE2的电位设置为-2V，字线WL2的电位设置为-2V，源极线SL3和SL4的电位设置为0V，数据线DL3和DL4的电位设置为0V，从而防止了单元晶体管CT3至CT8接通。通过在读取期间降低未选定的存储单元的后栅极电位，不需要选定存储单元的晶体管。
<半导体器件的制造方法>
接下来，描述本实施例的半导体器件的制造方法。
图4和5是图示根据本实施例的半导体器件的制造过程的部分的流程图。图6至21是在制造过程期间根据本实施例的半导体器件的主要部分的横截面图。图5图示了包含在图4的步骤4中过程。图7至10、12至14、16和18是放大的横截面图，其在实施例的半导体器件的主要部分的横截面图中放大并图示了形成栅极绝缘膜GIM的区域及其周围。为了简化理解，在图7至10、12至14、16和18中省略了对在MONOS晶体管MC上方的部分，诸如层间绝缘膜IL1，和硅化物膜CS的图示。
在本实施例中，描述了一种在存储器形成区中形成n沟道MONOS晶体管MC的情况。然而，也可以反转导电类型并形成p沟道MONOS晶体管MC。
首先，准备半导体基板SB，如图6所示。(图4的步骤S1)。在该步骤S1中，准备半导体基板SB，该半导体基板SB由包含诸如硼(B)的p型杂质的单晶硅形成，并且优选具有约为1至10Ωcm的电阻率。在该步骤中，半导体基板SB以近似圆盘形半导体晶片的形式存在。
随后，形成元件隔离区STI，如图6所示(图4的步骤S2)。在步骤S2中，元件隔离区STI优选由STI(浅沟槽隔离)或LOCOS(硅的局部氧化)形成。下面描述了一种用STI形成元件隔离区STI的方法。
在该STI中，首先，通过光刻和刻蚀在半导体基板SB中形成元件隔离槽。然后，以使元件隔离槽嵌入绝缘膜的方式，在半导体基板SB上形成优选由氧化硅膜形成的绝缘膜。然后，通过CMP(化学机械抛光)去除形成在半导体基板SB上的绝缘膜的不必要部分。以这种方式，能够形成其中仅在元件隔离槽中嵌入绝缘膜的元件隔离区STI。
随后，形成p阱PWM，如图6和7所示(图4的步骤S3)。
在该步骤S3中，优选通过使用图案化的抗蚀膜(未示出)作为掩膜的离子注入，将诸如硼(B)的p型杂质注入到半导体基板SB中，如图6和7所示。
随后，在该步骤S3中，将诸如砷(As)的n型杂质或诸如硼(B)的p型杂质离子注入到半导体基板SB中，如图6和7所示，从而在p阱PWM的上层部分中——即在存储器形成区MR中形成沟道区的部分中，形成p型半导体区VMG。
在该离子注入中，p型杂质离子的注入能量优选为约20keV，并且可将剂量优选设置为约1.5×1013cm-2。通过调整被离子注入的杂质的类型或在该离子注入中离子注入的条件，可以调整MONOS晶体管MC的阈值电压。
注意，“n型”是指与p型相反的导电类型，其中主电荷载流子是电子。
随后，形成绝缘膜部IFP，如图8～14所示(图4的步骤S4)。
具体地，在本实施例中，图4的步骤S4中的过程包括在半导体基板SB的顶表面PS上形成绝缘膜IF1的过程(图5的步骤S21)、在绝缘膜IF1上形成电荷存储膜EC11的过程(图5的步骤S22)，以及在电荷存储膜EC11上形成电荷存储膜EC12a的过程(图5的步骤S23)。在这些过程之后，图4的步骤S4中的过程包括在电荷存储膜EC12a上形成绝缘膜IFE的过程(图5的步骤S24)、在绝缘膜IFE上形成电荷存储膜EC2a的过程(图5的步骤S25)，以及在电荷存储膜EC2a上形成绝缘膜IF2的过程(图5中的步骤S26)。
首先，形成绝缘膜IF1，如图8所示(图5的步骤S21)。在该步骤S21中，在半导体基板SB的顶表面PS上——即在存储器形成区MR中的p阱PWM上，形成绝缘膜IF1。
绝缘膜IF1是包含硅和氧的绝缘膜，并且优选由氧化硅形成。优选地，绝缘膜IF1可通过ISSG(原位蒸汽产生)氧化形成。
ISSG氧化是通过将氢和氧直接引入到减压热处理室中并在将温度加热到例如800℃至1100℃的半导体基板的表面上引起自由基氧化反应，来在硅半导体基板的表面上形成氧化硅的氧化膜的方法。
ISSG氧化的氧化能力高于热氧化等的氧化能力，因为ISSG氧化使用自由基氧化反应。因此，通过使用ISSG氧化，可以形成膜质量致密且优良的氧化硅绝缘膜IF1。如前所述，绝缘膜IF1的厚度TH1为约2nm。
随后，形成电荷存储膜EC11，如图9所示(图5的步骤S22)。在该步骤S22中，在存储器形成区MR中的绝缘膜IF1上，形成电荷存储膜EC11。
电荷存储膜EC11是包含硅和氮的绝缘膜，并且优选由氮化硅形成。电荷存储膜EC11通过下述的ALD方法(原子层沉积)形成。
ALD方法是下述方法：通过依次重复使第一前驱气体的分子化学吸附形成一个原子层的过程，去除第一前驱气体的剩余分子的过程，使第二前驱气体的分子与第一前驱气体的分子起反应由反应产物形成薄膜的过程，以及去除第二前驱气体的剩余分子的过程(ALD循环)，来逐层沉积原子层。
描述步骤S22中的ALD方法的概要。首先，将半导体基板SB加热到500℃至600℃，将作为第一反应气体的二氯硅烷(SiH2Cl2)气体供应到半导体基板SB上，并使其被充分吸收到半导体基板SB上的绝缘膜IF1上。然后，从半导体基板SB中去除未被吸收的二氯硅烷(SiH2Cl2)气体。
随后，将作为与二氯硅烷(SiH2Cl2)气体起反应的第二反应气体的氨(NH3)气体供应到半导体基板SB上，并使其与被吸收到半导体基板SB上的绝缘膜IF1上的二氯硅烷(SiH2Cl2)气体起反应，从而在绝缘膜IF1上形成氮化硅膜。然后，从半导体基板SB中去除未反应的氨(NH3)气体。
通过重复上述的供应和去除第一反应气体以及供应和去除第二反应气体达到预定次数，能够以良好的可控性在绝缘膜IF1上形成高密度的氮化硅的均匀电荷存储膜EC11。如前所述，电荷存储膜EC11的厚度THE11为约1.0至2.0nm。
此外，电荷存储膜EC11还可以通过CVD(化学气相沉积)形成，并且可通过例如使用二氯硅烷(SiH2Cl2)气体和氨(NH3)气体作为原料气体的LPCVD(低压化学气相沉积)方法形成。可选择地，电荷存储膜EC11可通过例如使用硅烷(SiH4)气体和氨气体作为原料气体的LPCVD方法形成。
然而，在薄膜的形成中，当将ALD方法和LPCVD方法在相同的温度下进行比较时，ALD方法中生成氮化硅的反应比LPCVD方法更有效地发生，并且氯等更难保留在形成膜中。因此，能够形成一种具有高膜密度的均匀氮化硅膜。因此，与LPCVD方法相比，通过ALD方法能够形成更均匀的薄膜。因此，优选通过ALD方法形成电荷存储膜EC11。
随后，形成电荷存储膜EC12a，如图10所示(图5的步骤S23)。
在这里，电荷存储膜EC12a是在氧化之前的电荷存储膜EC12。根据本实施例的绝缘膜IFE是通过在下一步骤S24中氧化电荷存储膜的部分(表面层部分)来形成的。因此，在氧化之前的电荷存储膜——其包括要被氧化以形成绝缘膜IFE的部分和在绝缘膜IFE下方的未被氧化的保留为电荷存储膜EC12的部分，被称为电荷存储膜EC12a。
在该步骤S23中，在存储器形成区MR中的电荷存储膜EC11上形成电荷存储膜EC12a。
电荷存储膜EC12a是包含硅和氮的绝缘膜，并且优选由氮化硅形成。电荷存储膜EC12根据以下过程通过ALD方法形成。
首先，将半导体基板SB加热到比步骤S22的温度低的400℃至500℃，将作为第一反应气体的二氯硅烷(SiH2Cl2)供应到半导体基板SB上，并使其被充分吸收到半导体基板SB上的电荷存储膜EC11上。然后，从半导体基板SB中去除未被吸收的二氯硅烷(SiH2Cl2)气体。
随后，将作为与二氯硅烷(SiH2Cl2)气体反应的第二反应气体的氨(NH3)气体供应到半导体基板SB上，并使其与被吸收到半导体基板SB上的电荷存储膜EC11上的二氯硅烷(SiH2Cl2)气体反应，从而在电荷存储膜EC11上形成氮化硅膜。然后，从半导体基板SB中去除未反应的氨(NH3)气体。
通过重复上述的供应和去除第一反应气体以及供应和去除第二反应气体达到预定次数，能够以良好的可控性在电荷存储膜EC11上形成高密度的氮化硅的均匀电荷存储膜EC12a。电荷存储膜EC12a的厚度THE12a为约0.2至1.0nm。
此外，电荷存储膜EC12a还可以通过CVD形成，并且与电荷存储膜EC11一样，可通过使用例如二氯硅烷(SiH2Cl2)气体和氨(NH3)气体作为原料气体的LPCVD方法形成。可选择地，电荷存储膜EC12a可通过例如使用硅烷(SiH4)气体和氨气体作为原料气体的LPCVD方法形成。
然而，如前所述，由于与LPCVD方法相比ALD方法能形成更均匀的薄膜，所以优选通过ALD方法形成电荷存储膜EC12a。
如上所述，在步骤S23中形成电荷存储膜EC12a的成膜温度比在步骤S22中形成电荷存储膜EC11的成膜温度低。因此，电荷存储膜EC12a被形成为膜密度(原子密度)比电荷存储膜EC11低的绝缘膜。此外，如前所述，具有低膜密度的氮化硅膜能很容易地将氧带入其中，并最终成为高氧浓度的氮化硅膜。
随后，通过使用包含水的处理液体进行液体处理——即湿处理，形成绝缘膜IFE，如图11和12所示(图5的步骤S24)。在该步骤S24中，在存储器形成区MR中的电荷存储膜EC12a上形成绝缘膜IFE。
绝缘膜IFE是包含硅和氧的绝缘膜，并且优选由氧化硅或氮氧化硅形成。下文中，描述了执行液体处理的方法，即用单晶片液体处理设备对半导体基板逐一进行湿处理的方法。
首先，用设置在液体处理设备(未示出)中的晶片台(未示出)将经受步骤S23之后的半导体基板SB保持。随后，当半导体基板SB与晶片台一起旋转时，将优选保持在室温即23℃的纯水作为处理液体，从设置在液体处理设备中的喷嘴(未示出)中供应到半导体基板SB的顶表面PS，达大约30秒。
例如，通过使用所提供的处理液体，对由氮化硅形成的电荷存储膜EC12a的顶表面进行液体处理——即湿处理，从而氧化电荷存储膜EC12a的部分(表面层部分)，以形成具有厚度THIE的绝缘膜IFE。在该过程中，未被氧化的电荷存储膜EC12a的部分保留为在绝缘膜IFE下面的电荷存储膜EC12，如图11和12所示。
通过这种液体处理形成的绝缘膜IFE的厚度THIE为对应于至少一个原子层的量级，并且为约0.1至0.5nm。因此，假设在氧化之前的电荷存储膜EC12a的厚度THE12a为0.2至1.0nm，则留在绝缘膜IFE下方而未被氧化的电荷存储膜EC12的厚度THE12为约0.1至0.5nm。电荷存储膜EC1由电荷存储膜EC11和留在电荷存储膜EC11上的电荷存储膜EC12形成。
然后，在停止供应处理液体之后，进一步旋转半导体基板SB以使其被摇动并优选使其干燥达约20秒。以这种方式，进行干燥过程。然后，停止半导体基板SB的旋转，并将半导体基板SB与晶片台分离。
在此描述的包含水的处理液体是用于形成氧化膜的处理液体。在使用纯水作为处理液体的情况下，可以将供应到半导体基板SB的顶表面PS上的处理液体的温度设置为室温——即23℃以上且100℃以下。对于纯水的定义，纯水在室温下的电阻率可优选设置为10MΩcm以上，更优选为18MΩcm以上。
还可以认为绝缘膜IFE是例如通过将膜留在空气中的自然氧化或热氧化或CVD形成的。然而，自然氧化需要约24小时的处理时间，因此降低半导体器件的制造过程中的生产量。在热氧化或CVD中，所获得的氧化膜的厚度是几纳米以上。换句话说，难以形成薄氧化膜。
另一方面，由上述液体处理形成的绝缘膜IFE的厚度THIE为对应于至少一个原子层的量级，并且为约0.1至0.5nm，但比允许电子或空穴通过隧穿穿过绝缘膜的厚度上限小。此外，绝缘膜IFE的厚度THIE小于由电荷存储膜EC11和EC12构成的电荷存储膜EC1的厚度THE1。
因此，能够容易地将电子或空穴从半导体基板SB注入到电荷存储膜EC2，并能防止注入的电子或空穴从电荷存储膜EC2逃脱到半导体基板SB。
如上所述，在步骤S24中，可以在短时间内通过上述液体处理形成非常薄且厚度可控性好的绝缘膜IFE。
此外，通过用处理液体对半导体基板SB进行液体处理，能够去除附着在电荷存储膜EC12a的顶表面上的粒子。因此，能够使电荷存储膜EC12的顶表面变得光滑。因此，能够改善MONOS晶体管的可靠性。
作为用于形成氧化膜的处理液体，能使用包含水的各种处理液体，例如，包含臭氧(O3)水或过氧化氢(H2O2)溶液的处理液体，如后面修改中所述。
在上述示例中，描述了通过使用单晶片液体处理设备逐一对半导体基板进行液体处理——即湿处理的方法。然而，可使用批量式液体处理设备代替单晶片液体处理设备，一次对多个半导体基板进行液体处理——即湿处理。
随后，形成电荷存储膜EC2a，如图13所示(图5的步骤S25)。在该步骤S25中，在存储器形成区MR中的绝缘膜IFE上，形成电荷存储膜EC2a。
在这里，电荷存储膜EC2a是在氧化之前的电荷存储膜EC2。根据本实施例的绝缘膜IF2通过在下一步骤S26中氧化电荷存储膜的部分(表面层部分)形成。因此，在氧化之前的电荷存储膜——其包括要被氧化以形成绝缘膜IF2的部分，和在绝缘膜IF2下方的不被氧化的、保留为电荷存储膜EC2的部分——被称为电荷存储膜EC2a。
电荷存储膜EC2a是包含硅和氮的绝缘膜，并且优选由氮化硅形成。例如，电荷存储膜EC2a可以通过CVD形成。优选地，电荷存储膜EC2a可在约650℃的温度下通过使用二氯硅烷(SiH2Cl2)气体和氨(NH3)气体作为原料气体的LPCVD方法形成。
可选择地，电荷存储膜EC2a也可通过例如使用二氯硅烷(SiH2Cl2)气体和氨(NH3)气体作为原料气体的ALD方法或使用硅烷(SiH4)气体和氨气体作为原料气体的LPCVD方法形成。
电荷存储膜EC2a厚度THE2a优选为约9nm。在形成具有这种厚度的氮化硅膜的情况下，从成膜速度和膜质量的观点来看，优选使用二氯硅烷(SiH2Cl2)气体和氨(NH3)气体作为原料气体的LPCVD方法。
随后，形成绝缘膜IF2，如图14所示(图5的步骤S26)。在该步骤中，在存储器形成区MR中的电荷存储膜EC2上形成绝缘膜IF2。
绝缘膜IF2是包含硅和氧的绝缘膜，并且优选由氧化硅形成。优选地，绝缘膜IF2可以通过诸如湿式氧化的热氧化或ISSG氧化形成。湿式氧化是在气体中进行热处理的方法，其中将去离子水蒸汽添加到氧气中。可选择地，绝缘膜IF2可优选通过HTO(高温氧化)过程形成。
在本实施例中，使由氮化硅形成的电荷存储膜EC2a的顶表面例如被氧化，从而氧化电荷存储膜EC2a的部分(表面层部分)以形成具有厚度TH2的绝缘膜IF2。在该过程中，未被氧化的电荷存储膜EC2a的部分保留为在绝缘膜IF2下方的电荷存储膜EC2，如图14所示。
通过这种氧化形成的绝缘膜IF2的厚度TH2为约3nm。因此，假设在氧化之前电荷存储膜EC2a的厚度THE2a为约9nm，则留在绝缘膜IF2下方的未被氧化的电荷存储膜EC2的厚度THE2为约6nm。
因此，能够形成膜质量致密且优良的氧化硅的绝缘膜IF2。
通过上述过程，能够在半导体基板SB的顶表面PS上形成包括绝缘膜IF1、电荷存储膜EC11、电荷存储膜EC12、绝缘膜IFE、电荷存储膜EC2、和绝缘膜IF2的绝缘膜部IFP。此外，在绝缘膜部IFP中，形成电荷存储部ECP，该电荷存储部ECP由电荷存储膜EC1、绝缘膜IFE和电荷存储膜EC2构成。
随后，形成导电膜CF1，如图15和16所示(图4的步骤S5)。在该步骤S5中，在存储器形成区MR中的绝缘膜部IFP上形成用于栅极电极的导电膜CF1。
导电膜CF1优选由多晶的硅膜——即多晶硅膜形成。这种导电膜CF1可通过CVD等形成。能够获得足以覆盖绝缘膜部IFP的导电膜CF1的厚度量级。此外，当形成导电膜CF1时，可将导电膜CF1形成为非晶硅膜，然后通过随后执行的热处理将该非晶硅膜转变为多晶硅膜。
优选使用其中引入诸如磷(P)或砷(As)的n型杂质以实现低电阻率的导电膜作为导电膜CF1。
可以在形成导电膜CF1期间或之后引入这些杂质。在形成导电膜CF1期间引入杂质的情况下，使掺杂气体包括在用于形成导电膜CF1的气体中。以这种方式，能够形成其中引入杂质的导电膜CF1。
同时，在形成硅膜之后引入杂质的情况下，在不故意引入杂质的情况下形成硅膜，然后通过离子注入等将杂质引入到该硅膜中。以这种方式，能够形成其中引入杂质的导电膜CF1。
在形成p沟道MONOS晶体管的情况下，优选使用其中引入诸如硼(B)的p型杂质以实现低电阻率的导电膜。
随后，图案化在存储器形成区MR中的导电膜CF1和绝缘膜部IFP，如图17和18所示，(图4的步骤S6)。
在该步骤S6中，将抗蚀膜(未示出)应用在半导体基板SB的顶表面PS上，然后通过光刻将其图案化。该抗蚀膜以以下方式被图案化：布置在要形成栅极电极CG的存储器形成区的区域中的导电膜CF1的部分被抗蚀膜覆盖，布置在要形成栅极电极CG的区域以外的区域中的导电膜CF1的部分从抗蚀膜中暴露出来。
在该步骤S6中，然后通过蚀刻——优选通过使用抗蚀膜(未示出)作为掩膜的干蚀刻来图案化导电膜CF1和绝缘膜部IFP，如图17和18所示。可选择地，在用干刻蚀蚀刻导电膜CF1使其被图案化之后，可用湿蚀刻蚀刻绝缘膜部IFP使其被图案化。
通过这种图案化，在存储器形成区MR中，形成由导电膜CF1构成的栅极电极CG和栅极电极CG与半导体基板SB的p阱PWM之间的、由绝缘膜部IFP构成的栅极绝缘膜GIM。
也就是说，栅极电极CG形成在经由栅极绝缘膜GIM的存储器形成区MR中的半导体基板SB的p阱PWM上。然后，优选通过灰化去除被图案化的抗蚀膜(未示出)。
随后，形成n-型半导体区LDM，如图19所示(图4的步骤S7)。在该步骤S7中，通过使用栅极电极CG作为掩膜，将诸如砷(As)或磷(P)的n型杂质离子注入到存储器形成区中的半导体基板SB中，如图19所示。
通过这种离子注入，在平面图中，在位于存储器形成区MR中的栅极电极CG各侧的p阱PWM的上层部分中，形成n-型半导体区LDM。n-型半导体区LDM被形成为分别与栅极电极CG的两个侧表面对齐。
在形成p沟道MONOS晶体管的情况下，通过使用栅极电极CG作为掩膜，将诸如硼(B)的p型杂质离子注入到存储器形成区MR中的半导体基板SB中。
随后，形成侧壁间隔物SW，如图20所示。(图4的步骤S8)。
首先，在该步骤S8中，在半导体基板SB的整个顶表面PS上形成用于侧壁间隔物的绝缘膜。该绝缘膜优选由氧化硅绝缘膜、氮化硅绝缘膜或这些膜的多层膜形成。在此形成过程中，在n-型半导体区LDM的顶表面、栅极绝缘膜GIM的侧表面以及存储器形成区中的栅极电极CG的侧表面和顶表面上，形成绝缘膜。
在该步骤S8中，然后优选通过各向异性蚀刻来回蚀绝缘膜，以选择性留下在存储器形成区MR中的栅极电极CG的侧表面上的绝缘膜，从而在栅极电极CG的侧表面形成由绝缘膜构成的侧壁间隔物SW，如图20所示。通过侧壁间隔物SW，在稍后描述的步骤S9中形成的n+半导体区NDM与栅极电极CG电绝缘。
随后，形成n+型半导体区NDM，如图20所示(图4的步骤S9)。在该步骤S9中，通过使用栅极电极CG和侧壁间隔物SW作为掩膜，将诸如砷(As)或磷(P)的n型杂质离子注入到存储器形成区MR中的半导体基板SB中。
通过该离子注入，在平面图中，在位于存储器形成区MR中的侧壁间隔物SW关于栅极电极CG的对面侧上的p阱PWM的上层部分中，形成n+型半导体区NDM。n+型半导体区NDM被形成为与存储器形成区MR中的侧壁间隔物SW对齐。
以这种方式，MONOS晶体管MC由存储器形成区MR中的p阱PWM、p型半导体区VMG、栅极绝缘膜GIM、栅极电极CG、侧壁间隔物SW、n-型半导体区LDM和n+型半导体区NDM形成，如图20所示。此外，作为非易失性存储器的存储单元由MONOS晶体管MC形成。
在形成p沟道MONOS晶体管的情况下，通过使用栅极电极CG和侧壁间隔物SW作为掩膜，将诸如硼(B)的p型杂质离子注入到存储器形成区MR中的半导体基板SB中。
随后，形成硅化物膜CS、绝缘膜SNF、层间绝缘膜IL1和插塞PG，如图21所示(图4的步骤S10)。
在该步骤S10中，首先形成硅化物膜CS，如图21所示。在半导体基板SB的整个顶表面PS上形成金属膜，以覆盖n+半导体区NDM、栅极电极CG和侧壁间隔物SW。
例如，金属膜由钴(Co)膜、镍(Ni)膜或镍铂合金膜等形成，并且可通过溅射等形成。然后，对半导体基板SB进行热处理，从而使n+半导体区NDM和栅极电极CG的上层部分与金属膜反应。然后，去除未反应的金属膜。
通过执行该过程，即所谓的自对准硅化物过程，在n+型半导体区NDM和栅极电极CG中的每一个上，形成硅化物膜CS，如图21所示。硅化物膜CS可以是例如硅化钴层、硅化镍层或加铂硅化镍层。
随后，在该步骤S10中形成绝缘膜SNF，如图21所示。在半导体基板SB的整个顶表面PS上形成绝缘膜SNF以覆盖n+半导体区NDM、栅极电极CG和侧壁间隔物SW。绝缘膜SNF优选由氮化硅形成。绝缘膜SNF可优选通过CVD形成。
在该步骤S10中，然后在绝缘膜SNF上形成层间绝缘膜IL1，如图21所示。层间绝缘膜IL1优选由氧化硅绝缘膜、氮化硅绝缘膜和氧化硅绝缘膜的多层膜等形成。在通过例如CVD形成层间绝缘膜IL1之后，将层间绝缘膜IL1的顶表面平坦化。
随后，在该步骤S10中形成穿过层间绝缘膜IL1延伸的插塞PG，如图21所示。首先，通过使用通过光刻形成在层间绝缘膜IL1上的抗蚀图案(未示出)作为掩膜，干刻蚀层间绝缘膜IL1，从而在层间绝缘膜IL1中形成接触孔CNT。然后，在接触孔CNT中形成插塞PG作为导体部分，其是导电的并且由例如钨(W)形成。
为了形成插塞PG，在优选包括接触孔CNT的内部的层间绝缘膜IL1上，形成例如由钛(Ti)膜、氮化钛(TiN)膜或这些膜的多层膜形成的阻挡导体膜。
然后，在该阻挡导体膜上形成例如由钨(W)膜形成的主导体膜，以使其嵌入在接触孔CNT中，并且通过CMP或回蚀法去除层间绝缘膜IL1上的主导体膜和阻挡导体膜的不必要部分。以这种方式，可以形成插塞PG。为了简化附图，图21以整体形式图示了包括插塞PG的阻挡导体膜和主导体膜。
接触孔CNT和嵌入其中的插塞PG形成在n+型半导体区NDM上，并且也形成在栅极电极CG等上，尽管没有示出。例如位于n+型半导体区NDM上方的硅化物膜CS的部分，暴露在接触孔CNT的底部。此外，暴露了栅极电极CG上方的硅化物膜CS的部分，尽管没有示出。
随后，形成层间绝缘膜IL2和布线ML1，如图21所示(图4的步骤S11)。
在该步骤S11中，在其中形成插塞PG的层间绝缘膜IL1上，形成优选由氧化硅形成的层间绝缘膜IL2，如图21所示。然后，通过光刻和蚀刻在层间绝缘膜IL2中形成布线槽。然后，在包括布线槽的内部的层间绝缘膜IL2上形成铜(Cu)膜。
然后，抛光——优选通过CMP来去除暴露在布线槽内部以外的层间绝缘膜IL2上的铜膜，以使铜膜仅留在形成在层间绝缘膜IL2中的布线槽中。以这种方式，可形成布线ML1。根据本实施例的半导体器件可以以这种方式形成。
在本实施例中，描述了由铜膜形成布线ML1的示例。然而，布线ML1可以由例如铝(Al)膜形成。
<研究示例>
描述了本申请发明人所研究的半导体器件的研究示例。
图22是放大的横截面图，其放大并图示了在第一研究示例的半导体器件的主要部分的横截面图中的栅极绝缘膜GIM及其周围。图23是示意性图示在第一研究示例的半导体器件的电荷存储部中电子陷阱位置的分布的横截面图。图24是图示在第一研究示例的半导体器件的写入状态下的能量分布的能带图。
图25是放大的截面图，其在第二研究示例的半导体器件的主要部分的横截面图中放大并示例了栅极绝缘膜GIM及其周围。图26是示意性示例在第二研究示例的半导体器件的电荷存储部中电子陷阱位置的分布的横截面图。图27是示例在第二研究示例的半导体器件的写入状态下的能量分布的能带图。
(第一研究示例)
在第一研究示例的半导体器件中，栅极绝缘膜GIM包括形成在半导体基板SB的顶表面PS上的绝缘膜IF1、形成在绝缘膜IF1上的电荷存储膜EC100，以及形成在电荷存储膜EC100上的绝缘膜IF2。电荷存储部ECP100由电荷存储膜EC100形成。
绝缘膜IF1优选由氧化硅形成，电荷存储膜EC100优选由氮化硅形成，绝缘膜IF2优选由氧化硅形成。因此，栅极绝缘膜GIM具有也称为ONO(氧化物-氮化物-氧化物)膜的结构。
例如由杂质能级形成的电子阱位置ET100形成在绝缘膜IF1的界面和绝缘膜IF2的界面周围的电荷存储膜EC100的带隙中。
作为底部氧化膜的绝缘膜IF1的厚度TH1优选为小到约2nm，这使得空穴的直接隧穿擦除操作能从半导体基板SB到电荷存储膜EC100。
另外，电荷存储膜EC100的厚度THE100为例如16nm，作为顶部氧化膜的绝缘膜IF2厚度TH2为例如约3nm。
在第一研究示例的半导体器件中，电荷存储部ECP100由单层形成的电荷存储膜EC100构成。在这种情况下，为了使空穴直接隧穿绝缘膜IF1以实现擦除操作——即直接隧穿擦除操作，优选必须将绝缘膜IF1的厚度TH1减小到约2nm。
然而，如此小的厚度TH1使得形成在绝缘膜IF1的界面周围的电荷存储膜EC100中的电子陷阱位置ET100与半导体基板SB的顶表面之间的距离较短。因此，在写入状态下——即当在注入电子之后保持数据时，电子能够很容易地从电荷存储膜EC100隧穿到半导体基板SB，因此不可能改善数据保持特性。
因此，第一研究示例的半导体器件的应用限于所谓的消费品，例如在85℃的工作温度下，可实现10年的数据保持时间，并且可执行100,000次数据重写。此外，在第一研究示例的半导体器件中，在擦除状态下，空穴能够很容易地从电荷存储膜EC100隧穿并逃脱到半导体基板SB。
(第二研究示例)
同时，在第二研究示例的半导体器件中，电荷存储部ECP由两层电荷存储膜EC101和电荷存储膜EC2，以及布置在它们之间的绝缘膜IFE构成，如图27所示。绝缘膜IFE优选由氧化硅形成。
电荷存储膜EC101优选在400℃左右的低温下通过ALD方法形成。电荷存储膜EC2优选在600℃左右的高温下通过LPCVD方法形成。
绝缘膜IFE通过对电荷存储膜EC101的顶表面执行液体处理——即湿处理以氧化电荷存储膜EC101的部分而形成。除上述情况外，第二研究示例与第一研究示例相同。
如图27所示，绝缘膜IF1、绝缘膜IFE和绝缘膜IF2中的每个的带隙都大于每个均由绝缘膜形成的电荷存储膜EC101和电荷存储膜EC2中的任一个的带隙。
此外，例如由杂质能级形成的电子陷阱位置ET101形成在绝缘膜IF1的界面周围的电荷存储膜EC101的带隙中。类似地，例如由杂质能级形成的电子陷阱位置ET2形成在绝缘膜IFE的界面周围的电荷存储膜EC2的带隙中。
因此，在第二研究示例中，能够存储由形成在电荷存储膜EC101中的电子陷阱位置ET101处和形成在电荷存储膜EC2中的电子陷阱位置ET2处的电子形成的电荷。
另外，假设在第二研究示例的半导体器件中，绝缘膜IF1的厚度TH1为2.0nm，电荷存储膜EC101的厚度THE101为1.5nm，绝缘膜IFE的厚度THIE为0.5nm，则作为这些厚度的总和的电荷存储膜EC2与半导体基板SB之间的距离DST可达4.0nm。同时，在第一研究示例的半导体器件中，电荷存储膜EC100与半导体基板SB之间的距离等于绝缘膜IF1的厚度TH1并且为约2nm。
在写入状态下——即在电子注入之后保持数据时，与存储在第一研究示例的电子陷阱位置ET100处的电荷相比，存储在第二研究示例的电子陷阱位置ET2处的电荷更难隧穿到半导体基板SB。因此，与第一研究示例的半导体器件相比，第二研究示例的半导体器件能够改善数据保持特性。
另外，绝缘膜IFE的厚度THIE小于电荷存储膜EC101的厚度THE101。因此，能够使绝缘膜IFE的厚度THIE在电荷存储部ECP中相对较小。因此，能够使电子或空穴隧穿绝缘膜IF1、电荷存储膜EC101和绝缘膜IFE，从而容易地将电子或空穴从半导体基板SB注入到电荷存储膜EC2。
此外，电荷存储膜EC2的厚度THE2大于电荷存储膜EC101的厚度THE101，并且在电荷存储部ECP中电荷存储膜EC101的厚度THE101可被制造得相对较小。因此，当擦除数据时，能够改善将空穴从半导体基板SB的p阱PWM注入到电荷存储膜EC2中的效率。
也就是说，通过提供绝缘膜IFE并使电荷存储膜EC101的厚度THE101较小，可以将从半导体基板SB的顶表面PS到电荷存储膜EC2的底表面的距离调整成能改善数据保持特性和电子和空穴的注入效率的适当距离。
具体来说，可以布置电子陷阱位置，在第一研究示例中可将其布置在远离半导体基板SB的顶表面约2nm的位置，在第二研究示例中可使其在进一步远离半导体基板SB的顶表面约4nm的位置。因此，在写入状态下——即在注入电子之后保持数据时，电子很难从电荷存储膜EC2隧穿到半导体基板SB，因此，与第一研究示例的半导体器件相比，能够改善第二研究示例的半导体器件的数据保持特性。
由于在第二研究示例中必须使绝缘膜IFE尽可能薄，所以绝缘膜IFE通过氧化电荷存储膜EC101的部分(表面层部分)形成。因此，电荷存储膜E101被形成为膜密度低且在某种程度上易被氧化的氮化硅膜。由此，在能量方面较浅的电子陷阱位置在某种程度上形成在电荷存储膜EC101中(例如，电子陷阱位置ET101s)。
结果发现，在第二研究示例的半导体器件中会出现下述现象，其中由于直接隧穿使得在电子陷阱位置ET101s处捕获的电子会穿过绝缘膜IF1泄漏到半导体基板SB中，从而降低了数据保持特性。因此，希望形成的浅电子陷阱位置ET101s的数量最小。
同时，当使电荷存储膜EC101的膜密度较高时，减少了源于氮化硅膜中的杂质和空隙(间隔)的、在能量方面较浅的电子陷阱位置ET101s的数量，并消除了上述问题。然而，当电荷存储膜EC101的膜密度较高时，减少了氮化硅膜中的空隙(间隔)，从而产生了电荷存储膜E101难以被氧化的二次影响。因此，当使电荷存储膜EC101的膜密度较高时，不能充分形成绝缘膜IFE，导致形成在绝缘膜IFE和电荷存储膜EC2之间的界面周围的电子陷阱位置ET2减少，并且降低了数据保持特性。
<本实施例的主要特征>
下面描述了根据本实施例的半导体器件，并将其与研究示例进行比较。
(半导体器件的配置)
图28是放大的横截面图，其在实施例的半导体器件的主要部分的横截面图中放大并图示了栅极绝缘膜GIM及其周围。图29是示意性图示在根据本实施例的半导体器件的电荷存储部中的电子陷阱位置的分布的横截面图。图30是图示在根据本实施例的半导体器件的写入状态下的能量分布的能带图。
与上述的第一和第二研究示例不同，在根据本实施例的半导体器件中，电荷存储部ECP的电荷存储膜EC1具有电荷存储膜EC11和形成在电荷存储膜EC11上的电荷存储膜EC12(EC12a)的两层结构。电荷存储膜EC12a被形成为膜密度比电荷存储膜EC11低或氧浓度比电荷存储膜EC11高的绝缘膜。
因此，通过使离半导体基板SB最近的电荷存储膜EC11的膜密度高，能够减少在电荷存储膜EC11中的在能量方面较浅的电子陷阱位置。因此，能够防止由于直接隧穿，在能量方面较浅的电子陷阱位置处捕获的电子穿过绝缘膜IF1而泄漏到半导体基板SB，并且能改善数据保持特性。
特别是，本实施例的电荷存储膜EC11由膜密度(原子密度)比第二研究示例的电荷存储膜EC101高的氮化硅膜形成，如将稍后提及的图33所示。因此，与第二研究示例的电荷存储膜EC101相比，减少了源于在包括电荷存储膜EC11的氮化硅膜中的杂质和空隙的、在能量方面较浅的电子陷阱位置的数量。
因此，与第二研究示例的半导体器件相比，能够防止在离半导体基板SB最近的电荷存储膜EC11中捕获的电子穿过绝缘膜IF1而泄漏到半导体基板SB。结果，与第二研究示例的半导体器件相比，本实施例的半导体器件能够改善数据保持特性。
即使电子被存在于电荷存储膜EC12中的在能量方面较浅的电子陷阱位置所捕获的情况下，也能降低电子由于隧穿穿过绝缘膜IF1而泄漏到半导体基板SB的可能性，因为电荷存储膜EC12与半导体基板SB相隔与电荷存储膜EC11的厚度相对应的较远距离。因此，与第二研究示例相比，能够改善数据保持特性。
同时，本实施例的电荷存储膜EC12a(EC12)具有比电荷存储膜EC11更低的膜密度，因此其被形成为包括许多空隙(间隔)且易被氧化的氮化硅膜，如图28所示。因此，绝缘膜IFE能够通过氧化电荷存储膜EC12a的部分(表面层部分)来充分形成。结果，能够确保在绝缘膜IFE和电荷存储膜EC2之间的界面周围形成足够数量的电子陷阱位置ET2，从而能够改善数据保持特性。
如上所述，在本实施例中，通过使电荷存储膜EC11的膜密度较高，可降低在电荷存储膜EC11中的能量浅的电子陷阱位置，并且通过降低电荷存储膜EC12a(EC12)的膜密度可以充分形成绝缘膜IFE。因此，能够改善数据保持特性。
注意，在本实施例中，为了确保电荷存储膜EC1的厚度THE1并充分形成绝缘膜IFE，电荷存储膜EC11的厚度THE11设置为1.0nm，并且在氧化之前电荷存储膜EC12a的厚度THE12a设置为1.0nm，如图10和12所示。因此，氧化电荷存储膜EC12a的部分(表面层部分)的结果优选是，形成厚度THIE为0.5nm的绝缘膜IFE并且剩余电荷存储膜EC12的厚度THE12变为0.5nm。
(阈值电压变化率)
接下来，描述本实施例的半导体器件的阈值电压的变化率，同时将其与第二研究示例的半导体器件的阈值电压的变化率进行比较。
图31是用于说明本实施例和第二研究示例的各个半导体器件的阈值电压变化率的图形。图31的横轴表示数据保持时间，纵轴表示在写入和擦除时存储器单元的阈值电压。
在第二研究示例的半导体器件中，如前面所述，存在着能量浅的电子陷阱位置ET101s。因此，在写入状态下——即在注入电子之后保持数据电子时，电子通过隧穿可以很容易地从电荷存储膜EC101泄漏到半导体基板SB。因此，阈值电压与数据保持时间的变化比率——即变化率变得很大。
结果，在第二研究示例的半导体器件中，为了在写入和擦除之间以及在经过预定的数据保持时间之后确保存储单元的阈值电压的差异，必须将写入电压设置为高，并将足够的电子注入到电荷存储膜EC101和电荷存储膜EC2中，如图31所示。
同时，在根据本实施例的半导体器件中，电荷存储膜EC11由膜密度(原子密度)比第二研究示例的电荷存储膜EC101高的氮化硅膜形成。因此，与第二研究示例的电荷存储膜EC101相比，减少了源于在包括电荷存储膜EC11的氮化硅膜中的杂质和空隙(间隔)的、在能量方面较浅的电子陷阱位置的数量。
因此，能够使在离半导体基板SB最近的电荷存储膜EC11中捕获的电子穿过绝缘膜IF1而泄漏到半导体基板SB的隧穿概率变小，从而能够降低阈值电压的变化率。
结果，与第二研究示例的写入电压相比，能够降低本实施例的半导体器件的写入电压，如图31所示。
(成膜温度对膜质量的控制)
下面详细描述了根据本实施例的电荷存储膜EC11和EC12a的制造过程。
图32是图示采用ALD方法的电荷存储膜EC11和EC12a的成膜温度的时间变化的图形。
如前所述，在本实施例中，电荷存储膜EC1由电荷存储膜EC11和电荷存储膜EC12(EC12a)这两层形成，并且最接近半导体基板SB的电荷存储膜EC11被形成为膜密度比电荷存储膜EC12a高的绝缘膜。也就是说，电荷存储膜EC12a——其的一部分(表面层部分)要被氧化以形成绝缘膜IFE——被形成为膜密度比电荷存储膜EC11低的绝缘膜。
在ALD方法中，通常，能够通过改变成膜温度或反应气体的流量来改变薄膜的膜密度。因此，在本实施例中，改变电荷存储膜EC11的成膜温度和电荷存储膜EC12a的成膜温度。当将成膜温度设置为高时，可改善氨气和吸附在半导体基板SB上的二氯硅烷气体之间的反应，从而能够形成高密度膜。
具体来说，在比其中形成电荷存储膜EC12a的步骤S23中的温度更高的温度下，形成电荷存储膜EC11，如图32所示(图5的步骤S22)。然后，在比其中形成电荷存储膜EC11的步骤S22中的温度更低的温度下，形成电荷存储膜EC12a(图5的步骤S23)。以上述方式，能够形成膜密度比电荷存储膜EC12a高的电荷存储膜EC11作为绝缘膜。
对于成膜温度，为了实现电荷存储膜EC12a和电荷存储膜EC11之间的膜密度差异，优选的是，用于形成电荷存储膜EC12a的步骤S23中的成膜温度为500℃以下，用于形成电荷存储膜EC11的步骤S22中的成膜温度比用于形成电荷存储膜EC12a的步骤S23中的成膜温度高25℃以上。另外，为了充分形成绝缘膜IFE，优选的是，用于形成电荷存储膜EC11的步骤S22中的成膜温度为500℃至600℃，用于形成电荷存储膜EC12a的步骤S23中的成膜温度为400℃至500℃。
此外，在本实施例中，步骤S22和S23在同一ALD方法设备中执行。具体来说，如图32所示，将半导体基板SB放入ALD设备中，在半导体基板SB的温度为500℃至600℃的条件下，通过ALD方法形成由氮化硅膜构成的电荷存储膜EC11(图5的步骤S22)。
随后，降低半导体基板SB的温度，并且在半导体基板SB的温度为400℃至500℃的条件下，通过ALD方法形成由氮化硅膜构成的电荷存储膜EC12a(图5的步骤S23)。最后，降低半导体基板SB的温度，并将半导体基板SB从ALD设备中取出。
如上所述，通过在同一ALD设备中连续形成电荷存储膜EC11和电荷存储膜EC12a，能够提高半导体器件的生产量并能降低半导体器件的制造成本。
(膜密度与氧化量之间的关系)
确定在ALD方法中随成膜温度变化的膜密度与氧化量之间的关系。具体来说，测量XPS(X射线光电子能谱)光谱，并从SiO2的峰值强度比较表面的氧化量。
图33图示了各个电荷存储膜的表面的氧化量的相对值，从左边起各个电荷存储膜分别是第二研究示例的经受液体处理的电荷存储膜EC101，本实施例的经受液体处理的电荷存储膜EC11，本实施例的在液体处理之前的电荷存储膜EC12a(未处理的)、以及本实施例的经受液体处理的电荷存储膜EC12a。氧化量的相对值是指与第二研究示例的经受液体处理的电荷存储膜EC101的XPS光谱中的SiO2的峰值强度——其假定为1——相比较得到的值。
如图33所示，经受液体处理的电荷存储膜EC11的氧化量(在图33中从左起第二个)小于经受液体处理的电荷存储膜EC12a的氧化量(在33图中的右端)。由于构成电荷存储膜EC12a的氮化硅膜的膜密度较高，其中的空隙(空间)和杂质较少，因此氮化硅膜更难被氧化。因此，图33的结果反映了：因为电荷存储膜EC11以比电荷存储膜EC12a更高的成膜温度形成，所以电荷存储膜EC11被形成为具有比电荷存储膜EC12a更高的膜密度。
同时，从上述结果可以看出，即使电荷存储膜EC11的顶表面经受液体处理，由于电荷存储膜EC11难以被氧化，所以也不能充分形成绝缘膜IFE。
此外，如图33所示，经受液体处理的电荷存储膜EC12a的氧化量(在图33中的右端)与第二研究示例的经受液体处理的电荷存储膜EC101的氧化量大致相同。因此，发现电荷存储膜EC12a的膜密度与第二研究示例的电荷存储膜EC101相等，并且通过对电荷存储膜EC12a的顶表面进行液体处理，可以充分形成绝缘膜IFE。
此外，没有经受液体处理的电荷存储膜EC12a的值被示出为图33中的从右边起的第二个参考值。该值表明，电荷存储膜EC12a的表面在一定程度上被氧化了，因为在XPS测量期间其暴露在空气中。
<修改说明>
(第一变形)
在上述实施例中，第一变形是对上述实施例中的电荷存储膜EC11和电荷存储膜EC12a的成膜条件的修改。图34是图示在第一变形的半导体器件的制造方法中采用ALD方法的电荷存储膜EC11和EC12a的成膜温度的时间变化的图形。
在上述实施例中，电荷存储膜EC11的形成(步骤S22)和电荷存储膜EC12a的形成(步骤S23)在同一ALD设备中连续执行。同时，在第一变形中，在步骤S22中在半导体基板SB上形成电荷存储膜EC11之后，将半导体基板SB从ALD设备取出一次，如图34所示。然后，将半导体基板SB放入同一ALD设备或另一个ALD设备中，并执行步骤S23以形成电荷存储膜EC12a。
在这种情况下，通过在步骤S22之后将取出的半导体基板SB优选保持在诸如氮气的惰性气体中，然后将半导体基板SB放入用于执行步骤S23的设备，还可以使电荷存储膜EC11的表面污染降到最低。
然而，从防止电荷存储膜EC11的表面污染和从电荷存储膜EC11和EC12a之间的界面去除杂质和气体的角度来看，优选如本实施例那样连续形成电荷存储膜EC11和电荷存储膜EC12a而不打破真空。
(第二变形)
第二变形是对上述实施例和第一变形中的电荷存储膜EC11和电荷存储膜EC12a的成膜条件的修改。在这里，第二变形被描述为对上述实施例的修改。
图35是图示在第二变形的半导体器件的制造方法中采用ALD方法的电荷存储膜EC11和EC12a的成膜温度的时间变化的图形。图36是图示在第二变形的半导体器件的制造方法中通过ALD方法形成电荷存储膜EC11和EC12a时二氯硅烷(SiH2Cl2)气体和氨(NH3)气体的流量的时间变化的图形。
电荷存储膜EC12a被形成为膜密度(原子密度)比电荷存储膜EC11低的绝缘膜，如以上实施例一样。在第二变形中，替代在图5中的将用于形成的电荷存储膜EC11的步骤S22和用于电荷存储膜EC12a的步骤S23中的成膜温度设置成恒定，改变反应气体的流量。
具体来说，在通过ALD方法形成电荷存储膜EC11和形成电荷存储膜EC12a时选择从400℃至600℃的任意温度，并且成膜温度在选定的温度下保持恒定，如图35所示。
此外，在通过ALD方法形成膜时，用于两种电荷存储膜EC11和EC12a的二氯硅烷(SiH2Cl2)气体的流量和供应时间是相同的，而用于电荷存储膜EC11的氨(NH3)气体的流量比用于电荷存储膜EC12a的氨(NH3)气体的流量大，并且用于电荷存储膜EC11的氨气体的供应时间比用于电荷存储膜EC12a的氨气体的供应时间长，如图36所示。
结果，在氨气和吸附在半导体基板SB上的二氯硅烷气体之间的反应中，氨气很容易与二氯硅烷气体发生碰撞，并使未反应的二氯硅烷减少。因此，作为氮化硅膜的电荷存储膜EC11的膜密度变得更高。
因此，可通过控制反应气体的流量来控制膜密度，所以可以形成膜密度比电荷存储膜EC12a高的电荷存储膜EC11。
要形成的膜的膜密度在很大程度上受温度变化的影响比受流量变化的影响大。因此，与第二变形相比，上述实施例能够以更好的可控性改变膜密度。
(第三变形)
第三变形对在上述实施例、第一变形和第二变形中的电荷存储膜EC11和电荷存储膜EC12a的成膜条件的修改。在这里，第三变形被描述为对上述实施例的修改。
图37是图示在第三变形的半导体器件的制造方法中采用ALD方法的电荷存储膜EC11和EC12a的成膜温度的时间变化的图形。图38是图示在第三变形的半导体器件的制造方法中通过ALD方法形成电荷存储膜EC11和EC12a时二氯硅烷(SiH2Cl2)气体和氨(NH3)气体的流量的时间变化的图形。
如前所述，在上述实施例中改变成膜温度，并且在第二变形中改变反应气体的流量。此外，可以改变成膜温度和反应气体的流量这两者。因此，在电荷存储膜EC11的步骤S22和形成电荷存储膜EC12a的步骤S23中，改变成膜温度和反应气体的流量这两者。
具体来说，如图37所示，将半导体基板SB放入ALD设备中，在半导体基板SB的温度为500℃至600℃的条件下，通过ALD方法形成由氮化硅膜构成的电荷存储膜EC11(图5的步骤S22)。
随后，降低半导体基板SB的温度，在400℃至500℃的温度下，通过ALD方法形成由氮化硅膜构成的电荷存储膜EC12a(图5中的步骤S23)。最后，降低半导体基板SB的温度，并将半导体基板SB从ALD设备中取出。
在这种情况下，用于两种电荷存储膜EC11和EC12a这两者的二氯硅烷(SiH2Cl2)气体的流量和供应时间是相同的，而用于电荷存储膜EC11的氨(NH3)气体的流量比用于电荷存储膜EC12a的氨(NH3)气体的流量大，并且用于电荷存储膜EC11的比用于电荷存储膜EC12a的氨气供应时间长，如图38所示。
结果，在电荷存储膜EC11的成膜过程中，在氨气和吸附在半导体基板SB上的二氯硅烷气体之间的反应中，氨气很容易与二氯硅烷气体发生碰撞，并且由于高温而使反应加速。因此，使未反应的二氯硅烷减少，使氮化硅膜的膜密度变得更高。
如上所述，通过改变成膜温度和反应气体的流量这两者，能够以更好的可控性改变要形成的膜的膜密度。因此，根据第三变形，能够以比上述实施例和第二变形具有更有效的更好可控性的方式，形成膜密度比电荷存储膜EC12a高的电荷存储膜EC11。
(第四变形)
第四变形是对上述实施例中的电荷存储部ECP的配置的变形。
图39是放大的横截面图，其在第四变形的半导体器件的主要部分的横截面中放大并图示了栅极绝缘膜GIM及其周围。图40是图示在第四变形的半导体器件的写入状态下的能量分布的能带图。图41是在制造过程中第四变形的半导体器件的横截面图。图42是放大的横截面图，其在第四变形的半导体器件的主要部分的横截面图中放大并图示了栅极绝缘膜GIM及其周围。
如前所述，在图16所示的上述实施例中，电荷存储部ECP由由电荷存储膜EC11和电荷存储膜EC12构成的电荷存储膜EC1、绝缘膜IFE和电荷存储膜EC2形成。同时，在第四变形的半导体器件中，电荷存储部ECP11由电荷存储膜EC11、绝缘膜IFE和电荷存储膜EC2构成，但不具有电荷存储膜EC12，如图39所示。也就是说，作为位于绝缘膜IF1和IFE之间的电荷存储膜，只存在由膜密度比电荷存储膜EC12a高的氮化硅膜构成的电荷存储膜EC11。
在此描述了第四变形的半导体器件的制造方法。在上述实施例中，在图5的步骤S24中，氧化电荷存储膜EC12a的部分(表面层部分)以形成绝缘膜IFE。同时，第四变形与上述实施例不同，因为电荷存储膜EC12a被完全氧化以形成绝缘膜IFE。
具体来说，对由氮化硅形成的电荷存储膜EC12a的顶表面进行液体处理——即湿处理，从而完全氧化电荷存储膜EC12a，以形成具有厚度THIE的绝缘膜IFE。在该步骤中，没有未被氧化的电荷存储膜EC12a留在绝缘膜IFE下方。只有电荷存储膜EC11仍然存在。
通过这种液体处理形成的绝缘膜IFE的厚度THIE为对应于至少一个原子层的量级，并且为约0.1至0.5nm。因此，通过将在氧化之前的电荷存储膜EC12a的厚度设置为0.1至0.5nm，通过氧化可将电荷存储膜EC12a完全氧化。
也就是说，当在氧化之前存在电荷存储膜EC12a时，在氧化之后，作为位于的绝缘膜IF1和IFE之间的电荷存储膜，只存在膜密度比电荷存储膜EC12a高的由氮化硅膜形成的电荷存储膜EC11。
由此，在第四变形中，通过氧化膜密度比电荷存储膜EC11低的电荷存储膜EC12a形成绝缘膜IFE。因此，绝缘膜IFE可作为被充分氧化的绝缘膜来获得。因此，与上述实施例一样，能够确保在绝缘膜IFE和电荷存储膜EC2之间的界面周围形成足够数量的电子陷阱位置ET2，从而能够改善数据保持特性。
此外，与上述实施例一样，使电荷存储膜EC11的膜密度较高，从而降低了电荷存储膜EC11中的在能量方面浅的电子陷阱位置。因此，能够防止在离半导体基板SB最近的电荷存储膜EC11中捕获的电子穿过绝缘膜IF1而泄漏到半导体基板SB的情况。
在上述实施例中，由于存在膜密度比电荷存储膜EC11低的电荷存储膜EC12，因此在能量方面浅的电子陷阱位置处捕获的电子可能会存在于电荷存储膜EC12中，并泄漏到半导体基板SB。同时，在第四变形的半导体器件中，不存在膜密度比电荷存储膜EC11低的电荷存储膜EC12。因此，可以消除上述可能性。因此，与上述实施例相比，第四变形可进一步改善数据保持特性。
此外，在根据第四变形的半导体器件的制造方法中，通过完全氧化电荷存储膜EC12a形成绝缘膜IFE。因此，能够形成与电荷存储膜EC12a的厚度THE12a一致的绝缘膜IFE。具体来说，如图41所示，改变了要被形成的电荷存储膜EC12a的厚度(从图41的左边到右边，图5的步骤S23)。因此，可以形成厚度与电荷存储膜EC12a厚度相同的绝缘膜IFE(图5的步骤S24)。结果，使绝缘膜IFE的厚度THIE可被控制，如图42所示(从图42的左边到右边)。
此外，下层电荷存储膜EC11具有较高的膜密度且难以被氧化。因此，通过液处理仅选择性氧化上面的电荷存储膜EC12a。因此，能够形成膜厚度可控性好的电荷存储膜EC11和绝缘膜IFE。
如上所述，第四变形的半导体器件的制造方法允许根据所需特性容易地设置膜厚度。因此，与上述实施例相比，第四变形能够容易地改善数据保持特性。
(第五变形)
在根据上述实施例的半导体器件的制造方法中，使半导体基板SB经受使用纯水作为处理液体的液体处理，从而氧化电荷存储膜EC12a的顶表面以形成绝缘膜IFE。可选择地，可对半导体基板SB执行使用包含臭氧水或过氧化氢溶液的处理液体的液体处理，从而形成绝缘膜IFE，作为第五变形。第五变形的半导体器件的配置与根据上述实施例的半导体器件的配置相同。
然而，臭氧水和过氧化氢溶液的氧化能力大。因此，为了形成具有良好可控性的薄绝缘薄膜，与本实施例一样，优选使用纯水执行液体处理。

Claims (20)

1.一种半导体器件，包括：
半导体基板；
形成在所述半导体基板的主表面上方的绝缘膜部；
形成在所述绝缘膜部上方的导电膜；
由所述导电膜构成的栅极电极；和
由所述栅极电极与所述半导体基板之间的所述绝缘膜部构成的栅极绝缘膜，
其中，所述绝缘膜部包括形成在所述半导体基板的所述主表面上方并且包含硅和氧的第一绝缘膜、形成在所述第一绝缘膜上方并且包含硅和氮的第二绝缘膜、形成在所述第二绝缘膜上方并且包含硅和氧的第三绝缘膜、形成在所述第三绝缘膜上方并且包含硅和氮的第四绝缘膜、以及形成在所述第四绝缘膜上方并且包含硅和氧的第五绝缘膜，并且
其中，所述第二绝缘膜包括下层绝缘膜和上层绝缘膜。
2.根据权利要求1所述的半导体器件，
其中，所述下层绝缘膜具有比所述上层绝缘膜高的膜密度。
3.根据权利要求1所述的半导体器件，
其中，所述下层绝缘膜具有比所述上层绝缘膜低的氧浓度。
4.根据权利要求1所述的半导体器件，
其中，所述上层绝缘膜比所述下层绝缘膜薄。
5.一种半导体器件的制造方法，包括以下步骤：
(a)准备半导体基板；
(b)在所述半导体基板的主表面上方形成绝缘膜部；
(c)在所述绝缘膜部上方形成导电膜；以及
(d)图案化所述导电膜和所述绝缘膜部，以形成由所述导电膜构成的栅极电极和由所述栅极电极与所述半导体基板之间的所述绝缘膜部构成的栅极绝缘膜，
其中，步骤(b)包括以下步骤：
(b1)在所述半导体基板的所述主表面上方形成包含硅和氧的第一绝缘膜，
(b2)在所述第一绝缘膜上方形成包含硅和氮的第二绝缘膜，
(b3)在所述第二绝缘膜上方形成包含硅和氧的第三绝缘膜，
(b4)在所述第三绝缘膜上方形成包含硅和氮的第四绝缘膜，以及
(b5)在所述第四绝缘膜上方形成包含硅和氧的第五绝缘膜，
其中，所述绝缘膜部通过步骤(b1)、(b2)、(b3)、(b4)和(b5)由所述第一绝缘膜、所述第二绝缘膜、所述第三绝缘膜、所述第四绝缘膜、和所述第五绝缘膜形成，
其中，所述第二绝缘膜包括下层绝缘膜和上层绝缘膜，并且
其中，在步骤(b3)中，氧化所述上层绝缘膜的至少一部分以形成所述第三绝缘膜。
6.根据权利要求5所述的制造方法，
其中，在步骤(b2)中，所述第二绝缘膜通过原子层沉积形成。
7.根据权利要求5所述的制造方法，
其中，在步骤(b4)中，所述第四绝缘膜通过低压化学气相沉积形成。
8.根据权利要求5所述的制造方法，
其中，在步骤(b2)中，所述下层绝缘膜和所述上层绝缘膜在不同的成膜条件下形成。
9.根据权利要求5所述的制造方法，
其中，在步骤(b2)中，所述上层绝缘膜在低于所述下层绝缘膜的温度下形成。
10.根据权利要求5所述的制造方法，
其中，在步骤(b2)中，所述上层绝缘膜在低于所述下层绝缘膜的氨气流量下形成。
11.根据权利要求5所述的制造方法，
其中，在步骤(b2)中，所述上层绝缘膜在低于所述下层绝缘膜的温度和低于所述下层绝缘膜的氨气流量下形成。
12.根据权利要求5所述的制造方法，
其中，在步骤(b2)中，所述上层绝缘膜在500℃或更低的温度下形成，所述下层绝缘膜在比形成所述上层绝缘膜的温度高25℃或更高的温度下形成。
13.根据权利要求5所述的制造方法，
其中，在步骤(b3)中，通过使用包含水的处理液体，来处理所述上层绝缘膜的顶表面，以形成所述第三绝缘膜。
14.根据权利要求13所述的制造方法，
其中所述处理液体为纯水。
15.根据权利要求13所述的制造方法，
其中所述处理液体包含臭氧水。
16.根据权利要求13所述的制造方法，
其中，所述处理液体包含过氧化氢溶液。
17.根据权利要求5所述的制造方法，
其中，所述第三绝缘膜比所述第二绝缘膜薄，并且
其中，所述第四绝缘膜比所述第二绝缘膜厚。
18.根据权利要求5所述的制造方法，
其中所述第一绝缘膜由氧化硅形成，
其中所述第二绝缘膜由氮化硅形成，
其中所述第三绝缘膜由氧化硅形成，
其中所述第四绝缘膜由氮化硅形成，并且
其中所述第五绝缘膜由氧化硅形成。
19.根据权利要求5所述的制造方法，
其中，所述第二绝缘膜是能在其中存储电荷的第一电荷存储部，和
其中，所述第四绝缘膜是能在其中存储电荷的第二电荷存储部。
20.根据权利要求5所述的制造方法，
其中，非易失性存储器由所述栅极电极和所述栅极绝缘膜形成，并且
其中，在所述非易失性存储器中，通过将电子从所述半导体基板注入到所述栅极绝缘膜来写入数据，并且通过将空穴从所述半导体基板注入到所述栅极绝缘膜来擦除数据。
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