CN102473682B - 非易失性半导体存储器 - Google Patents

非易失性半导体存储器 Download PDF

Info

Publication number
CN102473682B
CN102473682B CN200980160141.7A CN200980160141A CN102473682B CN 102473682 B CN102473682 B CN 102473682B CN 200980160141 A CN200980160141 A CN 200980160141A CN 102473682 B CN102473682 B CN 102473682B
Authority
CN
China
Prior art keywords
film
oxide
electric charge
layer
electrically conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200980160141.7A
Other languages
English (en)
Other versions
CN102473682A (zh
Inventor
大场竜二
松下大介
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN102473682A publication Critical patent/CN102473682A/zh
Application granted granted Critical
Publication of CN102473682B publication Critical patent/CN102473682B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明一种非易失性半导体存储器，具备：第1栅极绝缘膜，形成于半导体基板的沟道区域上；第1微粒层，形成于第1栅极绝缘膜中，包含满足库仑阻塞条件的第1导电性微粒；电荷积蓄部，形成于第1栅极绝缘膜上；第2栅极绝缘膜，形成于电荷积蓄部上；第2微粒层，形成于第2栅极绝缘膜中，包含平均粒径与第1导电性微粒不同、且满足库仑阻塞条件的第2导电性微粒；以及栅电极，形成于第2栅极绝缘膜上。

Description

非易失性半导体存储器
技术领域
本发明涉及在半导体基板的沟道区域与栅电极之间具有电荷积蓄部的非易失性半导体存储器。
背景技术
近年来，作为MONOS型的非易失性半导体存储器的发展型，开发出在隧道氧化膜中插入了包含Si微晶等导电性微粒的微粒层的构造的非易失性半导体存储器(例如，参照专利文献1)。该存储器成为如下构造：能够经由用隧道氧化膜夹住满足库仑阻塞条件的Si微晶的二重隧道接合，在Si表面与Si氮化膜(电荷积蓄层)中的陷阱能级之间通过隧道电流输入输出电荷。
而且，在存储保持时，通过Si微晶的库仑阻塞效应和量子限制所致的势垒ΔE，信息电荷的隧道被遮断。因此，能够依照exp(ΔE/kBT)指数函数地改善存储保持特性。另一方面，在写入/删除时，施加适合的写入/删除电压，从而不受到势垒ΔE的影响地对信息电子进行隧道化。因此，能够实现高速的写入/删除。
不过，为了提高该种半导体存储器的微细化，需要各层的薄膜化。但是，为了不使电荷积蓄层中积蓄的电荷释放到栅电极侧，需要使阻挡绝缘膜充分厚，存在相比于隧道绝缘膜，阻挡绝缘膜的薄膜化更难这样的问题。另外，为了增加容量，多值化是有效的，但在使用了微粒的存储器中，存在难以多值化这样的问题。
另一方面，提出了使微粒自身积蓄电荷的非易失性半导体存储器(例如，参照专利文献2)。但是，在这种半导体存储器中，为了使微粒自身积蓄电荷，需要高度控制微粒的粒径以及分散，存在可靠性低这样的问题。
专利文献1：日本特开2003-078050号公报
专利文献2：日本特开2003-318293号公报
发明内容
本发明的目的在于提供一种能够减小阻挡层等绝缘膜的膜厚，而适合于微细化的构造的非易失半导体存储器。
本发明的一实施方式提供一种非易失性半导体存储器，其特征在于，具备：第1栅极绝缘膜，形成于半导体基板的沟道区域上；第1微粒层，形成于所述第1栅极绝缘膜中，包含满足库仑阻塞条件的第1导电性微粒；电荷积蓄部，形成于所述第1栅极绝缘膜上；第2栅极绝缘膜，形成于所述电荷积蓄部上；第2微粒层，形成于所述第2栅极绝缘膜中，包含平均粒径与所述第1导电性微粒不同、且满足库仑阻塞条件的第2导电性微粒；以及栅电极，形成于所述第2栅极绝缘膜上。
根据本发明，通过不仅在电荷积蓄部的沟道侧而且在栅极侧的绝缘膜中也形成微粒层，能够减小阻挡层等绝缘膜的膜厚，由此能够实现元件的微细化。
附图说明
图1是示出第1实施方式的非易失性半导体存储器的元件构造的剖面图。
图2是示出第1实施方式的非易失性半导体存储器的制造工序的剖面图。
图3是第1实施方式的非易失性半导体存储器中的能带图。
图4是示出第1实施方式的变形例的元件构造的剖面图。
图5是示出第2实施方式的非易失性半导体存储器的制造工序的剖面图。
图6是第2实施方式的非易失性半导体存储器中的能带图。
图7是示出第2实施方式的变形例的元件构造的剖面图。
图8是示出第3实施方式的非易失性半导体存储器的制造工序的剖面图。
图9是第3实施方式的非易失性半导体存储器中的能带图。
图10是示出第3实施方式的变形例的元件构造的剖面图。
图11是示出第4实施方式的非易失性半导体存储器的制造工序的剖面图。
图12是第4实施方式的非易失性半导体存储器中的能带图。
图13是示出第4实施方式的变形例的元件构造的剖面图。
图14是示出第5实施方式的非易失性半导体存储器的制造工序的剖面图。
图15是第5实施方式的非易失性半导体存储器中的能带图。
图16是示出Si微晶径与泄漏电流的关系的特性图
图17是示出第5实施方式的变形例的元件构造的剖面图。
图18是示出第6实施方式的非易失性半导体存储器的制造工序的剖面图。
图19是示出第6实施方式的变形例的元件构造的剖面图。
(符号说明)
100、200、300、400、500、600：Si基板；101、201、301、401、501、601：沟道区域；102、202、302、402、502、602：源极区域；103、203、303、403、503、603：漏极区域；110、210、310、410、510、610：隧道绝缘膜(第1栅极绝缘膜)；111、113、131、133、211、213、215、231、233、235、311、313、331、333、411、413、415、431、433、435、531、533、571、573、631、633、671、673：氧化膜；112、212、214、312、412、414：Si微晶层(第1微粒层)；112a、212a、214a、312a、412a、414a：Si纳米微晶(第1导电性微粒)；116、136：a-Si层；120、320、520：电荷积蓄层(电荷积蓄部)；130、230、330、430、530、570、630、670：阻挡绝缘膜(第2栅极绝缘膜)；132、232、234、332、432、434、532、572、632、672：Si微晶层(第2微粒层)；132a、232a、234a、332a、432a、434a、532a、572a、632a、672a：Si纳米微晶(第2导电性微粒)；140、240、340、440、540、640：栅电极；220、421、422、620：浮置栅极(电荷积蓄部)；321、323：Si氮化膜(电荷积蓄部)；322、452、560、660：铝膜；320、450：阻挡层；451、453：氧化膜。
具体实施方式
以下，根据图示的实施方式，说明本发明的详细内容。
(第1实施方式)
图1是示出本发明的第1实施方式的非易失性半导体存储器(在电荷积蓄部的上下粒径不同的MONOS型存储器)的元件构造的剖面图。另外，以下，示出1个存储器的结构，但可以通过与开关元件等组合而配置多个该存储器，从而构成半导体存储装置。
在p型Si基板100的表面部中，以夹住沟道区域101的方式形成有由n型杂质构成的源极/漏极区域102、103。在基板100的沟道区域101上，形成有隧道绝缘膜(第1栅极绝缘膜)110。通过在基板100的表面上隔着厚度1nm的热氧化膜(SiO2)111形成由直径1.5nm左右的Si纳米微晶(第1导电性微粒)112a构成的Si微晶层(第1微粒层)112，并在其上形成厚度1nm的热氧化膜113，而构成该隧道绝缘膜110。微晶层112中的Si纳米微晶112a是满足库仑阻塞条件(1个电子的充电能量大于热波动)的微小晶体。
在隧道绝缘膜110上，形成了由Si氮化膜构成的厚度5nm的电荷积蓄层120。在电荷积蓄层120上，形成了阻挡绝缘膜(第2栅极绝缘膜)130。通过在电荷积蓄层120上隔着厚度1nm的热氧化膜131形成由直径1nm左右的Si纳米微晶(第2导电性微粒)132a构成的Si微晶层(第2微粒层)132，并在其上形成厚度1nm的热氧化膜133，从而构成该阻挡绝缘膜130。
在阻挡绝缘膜130上，形成了由厚度200nm的n+型多晶Si膜构成的栅电极140。通过这样的结构，成为能够维持低电压高速写入并且改善存储保持的、对微细化有利的非易失性半导体存储器。
接下来，参照图2(a)～(e)，说明本实施方式的非易失性半导体存储器的制造方法。
首先，如图2(a)所示，在Si基板100上形成厚度Tox＝1nm的热氧化膜111，并在其上通过CVD装置堆积2nm的非晶硅(a-Si)层116。接下来，在a-Si层116的表面，通过热氧化形成厚度1nm的氧化膜113。由此，a-Si层116的厚度成为1.5nm，a-Si层116成为用厚度1nm的氧化膜111、113夹住上下两侧的状态。
接下来，如果在氮气氛中进行950℃的高温退火，则如图2(b)所示，a-Si层116被分离成a-Si膜厚程度的大小的多个Si纳米微晶(第1导电性微粒)112a，形成由Si纳米微小晶体群构成的Si微晶层112。由此，形成用氧化膜111、113夹住Si微晶层112的隧道绝缘膜(第1栅极绝缘膜)110。
接下来，如图2(c)所示，在隧道绝缘膜110上，通过LPCVD形成由厚度5nm的Si氮化膜构成的电荷积蓄层120。接下来，在电荷积蓄层120上通过LPCVD形成厚度1nm的SiO2等氧化膜131，并在其上通过CVD装置堆积1.5nm的a-Si层136，进而通过热氧化在a-Si层136的表面形成1nm的氧化膜133。由此，a-Si层136的厚度成为1nm，a-Si层136成为用厚度1nm的氧化膜131、133夹住上下两侧的状态。另外，氧化膜未必仅陷于SiO2，而也可以包含微量的氮的材料。
接下来，如果在氮气氛中进行950℃的高温退火，则如图2(d)所示，a-Si层136被分离成a-Si膜厚程度的大小的多个Si纳米微晶(第2导电性微粒)132a，形成由Si纳米微晶群构成的Si微晶层(第2微粒层)132。由此，形成用氧化膜131、133夹住Si微晶层132的阻挡绝缘膜130。
此处，在形成了a-Si膜厚程度的大小的晶体之后，希望维持表面能量成为最小的晶体状态，由于该倾向，在薄的Si纳米膜厚中不易引起横向的晶体生长。因此，通过调整氮退火条件，能够实现以膜厚程度为典型的大小的Si纳米微晶112a、132a的粒径控制。而且，由膜厚决定典型的大小，所以下侧的Si纳米微晶112a的典型的大小成为1.5nm、上侧的Si纳米微晶132a的典型的大小成为1nm。
接下来，如图2(e)所示，在阻挡绝缘膜130上，通过CVD堆积成为栅电极140的厚度200nm的n+型多晶Si层。接下来，通过以未图示的抗蚀剂图案为掩模而对各层进行选择蚀刻，形成栅电极部。之后，以剂量1×1015cm-2、入射能量5KeV注入磷，通过1000℃、10秒的高速退火，形成成为源极/漏极区域102、103的n+型扩散层，从而得到上述图1所示的构造。
接下来，根据图3(a)(b)的能带图，说明本实施方式的构造的存储器对微细化有利的理由。图3(a)示出存储保持状态、图3(b)示出写入电压施加状态。
在Si微晶的粒径小时，Si微晶中的能垒ΔE大。因此，如图3(a)所示，下侧Si纳米微晶112a的ΔE1小于上侧Si纳米微晶132a的ΔE。
在写入时，如图3(b)所示，在从沟道向电荷积蓄层120注入电子陷阱时，通过施加适合的写入电压，电子超过下侧Si纳米微晶112a的ΔE1，从而能够实现高速写入。另一方面，对于电荷积蓄层120中的信息电子，由于ΔE高于ΔE1而存在势垒，所以电子无法超过上侧的Si纳米微晶132a。因此，Si微晶层132作为阻挡层发挥功能。
在图3中，对于作为电荷积蓄部的硅氮化膜(120)中的电子陷阱，图示为在从真空等级观察时具有与硅的传导带端相同的能量，但实际上分布于其周边。即使在该情况下，大量的电子陷阱能级也具有硅的传导带端附近、或低于硅的传导带端的能量，在粒径小时，相比于粒径大，同样地能垒更高，同样能够将存在粒径小的Si微晶层的一侧作为阻挡层。
同样地，在删除时，通过向与上述写入相反的方向施加相同的电压，能够实现将粒径大的一方作为隧道层、将小的一方作为阻挡层的删除。另一方面，在数据保持时，由于在两侧存在由Si微晶层112、132形成的势垒ΔE1、ΔE，所以根据统计力学依照exp(ΔE/kBT)能够实现长时间存储保持。因此，在本实施方式中，不仅是隧道绝缘膜110，而且在阻挡绝缘膜130中也可以实现大幅的薄膜化，成为对存储器元件微细化有利的构造。
另外，在本实施方式中，沟道侧的Si纳米微晶112a的粒径大于栅极侧的Si纳米微晶132a，但也可以相反地使沟道侧的一方小于栅极侧。在该情况下，可以使栅极与电荷积蓄部之间的信息电荷注入/释放上下反转，将沟道与电荷积蓄部之间作为阻挡层，所以同样地成为对微细化有利的存储器构造。
另外，在本实施方式中，氧化膜111、113、131、133都是薄的1nm的膜厚，但只要上下夹住各个Si微晶层的至少一方的氧化膜是1nm左右的薄的膜，则另一方也可以厚。
作为一个例子，图4示出氧化膜113和133厚4nm的例子。例如，能够通过用LPCVD堆积氧化膜，形成这样的厚的氧化膜。在图4那样的情况下，在写入时通过施加适合的写入电压，超过更低的下侧Si纳米微晶112a的ΔE1，从而能够实现高速写入。另一方面，对于电荷积蓄部中的信息电子，由于ΔE高于ΔE1而存在势垒，所以无法超过上侧的Si纳米微晶132a。因此，即使在该情况下，Si微晶层132也作为阻挡层发挥功能。
在删除时，如果用价带侧的空穴观察，则针对空穴在Si微晶中也形成能垒、并且粒径越小能垒同样地也越高。因此，通过施加适合的删除电压，空穴超过更低的下侧Si纳米微晶112a的ΔE1 hole，从而可以删除。另一方面，对于电荷积蓄部中的空穴，由于ΔEhole高于ΔE1 hole而存在势垒，所以无法超过上侧的Si纳米微晶132a。因此，Si微晶层132作为删除中的阻挡层发挥功能。在图4中，设为111和131薄且113和133厚，但即使设为111和131厚且113和133薄，也能够同样地使粒径小的一侧作为阻挡层发挥功能。
由此，在电荷积蓄层120的上下具有粒径不同的Si纳米微晶112a、132a，并且使上下夹住各Si微晶层112、132的至少一方的氧化膜例如111、131薄至1nm左右，从而能够得到使阻挡层薄膜化了的、对微细化有利的存储器构造。
即，在沟道与栅极之间具有电荷积蓄部的存储器装置中，在沟道与电荷积蓄部之间、以及栅极与电荷积蓄部之间，分别设置导电性纳米微粒层。进而，通过使一方的导电性微粒的粒径进一步微小化而提高能垒，并指数函数地抑制电流泄漏，从而能够将粒径更小的微粒层用作阻挡层。由此，能够实现对微细化有利的存储器构造。
(第2实施方式)
图5(a)～(c)是示出本发明的第2实施方式的非易失性半导体存储器(在电荷积蓄部的上下粒径相互不同的浮置栅极存储器)的制造工序的剖面图。
在Si基板200上形成厚度Tox＝1nm的热氧化膜211，并在其上通过CVD装置堆积2nm的a-Si层。之后，在a-Si层的表面通过热氧化形成1nm的SiO2等氧化膜212，厚度1.5nm的a-Si层成为用厚度1nm的氧化膜211、213夹住上下两侧的构造。
接下来，如果在氮气氛中进行950℃的高温退火，则a-Si层成为由a-Si膜厚程度的大小的Si纳米微小晶体(第1导电性微粒)212a构成的Si微晶层(第1微粒层)212，能够实现与上述图2(b)同样的构造。在其上通过LPCVD层叠3nm的氧化膜而使Si微晶层212上的氧化膜213成为合计4nm，之后，通过CVD装置堆积2nm的a-Si层。接下来，通过热氧化在a-Si层的表面形成1nm的氧化膜115，厚度1.5nm的a-Si层成为用氧化膜213、215夹住上下两侧的构造。之后，如果在氮气氛中进行950℃的高温退火，则如图5(a)所示，上侧a-Si层成为由a-Si膜厚程度的大小的Si纳米微小晶体(第1导电性微粒)214a构成的Si微晶层(第1微粒层)214。由此，形成由氧化膜211、Si微晶层212、氧化膜213、Si微晶层214、氧化膜215构成的隧道绝缘膜(第1栅极绝缘膜)210。
接下来，如图5(b)所示，通过LPCVD形成成为浮置栅极220的10nm的多晶Si膜。接下来，在浮置栅极220上，通过热氧化形成1nm的氧化膜231，之后，通过CVD装置堆积1.5nm的a-Si层，通过热氧化在a-Si层的表面形成1nm的氧化膜233。由此，多晶Si上的a-Si层的厚度成为1nm，用厚度1nm的氧化膜231、233夹住上下两侧。
接下来，如果在氮气氛中进行950℃的高温退火，则多晶Si上的a-Si层成为由1nm尺寸的Si纳米微晶(第2导电性微粒)232a构成的Si微晶层(第2微粒层)232。在其上通过LPCVD层叠3nm的SiO2等氧化膜而使Si微晶层232上的氧化膜233为合计4nm，之后，通过CVD装置堆积1.5nm的a-Si层。接下来，通过热氧化在a-Si层的表面形成1nm的氧化膜235，厚度1nm的a-Si层成为用氧化膜233、235夹住上下两侧的构造。之后，如果在氮气氛中进行950℃的高温退火，则最上层上侧a-Si层成为由a-Si膜厚程度的大小的Si纳米微晶(第2导电性微粒)234a构成的Si微晶层(第2微粒层)234。由此，形成由氧化膜231、Si微晶层232、氧化膜233、Si微晶层234以及氧化膜235构成的电极间绝缘膜(第2栅极绝缘膜)230。
此处，在形成了a-Si膜厚程度的大小的晶体之后，希望维持表面能量为最小的晶体状态，由于该倾向，在薄的Si纳米膜厚中不易引起横向的晶体生长。因此，通过调整氮退火条件，能够实现以膜厚程度为典型的大小的Si纳米微晶212a、214a、232a、234a的粒径控制。
接下来，如图5(c)所示，在电极间绝缘膜230上，通过CVD堆积了成为栅电极240的厚度200nm的n+型多晶Si层，之后，通过以抗蚀剂图案为掩模的选择蚀刻形成栅电极部。之后，以剂量1×1015cm-2、入射能量5KeV注入磷，通过1000℃、10秒的高速退火，形成成为源极/漏极区域202、203的n+型扩散层。由此，能够形成可以维持低电压高速写入并且改善存储保持的、对微细化有利的浮置栅极型存储器。
接下来，根据图6(a)(b)的能带图，说明本实施方式的构造的存储器对微细化有利的理由。图6(a)示出存储保持状态、图6(b)示出写入电压施加状态。
在Si微晶的粒径小时，Si微晶中的能垒ΔE大。因此，如图6(a)所示，下侧Si纳米微晶212a、214a的ΔE1的一方小于上侧Si纳米微晶232a、234a的ΔE。
在写入时，如图6(b)所示，在从沟道向作为电荷积蓄部的浮置栅极220注入时，通过施加适合的写入电压，电子超过下侧Si纳米微晶212a、214a的ΔE1，从而能够实现高速写入。另一方面，对于浮置栅极220中的信息电子，由于ΔE高于ΔE1而存在势垒，所以无法超过上侧的Si纳米微晶232a、234a。因此，Si微晶层232、234作为阻挡层发挥功能。
同样地，在删除时，通过向与上述写入相反的方向施加相同的电压，能够实现将粒径大的一方作为隧道层、将小的一方作为阻挡层的删除。另一方面，在数据保持中，需要超过由两侧的Si微晶层212、214、232、242形成的势垒ΔE1、ΔE，所以能够依照exp(ΔE/kBT)实现长时间存储保持。因此，在本实施方式中，不仅是隧道绝缘膜210，而且在电极间绝缘膜230中也可以实现大幅的薄膜化，成为对存储器元件微细化有利的构造。
特别，在浮置栅极存储器中，通过采用重叠单元构造，微细化更加困难，但是，在本实施方式中，通过由粒径小的Si纳米微晶232a、234a形成的高势垒，即使在写入删除时电流也被阻挡，所以还可以实现不需要重叠构造的对微细化有利的平坦单元构造。
另外，在本实施方式中，沟道侧的Si纳米微晶212a、214a的一方的粒径大于栅极侧的Si纳米微晶232a、234a，但也可以相反地使沟道侧的一方小于栅极侧。在该情况下，可以使栅极与电荷积蓄部之间的信息电荷注入/释放上下反转，而将沟道与电荷积蓄部之间作为阻挡层，所以同样地成为对微细化有利的存储器构造。
另外，在本实施方式中，沟道侧的Si纳米微晶212a和214a、以及栅极侧的Si纳米微晶232a和234a是相同的粒径，但不限于此。如果相比于Si纳米微晶212a，Si纳米微晶232a的粒径更小，并且相比于Si纳米微晶214a，Si纳米微晶234a的粒径更小，则在写入时，Si微晶层212作为隧道层，Si微晶层232作为阻挡层，在删除时，Si微晶层214作为隧道层，Si微晶层234作为阻挡层而同样地发挥功能。因此，Si纳米微晶212a和214a、以及Si纳米微晶232a和234a也可以不是相同的粒径。例如，也可以是Si纳米微晶212a的粒径1.8nm、Si纳米微晶214a的粒径1.5nm、Si纳米微晶232a的粒径1.2nm、Si纳米微晶234a的粒径1nm。
另外，在本实施方式中，如在沟道侧具有Si微晶层212、214，且在栅极侧具有Si微晶层232、234这样地，分别具有各2层的Si微晶层，但也可以是1层。作为例子，图7示出仅具有Si微晶层212、232的例子。如果从图5(c)的构造中省略Si微晶层214以及氧化膜215和Si微晶层234以及氧化膜235，则能够形成该构造。
在图7那样的情况下，在写入时通过施加适合的写入电压，电子超过下侧Si纳米微晶212a的ΔE1，从而能够实现经由Si微晶层212的高速写入。另一方面，对于电荷积蓄部中的信息电子，由于ΔE高于ΔE1而存在势垒，所以无法超过上侧的Si纳米微晶232a，所以Si微晶层232作为阻挡层发挥功能是等同的。
在删除时，如果用价带侧的空穴观察，则针对空穴在Si微晶中也同样地形成能垒、并且粒径越小能垒也同样地越高。因此，通过施加适合的删除电压，空穴超过更低的下侧Si纳米微晶112a的ΔE1 hole，从而可以删除。另一方面，对于电荷积蓄部中的空穴，由于ΔEhole高于ΔE1 hole而存在势垒，所以无法超过上侧的Si纳米微晶232a。因此，Si微晶层232作为删除中的阻挡层发挥功能。
另外，在图7中设为氧化膜213、233厚4nm，但还可以使氧化膜213、233薄至1nm。这能够通过省略利用LPCVD堆积氧化膜厚来形成。在该情况下，在写入删除时，通过施加适合的写入电压，电子超过下侧Si纳米微晶212a的ΔE1，从而能够实现高速写入删除。另一方面，对于电荷积蓄部中的信息电子，由于ΔE高于ΔE1而存在势垒，所以无法超过上侧的Si纳米微晶232a。因此，Si微晶层232作为阻挡层发挥功能。
另外，在存储保持时，电子需要超过势垒ΔE1、ΔE，所以能够按照exp(ΔE/kBT)实现长时间存储保持。在该情况下，需要在Si微晶中无间隙地形成的、更精密的过程条件输出。
由此，在作为电荷积蓄部的浮置栅极220的上下具有粒径不同的Si纳米微晶212a、232a，并且使上下夹住各Si微晶层212、232的至少一方的氧化膜211、231薄至1nm左右。由此，能够得到使作为阻挡层的电极间绝缘膜230薄膜化了的对微细化有利的存储器构造。
(第3实施方式)
图8(a)～(c)是示出本发明的第3实施方式的非易失性半导体存储器(在电荷积蓄部的上下粒径不同的2层积蓄部MONOS型存储器)的制造工序的剖面图。
如图8(a)所示，在Si基板300上形成厚度Tox＝1nm的热氧化膜311，并在其上通过CVD装置堆积2nm的a-Si层。接下来，通过热氧化在a-Si层的表面形成1nm的氧化膜313。由此，a-Si层的厚度是1.5nm，a-Si层成为用厚度1nm的氧化膜311、313夹住上下两侧的构造。接下来，如果在氮气氛中进行950℃的高温退火，则a-Si层成为由a-Si膜厚程度的大小的Si纳米微小晶体(第1导电性微粒)312a构成的Si微晶层(第1微粒层)312。由此，形成用氧化膜311、313夹住了Si微晶层312的构造的隧道绝缘膜(第1栅极绝缘膜)310。
接下来，如图8(b)所示，通过LPCVD形成5nm的作为第1电荷积蓄层的Si氮化膜321，之后，形成10nm的铝(氧化铝)膜322，通过LPCVD形成5nm的作为第2电荷积蓄层的Si氮化膜323。即，形成用2个电荷积蓄层321、323夹住了铝膜322的构造的电荷积蓄部320。
接下来，通过LPCVD形成1nm的SiO2等氧化膜331，通过CVD装置堆积1.5nm的a-Si层，通过热氧化在a-Si层的表面形成1nm的氧化膜333。由此，上侧a-Si层的厚度是1nm，a-Si层成为用厚度1nm的氧化膜331、333夹住上下两侧的构造。接下来，如果在氮气氛中进行950℃的高温退火，则a-Si层成为由纳米尺寸的Si纳米微小晶体(第2导电性微粒)332a构成的Si微晶层(第2导电性微粒)332。由此，形成用氧化膜331、333夹住了Si微晶层332的构造的阻挡绝缘膜(第2栅极绝缘膜)330。
此处，在形成了a-Si膜厚程度的大小的晶体之后，希望维持表面能量为最小的晶体状态，由于该倾向，在薄的Si纳米膜厚中不易引起横向的晶体生长。因此，通过调整氮退火条件，能够实现以膜厚程度为典型的大小的Si纳米微晶312a、332a的粒径控制。由膜厚决定典型的大小，所以下侧的Si纳米微晶312a的典型的大小成为1.5nm、上侧的Si纳米微晶332a的典型的大小成为1nm。
接下来，如图8(c)所示，在阻挡绝缘膜330上，通过CVD堆积成为栅电极340的厚度200nm的n+型多晶Si层，通过以蚀剂图案为掩模的选择蚀刻形成栅电极部。之后，以剂量1×1015cm-2、入射能量5KeV注入磷，通过1000℃、10秒的高速退火，形成成为源极/漏极区域302、303的n+型扩散层。由此，能够形成可以维持低电压高速写入并且改善存储保持的、对微细化有利的浮置栅极型存储器。
接下来，根据图9(a)～(c)的能带图，说明本实施方式的构造的存储器对微细化有利的理由。图9(a)示出存储保持状态、图9(b)示出下侧积蓄部写入电压施加状态、图9(c)示出上侧积蓄部写入电压施加状态。
在Si微晶的粒径小时，Si微晶中的能垒ΔE大。因此，如图9(a)所示，下侧Si纳米微晶312a的ΔE1的一方小于上侧Si纳米微晶332a的ΔE。
为了向下侧电荷积蓄层321进行写入，如图9(b)所示，从删除状态施加适合的写入电压，电子超过下侧Si纳米微晶312a的ΔE1，从而能够实现高速写入。此时，在电荷积蓄层321的相反侧，信息电子被铝膜322阻挡。另一方面，在上侧电荷积蓄层323中，由于ΔE高于ΔE1而存在势垒，所以电子无法超过上侧的Si纳米微晶332a，所以没有电荷的进出。因此，能够仅向下侧的电荷积蓄层321进行写入。
为了向上侧的电荷积蓄层323进行写入，如图9(c)所示，从删除状态相反地施加比图9(b)大的电压即可。电子超过上侧Si纳米微晶332a的ΔE，从而能够从栅极向上侧电荷积蓄层323进行高速写入。此时，在电荷积蓄层323的相反侧，信息电子被铝膜322阻挡。另一方面，在下侧电荷积蓄层321中，ΔE1低于ΔE，所以电子超过势垒，而有可能引起向基板的过剩删除。在发生过剩删除的情况下，作为第2步骤，通过与图9(b)相同的向下侧积蓄层的写入过程，消除过剩删除量即可。以上，能够仅向上侧的电荷积蓄层323进行写入。
为了向上下的电荷积蓄层321、323这两方进行写入，从仅向上侧的电荷积蓄层323的写入状态，进行图9(b)所示的仅向下侧的电荷积蓄层321的写入即可。
以上，通过几次的脉冲电压施加操作，能够从删除状态，形成仅下侧的写入、仅上侧的写入、两方写入的状态。由于阈值电压值分别不同，所以可知能够多值化为(0、0)(1、0)(0、1)(1、1)状态。
通过施加几次脉冲电压，还可以回到删除状态。例如，如果向与图9(c)相反的相反方向施加相同大小的电压，则能够进行从上侧电荷积蓄层323向栅极的删除。接下来，如果向与图9(b)相反的相反方向施加相同的大小的电压，则仅删除下侧，能够设为删除两方的删除状态。在存储保持状态下，上下积蓄层内的信息电荷被由上下的Si微晶引起的能垒以及铝膜遮断，由此被长时间保持。因此，能够在低电压下维持高速的写入并且实现多值存储器。
在上述中，每1个存储器元件为4值，但还可以有利地增加每个元件的比特数。如果将由下侧电荷积蓄层321的信息电荷引起的阈值偏移设为ΔVth1、将由上侧电荷积蓄部323的信息电荷引起的阈值偏移设为ΔVth2，则整体的阈值偏移由于电磁场的重叠而成为ΔVth＝ΔVth1+ΔVth2。例如，如果希望针对阈值间隔1V设定每个元件8值，则通常需要最大阈值偏移量ΔVth max＝7V。相对于此，在本实施方式中，例如能够实现ΔVth1max＝4V、ΔVth2max＝3V，可以通过更小的最大阈值偏移来实现。即，能够实现低电压化，因此对高可靠性化有利。
另外，如果微细化，则与面积变小的量相应地，与电子数波动不影响的电子数对应的阈值偏移变大。将与电子数波动不影响的电子数对应的阈值偏移设为ΔVth0。例如，如果将8值设为在微小元件尺寸下不受电子数波动的影响，则通常，在最大阈值差中进一步需要其7倍的ΔVth max＝7ΔVth0。相对于此，在本实施方式中，能够通过ΔVth1max＝4ΔVth0、ΔVth1 max＝3ΔVth0实现，能够通过更小的最大阈值偏移实现。即，能够低电压化，因此有利于高可靠性化。如上所述，本实施方式成为对多值化有利的非易失存储器元件。
另外，在本实施方式中，沟道侧的Si纳米微晶312a的一方的粒径大于栅极侧的Si纳米微晶332a，但也可以相反地使沟道侧的一方小于栅极侧。在该情况下，可以使栅极与电荷积蓄部之间的信息电荷注入/释放上下反转，根据需要将沟道与电荷积蓄部之间作为阻挡层，所以同样地成为对微细化有利的存储器构造。
另外，在本实施方式中，氧化膜311、313、331、333都薄为1nm，但只要上下夹住各个Si微晶层的至少一方的氧化膜薄至1nm左右，则另一方也可以厚。作为例子，图10示出氧化膜313和333厚至4nm的例子。例如可以通过LPCVD堆积氧化膜来形成这样的厚的氧化膜。
在图10那样的情况下，为了向下侧电荷积蓄层321进行写入，从删除状态向栅极正方向施加适合的写入电压，超过更低的下侧Si纳米微晶312a的ΔE1，从而能够实现高速写入。此时，在电荷积蓄层321的相反侧，信息电子被铝膜322阻挡。另一方面，在上侧电荷积蓄层323中，由于ΔE高于ΔE1而存在势垒，所以无法超过上侧的Si纳米微晶332a，所以没有电荷的进出。因此，能够实现仅向下侧的电荷积蓄层321的写入。
如果用价带侧的空穴观察，则针对空穴在Si微晶中也形成能垒、并且粒径越小能垒也同样地越高。为了向上侧的电荷积蓄层323进行写入，从删除状态向栅极负方向施加适合的电压，对于上侧Si纳米微晶332a的ΔEhole可以使空穴从电荷积蓄部向栅极越过并行进。此时，在电荷积蓄层323的相反侧，信息电荷被铝膜322阻挡。另一方面，在下侧电荷积蓄层321中，ΔE1 hole低于ΔEhole，所以超过势垒而从基板向电荷积蓄层321注入空穴而有可能引起过剩删除。在发生过剩删除的情况下，作为第2步骤，通过利用适合的栅极正电压的仅向下侧电荷积蓄层321的写入过程，消除过剩删除量即可。以上，能够实现仅向上侧电荷积蓄层323的写入。
为了向上下的电荷积蓄层321、323这两方进行写入，从仅向上侧的电荷积蓄层323的写入状态，进行仅向下侧的电荷积蓄层321的写入即可。以上，通过几次的脉冲电压施加操作，能够同样地从删除状态形成仅下侧的写入、仅上侧的写入、两方写入的状态。
由此，具有2层的电荷积蓄层321、323，并在上下具有粒径不同的Si微晶，且上下夹住各Si微晶层的至少一方的氧化膜薄至1nm左右，从而能够得到对多值化有利的存储器构造。
(第4实施方式)
图11(a)～(c)是示出本发明的第4实施方式的对多值化有利的非易失性半导体存储器(在电荷积蓄部的上下粒径相互不同的2层积蓄部浮置栅极存储器)的制造工序的剖面图。
如图11(a)所示，在Si基板400上形成厚度Tox＝1nm的热氧化膜411、由粒径1.5nm左右的Si纳米微晶(第1导电性微粒)412a构成的Si微晶层(第1微粒层)412、厚度4nm的SiO2等氧化膜413、由粒径1.5nm左右的Si纳米微晶(第1导电性微粒)414a构成的Si微晶层(第1微粒层)414、厚度1nm的热氧化膜415。作为隧道绝缘膜(第1栅极绝缘膜)410的各个层411～415的制作方法与之前的第2实施方式中图5(a)所示的方法相同。
接下来，如图11(b)所示，通过LPCVD形成成为作为第1电荷积蓄层的下侧浮置栅极421的厚度10nm的多晶Si膜。接下来，通过CVD利用通过薄的2nm氧化膜451、453夹住两侧的厚度10nm的铝(氧化铝)452形成的阻挡层450，并通过LPCVD形成成为作为第2电荷积蓄层的上侧浮置栅极422的厚度10nm的多晶Si膜。
接下来，在浮置栅极422上，形成厚度1nm的热氧化膜431、由粒径1nm左右的Si纳米微晶(第2导电性微粒)432a构成的Si微晶层(第2微粒层)432、厚度4nm的氧化膜433、由粒径1nm左右的Si纳米微晶(第2导电性微粒)434a构成的Si微晶层(第2微粒层)434、厚度1nm的热氧化膜435。作为电极间绝缘膜(第2栅极绝缘膜)430的各个层431～435的制作方法与之前的第2实施方式中图5(b)所示的方法相同。
此处，在形成了a-Si膜厚程度的大小的晶体之后，希望维持表面能量为最小的晶体状态，由于该倾向，在薄的Si纳米膜厚中不易引起横向的晶体生长。因此，通过调整氮退火条件，能够实现以膜厚程度为典型的大小的Si纳米微晶412a、414a、432a、434a的粒径控制。
接下来，如图11(c)所示，在电极间绝缘膜430上，通过CVD堆积了成为栅电极440的厚度200nm的n+型多晶Si层，之后，通过以抗蚀剂图案为掩模的选择蚀刻形成栅电极部。之后，以剂量1×1015cm-2、入射能量5KeV注入磷，通过1000℃、10秒的高速退火，形成成为源极/漏极402、403的n+型扩散层。由此，能够形成可以维持低电压高速写入并且改善存储保持的、对微细化有利的浮置栅极型存储器。。
接下来，根据图12(a)～(c)的能带图，说明本实施方式的构造的存储器对微细化有利的理由。图12(a)示出存储保持状态、图12(b)示出下侧积蓄部写入电压施加状态、图12(c)示出上侧积蓄部写入电压施加状态。
在Si微晶的粒径小时，Si微晶中的能垒ΔE大。因此，如图12(a)所示，下侧纳米Si微晶412a、414a的ΔE1的一方小于上侧Si纳米微晶432a、434a的ΔE。
为了向下侧浮置栅极421进行写入，如图12(b)所示，从删除状态施加适合的写入电压，电子超过下侧Si纳米微晶412a、414a的ΔE1，从而能够实现高速写入。此时，在下侧浮置栅极421的相反侧，信息电子被阻挡层450阻挡。另一方面，在上侧浮置栅极422中，如图12(b)所示，由于ΔE高于ΔE1而存在势垒，所以电子无法超过上侧的Si纳米微晶432a、434a。即，没有电荷的进出。因此，能够实现仅向下侧浮置栅极421的写入。
为了向上侧浮置栅极422进行写入，如图12(c)所示，从删除状态相反地施加比图12(b)大的电压即可。通过超过上侧Si纳米微晶432a、434a的ΔE，可以从栅极向上侧浮置栅极422进行高速写入。此时，在上侧浮置栅极422的相反侧，信息电子被阻挡层450阻挡。另一方面，在下侧浮置栅极421中，如图12(c)所示，ΔE1低于ΔE，所以超过势垒而有可能引起向基板的过剩删除。在发生过剩删除的情况下，作为第2步骤，通过与图12(b)相同的下侧浮置栅极421的写入过程，消除过剩删除量即可。以上，能够实现仅向上侧的浮置栅极422的写入。
为了向上下的浮置栅极421、422这两方进行写入，从上述的仅向上侧浮置栅极422的写入状态，进行图12(b)所示的仅向下侧浮置栅极421的写入即可。
以上，通过几次的脉冲电压施加操作，能够从删除状态，形成仅下侧的写入、仅上侧的写入、两方写入的状态。阈值电压值分别不同，所以可知能够多值化为(0、0)(1、0)(0、1)(1、1)状态。
通过施加几次脉冲电压，还可以回到删除状态。例如，如果向与图12(c)相反的相反方向施加相同大小的电压，则形成从上侧浮置栅极422向栅极的删除，如果接着向与图12(b)相反的方向施加相同大小的电压，则仅删除下侧浮置栅极421，而能够设成两方删除的删除状态。在存储保持状态下，上下的浮置栅极421、422内的信息电荷被由上下的Si微晶引起的能垒以及阻挡层450遮断而被长时间保持。因此，能够在低电压下维持高速的写入并且实现多值存储器。
在上述中，每1个存储器元件是4值，但还可以与前面的第3实施方式同样地，有利地增加每个元件的比特数，本实施方式成为对多值化有利的非易失存储器元件。
另外，在本实施方式中，也可以与之前第2实施方式的说明同样地，使沟道侧的Si纳米微晶412a、414a的大小与栅极侧的Si纳米微晶432a、434a的大小的关系相逆，Si纳米微晶412a和414a、以及Si纳米微晶432a和434a也可以是不同的粒径。
另外，在本实施方式中，如在沟道侧具有Si微晶层412、414，且在栅极侧具有Si微晶层432、434这样地，分别具有各2层的Si微晶层，但也可以是一层。作为例子，图13示出仅具有Si微晶层412、432的例子。只要省略Si微晶层414以及氧化膜415和Si微晶层434以及氧化膜435就能形成。
在图13那样的情况下，为了向下侧浮置栅极421进行写入，通过从删除状态向栅极正方向施加适合的写入电压，电子超过下侧Si纳米微晶412a的ΔE1，从而能够实现高速写入。此时，在浮置栅极421的相反侧，信息电子被阻挡层450阻挡。另一方面，在上侧浮置栅极422中，由于ΔE高于ΔE1而存在势垒，所以无法超过上侧的Si纳米微晶432a，所以没有电荷的进出。因此，能够实现仅向下侧浮置栅极421的写入。
如果用价带侧的空穴观察，则针对空穴在Si微晶中也形成能垒、并且粒径越小能垒也同样地越高。为了向上侧浮置栅极422进行写入，从删除状态向栅极负方向施加适合的电压，对于上侧Si纳米微晶432a的ΔEhole，可以使空穴从电荷积蓄部向栅极越过并行进。此时，在浮置栅极422的相反侧，信息电荷被阻挡层450阻挡。另一方面，在下侧浮置栅极421中，ΔE1 hole低于ΔEhole，所以有可能超过势垒而从基板向浮置栅极421注入空穴而引起过剩删除。在发生过剩删除的情况下，作为第2步骤，通过利用适合的栅极正电压的仅向下侧浮置栅极421的写入过程，消除过剩删除量即可。以上，能够实现仅向上侧浮置栅极422的写入。
为了向上下的浮置栅极421、422这两方进行写入，从上述仅向上侧浮置栅极422的写入状态，进行仅向下侧浮置栅极421的写入即可。以上，通过几次的脉冲电压施加操作，同样地，能够从删除状态形成仅下侧的写入、仅上侧的写入、两方写入的状态。
在图13中，设为氧化膜413、433厚4nm，但它们还能够薄为1nm。这可以通过省略利用LPCVD堆积氧化膜厚来形成。在该情况下，可以进行与第3实施方式同样的多值动作。在写入删除时，通过施加适合的电压，电子超过下侧Si微晶412a的ΔE1，从而能够实现仅下侧积蓄部的写入删除。另一方面，通过施加稍大的电压，电子超过ΔE，从而进行向上侧积蓄部的写入删除。在此时存在向下侧的电荷进出的情况下，还能够通过仅下侧的写入删除来消除，这一点也与上述图10相同。
另外，在存储保持时，电子需要超过势垒ΔE1、ΔE，所以能够按照exp(ΔE/kBT)实现长时间存储保持。在该情况下，需要在Si微晶中没有间隙地形成的更精密的过程条件输出。
这样，作为电荷积蓄部而具有2层的浮置栅极421、422，并在上下具有粒径不同的Si微晶，并且上下夹住各Si微晶层的至少一方的氧化膜薄至1nm左右，从而能够得到对多值化有利的存储器构造。
(第5实施方式)
图14(a)～(c)是示出本发明的第5实施方式的非易失性半导体存储器(在阻挡层内具有极微小Si微晶层的MONOS型存储器)的制造工序的剖面图。
首先，如图14(a)所示，在Si基板500上形成厚度Tox＝5nm的隧道氧化膜(第1栅极绝缘膜)510，并在其上通过LPCVD装置形成作为电荷积蓄部的厚度5nm的Si氮化膜520，进而在其上通过CVD形成6nm的铝(氧化铝)560。接下来，通过CVD形成1nm的SiO2等氧化膜531，进而堆积1.3nm的a-Si层。之后，通过热氧化在a-Si层的表面形成1nm的SiO2等氧化膜533，从而设为厚度0.8nm的a-Si层成为用厚度1nm的氧化膜531、533夹住上下两侧的状态。如果在该状态下在氮气氛中进行950℃的高温退火，则a-Si层成为由0.8nm的Si纳米微小晶体(导电性微粒)532a构成的Si微晶层(微粒层)532。由此，形成用氧化膜531、533夹住了Si微晶层532的阻挡绝缘膜(第2栅极绝缘膜)530。
接下来，如图14(b)所示，在阻挡绝缘膜530上通过CVD堆积成为栅电极540的厚度200nm的n+型多晶Si层，以抗蚀剂图案为掩模进行选择蚀刻，从而形成栅极构造部。之后，以剂量1×1015cm-2、入射能量5KeV注入磷，通过1000℃、10秒的高速退火，形成成为源极/漏极区域502、503的n+型扩散层。由此，能够形成对微细化有利的存储器装置。
接下来，根据图15(a)(b)的能带图，说明本实施方式的构造的存储器对微细化有利的理由。图15(a)示出写入电压施加状态的隧道膜的带图、图15(b)示出写入电压施加状态的氧化膜/Si微晶层/氧化膜的带图。
在隧道膜具有通常的Si氧化膜的存储器中，作为阻挡层经常使用High-k膜、以及High-k膜和氧化膜的层叠构造。在将Si氮化膜那样的包含大量的陷阱的绝缘膜作为电荷积蓄部的MONOS型存储器的情况下，作为阻挡层中使用的High-k膜材料经常使用铝。因此，本实施方式是在阻挡层中包括0.8nm的极微小粒径的Si微晶层的MONOS型存储器。
对于栅电极540的正下的阻挡绝缘膜530(氧化膜/Si微晶层/氧化膜)的层叠构造，在写入删除时，与隧道氧化膜510相比，能够使电流更难以通过。因此，在本实施方式中，能够进一步强化阻挡层中的绝缘性，所以相应地，能够减小作为High-k膜的铝膜560的膜厚。因此，能够使整体的阻挡层的有效膜厚薄膜化，所以成为对存储器元件微细化有利的构造。
说明在写入删除时，相比于氧化膜，氧化膜1nm/Si微晶/氧化膜1nm使电流更难以通过的理由。写入删除中的典型的电场在NAND闪存等的情况下，大致为13MV/cm左右，所以相比于5nm的氧化膜，该电场值下的电流在氧化膜1nm/Si微晶/氧化膜1nm层叠构造的一方更小即可。在5nm氧化膜的情况下，如图15(a)所示，隧道势垒成为通过三角势能的FN电流，所以作为一般的FN隧道的有效质量值0.46，在13MV/cm下大致为1A/cm2。
另一方面，在氧化膜1nm/Si微晶/氧化膜1nm的情况下，如图15(b)所示，成为通过了由Si微晶引起的能垒ΔE的电流。处理通过这样的2重接合的电流的理论被称为正统理论(Orthodox theory)。整体的隧道电流是针对仅两侧氧化膜的隧道电流，对Si微晶中的有效能垒ΔEeff乘以exp(-ΔEeff/kBT)而得到的值(此处，kB是波尔兹曼常数，T为绝对温度且在通常室温下是300K左右)。
另外，根据图15(b)，ΔEeff＝ΔE-13[MV/cm]×Tox×q(Tox是薄的氧化膜厚1nm、q是基本电荷)。即，如果设为1nm氧化膜的隧道电阻值R，则电流大致以{13MV/cm×2Tox/(2R)}×exp{-(ΔE-13MV/cm×Tox×q)/kBT}来提供。
此处，在氧化膜的作为直接隧道电流的一般的理论式的西蒙斯(Simons)的表达式中，将膜厚薄时的一般的有效质量设为0.3左右，从而能够计算隧道电阻R。能垒ΔE是对Si微小晶体中的库仑阻塞能量和量子限制能量相加而得到的。相对Si微晶的大小(直径)d，库仑阻塞能量是q2/(2πdε)(ε是氧化膜的介电常数)，量子限制在xyz这3方向上合起来估计为3×{h2/(8meffd2)]。此处，h是普朗克常数、meff是在Si的传导带电子有效质量内、提供最低能量状态的重的一方的有效质量。
以上，能够估计针对Si微晶d的电流，如图16所示，如果粒径d小于约1nm，则在5nm氧化膜的13MV/cm下可以小于1A/cm2。因此，如果将Si纳米微晶层532的粒径形成为小于1nm，则能够期待相比于隧道氧化膜510，530的(氧化膜/Si微晶膜/氧化膜)层叠构造的一方使电流更难以通过，能够作为阻挡膜发挥功能。
图16是示出基于正统理论的、13MV/cm电场施加时的氧化膜/Si微晶层/氧化膜电流密度的Si微晶层粒径依赖性的图。假设为在氧化膜中Si微晶孤立而计算能垒ΔE。实际上，在Si微晶层内以稠密的密度制作，所以由于Si微晶间相互作用，在相同的粒径下，相比于氧化膜中孤立的Si微晶，能垒变小，电流阻挡效果变小。因此，实际上在最大限度的粒径1nm下，绝缘效果不足，而需要更小的粒径控制。图16所示的1nm左右以下这样的目标是为了得到比隧道氧化膜大的绝缘性而所需最低限的上限。
另外，在本实施方式中，氧化膜1nm/Si微晶/氧化膜1nm层叠构造处于栅极侧，所以成为具有主要加强删除中的阻挡绝缘性的效果的结构。如果是在电荷积蓄部侧具有Si微晶的结构，则能够主要加强针对写入的阻挡层效果。作为例子，图17示出处于两侧的结构。在形成了电荷积蓄部520之后，追加形成氧化膜571、Si微晶层572、氧化膜573即可。如果是图17的构造，则能够与写入删除一起加强阻挡层效果。
在本实施方式中，是在Si微晶层532的两侧存在氧化膜531、533的结构，但也可以是没有非载流子注入侧的氧化膜531，而在High-k膜(铝)560上直接存在Si纳米微晶层532的结构。省略氧化膜531的制作即可。在该情况下，铝比氧化膜的势障更低，所以存在Si微晶中的能垒ΔE在相同的粒径下变低，需要粒径更小的材料的可能性。
如图15(a)(b)以及图16所示，可以使用Si微晶层来形成比通常的隧道Si氧化膜更强的绝缘性。因此，在本实施方式、图17所示的例子中，即使是没有作为High-k阻挡层部分的铝膜560的结构，也能够作为阻挡层。在该情况下，需要能够实现极微小粒径、和间隙非常少的密度控制的更精密的过程条件输出。
这样，在阻挡层中，通过设为具有最低1nm以下的微小粒径的Si微晶层，并且上下夹住Si微晶层的至少一方的氧化膜薄1nm左右，从而能够得到使阻挡层薄膜化了的对微细化有利的存储器装置。
(第6实施方式)
图18(a)(b)是示出本发明的第6实施方式的非易失性半导体存储器(Si微晶层阻挡层浮置栅极存储器)的制造工序的剖面图。
如图18(a)所示，在Si基板600上形成厚度Tox＝8nm的隧道氧化膜(第1栅极绝缘膜)610，并在其上通过LPCVD装置形成作为电荷积蓄部的厚度10nm的多晶Si膜620。接下来，通过CVD形成1nm的SiO2等氧化膜671，进而堆积1.3nm的a-Si层，并在其上通过热氧化形成1nm的氧化膜673。由此，a-Si层的厚度是0.8nm，成为用厚度1nm的氧化膜671、673夹住上下两侧的状态。
如果在该状态下在氮气氛中进行950℃的高温退火，则a-Si层成为由0.8nm尺寸的Si纳米微小晶体672a构成的Si微晶层672。之后，通过LPCVD层叠8nm的铝膜660。进而，通过CVD形成1nm的SiO2等氧化膜631，堆积1.3nm的a-Si层，并在其上通过热氧化在a-Si层的表面形成1nm的氧化膜633。如果在该状态下在氮气氛中进行950℃的高温退火，则a-Si层成为由0.8nm尺寸的Si纳米微小晶体632a构成的Si微晶层632。
接下来，如图18(b)所示，通过CVD堆积成为栅电极640的厚度200nm的n+型多晶Si层，通过以抗蚀剂图案为掩模的选择蚀刻形成栅极构造部。之后，以剂量1×1015cm-2、入射能量5KeV注入磷，通过1000℃、10秒的高速退火，形成成为源极/漏极区域602、603的n+型扩散层。由此，能够形成对微细化有利的存储器装置。
接下来，说明本实施方式的构造的存储器对微细化有利的理由。在隧道膜中具有通常的Si氧化膜的存储器中，作为阻挡层经常使用High-k膜、以及High-k膜和氧化膜的层叠构造。在本实施方式中，与前面的第5实施方式同样地使用了铝。因此，本实施方式是在阻挡层中包括0.8nm的极微小粒径的Si微晶层的浮置栅极存储器。
在写入删除时，与隧道氧化膜620相比电荷积蓄部620与栅电极640之间的1nm氧化膜/0.8nmSi微晶膜/1nm氧化膜的层叠构造能够使电流更难以通过。因此，在本实施方式中，可以使阻挡层中的绝缘性进一步强化，所以相应地能够减小High-k膜660的膜厚。因此，能够使整体的阻挡层的有效膜厚薄膜化，所以成为对存储器元件微细化有利的构造。
Si微晶膜构造630、670相比于氧化膜610在写入删除时使电流更难以通过的理由与第5实施方式中的说明相同，其原因为，如果是最低1nm以下的微小粒径的Si微晶层，则在写入删除时能够得到比氧化膜更强的绝缘性，能够作为阻挡层发挥功能。
在本实施方式中，使Si微晶632a和672a的粒径成为相互相同的0.8nm，但只要是1nm以下，在写入删除时，就能够分别作为阻挡层发挥功能，所以在632a和672a中也可以是相互不同的粒径。例如，也可以是Si微晶672a的粒径为0.7nm、且Si微晶632a的粒径为0.8nm等。
在本实施方式中，在High-k阻挡层材料中与第5实施方式同样地使用了铝，但即使是其他High-k材料也能得到完全同样的效果。特别，在将多晶Si那样的浮置栅电极作为电荷积蓄部的情况下，作为High-k阻挡层材料经常使用Si氮化膜，在阻挡层中使用ONO(氧化膜/氮化膜/氧化膜层叠构造)、NONON(氮化膜/氧化膜/氮化膜/氧化膜/氮化膜层叠构造)等。在代替铝660而使用氮化膜的情况下，代替铝的形成而通过LPCVD形成8nm的Si氮化膜即可。
在本实施方式中，包括有2层的Si微晶层632、672，但即使是一层也可以期待效果。作为例子，图19示出仅有Si微晶层632的情况。通过省略形成Si微晶层672以及氧化膜673，能够形成该构造。进而，还能够省略形成氧化膜671。在图19那样的情况下，主要在删除中，相比于利用5nm隧道氧化膜610的来自电荷积蓄部的电子释放，如图16所示，来自栅极的电子注入更小，所以能够作为阻挡层发挥功能。
如图16所示，可以使用Si微晶层得到比通常的隧道Si氧化膜更强的绝缘性。因此，在本实施方式、图19所示的例子中，即使是没有作为High-k阻挡层部分的铝660、氮化膜的结构，也能够作为阻挡层。在该情况下，需要能够实现极微小粒径、和间隙非常少的密度控制的更精密的过程条件输出。
(最佳条件的说明)
接下来，说明用于发现本发明的效果的几个优选的条件。另外，以下，以作为夹住导电性微粒的绝缘膜使用了氧化膜的情况的例子进行说明，但即使是氧化膜以外的绝缘膜也可以同样地应用。
本发明使用隧道绝缘膜中的例如Si纳米微晶那样的导电性微小粒子中的、经由了通过载流子的限制而形成的能量能级的隧道现象。即，利用如下情况：在导电性微粒内的ΔE的能量范围内，不存在量子力学的状态，所以在如存储保持时那样ΔE遮断载流子的往返的情况下，除了能量上超过ΔE的势垒而行进以外，没有其他穿过的选项。这在导电性微粒中的能量等级ΔE大于热波动kBT(kB是波尔兹曼常数、T是绝对温度，在室温下kBT是26meV左右)的情况下，效果明显。
ΔE在导电性微粒是金属材料的情况下由库仑阻塞能量决定、在半导体的情况下由库仑阻塞能量和量子限制能量决定。如果导电性微粒是球形或者接近球的形状，则在将粒径(直径)设为d时，作为ΔE的主要原因之一的库仑阻塞能量大致以q/(2πεd)来提供。此处，q是基本电荷、ε是隧道绝缘膜材料的介电常数。可以使用其来估计导电性微粒的大小d的期望的范围。
本发明中使用的导电性微粒的粒径d优选满足q/(2πεd)＞kBT、即d＜dmax＝q/(2πεkBT)。在作为典型的隧道绝缘膜的Si氧化膜的情况下，是dmax＝30nm。在Si纳米微晶那样的半导体的情况下，优选量子限制的能量也大于热波动kBT。
量子限制在xyz这3方向上合起来被估计为3×{h2/(8meffd2)}。此处，h是普朗克常数、meff是由带构造决定的电子有效质量。因此，相比于3×{h2/(8meffd2)]＞kBT，更优选为d＜dmax2＝{3h2/(8meffkBT)}1/2。在最典型的Si纳米微晶的情况下，meff是在Si中的传导带电子有效质量内、提供最低能量状态的重的一方的有效质量，是dmax2＝6.5nm。另外，纳米微晶粒径的下限被认为是Si原子尺寸的0.3nm左右。
本发明利用在载流子想要穿过夹住Si纳米微晶的至少一方的薄的氧化膜时，在超过Si纳米微晶中的势垒时变为高速，在没有超过时被阻挡的情况。因此，如果至少一方的薄的氧化膜自身过厚，则在超过势垒时，由于隧道膜自身的电阻而不会成为足够高速。写入时的典型的电场是13MV/cm＝1.3V/nm左右。因此，如果例如夹住Si纳米微晶的至少一方的薄的氧化膜是2.4nm，则在1.3V/nm的电场中，Si氧化膜的传导带势能的高低是3.1eV，所以隧道势能成为上述图15(a)所示的三角势能。因此，事实上与氧化膜自身的FN隧道相同，无法实现充分高速的写入。因此，如果夹住Si纳米微晶的至少一方的薄的氧化膜比2.4nm薄，则能够比氧化膜更高速。
这样，在尽可能减小与Si微晶层相接地制作的薄的隧道氧化膜厚时，隧道电阻变得更低，所以例如在粒径大的一侧，对高速写入删除有利。另外，例如，为了在粒径小的一侧也阻挡，尽可能减小薄的隧道氧化膜厚更有利。即，在变薄时，在同一电场下实效能垒(图15(b)的ΔEeff)变得更高，所以是有利的。因此，在典型的情况下，使夹住Si纳米微晶的至少一方的薄的氧化膜成为可控制的最薄的氧化膜厚。可控制的最薄的氧化膜厚通常是1nm左右。
在第1～第4实施方式中，利用电荷积蓄部的上下的Si纳米微晶的粒径的差异，根据需要将粒径小的一侧用作阻挡层。在电荷积蓄部上下的Si微晶层的下侧薄的情况下，为了去掉图3(b)所示那样的写入时的能量的壁而高速化，必须对隧道膜施加ΔE1/qTox1以上的电场。此处，将下侧(粒径大的一侧)Si微晶层(图1的112、图5的212、图8的312、图11的412)的能垒设为ΔE1、将沟道侧隧道膜(图1的111、图5的211、图8的311、图11的411)的膜厚、即薄的一方的膜厚设为Tox1。
接下来，将上侧(粒径小的一侧)Si微晶层(图1的132、图5的232、图8的432、图11的432)的能垒设为ΔE(＞ΔE1)、将积蓄部侧隧道膜(图1的131、图5的231、图8的331、图11的431)的膜厚、即薄的一方的膜厚设为Tox时，经由上述下侧Si微晶层的施加用于高速写入的最低电场ΔE1/qTox1时的相对电荷积蓄部的上侧Si微晶层的能垒是ΔE-ΔE1×(Tox/Tox1)。为了在该能垒下作为阻挡层发挥功能，其大小大于热波动的能量kBT是最低限要求。即，
ΔE-ΔE1×(Tox/Tox1)＞kBT
是最低限要求的能量差。在作为能垒主要原因的库仑阻塞能量q/(2πεd)中，导出与粒径相关的条件。将下侧(粒径大的一侧)Si微晶的粒径设为d1[nm]、将上侧(粒径小的一侧)Si微晶的粒径设为d[nm]，
d1＞d×(Tox/Tox1)/{1-kBT(2πεd)/q}
是期望的粒径差。在尽可能减小薄的隧道氧化膜厚时，隧道电阻变得更低，所以例如在粒径大的一侧，对高速写入有利，因为在粒径小的一侧进行阻挡，在同一电场下能垒变高，所以是有利的。因此，通常预想可控制的最薄的氧化膜厚(预想为1nm左右)，认为Tox和Tox1大致相等的情况是典型的。因此，最低限要求的能量差为
ΔE-ΔE1＞kBT
最低限要求的粒径差
d1＞d/{1-kBT(2πεd)/q}
是典型的条件。此处，如果设为隧道绝缘膜部是Si氧化膜、ε是Si氧化膜的介电常数、且为室温，则成为d1＞d/(1-d/30nm)。
在上述物理学的条件ΔE-ΔE1＞kBT中，作为厚度Tox[nm]、Tox1[nm]，即使考虑可控制的最薄的Si氧化膜厚1nm左右的情况，超过上侧的能垒的电场、与超过下侧的能垒的电场之差仍为(ΔE/qTox)-(ΔE1/qTox1)＞0.26[MV/cm]。通过该差，根据需要使粒径小的一侧作为阻挡层发挥功能是本发明的特征。但是，写入删除时的施加到隧道膜的电场大致是13MV/cm左右，所以该差仅为百分之几，对于得到效果并不充分。因此，优选使ΔE和ΔE1之差相对地进一步增大。如果电场差是1MV/cm(＝0.1V/nm)以上，则得到10％左右以上的效果，从而更优选。即，更优选为
ΔE/qTox-ΔE1/qTox1≥0.1V/nm、即
ΔE-ΔE1×(Tox/Tox1)≥0.1[eV/nm]×Tox。
在粒径中
d1≥d×(Tox/Tox1)/{1-0.1[eV/nm]×Tox(2πεd)/q}
是更优选的条件。如果考虑在典型的可控制的最薄的膜厚彼此中Tox＝Tox1＝1nm的情况，则更优选为
ΔE-ΔE1≥0.1[eV]
d1≥d/{1-0.1[eV]×(2πεd)/q}
此处，如果设为隧道绝缘膜部是Si氧化膜、ε是Si氧化膜的介电常数、且是室温，则成为d1＞d/(1-d/8nm)。
进而，如果电场降低的效果是2MV/cm(＝0.2V/nm)以上，则有望得到20％左右的电场差下的阻挡层效果，从而更有选。即，更优选为
ΔE-ΔE1×(Tox/Tox1)≥0.2[eV/nm]×Tox。
在粒径中
d1≥d×(Tox/Tox1)/{1-0.2[eV/nm]×Tox(2πεd)/q}
是更优选的条件。如果考虑在典型的可控制的最薄的膜厚彼此中Tox＝Tox1＝1nm的情况，则更优选为
ΔE-ΔE1≥0.2[eV]
d1≥d/{1-0.2[eV]×(2πεd)/q}
此处，如果设为隧道绝缘膜部是Si氧化膜、ε是Si氧化膜的介电常数、且是室温，则成为d1＞d/(1-d/4nm)。
本发明利用通过Si微晶的高能垒得到的写入删除时的阻挡效果，用于存储器元件的微细化、多值化。在电荷积蓄部下侧的沟道面上的薄的氧化膜上、和电荷积蓄部上侧的与电荷积蓄部上相接的薄的氧化膜上这两方有Si微晶层，如果两者的粒径不同，则能够将某一方用作阻挡膜。或者，在电荷积蓄部下侧的与电荷积蓄部下相接的薄的氧化膜下、和电荷积蓄部上侧的与栅极下相接的薄的氧化膜下这两方有Si微晶层，如果两者的粒径不同，则能够将某一方用作阻挡膜。或者，在与通常的隧道Si氧化膜夹着电荷积蓄部而相反一侧的high-k阻挡层构造中，如果包括Si微晶层的粒径小于1nm的Si微晶层，并隔着1nm左右的薄的氧化膜而与栅极或者电荷积蓄部相接地形成Si微晶层，则能够使High-k阻挡层构造的绝缘性进一步强化。
在第1～第6实施方式中，在隧道绝缘膜材料中使用了Si氧化膜，但即使是其他绝缘体材料也能够得到等同效果。夹住Si纳米微晶的至少一方的薄的隧道膜即使是Si氧化膜以外的材料，只要其是隧道电阻小于2.4nm的Si氧化膜的材料、膜厚，则能够得到相同的效果。厚的一方的隧道膜即使不是Si氧化膜，也能够得到同样的效果。特别地，在膜厚厚时，能够设成层叠构造。例如，通过使第2实施方式的氧化膜233、图4的氧化膜133成为如ONO(氧化膜/氮化膜/氧化膜)层叠构造、OAO(氧化膜/铝/氧化膜)那样，用氧化膜夹住介电常数高的High-k膜材料的构造，能够进一步提高作为阻挡层的功能。
在第4和第6实施方式中，作为2层的电荷积蓄部之间的阻挡绝缘膜322、450，使用了铝、OAO(氧化膜/铝/氧化膜)层叠构造，但也可以是ONO(氧化膜/氮化膜/氧化膜)层叠构造、其他绝缘膜材料、及其层叠构造。对于上下的Si微晶的粒径的设计，由于都比氧化膜更易于进行写入删除，所以在该情况下，仅Si氧化膜也可以。另外，还能够将粒径比2层电荷积蓄部的上下的Si微晶小的Si微晶层用作阻挡层构造322、450。
作为存储器为了得到充分的效果，电荷积蓄部优选覆盖沟道整个面。进而，为了更高效地得到超过了势垒时的高速性、和未超过越时的绝缘性，本发明的Si纳米微晶也优选覆盖电荷积蓄部(沟道)的大致整个面。上述讨论中的能垒ΔE、ΔE1、粒径d、d1中，存在由于Si微晶层中或多或少存在粒径偏差而引起的分布。因此，在本说明书中记载的ΔE、ΔE1、与粒径d、d1相关的条件是各Si微晶层中的平均值。
另外，在上述讨论中，作为导电性微粒的粒径d、d1，设为球或者接近球的形状的直径，但实际上不限于严密的球形。在球形的情况下，相对直径d，自容量成为Cself＝πεd，因此，库仑阻塞能量大致通过q/(2Cself)＝q/(2πεd)来提供。在导电性纳米微粒的形状并不接近球的情况下，能够针对根据该导体形状而决定的自容量Cself，通过d＝Cself/(πε)确定有效的粒径d。
如果将Si微晶层的Si纳米微晶的平均粒径设为d，则每一个的平均俯视剖面积是πd2/4，所以如果设为完全无间隙地形成，则面密度是平均俯视剖面积的倒数即4/(πd2)。这被认为是Si微晶面密度的上限。为了充分体现作为本发明中使用的阻挡层的效果而优选的面密度优选基本上稠密且为4/(πd2)附近。如果Si微晶层包覆10％的沟道面，则有望提高10％左右的阻挡绝缘膜。因此，期望的面密度的下限是4/(10πd2)。同样地，如果Si微晶包覆20％的沟道面，则有望提高20％左右的阻挡绝缘膜。因此，更优选的面密度的下限是4/(5πd2)。
(变形例)
另外，本发明不限于上述各实施方式，而能够在不脱离其要旨的范围内进行各种变形来实施。
在第1、3、5实施方式中，绝缘膜内的Si微晶层是各1层的构造，在第2、4、6的实施方式中，绝缘膜内的Si微晶层是各2层的构造，但也能够构成为上下某一方是1层的Si微晶层、另一方是2层的Si微晶层。在第1～第6实施方式中，在电荷积蓄部之上或者之下的绝缘膜内，Si微晶层最大是2层。但是，即使在2层之间存在第3层以上的Si微晶层，只要在沟道侧、电荷积蓄部下侧、电荷积蓄部上侧、栅极侧附近的Si微晶层中存在粒径的大小差异，则都能够同样地适时地作为阻挡层发挥功能。
在第1～第6实施方式中，利用能够对覆盖沟道整个面的薄膜a-Si加热的Si微晶来制作了Si微晶层，但只要是能够控制稠密的粒径偏差的形成方法，则还可以使用其他方法。另外，向浮置栅极供给信息电荷的供给源是沟道半导体，但即使控制栅电极的n+型Si成为供给源，效果也相同。进而，不限于基于n型MOSFET的非易失性半导体存储器，基于p型MOSFET的非易失性半导体存储器也可以同样地构成。
另外，在实施方式中，在电荷积蓄部使用了Si氮化膜、n+型多晶Si，但也可以是其他能够进行电荷积蓄的材料。其中，如果积蓄信息电荷的能量能级在能量上不低于存在于上下的某个Si微晶的能垒，则体现不出效果。
在第1～第6实施方式中，作为基板半导体使用了Si，但也可以是其他半导体。在第1～第6实施方式中，在电荷积蓄部中使用了Si氮化膜或者n型多晶Si，但也可以是其他陷阱膜材料或者其他浮置电极材料。另外，微粒不限于Si纳米微晶，而还可以使用利用了Si以外的半导体的微晶的导电性微粒。
在MONOS型存储器、浮置栅极存储器中，在电荷积蓄部的上下的绝缘膜之间，可以将一方作为隧道绝缘膜、将另一方作为阻挡绝缘膜而进行动作。如上述实施方式所述，在本发明中，利用在相当于阻挡层的一侧的绝缘膜中，对来自沟道或者电荷积蓄部或者栅极的载流子的进出进行阻挡的效果。为此，优选包括尽可能稠密地控制了粒径的微小Si纳米微晶层，并且该在微小Si纳米微晶层的上下至少一方中形成有控制了膜厚的薄的氧化膜。
在本说明书中，主要叙述了Si纳米微晶和薄的隧道Si氧化膜，但只要是导电性纳米微粒，则也可以是其他材料，另外只要是薄的被控制了膜厚的隧道绝缘膜，则也可以是Si氧化膜以外的膜，提供能够通过导电性微粒的粒径设计得到改善效果。如果是Si微晶那样的半导体，则能垒由库仑阻塞能量和量子限制能量决定。如果是金属纳米微粒，则状态密度高，所以仅由库仑阻塞能量决定。另外，即使在作为隧道绝缘膜使用了氧化膜以外的绝缘膜的情况下，也可以按照上述(最佳条件的说明)说明的各式来规定最佳条件。

Claims (13)

1.一种非易失性半导体存储器，其特征在于，具备：
第1栅极绝缘膜，形成于半导体基板的沟道区域上；
第1微粒层，形成于所述第1栅极绝缘膜中，包含满足库仑阻塞条件的第1导电性微粒；
电荷积蓄部，形成于所述第1栅极绝缘膜上；
第2栅极绝缘膜，形成于所述电荷积蓄部上；
第2微粒层，形成于所述第2栅极绝缘膜中，包含平均粒径与所述第1导电性微粒不同、且满足库仑阻塞条件的第2导电性微粒；以及
栅电极，形成于所述第2栅极绝缘膜上，
所述电荷积蓄部在不对所述栅电极与所述沟道区域之间施加电压时，具有比所述第1导电性微粒和所述第2导电性微粒中的电子的能级低的能级，
在所述第1导电性微粒中1个电子带电所需的平均能垒ΔE1小于在所述第2导电性微粒中1个电子带电所需的平均能垒ΔE，ΔE1大于不对所述栅电极与所述沟道区域之间施加电压时的沟道区域的能级。
2.根据权利要求1所述的非易失性半导体存储器，其特征在于，
所述第1栅极绝缘膜以及所述第2栅极绝缘膜分别由从上下夹着所述微粒层的氧化膜形成，所述氧化膜的至少一方形成为与膜厚2.4nm的Si氧化膜相比隧道电阻低的厚度。
3.根据权利要求1所述的非易失性半导体存储器，其特征在于，
在所述第1微粒层和所述第2微粒层中，1个电子带电所需的平均能量的大小不同，在将波尔兹曼常数设为kB、将绝对温度设为T时，所述平均能量大的一方的能垒ΔE与所述平均能量小的一方的能垒ΔE1之差满足
ΔE-ΔE1＞kBT。
4.根据权利要求2所述的非易失性半导体存储器，其特征在于，
在将波尔兹曼常数设为kB、将绝对温度设为T、将所述氧化膜的介电常数设为ε、将基本电荷设为q时，所述第1导电性微粒和所述第2导电性微粒中的粒径大的一方的平均粒径d1[nm]与粒径小的一方的平均粒径d[nm]满足如下关系，
d1＞d/{1-kBT(2πεd)/q}。
5.根据权利要求2所述的非易失性半导体存储器，其特征在于，
在所述第1微粒层和所述第2微粒层中，1个电子带电所需的平均能量不同，所述平均能量大的一方的能垒ΔE与所述平均能量小的一方的能垒ΔE1之差满足
ΔE-ΔE1≥0.1[eV/nm]×Tox，
其中，Tox[nm]为夹着提供所述能垒ΔE的一侧的微粒层的氧化膜中的薄的一方的膜厚。
6.根据权利要求2所述的非易失性半导体存储器，其特征在于，
在将波尔兹曼常数设为kB、将绝对温度设为T、将所述氧化膜的介电常数设为ε、将夹着粒径小的一方的微粒的氧化膜中的薄的一方的膜厚设为Tox[nm]、将基本电荷设为q时，所述第1导电性微粒和所述第2导电性微粒中的粒径大的一方的平均粒径d1[nm]与所述粒径小的一方的平均粒径d[nm]满足如下关系，
d1≥d/{1-0.1[eV/nm]×Tox(2πεd)/q}。
7.根据权利要求2所述的非易失性半导体存储器，其特征在于，
在所述第1微粒层和所述第2微粒层中，1个电子带电所需的平均能量不同，所述平均能量大的一方的能垒ΔE与所述平均能量小的一方的能垒ΔE1之差满足
ΔE-ΔE1≥0.2[eV/nm]×Tox，
其中，Tox[nm]为夹着提供所述能垒ΔE的一侧的微粒层的氧化膜中的薄的一方的膜厚。
8.根据权利要求2所述的非易失性半导体存储器，其特征在于，
在将波尔兹曼常数设为kB、将绝对温度设为T、将所述氧化膜的介电常数设为ε、将夹着粒径小的一方的微粒的氧化膜中的薄的一方的膜厚设为Tox[nm]、将基本电荷设为q时，所述第1导电性微粒和所述第2导电性微粒中的粒径大的一方的平均粒径d1[nm]与所述粒径小的一方的平均粒径d[nm]满足如下关系，
d1≥d/{1-0.2[eV/nm]×Tox(2πεd)/q}。
9.根据权利要求1所述的非易失性半导体存储器，其特征在于，
所述电荷积蓄部隔着绝缘膜形成为2层，在接近所述第1微粒层的一方的下侧电荷积蓄部和接近所述第2微粒层的一方的上侧电荷积蓄部中，能够独立地积蓄电荷。
10.根据权利要求1所述的非易失性半导体存储器，其特征在于，
所述第1微粒层形成为2层，一层隔着氧化膜与所述沟道区域相接，另一层隔着氧化膜与所述电荷积蓄部相接，
所述第2微粒层形成为2层，一层隔着氧化膜与所述电荷积蓄部相接，另一层隔着氧化膜与所述栅电极相接。
11.一种非易失性半导体存储器，其特征在于，具备：
第1栅极绝缘膜，形成于半导体基板的沟道区域上；
电荷积蓄部，形成于所述第1栅极绝缘膜上；
第2栅极绝缘膜，形成于所述电荷积蓄部上；
微粒层，形成于所述第2栅极绝缘膜中，包含满足库仑阻塞条件的导电性微粒；以及
栅电极，形成于所述第2栅极绝缘膜上，
所述电荷积蓄部在不对所述栅电极与所述沟道区域之间施加电压时，具有比所述导电性微粒中的电子的能级低的能级，
在所述导电性微粒中1个电子带电所需的平均能垒ΔE大于不对所述栅电极与所述沟道区域之间施加电压时的沟道区域的能级。
12.根据权利要求11所述的非易失性半导体存储器，其特征在于，
所述第1栅极绝缘膜以及所述第2栅极绝缘膜分别由从上下夹着所述微粒层的氧化膜形成，所述氧化膜的至少一方形成为与膜厚2.4nm的Si氧化膜相比隧道电阻低的厚度。
13.根据权利要求11所述的非易失性半导体存储器，其特征在于，
所述微粒层形成为2层，一层隔着氧化膜与所述电荷积蓄部相接，另一层隔着氧化膜与所述栅电极相接。
CN200980160141.7A 2009-09-25 2009-09-25 非易失性半导体存储器 Active CN102473682B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2009/066697 WO2011036775A1 (ja) 2009-09-25 2009-09-25 不揮発性半導体メモリ

Publications (2)

Publication Number Publication Date
CN102473682A CN102473682A (zh) 2012-05-23
CN102473682B true CN102473682B (zh) 2014-06-18

Family

ID=43795545

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200980160141.7A Active CN102473682B (zh) 2009-09-25 2009-09-25 非易失性半导体存储器

Country Status (5)

Country Link
US (1) US8742489B2 (zh)
JP (1) JP5535227B2 (zh)
KR (1) KR101337101B1 (zh)
CN (1) CN102473682B (zh)
WO (1) WO2011036775A1 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5584155B2 (ja) 2011-03-16 2014-09-03 株式会社東芝 半導体メモリ
US8329543B2 (en) * 2011-04-12 2012-12-11 Freescale Semiconductor, Inc. Method for forming a semiconductor device having nanocrystals
JP2013077603A (ja) * 2011-09-29 2013-04-25 Toshiba Corp メモリ装置
JP5878797B2 (ja) * 2012-03-13 2016-03-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8994006B2 (en) * 2012-10-02 2015-03-31 International Business Machines Corporation Non-volatile memory device employing semiconductor nanoparticles
US9202931B2 (en) * 2013-03-14 2015-12-01 Conversant Intellectual Property Management Inc. Structure and method for manufacture of memory device with thin silicon body
JP2015002195A (ja) * 2013-06-13 2015-01-05 株式会社東芝 半導体記憶装置
CN103824888A (zh) * 2014-02-28 2014-05-28 苏州大学 一种具有微浮结构的半导体器件
US10109736B2 (en) * 2015-02-12 2018-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Superlattice buffer structure for gallium nitride transistors
KR20160130897A (ko) * 2015-05-04 2016-11-15 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9721654B1 (en) * 2016-03-18 2017-08-01 Kabushiki Kaisha Toshiba Memory device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6548825B1 (en) * 1999-06-04 2003-04-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device including barrier layer having dispersed particles
CN1551362A (zh) * 2003-05-14 2004-12-01 ������������ʽ���� 半导体存储装置、半导体装置和便携电子设备

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5714766A (en) 1995-09-29 1998-02-03 International Business Machines Corporation Nano-structure memory device
JP4162280B2 (ja) * 1996-11-15 2008-10-08 株式会社日立製作所 メモリデバイスおよびメモリアレイ回路
JP2001313342A (ja) * 1999-06-04 2001-11-09 Matsushita Electric Ind Co Ltd 半導体素子およびその製造方法
JP2003318293A (ja) 1999-06-04 2003-11-07 Matsushita Electric Ind Co Ltd 半導体素子
JP3580781B2 (ja) * 2001-03-28 2004-10-27 株式会社東芝 半導体記憶素子
US6680505B2 (en) * 2001-03-28 2004-01-20 Kabushiki Kaisha Toshiba Semiconductor storage element
JP4253473B2 (ja) 2001-06-22 2009-04-15 株式会社東芝 半導体装置及びその製造方法
JP4189549B2 (ja) * 2002-11-29 2008-12-03 独立行政法人科学技術振興機構 情報記憶素子及びその製造方法並びにメモリアレイ
JP2004342682A (ja) * 2003-05-13 2004-12-02 Sharp Corp 半導体装置及びその製造方法、携帯電子機器、並びにｉｃカード
EP1737033A4 (en) * 2004-04-16 2007-10-24 Asahi Glass Co Ltd NON-VOLATILE SEMICONDUCTOR MEMORY ELEMENT WITH HIGH LOAD-HOLDING CAPABILITIES AND MANUFACTURING METHOD THEREFOR
JP4296128B2 (ja) * 2004-06-23 2009-07-15 株式会社東芝 不揮発性半導体メモリ装置及びその製造方法
US7301197B2 (en) * 2004-09-21 2007-11-27 Atmel Corporation Non-volatile nanocrystal memory transistors using low voltage impact ionization
JP4928773B2 (ja) 2004-12-10 2012-05-09 株式会社東芝 半導体装置
JP2008288346A (ja) * 2007-05-16 2008-11-27 Hiroshima Univ 半導体素子
JP5044443B2 (ja) 2008-02-21 2012-10-10 株式会社東芝 半導体装置およびその製造方法
JP5531252B2 (ja) 2009-03-04 2014-06-25 株式会社東芝 不揮発性半導体メモリ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6548825B1 (en) * 1999-06-04 2003-04-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device including barrier layer having dispersed particles
CN1551362A (zh) * 2003-05-14 2004-12-01 ������������ʽ���� 半导体存储装置、半导体装置和便携电子设备

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开2003-78050A 2003.03.14

Also Published As

Publication number Publication date
US20120235223A1 (en) 2012-09-20
WO2011036775A1 (ja) 2011-03-31
KR101337101B1 (ko) 2013-12-05
CN102473682A (zh) 2012-05-23
US8742489B2 (en) 2014-06-03
JPWO2011036775A1 (ja) 2013-02-14
KR20120041704A (ko) 2012-05-02
JP5535227B2 (ja) 2014-07-02

Similar Documents

Publication Publication Date Title
CN102473682B (zh) 非易失性半导体存储器
Tan et al. Over-erase phenomenon in SONOS-type flash memory and its minimization using a hafnium oxide charge storage layer
US7579646B2 (en) Flash memory with deep quantum well and high-K dielectric
US7402492B2 (en) Method of manufacturing a memory device having improved erasing characteristics
CN102683387B (zh) 半导体存储器
US7517747B2 (en) Nanocrystal non-volatile memory cell and method therefor
TWI440189B (zh) 具有高ｋ電介質之ｓｏｎｏｓ記憶體單元
KR20180106660A (ko) 비휘발성 메모리 장치
CN101136439A (zh) 半导体装置
US8294197B2 (en) Program/erase schemes for floating gate memory cells
US20050167734A1 (en) Flash memory devices using large electron affinity material for charge trapping
US8223548B2 (en) Memory device with reduced programming voltage method of reduction of programming voltage and method of reading such memory device
WO2006059368A1 (ja) 半導体記憶装置及びその製造方法
KR20050116976A (ko) 플래시 메모리 소자 및 이의 프로그래밍/소거 방법
US20100109074A1 (en) Gate structure, semiconductor memory device having the gate structure and methods of fabricating the same
US20070190721A1 (en) Semiconductor memory device having an alloy metal gate electrode and method of manufacturing the same
KR100652135B1 (ko) 안정된 다층 양자점을 가지는 유기 비휘발성 메모리 소자및 이의 제조 방법
KR20070053071A (ko) 다층의 터널링층을 포함한 비휘발성 메모리 소자
US20090114977A1 (en) Nonvolatile memory device having charge trapping layer and method for fabricating the same
US20060192246A1 (en) Semiconductor memory device that uses metal nitride as trap site and method of manufacturing the same
WO2008069325A1 (ja) 半導体記憶装置および半導体装置
Zhu et al. Silicon nanowire NVM cell using high-k dielectric charge storage layer
US20080121967A1 (en) Nanocrystal non-volatile memory cell and method therefor
Mikhelashvili et al. The effect of light irradiation on electrons and holes trapping in nonvolotile memory capacitors employing sub 10 nm SiO2–HfO2 stacks and Au nanocrystals
US20080217678A1 (en) Memory Gate Stack Structure

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20170728

Address after: Tokyo, Japan

Patentee after: Toshiba Storage Corporation

Address before: Tokyo, Japan, Japan

Patentee before: Toshiba Corp

CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: Tokyo

Patentee after: Kaixia Co.,Ltd.

Address before: Tokyo

Patentee before: TOSHIBA MEMORY Corp.