JPWO2011036775A1 - 不揮発性半導体メモリ - Google Patents

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Abstract

不揮発性半導体メモリであって、半導体基板のチャネル領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜中に形成された、クーロンブロッケイド条件を満たす第１の導電性微粒子を含む第１の微粒子層と、第１のゲート絶縁膜上に形成された電荷蓄積部と、電荷蓄積部上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜中に形成された、第１の導電性微粒子とは平均粒径が異なり、クーロンブロッケイド条件を満たす第２の導電性微粒子を含む第２の微粒子層と、第２のゲート絶縁膜上に形成されたゲート電極と、を備えた。

Description

本発明は、半導体基板のチャネル領域とゲート電極との間に電荷蓄積部を有する不揮発性半導体メモリに関する。
近年、ＭＯＮＯＳ型の不揮発性半導体メモリの発展型として、トンネル酸化膜中にＳｉ微結晶等の導電性微粒子を含む微粒子層を挿入した構造の不揮発性半導体メモリが開発されている（例えば、特許文献１参照）。このメモリは、クーロンブロッケイド条件を満たすＳｉ微結晶をトンネル酸化膜で挟んだ二重トンネル接合を介して、Ｓｉ表面とＳｉ窒化膜（電荷蓄積層）中のトラップ準位との間でトンネル電流により電荷の入出が可能な構造となっている。
そして、記憶保持時では、Ｓｉ微結晶のクーロンブロッケイド効果と量子閉じ込めによるエネルギー障壁ΔＥにより、情報電荷のトンネルが遮られる。このため、記憶保持特性をｅｘｐ（ΔＥ／ｋBＴ）に従って指数関数的に改善することができる。一方、書き込み・消去時は、適当な書き込み・消去電圧がかかることにより、エネルギー障壁ΔＥの影響を受けずに情報電子がトンネルできる。このため、高速な書き込み・消去が可能である。
ところで、この種の半導体メモリの微細化をはかるには各層の薄膜化が必要である。しかし、電荷蓄積層に蓄積された電荷をゲート電極側に放出させないためにブロック絶縁膜を十分に厚くする必要があり、トンネル絶縁膜に比べてブロック絶縁膜の薄膜化が難しいと云う問題があった。また、容量を増やすには多値化が有効であるが、微粒子を用いたメモリでは多値化が難しいと云う問題があった。
一方、微粒子自体に電荷を蓄積させる不揮発性半導体メモリが提案されている（例えば、特許文献２参照）。しかし、この種の半導体メモリでは、微粒子自体に電荷を蓄積させるため、微粒子の粒径及び分散を高度に制御する必要があり、信頼性が低いと云う問題があった。
特開２００３−０７８０５０号公報 特開２００３−３１８２９３号公報
本発明の目的は、ブロック層等の絶縁膜の膜厚を薄くすることができ、微細化に適した構造の不揮発半導体メモリを提供することにある。
本発明の一態様に係わる不揮発性半導体メモリは、半導体基板のチャネル領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜中に形成された、クーロンブロッケイド条件を満たす第１の導電性微粒子を含む第１の微粒子層と、前記第１のゲート絶縁膜上に形成された電荷蓄積部と、前記電荷蓄積部上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜中に形成された、前記第１の導電性微粒子とは平均粒径が異なり、クーロンブロッケイド条件を満たす第２の導電性微粒子を含む第２の微粒子層と、前記第２のゲート絶縁膜上に形成されたゲート電極と、を具備したことを特徴とする。
本発明によれば、電荷蓄積部のチャネル側だけではなくゲート側の絶縁膜中にも微粒子層を形成することにより、ブロック層等の絶縁膜の膜厚を薄くすることができ、これにより素子の微細化をはかることができる。
第１の実施形態に係わる不揮発性半導体メモリの素子構造を示す断面図。 第１の実施形態に係わる不揮発性半導体メモリの製造工程を示す断面図。 第１の実施形態の不揮発性半導体メモリにおけるエネルギーバンド図。 第１の実施形態の変形例の素子構造を示す断面図。 第２の実施形態に係わる不揮発性半導体メモリの製造工程を示す断面図。 第２の実施形態の不揮発性半導体メモリにおけるエネルギーバンド図。 第２の実施形態の変形例の素子構造を示す断面図。 第３の実施形態に係わる不揮発性半導体メモリの製造工程を示す断面図。 第３の実施形態の不揮発性半導体メモリにおけるエネルギーバンド図。 第３の実施形態の変形例の素子構造を示す断面図。 第４の実施形態に係わる不揮発性半導体メモリの製造工程を示す断面図。 第４の実施形態の不揮発性半導体メモリにおけるエネルギーバンド図。 第４の実施形態の変形例の素子構造を示す断面図。 第５の実施形態に係わる不揮発性半導体メモリの製造工程を示す断面図。 第５の実施形態の不揮発性半導体メモリにおけるエネルギーバンド図。 Ｓｉ微結晶径とリーク電流との関係を示す特性図 第５の実施形態の変形例の素子構造を示す断面図。 第６の実施形態に係わる不揮発性半導体メモリの製造工程を示す断面図。 第６の実施形態の変形例の素子構造を示す断面図。
以下、本発明の詳細を図示の実施形態によって説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる不揮発性半導体メモリ（電荷蓄積部の上下で粒径が異なるＭＯＮＯＳ型メモリ）の素子構造を示す断面図である。なお、以下では１つのメモリの構成を示すが、このメモリをスイッチング素子等と組み合わせて複数配置することにより、半導体記憶装置を構成することができる。
ｐ型Ｓｉ基板１００の表面部には、チャネル領域１０１を挟むようにｎ型不純物からなるソース／ドレイン領域１０２，１０３が形成されている。基板１００のチャネル領域１０１上には、トンネル絶縁膜（第１のゲート絶縁膜）１１０が形成されている。このトンネル絶縁膜１１０は、基板１００の表面上に厚さ１ｎｍの熱酸化膜（ＳｉＯ2 ）１１１を介して直径１．５ｎｍ程度のＳｉナノ微結晶（第１の導電性微粒子）１１２ａからなるＳｉ微結晶層（第１の微粒子層）１１２を形成し、その上に厚さ１ｎｍの熱酸化膜１１３を形成することによって構成されている。微結晶層１１２におけるＳｉナノ微結晶１１２ａは、クーロンブロッケイド条件（電子１個の充電エネルギーが熱揺らぎよりも大きいこと）を満たす微小結晶である。
トンネル絶縁膜１１０上には、Ｓｉ窒化膜からなる厚さ５ｎｍの電荷蓄積層１２０が形成されている。電荷蓄積層１２０上には、ブロック絶縁膜（第２のゲート絶縁膜）１３０が形成されている。このブロック絶縁膜１３０は、電荷蓄積層１２０上に厚さ１ｎｍの熱酸化膜１３１を介して直径１ｎｍ程度のＳｉナノ微結晶（第２の導電性微粒子）１３２ａからなるＳｉ微結晶層（第２の微粒子層）１３２を形成し、その上に厚さ１ｎｍの熱酸化膜１３３を形成することによって構成されている。
ブロック絶縁膜１３０上には、厚さ２００ｎｍのｎ+ 型ポリＳｉ膜からなるゲート電極１４０が形成されている。このような構成によって、低電圧高速書込みを維持しながらの記憶保持改善を可能とする、微細化に有利な不揮発性半導体メモリとなっている。
次に、本実施形態の不揮発性半導体メモリの製造方法について、図２（ａ）〜（ｅ）を参照して説明する。
まず、図２（ａ）に示すように、Ｓｉ基板１００上に厚さＴox＝１ｎｍの熱酸化膜１１１を形成し、その上にＣＶＤ装置でアモルファスシリコン（ａ−Ｓｉ）層１１６を２ｎｍ堆積する。続いて、ａ−Ｓｉ層１１６の表面に、熱酸化により厚さ１ｎｍの酸化膜１１３を形成する。これにより、ａ−Ｓｉ層１１６の厚さは１．５ｎｍとなり、ａ−Ｓｉ層１１６は上下両側を厚さ１ｎｍの酸化膜１１１，１１３で挟まれた状態となる。
次いで、窒素雰囲気中で９５０℃の高温アニールを行うと、図２（ｂ）に示すように、ａ−Ｓｉ層１１６はａ−Ｓｉ膜厚程度の大きさの多数のＳｉナノ微結晶（第１の導電性微粒子）１１２ａに分離され、Ｓｉナノ微小結晶群からなるＳｉ微結晶層１１２が形成される。これにより、Ｓｉ微結晶層１１２を酸化膜１１１，１１３で挟んだトンネル絶縁膜（第１のゲート絶縁膜）１１０が形成される。
次いで、図２（ｃ）に示すように、トンネル絶縁膜１１０上に、ＬＰＣＶＤで厚さ５ｎｍのＳｉ窒化膜からなる電荷蓄積層１２０を形成する。続いて、電荷蓄積層１２０上に厚さ１ｎｍのＳｉＯ2 等の酸化膜１３１をＬＰＣＶＤで形成し、その上にＣＶＤ装置でａ−Ｓｉ層１３６を１．５ｎｍ堆積し、さらに熱酸化によりａ−Ｓｉ層１３６の表面に１ｎｍの酸化膜１３３を形成する。これにより、ａ−Ｓｉ層１３６の厚さは１ｎｍとなり、ａ−Ｓｉ層１３６は上下両側を厚さ１ｎｍの酸化膜１３１，１３３で挟まれた状態となる。なお、酸化膜は必ずしもＳｉＯ2 のみに限るものではなく、微量の窒素を含むものであっても良い。
次いで、窒素雰囲気中で９５０℃の高温アニールを行うと、図２（ｄ）に示すように、ａ−Ｓｉ層１３６はａ−Ｓｉ膜厚程度の大きさの多数のＳｉナノ微結晶（第２の導電性微粒子）１３２ａに分離され、Ｓｉナノ微結晶群からなるＳｉ微結晶層（第２の微粒子層）１３２が形成される。これにより、Ｓｉ微結晶層１３２を酸化膜１３１，１３３で挟んだブロック絶縁膜１３０が形成される。
ここで、ａ−Ｓｉ膜厚程度の大きさの結晶ができた後は、表面エネルギーが最小になる結晶状態を維持しようとする傾向により、横方向の結晶成長は薄いＳｉナノ膜厚では起こりにくい。従って、窒素アニール条件の調整により、膜厚程度を典型的大きさとするＳｉナノ微結晶１１２ａ，１３２ａの粒径制御が可能である。そして、膜厚によって典型的大きさが決まるので、下側のＳｉナノ微結晶１１２ａの典型的な大きさは１．５ｎｍ、上側のＳｉナノ微結晶１３２ａの典型的な大きさは１ｎｍとなる。
次いで、図２（ｅ）に示すように、ブロック絶縁膜１３０上に、ゲート電極１４０となる厚さ２００ｎｍのｎ+ 型ポリＳｉ層をＣＶＤで堆積する。続いて、図示しないレジストパターンをマスクに各層を選択エッチングすることにより、ゲート電極部を形成する。この後は、リンをドーズ量１×１０15ｃｍ-2、入射エネルギー５ＫｅＶで注入し、１０００℃，１０秒の高速アニールにより、ソース／ドレイン領域１０２，１０３となるｎ+ 型拡散層を形成することにより、前記図１に示す構造が得られる。
次に、本実施形態の構造のメモリが微細化を有利にする理由を、図３（ａ）（ｂ）のエネルギーバンド図を基に説明する。図３（ａ）は記憶保持状態、図３（ｂ）は書込み電圧印加状態を示している。
Ｓｉ微結晶におけるエネルギーバリアΔＥは、Ｓｉ微結晶の粒径の小さい方が大きい。よって、図３（ａ）に示すように、下側Ｓｉナノ微結晶１１２ａのΔＥ1 の方が、上側Ｓｉナノ微結晶１３２ａのΔＥよりも小さい。
書き込み時には、図３（ｂ）に示すように、チャネルから電荷蓄積層１２０の電子トラップへの注入に当たって、適切な書込み電圧をかけることで、電子が下側Ｓｉナノ微結晶１１２ａのΔＥ1 を越えることで高速書込みが可能である。一方、電荷蓄積層１２０中の情報電子は、ΔＥがΔＥ1 よりも高いことによるエネルギー障壁の存在により、電子は上側のＳｉナノ微結晶１３２ａを超えることができない。このため、Ｓｉ微結晶層１３２がブロック層として機能する。
図３では、電荷蓄積部であるシリコン窒化膜（１２０）中の電子トラップは、真空レベルから見てシリコンの伝導帯端と同じエネルギーを有するように図示しているが、実際はその周辺に分布している。その場合でも多くの電子トラップ準位は、シリコンの伝導帯端近辺か、シリコンの伝導帯端よりも低いエネルギーを有しており、粒径小の方が、粒径大のものよりもエネルギーバリアが高いことには変わりなく、粒径小のＳｉ微結晶層がある側をブロック層とすることができることに変わりは無い。
同様に消去時は、上記書込みと反対方向に同じ電圧をかけることで、粒径の大きい方をトンネル層、小さい方をブロック層とする消去が可能である。一方、データ保持においては、両側にＳｉ微結晶層１１２，１３２によるエネルギー障壁ΔＥ1 ，ΔＥが存在するため、統計力学からｅｘｐ（ΔＥ／ｋBＴ）に従って長時間記憶保持が可能である。従って本実施形態では、トンネル絶縁膜１１０のみならず、ブロック絶縁膜１３０においても大幅な薄膜化が可能であり、メモリ素子微細化の有利な構造となる。
なお、本実施形態では、チャネル側のＳｉナノ微結晶１１２ａの方がゲート側のＳｉナノ微結晶１３２ａよりも大きい粒径としているが、逆にチャネル側の方がゲート側よりも小さいものとしても良い。この場合、ゲートと電荷蓄積部間の情報電荷注入／放出を上下逆にし、チャネルと電荷蓄積部の間をブロック層とすることができるので、同様に微細化に有利なメモリ構造となる。
また、本実施形態では、酸化膜１１１，１１３，１３１，１３３は何れも薄い１ｎｍの膜厚としているが、各々のＳｉ微結晶層を上下に挟む少なくとも一方の酸化膜が１ｎｍ程度の薄いものであれば、もう一方は厚いものでも良い。
一例として酸化膜１１３と１３３が厚い４ｎｍの例を、図４に示す。このような厚い酸化膜は、例えばＬＰＣＶＤで酸化膜を積み増すことで形成可能である。図４のような場合、書込み時は適当な書込み電圧をかけることで、より低い下側Ｓｉナノ微結晶１１２ａのΔＥ1 を越えることで高速書込み可能である。一方、電荷蓄積部中の情報電子は、ΔＥがΔＥ1 よりも高いことによるエネルギー障壁の存在により、上側のＳｉナノ微結晶１３２ａを超えることができない。従ってこの場合も、Ｓｉ微結晶層１３２がブロック層として機能することになる。
消去時はバレンスバンド側の正孔で見ると、正孔に対してもＳｉ微結晶中でエネルギーバリアが形成されることも、またエネルギーバリアが粒径小のものほど高いことも同様である。このため、適当な消去電圧をかけることで、より低い下側Ｓｉナノ微結晶１１２ａのΔＥ1 hole を正孔が越えることで消去可能である。一方、電荷蓄積部中の正孔は、ΔＥhole がΔＥ1 hole よりも高いことによるエネルギー障壁の存在により、上側のＳｉナノ微結晶１３２ａを超えることができない。このため、Ｓｉ微結晶層１３２が消去におけるブロック層として機能する。図４は、１１１と１３１を薄く尚かつ１１３と１３３を厚くしているが、１１１と１３１を厚く尚かつ１１３と１３３を薄くしても同様に、粒径の小さい側をブロック層として機能させることができる。
このように電荷蓄積層１２０の上下で粒径が異なるＳｉナノ微結晶１１２ａ，１３２ａを有し、尚かつ各Ｓｉ微結晶層１１２，１３２を上下に挟む少なくとも一方の酸化膜、例えば１１１，１３１を１ｎｍ程度の薄いものとすることで、ブロック層を薄膜化した微細化に有利なメモリ構造を得ることができる。
即ち、チャネルとゲートの間に電荷蓄積部を有するメモリ装置において、チャネルと電荷蓄積部との間、及びゲートと電荷蓄積部との間に、導電性ナノ微粒子層をそれぞれ設ける。さらに、一方の導電性微粒子の粒径をより微小化することによりエネルギーバリアを高くし、指数関数的に電流リークを抑制することで、粒径のより小さい微粒子層をブロック層として利用することができる。これにより、微細化に有利なメモリ構造を実現することができる。
（第２の実施形態）
図５（ａ）〜（ｃ）は、本発明の第２の実施形態に係わる不揮発性半導体メモリ（電荷蓄積部の上下で粒径が相異なる浮遊ゲートメモリ）の製造工程を示す断面図である。
Ｓｉ基板２００上に厚さＴox＝１ｎｍの熱酸化膜２１１を形成し、その上にＣＶＤ装置でａ−Ｓｉ層を２ｎｍ堆積する。その後、ａ−Ｓｉ層の表面に熱酸化により１ｎｍのＳｉＯ2 等の酸化膜２１２を形成し、厚さ１．５ｎｍのａ−Ｓｉ層が、上下両側を厚さ１ｎｍの酸化膜２１１，２１３で挟まれている構造とする。
次いで、窒素雰囲気中で９５０℃の高温アニールを行うと、ａ−Ｓｉ層は、ａ−Ｓｉ膜厚程度の大きさのＳｉナノ微小結晶（第１の導電性微粒子）２１２ａからなるＳｉ微結晶層（第１の微粒子層）２１２となり、前記図２（ｂ）と同様の構造ができる。その上にＬＰＣＶＤで３ｎｍの酸化膜を積層してＳｉ微結晶層２１２上の酸化膜２１３を合計４ｎｍにした後、ＣＶＤ装置でａ−Ｓｉ層を２ｎｍ堆積する。続いて、熱酸化によりａ−Ｓｉ層の表面に１ｎｍの酸化膜１１５を形成し、厚さ１．５ｎｍのａ−Ｓｉ層が、上下両側を酸化膜２１３，２１５で挟まれている構造とする。その後、窒素雰囲気中で９５０℃の高温アニールを行うと、図５（ａ）に示すように、上側ａ−Ｓｉ層は、ａ−Ｓｉ膜厚程度の大きさのＳｉナノ微小結晶（第１の導電性微粒子）２１４ａからなるＳｉ微結晶層（第１の微粒子層）２１４となる。これにより、酸化膜２１１，Ｓｉ微結晶層２１２，酸化膜２１３，Ｓｉ微結晶層２１４，酸化膜２１５からなるトンネル絶縁膜（第１のゲート絶縁膜）２１０が形成される。
次いで、図５（ｂ）に示すように、ＬＰＣＶＤで浮遊ゲート２２０となる１０ｎｍのポリＳｉ膜を形成する。続いて、浮遊ゲート２２０上に、熱酸化で１ｎｍの酸化膜２３１を形成した後、ＣＶＤ装置でａ−Ｓｉ層を１．５ｎｍ堆積し、熱酸化によりａ−Ｓｉ層の表面に１ｎｍの酸化膜２３３を形成する。これにより、ポリＳｉ上のａ−Ｓｉ層の厚さは１ｎｍとなり、上下両側を厚さ１ｎｍの酸化膜２３１，２３３で挟まれることになる。
次いで、窒素雰囲気中で９５０℃の高温アニールを行うと、ポリＳｉ上のａ−Ｓｉ層は１ｎｍサイズのＳｉナノ微結晶（第２の導電性微粒子）２３２ａからなるＳｉ微結晶層（第２の微粒子層）２３２となる。その上にＬＰＣＶＤで３ｎｍのＳｉＯ2 等の酸化膜を積層してＳｉ微結晶層２３２上の酸化膜２３３を合計４ｎｍにした後、ＣＶＤ装置でａ−Ｓｉ層を１．５ｎｍ堆積する。続いて、熱酸化によりａ−Ｓｉ層の表面に１ｎｍの酸化膜２３５を形成し、厚さ１ｎｍのａ−Ｓｉ層が、上下両側を酸化膜２３３，２３５で挟まれている構造とする。その後、窒素雰囲気中で９５０℃の高温アニールを行うと、最上層上側ａ−Ｓｉ層は、ａ−Ｓｉ膜厚程度の大きさのＳｉナノ微結晶（第２の導電性微粒子）２３４ａからなるＳｉ微結晶層（第２の微粒子層）２３４となる。これにより、酸化膜２３１，Ｓｉ微結晶層２３２，酸化膜２３３，Ｓｉ微結晶層２３４，酸化膜２３５からなる電極間絶縁膜（第２のゲート絶縁膜）２３０が形成される。
ここで、ａ−Ｓｉ膜厚程度の大きさの結晶ができた後は、表面エネルギーが最小になる結晶状態を維持しようとする傾向により、横方向の結晶成長は薄いＳｉナノ膜厚では起こりにくい。従って、窒素アニール条件の調整により、膜厚程度を典型的大きさとするＳｉナノ微結晶２１２ａ，２１４ａ，２３２ａ，２３４ａの粒径制御が可能である。
次いで、図５（ｃ）に示すように、電極間絶縁膜２３０上に、ゲート電極２４０となる厚さ２００ｎｍのｎ+ 型ポリＳｉ層をＣＶＤで堆積した後、レジストパターンをマスクとした選択エッチングによりゲート電極部を形成する。その後、リンをドーズ量１×１０15ｃｍ-2、入射エネルギー５ＫｅＶで注入し、１０００℃，１０秒の高速アニールによりソース／ドレイン領域２０２，２０３となるｎ+ 型拡散層を形成する。これにより、低電圧高速書込みを維持しながらの記憶保持改善を可能とする、微細化に有利な浮遊ゲート型メモリが形成できた。
次に、本実施形態の構造のメモリが微細化を有利にする理由を、図６（ａ）（ｂ）のエネルギーバンド図を基に説明する。図６（ａ）は記憶保持状態、図６（ｂ）は書込み電圧印加状態を示している。
Ｓｉ微結晶におけるエネルギーバリアΔＥは、Ｓｉ微結晶の粒径の小さい方が大きい。よって、図６（ａ）に示すように、下側Ｓｉナノ微結晶２１２ａ，２１４ａのΔＥ1 の方が、上側Ｓｉナノ微結晶２３２ａ，２３４ａのΔＥよりも小さい。
書き込み時には、図６（ｂ）に示すように、チャネルから電荷蓄積部としての浮遊ゲート２２０への注入に当たって、適切な書込み電圧をかけることで、電子が下側Ｓｉナノ微結晶２１２ａ，２１４ａのΔＥ1 を越えることで高速書込みが可能である。一方、浮遊ゲート２２０中の情報電子は、ΔＥがΔＥ1 よりも高いことによるエネルギー障壁の存在により、上側のＳｉナノ微結晶２３２ａ，２３４ａを超えることができない。このため、Ｓｉ微結晶層２３２，２３４がブロック層として機能する。
同様に消去時は、上記書込みと反対方向に同じ電圧をかけることで、粒径の大きい方をトンネル層、小さい方をブロック層とする消去が可能である。一方、データ保持においては、両側のＳｉ微結晶層２１２，２１４，２３２，２４２によるエネルギー障壁ΔＥ1 ，ΔＥを超える必要があるので、ｅｘｐ（ΔＥ／ｋＢＴ）に従って長時間記憶保持が可能である。従って本実施形態では、トンネル絶縁膜２１０のみならず、電極間絶縁膜２３０においても大幅な薄膜化が可能であり、メモリ素子微細化の有利な構造となる。
特に浮遊ゲートメモリにおいては、オーバーラップセル構造を取ることで微細化がより困難になることが知られている、しかし、本実施形態では、粒径の小さいＳｉナノ微結晶２３２ａ，２３４ａによる高いエネルギー障壁で書込み消去時も電流がブロックされるため、オーバーラップ構造不要な微細化に有利なフラットセル構造も実現可能である。
なお、本実施形態では、チャネル側のＳｉナノ微結晶２１２ａ，２１４ａの方が、ゲート側のＳｉナノ微結晶２３２ａ，２３４ａよりも大きい粒径としているが、逆にチャネル側の方がゲート側よりも小さいものとしても良い。この場合、ゲートと電荷蓄積部間の情報電荷注入／放出を上下逆にし、チャネルと電荷蓄積部の間をブロック層とすることができるので、同様に微細化に有利なメモリ構造となる。
また、本実施形態では、チャネル側のＳｉナノ微結晶２１２ａと２１４ａ、及びゲート側のＳｉナノ微結晶２３２ａと２３４ａは同じ粒径としているが、これに限るものではない。Ｓｉナノ微結晶２１２ａよりもＳｉナノ微結晶２３２ａが粒径小、且つＳｉナノ微結晶２１４ａよりもＳｉナノ微結晶２３４ａが粒径小であれば、書込み時にＳｉ微結晶層２１２がトンネル層でＳｉ微結晶層２３２がブロック層、消去時にＳｉ微結晶層２１４がトンネル層でＳｉ微結晶層２３４がブロック層として同様に機能する。従って、Ｓｉナノ微結晶２１２ａと２１４ａ、及びＳｉナノ微結晶２３２ａと２３４ａは同じ粒径でなくても良い。例えば、Ｓｉナノ微結晶２１２ａの粒径１．８ｎｍ、Ｓｉナノ微結晶２１４ａの粒径１．５ｎｍ、Ｓｉナノ微結晶２３２ａの粒径１．２ｎｍ、Ｓｉナノ微結晶２３４ａの粒径１ｎｍでも良い。
また、本実施形態では、チャネル側にＳｉ微結晶層２１２，２１４、及びゲート側にＳｉ微結晶層２３２，２３４と云うように、各々に２層ずつＳｉ微結晶層を有しているが、１層のものでも良い。例としてＳｉ微結晶層２１２，２３２のみを有する例を、図７に示す。この構造は、図５（ｃ）の構造からＳｉ微結晶層２１４及び酸化膜２１５とＳｉ微結晶層２３４及び酸化膜２３５を省略すれば形成できる。
図７のような場合、書込み時は適当な書込み電圧をかけることにより、電子が下側Ｓｉナノ微結晶２１２ａのΔＥ1 を越えることで、Ｓｉ微結晶層２１２を介した高速書込みが可能である。一方、電荷蓄積部中の情報電子は、ΔＥがΔＥ1 よりも高いことによるエネルギー障壁の存在により、上側のＳｉナノ微結晶２３２ａを超えることができないので、Ｓｉ微結晶層２３２がブロック層として機能するのは同等である。
消去時はバレンスバンド側の正孔で見ると、正孔に対してもＳｉ微結晶中でエネルギーバリアが形成されることも、またエネルギーバリアが粒径小のものが高いことも同様である。このため、適切な消去電圧をかけることで、より低い下側Ｓｉナノ微結晶２１２ａのΔＥ1 hole を正孔が越えることで消去可能である。一方、電荷蓄積部中の正孔は、ΔＥhole がΔＥ1 hole よりも高いことによるエネルギー障壁の存在により、上側のＳｉナノ微結晶２３２ａを超えることができない。このため、Ｓｉ微結晶層２３２が消去におけるブロック層として機能する。
また、図７では酸化膜２１３，２３３は厚い４ｎｍとしているが、酸化膜２１３，２３３も薄い１ｎｍのものとすることも可能である。これは、ＬＰＣＶＤによる酸化膜厚の積み増しを省略することで形成可能である。この場合、書込み消去時に適当な書込み電圧をかけることで、電子が下側Ｓｉナノ微結晶２１２ａのΔＥ1 を越えることで高速書込み消去可能である。一方、電荷蓄積部中の情報電子は、ΔＥがΔＥ1 よりも高いことによるエネルギー障壁の存在により、上側のＳｉナノ微結晶２３２ａを超えることができない。このため、Ｓｉ微結晶層２３２がブロック層として機能する。
また、記憶保持時は、電子がエネルギー障壁ΔＥ1 ，ΔＥを超える必要があるので、ｅｘｐ（ΔＥ／ｋＢＴ）に従って長時間記憶保持が可能である。この場合、Ｓｉ微結晶に隙間が無いように形成する、より精密なプロセス条件出しが必要である。
このように電荷蓄積部としての浮遊ゲート２２０の上下で粒径が異なるＳｉナノ微結晶２１２ａ，２３２ａを有し、尚かつ各Ｓｉ微結晶層２１２，２３２を上下に挟む少なくとも一方の酸化膜２１１，２３１を１ｎｍ程度の薄いものとすることができる。これにより、ブロック層としての電極間絶縁膜２３０を薄膜化した微細化に有利なメモリ構造を得ることができる。
（第３の実施形態）
図８（ａ）〜（ｃ）は、本発明の第３の実施形態に係わる不揮発性半導体メモリ（電荷蓄積部の上下で粒径が異なる２層蓄積部ＭＯＮＯＳ型メモリ）の製造工程を示す断面図である。
図８（ａ）に示すように、Ｓｉ基板３００上に厚さＴox＝１ｎｍの熱酸化膜３１１を形成し、その上にＣＶＤ装置でａ−Ｓｉ層を２ｎｍ堆積する。続いて、熱酸化によりａ−Ｓｉ層の表面に１ｎｍの酸化膜３１３を形成する。これにより、ａ−Ｓｉ層の厚さは１．５ｎｍであり、ａ−Ｓｉ層が上下両側を厚さ１ｎｍの酸化膜３１１，３１３で挟まれている構造とする。続いて、窒素雰囲気中で９５０℃の高温アニールを行うと、ａ−Ｓｉ層は、ａ−Ｓｉ膜厚程度の大きさのＳｉナノ微小結晶（第１の導電性微粒子）３１２ａからなるＳｉ微結晶層（第１の微粒子層）３１２となる。これにより、酸化膜３１１，３１３でＳｉ微結晶層３１２が挟まれた構造のトンネル絶縁膜（第１のゲート絶縁膜）３１０が形成される。
次いで、図８（ｂ）に示すように、ＬＰＣＶＤで５ｎｍの第１の電荷蓄積層であるＳｉ窒化膜３２１を形成した後、１０ｎｍのアルミナ（酸化アルミニウム）膜３２２を形成し、ＬＰＣＶＤで５ｎｍの第２の電荷蓄積層であるＳｉ窒化膜３２３を形成する。即ち、アルミナ膜３２２を２つの電荷蓄積層３２１，３２３で挟んだ構造の電荷蓄積部３２０を形成する。
続いて、１ｎｍのＳｉＯ2 等の酸化膜３３１をＬＰＣＶＤで形成し、ＣＶＤ装置でａ−Ｓｉ層を１．５ｎｍ堆積し、熱酸化によりａ−Ｓｉ層の表面に１ｎｍの酸化膜３３３を形成する。これにより、上側ａ−Ｓｉ層の厚さは１ｎｍであり、ａ−Ｓｉ層が上下両側を厚さ１ｎｍの酸化膜３３１，３３３で挟まれている構造とする。続いて、窒素雰囲気中で９５０℃の高温アニールを行うと、ａ−Ｓｉ層はナノメートルサイズのＳｉナノ微小結晶（第２の導電性微粒子）３３２ａからなるＳｉ微結晶層（第２の導電性微粒子）３３２となる。これにより、酸化膜３３１，３３３でＳｉ微結晶層３３２が挟まれた構造のブロック絶縁膜（第２のゲート絶縁膜）３３０が形成される。
ここで、ａ−Ｓｉ膜厚程度の大きさの結晶ができた後は、表面エネルギーが最小になる結晶状態を維持しようとする傾向により、横方向の結晶成長は薄いＳｉナノ膜厚では起こりにくい。従って、窒素アニール条件の調整により、膜厚程度を典型的大きさとするＳｉナノ微結晶３１２ａ，３３２ａの粒径制御が可能である。膜厚によって典型的大きさが決まるので、下側のＳｉナノ微結晶３１２ａの典型的な大きさは１．５ｎｍ、上側のＳｉナノ微結晶３３２ａの典型的な大きさは１ｎｍとなる。
次いで、図８（ｃ）に示すように、ブロック絶縁膜３３０上に、ゲート電極３４０となる厚さ２００ｎｍのｎ+ 型ポリＳｉ層をＣＶＤで堆積し、レジストパターンをマスクとした選択エッチングによりゲート電極部を形成する。その後、リンをドーズ量１×１０15ｃｍ-2、入射エネルギー５ＫｅＶで注入し、１０００℃，１０秒の高速アニールによりソース／ドレイン領域３０２，３０３となるｎ+ 型拡散層を形成する。これにより、低電圧高速書込みを維持しながらの記憶保持改善を可能とする浮遊ゲート型メモリ装置が形成できた。
次に、本実施形態の構造のメモリが多値化を有利にする理由を、図９（ａ）〜（ｃ）のエネルギーバンド図を基に説明する。図９（ａ）は記憶保持状態、図９（ｂ）は下側蓄積部書込み電圧印加状態、図９（ｃ）は上側蓄積部書込み電圧印加状態を示している。
Ｓｉ微結晶におけるエネルギーバリアΔＥは、Ｓｉ微結晶の粒径の小さい方が大きい。よって、図９（ａ）に示すように、下側Ｓｉナノ微結晶３１２ａのΔＥ1 の方が、上側Ｓｉナノ微結晶３３２ａのΔＥよりも小さい。
下側電荷蓄積層３２１への書込みを行うには、図９（ｂ）に示すように、消去状態から適切な書込み電圧をかけることにより、電子が下側Ｓｉナノ微結晶３１２ａのΔＥ1 を越えることで高速書込み可能である。この時、電荷蓄積層３２１の反対側では情報電子はアルミナ膜３２２によりブロックされる。一方、上側電荷蓄積層３２３ではΔＥがΔＥ1 よりも高いことによるエネルギー障壁の存在により、電子は上側のＳｉナノ微結晶３３２ａを超えることができないので、電荷の出入りが無い。よって、下側の電荷蓄積層３２１のみへの書込みが可能である。
上側の電荷蓄積層３２３への書込みを行うには、図９（ｃ）に示すように、消去状態から図９（ｂ）よりも大きな電圧を反対にかければ良い。電子が上側Ｓｉナノ微結晶３３２ａのΔＥを越えることで、上側電荷蓄積層３２３へのゲートからの高速書込みが可能である。この時、電荷蓄積層３２３の反対側では情報電子はアルミナ膜３２２によりブロックされる。一方、下側電荷蓄積層３２１では、ΔＥ1 がΔＥよりも低いので、電子がエネルギー障壁を越えて、基板への過剰消去が起こる可能性がある。過剰消去がある場合は第２ステップとして、図９（ｂ）と同じ下側蓄積層への書込みプロセスにより、過剰消去分を打ち消せばよい。以上で上側の電荷蓄積層３２３のみへの書込みが可能である。
上下の電荷蓄積層３２１，３２３の両方に書き込むには、上側の電荷蓄積層３２３のみへの書込み状態から、第９図（ｂ）に示す下側の電荷蓄積層３２１のみへの書込みを行えば良い。
以上より数回のパルス電圧印加操作により、消去状態から、下側のみ書込み、上側のみ書込み、両方書込みの状態を形成できる。それぞれ閾値電圧値が異なるので、（０，０）（１，０）（０，１）（１，１）状態として多値化できることが分かる。
消去状態へ戻すことも数回のパルス電圧印加で可能である。例えば、図９（ｃ）と反対の反対方向に同じ大きさの電圧をかけると、上側電荷蓄積層３２３からゲートへの消去ができる。続いて、図９（ｂ）と反対の反対方向に同じ大きさの電圧をかけると、下側のみ消去されて、両方消去の消去状態にすることができる。記憶保持状態では上下蓄積層内の情報電荷は、上下のＳｉ微結晶によるエネルギーバリア及びアルミナ膜により遮断され、これにより長時間保持される。よって、低電圧で高速な書込みを維持しながら多値メモリを実現できる。
上記は１つのメモリ素子当たり４値であるが、１素子当たりのビット数を有利に増やすことも可能である。下側電荷蓄積層３２１の情報電荷による閾値シフトをΔＶth1、上側電荷蓄積部３２３の情報電荷による閾値シフトをΔＶth2 とすると、全体の閾値シフトは電磁場の重ね合わせにより、ΔＶth＝ΔＶth1＋ΔＶth2 である。例えば、１素子当たり８値を閾値間隔１Ｖに設定しようとすると、通常最大閾値シフト量ΔＶth max ＝７Ｖが必要である。これに対し本実施形態ならば、例えばΔＶth1 max =４Ｖ ,ΔＶth2 max＝３Ｖで可能になり、より小さな最大閾値シフトで可能になる。つまり、低電圧化することができ、従って高信頼性化に有利となる。
また、微細化すると面積が小さくなる分、電子数揺らぎが影響しない電子数に対応する閾値シフトが大きくなる。電子数揺らぎが影響しない電子数に対応する閾値シフトをΔＶth0 とする。例えば、８値を微小素子サイズで電子数揺らぎの影響なしにやるとすると、通常は最大閾値差でさらにその７倍のΔＶth max＝７ΔＶth0 が必要である。これに対し本実施形態では、ΔＶth1 max＝４ΔＶth0，ΔＶth1 max＝３ΔＶth0 で可能になり、より小さな最大閾値シフトで可能になる。つまり、低電圧化することができ、従って高信頼性化に有利となる。以上のように本実施形態は、多値化に有利な不揮発メモリ素子となる。
なお、本実施形態ではチャネル側のＳｉナノ微結晶３１２ａの方が、ゲート側のＳｉナノ微結晶３３２ａよりも大きい粒径としているが、逆にチャネル側の方が、ゲート側よりも小さいものでも良い。この場合、ゲートと電荷蓄積部間の情報電荷注入／放出を上下逆にし、チャネルと電荷蓄積部の間を必要に応じてブロック層とすることができるので、同様に多値化に有利なメモリ素子となる。
また、本実施形態では、酸化膜３１１，３１３，３３１，３３３は何れも薄い１ｎｍとしているが、各々のＳｉ微結晶層を上下に挟む少なくとも一方の酸化膜が１ｎｍ程度の薄いものであれば、もう一方は厚いものでも良い。例として、酸化膜３１３と３３３が厚い４ｎｍの例を、図１０に示す。このような厚い酸化膜は、例えばＬＰＣＶＤで酸化膜を積み増すことで形成可能である。
図１０のような場合、下側電荷蓄積層３２１に書き込みを行うには、消去状態から適当な書込み電圧をゲートプラス方向にかけることで、より低い下側Ｓｉナノ微結晶３１２ａのΔＥ1 を越えることで高速書込み可能である。この時、電荷蓄積層３２１の反対側では情報電子はアルミナ膜３２２によりブロックされる。一方、上側電荷蓄積層３２３では、ΔＥがΔＥ1 よりも高いことによるエネルギー障壁の存在により、上側のＳｉナノ微結晶３３２ａを超えることができないので電荷の出入りが無い。よって、下側の電荷蓄積層３２１のみへの書込みが可能である。
バレンスバンド側の正孔で見ると、正孔に対してもＳｉ微結晶中でエネルギーバリアが形成されることも、またエネルギーバリアが粒径小のものが高いことも同様である。上側の電荷蓄積層３２３への書込みを行うには、消去状態から適当な電圧をゲートマイナス方向にかけて、上側Ｓｉナノ微結晶３３２ａのΔＥhole を正孔が電荷蓄積部からゲートへ越えて行くことで可能である。この時、電荷蓄積層３２３の反対側では情報電荷はアルミナ膜３２２によりブロックされる。一方、下側電荷蓄積層３２１では、ΔＥ1 hole がΔＥhole よりも低いので、エネルギー障壁を越えて基板から電荷蓄積層３２１への正孔注入による過剰消去が起こる可能性がある。過剰消去がある場合は第２ステップとして、適当なゲートプラス電圧による下側電荷蓄積層３２１のみへの書込みプロセスにより、過剰消去分を打ち消せばよい。以上で、上側電荷蓄積層３２３のみへの書込みが可能である。
上下の電荷蓄積層３２１，３２３の両方に書き込むには、上側の電荷蓄積層３２３のみへの書込み状態から、下側の電荷蓄積層３２１のみへの書込みを行えば良い。以上より数回のパルス電圧印加操作により、消去状態から、下側のみ書込み、上側のみ書込み、両方書込みの状態を同様に形成できる。
このように２層の電荷蓄積層３２１，３２３を有し、上下で粒径が異なるＳｉ微結晶を有し、なおかつ各Ｓｉ微結晶層を上下に挟む少なくとも一方の酸化膜が１ｎｍ程度の薄いものとすることで、多値化に有利なメモリ構造を得ることができる。
（第４の実施形態）
図１１（ａ）〜（ｃ）は、本発明の第４の実施形態に係わる多値化に有利な不揮発性半導体メモリ（電荷蓄積部の上下で粒径が相異なる２層蓄積部浮遊ゲートメモリ）の製造工程を示す断面図である。
図１１（ａ）に示すように、Ｓｉ基板４００上に厚さＴox＝１ｎｍの熱酸化膜４１１、粒径１．５ｎｍ程度のＳｉナノ微結晶（第１の導電性微粒子）４１２ａからなるＳｉ微結晶層（第１の微粒子層）４１２、厚さ４ｎｍのＳｉＯ2 等の酸化膜４１３、粒径１．５ｎｍ程度のＳｉナノ微結晶（第１の導電性微粒子）４１４ａからなるＳｉ微結晶層（第１の微粒子層）４１４、厚さ１ｎｍの熱酸化膜４１５を形成する。トンネル絶縁膜（第１のゲート絶縁膜）４１０としての各々の層４１１〜４１５の作製方法は、先の第２の実施形態で図５（ａ）に示した方法と同様である。
次いで、図１１（ｂ）に示すように、ＬＰＣＶＤで第１の電荷蓄積層としての下側浮遊ゲート４２１となる厚さ１０ｎｍのポリＳｉ膜を形成する。続いて、ＣＶＤにより両側を薄い２ｎｍ酸化膜４５１，４５３で挟まれた厚さ１０ｎｍのアルミナ（酸化アルミニウム）４５２によるブロック層４５０を形成し、ＬＰＣＶＤで第２の電荷蓄積層としての上側浮遊ゲート４２２となる厚さ１０ｎｍのポリＳｉ膜を形成する。
次いで、浮遊ゲート４２２上に、厚さ１ｎｍの熱酸化膜４３１、粒径１ｎｍ程度のＳｉナノ微結晶（第２の導電性微粒子）４３２ａからなるＳｉ微結晶層（第２の微粒子層）４３２、厚さ４ｎｍの酸化膜４３３、粒径１ｎｍ程度のＳｉナノ微結晶（第２の導電性微粒子）４３４ａからなるＳｉ微結晶層（第２の微粒子層）４３４、厚さ１ｎｍの熱酸化膜４３５を形成する。電極間絶縁膜（第２のゲート絶縁膜）４３０としての各々の層４３１〜４３５の作製方法は、先の第２の実施形態で図５（ｂ）に示した方法と同様である。
ここで、ａ−Ｓｉ膜厚程度の大きさの結晶ができた後は、表面エネルギーが最小になる結晶状態を維持しようとする傾向により、横方向の結晶成長は薄いＳｉナノ膜厚では起こりにくい。従って、窒素アニール条件の調整により、膜厚程度を典型的大きさとするＳｉナノ微結晶４１２ａ，４１４ａ，４３２ａ，４３４ａの粒径制御が可能である。
次いで、図１１（ｃ）に示すように、電極間絶縁膜４３０上に、ゲート電極４４０となる厚さ２００ｎｍのｎ+ 型ポリＳｉ層をＣＶＤで堆積した後、レジストパターンをマスクとした選択エッチングによりゲート電極部を形成する。その後、リンをドーズ量１×１０15ｃｍ-2、入射エネルギー５ＫｅＶで注入し、１０００℃，１０秒の高速アニールによりソース／ドレイン４０２，４０３となるｎ+ 型拡散層を形成する。これにより、低電圧高速書込みを維持しながらの記憶保持改善を可能とする、多値化に有利な浮遊ゲート型メモリが形成できた。
次に、本実施形態の構造のメモリが多値化を有利にする理由を、図１２（ａ）〜（ｃ）のエネルギーバンド図を基に説明する。図１２（ａ）は記憶保持状態、図１２（ｂ）は下側蓄積部書込み電圧印加状態、図１２（ｃ）は上側蓄積部書込み電圧印加状態を示している。
Ｓｉ微結晶におけるエネルギーバリアΔＥは、Ｓｉ微結晶の粒径の小さい方が大きい。よって、図１２（ａ）に示すように、下側ナノＳｉ微結晶４１２ａ，４１４ａのΔＥ1 の方が、上側Ｓｉナノ微結晶４３２ａ，４３４ａのΔＥよりも小さい。
下側浮遊ゲート４２１への書き込みを行うには、図１２（ｂ）に示すように、消去状態から適切な書込み電圧をかけることで、電子が下側Ｓｉナノ微結晶４１２ａ，４１４ａのΔＥ1 を越えることで高速書込み可能である。この時、下側浮遊ゲート４２１の反対側では情報電子はブロック層４５０によりブロックされる。一方、上側浮遊ゲート４２２では、図１２（ｂ）に示すように、ΔＥがΔＥ1 よりも高いことによるエネルギー障壁の存在により、電子は上側のＳｉナノ微結晶４３２ａ，４３４ａを超えることができない。つまり、電荷の出入りが無い。よって、下側浮遊ゲート４２１のみへの書込みが可能である。
上側浮遊ゲート４２２への書込みを行うには、図１２（ｃ）に示すように、消去状態から図１２（ｂ）よりも大きな電圧を反対にかければ良い。上側Ｓｉナノ微結晶４３２ａ，４３４ａのΔＥを越えることで上側浮遊ゲート４２２へのゲートからの高速書込み可能である。この時、上側浮遊ゲート４２２の反対側では、情報電子はブロック層４５０によりブロックされる。一方、下側浮遊ゲート４２１では、図１２（ｃ）に示すように、ΔＥ1 がΔＥよりも低いので、エネルギー障壁を越えて基板への過剰消去が起こる可能性がある。過剰消去がある場合は第２ステップとして、図１２（ｂ）と同じ下側浮遊ゲート４２１の書込みプロセスにより、過剰消去分を打ち消せばよい。以上で上側の浮遊ゲート４２２のみへの書込みが可能である。
上下の浮遊ゲート４２１，４２２の両方に書き込むには、上記した上側浮遊ゲート４２２のみへの書込み状態から、図１２（ｂ）に示す下側浮遊ゲート４２１のみへの書込みを行えば良い。
以上より数回のパルス電圧印加操作により、消去状態から、下側のみ書込み、上側のみ書込み、両方書込みの状態を形成できる。それぞれ閾値電圧値が異なるので、（０，０）（１，０）（０，１）（１，１）状態として多値化できることが分かる。
消去状態へ戻すことも数回のパルス電圧印加で可能である。例えば、図１２（ｃ）と反対の反対方向に同じ大きさの電圧をかけると、上側浮遊ゲート４２２からゲートへの消去ができ、続いて図１２（ｂ）と反対方向に同じ大きさの電圧をかけると、下側浮遊ゲート４２１のみ消去されて、両方消去の消去状態にすることができる。記憶保持状態では上下の浮遊ゲート４２１，４２２内の情報電荷は、上下のＳｉ微結晶によるエネルギーバリア及びブロック層４５０により遮断され長時間保持される。よって、低電圧で高速な書込みを維持しながら多値メモリを実現できる。
上記は１つのメモリ素子当たり４値であるが、先の第３の実施形態と同様に、１素子当たりのビット数を有利に増やすことも可能であり、本実施形態は多値化に有利な不揮発メモリ素子となる。
また、本実施形態においては、先の第２の実施形態で説明したのと同様に、チャネル側のＳｉナノ微結晶４１２ａ，４１４ａの大きさとゲート側のＳｉナノ微結晶４３２ａ，４３４ａの大きさとの関係は逆にしても良いし、Ｓｉナノ微結晶４１２ａと４１４ａ、及びＳｉナノ微結晶４３２ａと４３４ａは異なる粒径としても良い。
また、本実施形態では、チャネル側にＳｉ微結晶層４１２，４１４、及びゲート側にＳｉ微結晶層４３２，４３４と云うように２層ずつＳｉ微結晶層を有しているが、一層のものでも良い。例としてＳｉ微結晶層４１２，４３２のみを有する例を、図１３に示す。Ｓｉ微結晶層４１４及び酸化膜４１５とＳｉ微結晶層４３４及び酸化膜４３５を省略すれば形成できる。
図１３のような場合、下側浮遊ゲート４２１に書き込みを行うには、消去状態から適当な書込み電圧をゲートプラス方向にかけることで、電子が下側Ｓｉナノ微結晶４１２ａのΔＥ1 を越えることで高速書込み可能である。この時、浮遊ゲート４２１の反対側では情報電子はブロック層４５０によりブロックされる。一方、上側浮遊ゲート４２２ではΔＥがΔＥ1 よりも高いことによるエネルギー障壁の存在により、上側のＳｉナノ微結晶４３２ａを超えることができないので、電荷の出入りが無い。よって、下側浮遊ゲート４２１のみへの書込みが可能である。
バレンスバンド側の正孔で見ると、正孔に対してもＳｉ微結晶中でエネルギーバリアが形成されることも、またエネルギーバリアが粒径小のものが高いことも同様である。上側浮遊ゲート４２２への書込みを行うには、消去状態から適当な電圧をゲートマイナス方向にかけて、上側Ｓｉナノ微結晶４３２ａのΔＥhole を正孔が電荷蓄積部からゲートへ越えて行くことで可能である。この時、浮遊ゲート４２２の反対側では情報電荷はブロック層４５０によりブロックされる。一方、下側浮遊ゲート４２１ではΔＥ1 hole がΔＥhole よりも低いので、エネルギー障壁を越えて基板から浮遊ゲート４２１への正孔注入による過剰消去が起こる可能性がある。過剰消去がある場合は第２ステップとして、適当なゲートプラス電圧による下側浮遊ゲート４２１のみへの書込みプロセスにより、過剰消去分を打ち消せばよい。以上で上側浮遊ゲート４２２のみへの書込みが可能である。
上下の浮遊ゲート４２１，４２２の両方に書き込むには、上記した上側浮遊ゲート４２２のみへの書込み状態から、下側浮遊ゲート４２１のみへの書込みを行えば良い。以上より数回のパルス電圧印加操作により、消去状態から、下側のみ書込み、上側のみ書込み、両方書込みの状態を同様に形成できる。
図１３では酸化膜４１３，４３３は厚い４ｎｍとしているが、これらも薄い１ｎｍのものとすることも可能である。これは、ＬＰＣＶＤによる酸化膜厚の積み増しを省略することで形成可能である。この場合、第３の実施形態と同様の多値動作が可能である。書込み消去時に適当な電圧をかけることで、電子が下側Ｓｉ微結晶４１２ａのΔＥ1 を越えることで下側蓄積部のみ書込み消去可能である。一方、少し大きめの電圧をかけることで、電子がΔＥを超えることで上側蓄積部への書込み消去を行う。このときの下側への電荷の出入りがある場合、下側のみの書込み消去で打ち消すことができることも、前記図１０と同様である。
また、記憶保持時は電子がエネルギー障壁ΔＥ1 ，ΔＥを超える必要があるので、ｅｘｐ（ΔＥ／ｋＢＴ）に従って長時間記憶保持が可能である。この場合、Ｓｉ微結晶に隙間が無いよう形成するより精密なプロセス条件出しが必要である。
このように、電荷蓄積部として２層の浮遊ゲート４２１，４２２を有し、上下で粒径が異なるＳｉ微結晶を有し、尚かつ各Ｓｉ微結晶層を上下に挟む少なくとも一方の酸化膜が１ｎｍ程度の薄いものとすることで、多値化に有利なメモリ構造を得ることができる。
（第５の実施形態）
図１４（ａ）〜（ｃ）は、本発明の第５の実施形態に係わる不揮発性半導体メモリ（ブロック層内に極微小Ｓｉ微結晶層を有するＭＯＮＯＳ型メモリ）の製造工程を示す断面図である。
まず、図１４（ａ）に示すように、Ｓｉ基板５００上に厚さＴox＝５ｎｍのトンネル酸化膜（第１のゲート絶縁膜）５１０を形成し、その上にＬＰＣＶＤ装置で電荷蓄積部である厚さ５ｎｍのＳｉ窒化膜５２０を形成し、更にその上にＣＶＤにより６ｎｍのアルミナ（酸化アルミニウム）５６０を形成する。続いて、１ｎｍのＳｉＯ2 等の酸化膜５３１をＣＶＤで形成し、更にａ−Ｓｉ層を１．３ｎｍ堆積する。その後、熱酸化によりａ−Ｓｉ層の表面に１ｎｍのＳｉＯ2 等の酸化膜５３３を形成することにより、厚さ０．８ｎｍのａ−Ｓｉ層が上下両側を厚さ１ｎｍの酸化膜５３１，５３３で挟まれた状態にする。この状態で、窒素雰囲気中で９５０℃の高温アニールを行うと、ａ−Ｓｉ層は０．８ｎｍのＳｉナノ微小結晶（導電性微粒子）５３２ａからなるＳｉ微結晶層（微粒子層）５３２となる。これにより、酸化膜５３１，５３３でＳｉ微結晶層５３２が挟まれたブロック絶縁膜（第２のゲート絶縁膜）５３０が形成される。
次いで、図１４（ｂ）に示すように、ブロック絶縁膜５３０上に、ゲート電極５４０となる厚さ２００ｎｍのｎ+ 型ポリＳｉ層をＣＶＤで堆積し、レジストパターンをマスクに選択エッチングすることによりゲート構造部を形成する。その後、リンをドーズ量１×１０15ｃｍ-2、入射エネルギー５ＫｅＶで注入し、１０００℃，１０秒の高速アニールによりソース／ドレイン領域５０２，５０３となるｎ+ 型拡散層を形成する。これにより、微細化に有利なメモリ装置が形成できた。
次に、本実施形態の構造のメモリが微細化を有利にする理由を、図１５（ａ）（ｂ）のエネルギーバンド図を基に説明する。図１５（ａ）は書込み電圧印加状態のトンネル膜のバンド図、図１５（ｂ）は書込み電圧印加状態の酸化膜／Ｓｉ微結晶層／酸化膜のバンド図を示している。
トンネル膜に通常のＳｉ酸化膜を有するメモリでは、ブロック層として High-ｋ膜、及び High-ｋ膜と酸化膜の積層構造がよく用いられる。Ｓｉ窒化膜のようなトラップを多く含む絶縁膜を電荷蓄積部とするＭＯＮＯＳ型メモリの場合、ブロック層に用いる High-ｋ膜材料としてアルミナがよく用いられる。従って本実施形態は、ブロック層中に０．８ｎｍの極微小粒径のＳｉ微結晶層を含むＭＯＮＯＳ型メモリである。
ゲート電極５４０の直ぐ下のブロック絶縁膜５３０（酸化膜／Ｓｉ微結晶層／酸化膜）の積層構造は、書込み消去時にトンネル酸化膜５１０よりも電流を通さないようにすることが可能である。従って本実施形態では、ブロック層における絶縁性をより強化できるので、その分だけ High-k膜としてのアルミナ膜５６０の膜厚を薄くできる。このため、全体のブロック層の実効膜厚を薄膜化可能となるので、メモリ素子微細化の有利な構造となる。
酸化膜１ｎｍ／Ｓｉ微結晶／酸化膜１ｎｍが酸化膜よりも書込み消去時電流を通しにくい理由を説明する。書込み消去における典型的電界はＮＡＮＤフラッシュ等の場合、おおよそ１３ＭＶ／ｃｍ程度なので、この電界値での電流が５ｎｍの酸化膜よりも、酸化膜１ｎｍ／Ｓｉ微結晶／酸化膜１ｎｍ積層構造の方が小さくなれば良い。５ｎｍ酸化膜の場合、図１５（ａ）に示すように、トンネルバリアは３角ポテンシャルを通るＦＮ電流となるので、一般的なＦＮトンネルの有効質量値０．４６として、１３ＭＶ／ｃｍでほぼ１Ａ／ｃｍ2 である。
一方、酸化膜１ｎｍ／Ｓｉ微結晶／酸化膜１ｎｍの場合、図１５（ｂ）に示すように、Ｓｉ微結晶によるエネルギーバリアΔＥを介した電流となる。このような２重接合を通過する電流を扱う理論は、オーソドクス理論（Orthodox theory）と呼ばれる。全体のトンネル電流は、両側酸化膜のみのトンネル電流に対し、Ｓｉ微結晶中の有効エネルギーバリアΔＥeffに対し、ｅｘｐ（−ΔＥeff／ｋBＴ）を掛けたものでほぼ与えられる（ここでｋB はボルツマン定数で、Ｔは絶対温度で通常室温で３００Ｋ程度）。
ちなみに図１５（ｂ）より、ΔＥeff＝ΔＥ−１３［ＭＶ／ｃｍ］×Ｔox×ｑである（Ｔoxは薄い酸化膜厚１ｎｍ、ｑは素電荷）。即ち、１ｎｍ酸化膜のトンネル抵抗値Ｒとすると、電流は｛１３ＭＶ/ｃｍ×２Ｔox／（２Ｒ）｝×ｅｘｐ｛−（ΔＥ−１３ＭＶ／ｃｍ×Ｔox×ｑ）／ｋBＴ｝でほぼ与えられる。
ここで、トンネル抵抗Ｒは、酸化膜の直接トンネル電流の一般的な理論式であるシモンズ（Simons）の表式で、膜厚が薄いときの一般的な有効質量を０．３程度とすることで算出できる。エネルギーバリアΔＥはＳｉ微小結晶中のクーロンブロッケイドエネルギーと量子閉じ込めエネルギーを足し合わせたものである。Ｓｉ微結晶の大きさ（直径）ｄに対し、クーロンブロッケイドエネルギーはｑ2／（２πｄε）（εは酸化膜の誘電率）であり、量子閉じ込めはｘｙｚの３方向合わせて３×｛ｈ2／（８ｍeffｄ2 ）］で見積もられる。ここで、ｈはプランク定数、ｍeff はＳｉ中の伝導帯電子有効質量の内、最低エネルギー状態を与える重い方の有効質量である。
以上より、Ｓｉ微結晶ｄに対する電流を見積もることができ、図１６に示すように、粒径ｄが約１ｎｍよりも小さければ、５ｎｍ酸化膜の１３ＭＶ／ｃｍで１Ａ／ｃｍ2 よりも小さくできる。従って、Ｓｉナノ微結晶層５３２の粒径を１ｎｍよりも小さく形成すれば、トンネル酸化膜５１０よりも５３０の（酸化膜／Ｓｉ微結晶膜／酸化膜）積層構造の方が電流を通しにくくなることが期待でき、ブロック膜として機能できる。
図１６は、オーソドクス理論に基づく、１３ＭＶ／ｃｍ電界印加時における酸化膜／Ｓｉ微結晶層／酸化膜電流密度のＳｉ微結晶層粒径依存性を示す図である。エネルギーバリアΔＥを、酸化膜中にＳｉ微結晶が孤立していると仮定して算出している。実際は、Ｓｉ微結晶層内に稠密な密度で作製されているため、Ｓｉ微結晶間相互作用により、同じ粒径では酸化膜中孤立するＳｉ微結晶よりエネルギーバリアは小さくなり電流ブロック効果は小さくなる。よって、実際にはぎりぎりの粒径１ｎｍでは絶縁効果は不足で、より小さな粒径制御が必要だと考えられる。図１６で示す１ｎｍ程度以下という目安は、トンネル酸化膜よりも大きな絶縁性を出すため必要最低限の上限である。
なお、本実施形態では、酸化膜１ｎｍ／Ｓｉ微結晶／酸化膜１ｎｍ積層構造がゲート側にあることから、主に消去でのブロック絶縁性を強める効果がある構成である。Ｓｉ微結晶を電荷蓄積部側に有する構成であれば、書込みに対するブロック層効果を主に強めることができる。例として両側にある構成を図１７に示す。電荷蓄積部５２０を形成後に、酸化膜５７１、Ｓｉ微結晶層５７２、酸化膜５７３の形成を追加すれば良い。図１７の構造であれば書込み消去共にブロック層効果を強めることができる。
本実施形態では、Ｓｉ微結晶層５３２の両側に酸化膜５３１，５３３がある構成であるが、キャリア注入側でない酸化膜５３１はなしで、High-ｋ膜（アルミナ）５６０上に直接Ｓｉナノ微結晶層５３２がある構成でも良い。酸化膜５３１の作成を省略すれば良い。この場合、アルミナは酸化膜よりもポテンシャルバリアが低いので、Ｓｉ微結晶中のエネルギーバリアΔＥが同じ粒径で低くなり、粒径の小さなものが必要になる可能性がある。
図１５（ａ）（ｂ）及び図１６に示したように、Ｓｉ微結晶層を用いて通常のトンネルＳｉ酸化膜よりも強い絶縁性を成しうる。よって、本実施形態や図１７に示す例において、High-ｋブロック層部分であるアルミナ膜５６０のない構成でもブロック層とすることは可能である。この場合は、極微小粒径と、隙間の非常に少ない密度制御ができるより精密なプロセス条件出しが必要になる。
このようにブロック層において、最低でも１ｎｍ以下の微小粒径のＳｉ微結晶層を有し、なおかつＳｉ微結晶層を上下に挟む少なくとも一方の酸化膜が１ｎｍ程度の薄いものとすることで、ブロック層を薄膜化した微細化に有利なメモリ装置を得ることができる。
（第６の実施形態）
図１８（ａ）（ｂ）は、本発明の第６の実施形態に係わる不揮発性半導体メモリ（Ｓｉ微結晶層ブロック層浮遊ゲートメモリ）の製造工程を示す断面図である。
図１８（ａ）に示すように、Ｓｉ基板６００上に厚さＴox＝８ｎｍのトンネル酸化膜（第１のゲート絶縁膜）６１０を形成し、その上にＬＰＣＶＤ装置で電荷蓄積部である厚さ１０ｎｍのポリＳｉ膜６２０を形成する。続いて、ＣＶＤにより１ｎｍのＳｉＯ2 等の酸化膜６７１を形成し、更にａ−Ｓｉ層を１．３ｎｍ堆積し、その上に熱酸化により１ｎｍの酸化膜６７３を形成する。これにより、ａーＳｉ層の厚さは０．８ｎｍであり、上下両側を厚さ１ｎｍの酸化膜６７１，６７３で挟まれた状態となる。
この状態で窒素雰囲気中で９５０℃の高温アニールを行うと、ａ−Ｓｉ層は０．８ｎｍサイズのＳｉナノ微小結晶６７２ａからなるＳｉ微結晶層６７２となる。その後、ＬＰＣＶＤで８ｎｍのアルミナ膜６６０を積層する。さらに、ＣＶＤで１ｎｍのＳｉＯ2 等の酸化膜６３１を形成し、ａ−Ｓｉ層を１．３ｎｍ堆積し、その上に熱酸化によりａ−Ｓｉ層の表面に１ｎｍの酸化膜６３３を形成する。この状態で窒素雰囲気中で９５０℃の高温アニールを行うと、ａ−Ｓｉ層は０．８ｎｍサイズのＳｉナノ微小結晶６３２ａからなるＳｉ微結晶層６３２となる。
次いで、図１８（ｂ）に示すように、ゲート電極６４０となる厚さ２００ｎｍのｎ+ 型ポリＳｉ層をＣＶＤで堆積し、レジストパターンをマスクとした選択エッチングによりゲート構造部を形成する。その後、リンをドーズ量１×１０15ｃｍ-2、入射エネルギー５ＫｅＶで注入し、１０００℃ｍ１０秒の高速アニールによりソース／ドレイン領域６０２，６０３となるｎ+ 型拡散層を形成する。これにより、微細化に有利なメモリ装置が形成できた。
次に、本実施形態の構造のメモリが微細化を有利にする理由を説明する。トンネル膜に通常のＳｉ酸化膜を有するメモリでは、ブロック層として High-ｋ膜、及び High-ｋ膜と酸化膜の積層構造がよく用いられる。本実施形態では、先の第５の実施形態と同様にアルミナを用いた。従って本実施形態は、ブロック層中に０．８ｎｍの極微小粒径のＳｉ微結晶層を含む浮遊ゲートメモリである。
電荷蓄積部６２０とゲート電極６４０の間の１ｎｍ酸化膜／０．８ｎｍＳｉ微結晶膜／１ｎｍ酸化膜の積層構造は、書込み消去時トンネル酸化膜６２０よりも電流を通さないようにすることが可能である。このため、本実施形態では、ブロック層における絶縁性をより強化できるので、その分 High-ｋ膜６６０の膜厚を薄くできる。従って、全体のブロック層の実効膜厚を薄膜化可能となるので、メモリ素子微細化の有利な構造となる。
Ｓｉ微結晶膜構造６３０，６７０が酸化膜６１０よりも書込み消去時に電流を通しにくい理由は、第５の実施形態での説明と同じで、最低でも１ｎｍ以下の微小粒径のＳｉ微結晶層であれば、書込み消去時に酸化膜よりも強い絶縁性を出せる可能性があり、ブロック層として機能し得るためである。
本実施形態では、Ｓｉ微結晶６３２ａと６７２ａの粒径を互いに同じ０．８ｎｍとしているが、１ｎｍ以下であれば書込み消去時にそれぞれブロック層として機能し得るので、６３２ａと６７２ａとで相異なる粒径であっても良い。例えば、Ｓｉ微結晶６７２ａの粒径０．７ｎｍで、Ｓｉ微結晶６３２ａの粒径０．８ｎｍなどでも良い。
本実施形態では、High-ｋブロック層材料に第５の実施形態と同様にアルミナを用いたが、他の High-ｋ材料でも全く同様の効果が得られる。特に、ポリＳｉのような浮遊ゲート電極を電荷蓄積部とする場合、High-ｋブロック層材料としてＳｉ窒化膜が良く用いられ、ＯＮＯ（酸化膜／窒化膜／酸化膜積層構造）やＮＯＮＯＮ（窒化膜／酸化膜／窒化膜／酸化膜／窒化膜積層構造）などがブロック層に使用される。アルミナ６６０の代わりに窒化膜を用いる場合、アルミナの形成に変えて、ＬＰＣＶＤで８ｎｍのＳｉ窒化膜を形成すれば良い。
本実施形態では、２層のＳｉ微結晶層６３２，６７２を含んでいるが、一層であっても効果が期待できる。例としてＳｉ微結晶層６３２のみがある場合を、図１９に示す。この構造は、Ｓｉ微結晶層６７２及び酸化膜６７３の形成を省略することで形成可能である。さらに、酸化膜６７１の形成を省略することも可能である。図１９のような場合、主に消去において、５ｎｍトンネル酸化膜６１０による電荷蓄積部からの電子放出よりも、図１６に示すようにゲートからの電子注入は小さいためブロック層として機能し得る。
図１６に示したように、Ｓｉ微結晶層を用いて通常のトンネルＳｉ酸化膜よりも強い絶縁性を成しうる。よって、本実施形態や図１９に示す例において、High-ｋブロック層部分であるアルミナ６６０や窒化膜のない構成でもブロック層とすることは可能である。この場合は極微小粒径と、隙間の非常に少ない密度制御ができるより精密なプロセス条件出しが必要になる。
（最適条件の説明）
次に、本発明が効果を発現するための、幾つかの望ましい条件を説明する。なお、以下では導電性微粒子を挟む絶縁膜として酸化膜を用いた場合の例で説明するが、酸化膜以外の絶縁膜であっても同様に適用することができる。
本発明は、トンネル絶縁膜中の例えばＳｉナノ微結晶のような導電性微小粒子における、キャリアの閉じ込めにより形成されるエネルギー準位を経由したトンネル現象を用いている。即ち、導電性微粒子内のΔＥのエネルギー範囲内には量子力学的状態が存在しないので、記憶保持時のようにΔＥがキャリアの行き来を遮る場合は、エネルギー的にΔＥのエネルギー障壁を超えて行く以外に通り抜ける選択肢がないことを利用している。これは、導電性微粒子におけるエネルギーレベルΔＥが熱揺らぎｋBＴ（ｋB はボルツマン定数、Ｔは絶対温度で、室温ではｋBＴは２６ｍｅＶ程度）よりも大きい場合に、有効に効果発現可能となる。
ΔＥは、導電性微粒子が金属材料の場合はクーロンブロッケイドエネルギー、半導体の場合はクーロンブロッケイドエネルギーと量子閉じ込めエネルギーで決まる。ΔＥの主要因の一つであるクーロンブロッケイドエネルギーは、導電性微粒子が球形若しくは球に近い形状であれば、粒径（直径）をｄとすると、ほぼｑ／（２πεｄ）で与えられる。ここで、ｑは素電荷、εはトンネル絶縁膜材料の誘電率である。これを用いて導電性微粒子の大きさｄの望ましい範囲を見積もることができる。
本発明で用いられる導電性微粒子の粒径ｄはｑ／（２πεｄ）＞ｋBＴ、つまりｄ＜ｄmax＝ｑ／（２πεｋBＴ）を満たすことが望ましい。典型的なトンネル絶縁膜としてのＳｉ酸化膜の場合、ｄmax＝３０ｎｍである。Ｓｉナノ微結晶のような半導体の場合、量子閉じ込めのエネルギーも熱揺らぎｋBＴより大きいことがより望ましい。
量子閉じ込めは、ｘｙｚの３方向合わせて３×｛ｈ2／（８ｍeffｄ2 ）｝で見積もられる。ここで、ｈはプランク定数、ｍeff はバンド構造で決まる電子有効質量である。よって、３×｛ｈ2／（８ｍeffｄ2 ）］＞ｋBＴより、ｄ＜ｄmax2 =｛３ｈ2／（８ｍeffｋBＴ）｝1/2 であることがより望ましい。最も典型的なＳｉナノ微結晶の場合、ｍeff はＳｉ中の伝導帯電子有効質量の内、最低エネルギー状態を与える重い方の有効質量で、ｄmax2 ＝６．５ｎｍである。なお、ナノ微結晶粒径の下限はＳｉ原子サイズの０．３ｎｍ程度と考えられる。
本発明は、キャリアがＳｉナノ微結晶を挟む少なくとも一方の薄い酸化膜を通り抜けようとするとき、Ｓｉナノ微結晶におけるエネルギー障壁を越える時は高速に、越えられない時はブロックされることを利用する。従って、少なくとも一方の薄い酸化膜自身が厚すぎると、エネルギー障壁を越える時、トンネル膜自身の抵抗により十分高速とならない。書込み時の典型的電界は１３ＭＶ／ｃｍ＝１．３Ｖ／ｎｍ程度である。従って、例えばＳｉナノ微結晶を挟む少なくとも一方の薄い酸化膜が２．４ｎｍだとすると、１．３Ｖ／ｎｍの電界では、Ｓｉ酸化膜の伝導帯ポテンシャルの高さが３．１ｅＶであることから、トンネルポテンシャルは前記図１５（ａ）に示す三角ポテンシャルになる。従って、事実上酸化膜自身のＦＮトンネルと同じになり、十分高速な書込みができない。よって、Ｓｉナノ微結晶を挟む少なくとも一方の薄い酸化膜が２．４ｎｍよりも薄くなれば酸化膜よりも高速にできる。
このようにＳｉ微結晶層に接して作られる薄いトンネル酸化膜厚は、できるだけ薄くする方が、トンネル抵抗がより低くなるため、例えば粒径大の側で高速書込み消去するのに有利である。また、例えば粒径小の側でブロックさせるためにも、薄いトンネル酸化膜厚はできるだけ薄くする方が有利である。即ち、薄くする方が、同一電界で実効エネルギーバリア（図１５（ｂ）のΔＥeff ）がより高くなるため、有利である。従って、Ｓｉナノ微結晶を挟む少なくとも一方の薄い酸化膜は、制御可能な最も薄い酸化膜厚にするのが典型的な場合となる。制御可能な最も薄い酸化膜厚は通常１ｎｍ程度と考えられる。
第１〜第４の実施形態では、電荷蓄積部の上下のＳｉナノ微結晶の粒径の違いを利用し、必要に応じて粒径の小さい側をブロック層として利用するものである。電荷蓄積部上下のＳｉ微結晶層の下側が薄い場合、図３（ｂ）に示すような書込み時のエネルギーの壁をなくして高速化するには、ΔＥ1 ／ｑＴox1 以上の電界がトンネル膜にかからなければならない。ここで、下側（粒径大の側）Ｓｉ微結晶層（図１の１１２、図５の２１２、図８の３１２、図１１の４１２）のエネルギーバリアをΔＥ1 、チャネル側トンネル膜（図１の１１１，図５の２１１、図８の３１１、図１１の４１１）の膜厚、即ち薄い方の膜厚をＴox1とする。
次に、上側（粒径小の側）Ｓｉ微結晶層（図１の１３２、図５の２３２、図８の４３２、図１１の４３２）のエネルギーバリアΔＥ（＞ΔＥ1 ）、蓄積部側トンネル膜（図１の１３１，図５の２３１、図８の３３１、図１１の４３１）の膜厚、即ち薄い方の膜厚をＴoxとすると、上記下側Ｓｉ微結晶層を介した高速書込みのための最低電界ΔＥ1 ／ｑＴox1 がかかった時の電荷蓄積部に対する上側Ｓｉ微結晶層のエネルギーバリアはΔＥ−ΔＥ1 ×（Ｔox／Ｔox1）である。このエネルギーバリアでブロック層として機能させるには、この高さが熱揺らぎのエネルギーｋBＴよりも大きいことが最低限必要である。即ち、
ΔＥ−ΔＥ1 ×（Ｔox／Ｔox1）＞ｋBＴ
が最低限必要なエネルギー差である。エネルギーバリア主要因であるクーロンブロッケイドエネルギーｑ／（２πεｄ）で、粒径に関する条件を導き出せる。下側（粒径大の側）Ｓｉ微結晶の粒径をｄ1［ｎｍ］、上側（粒径小の側）Ｓｉ微結晶の粒径をｄ［ｎｍ］として、
ｄ1 ＞ｄ×（Ｔox／Ｔox1）／｛１−ｋBＴ（２πεｄ）／ｑ｝
が望ましい粒径差である。薄いトンネル酸化膜厚はできるだけ薄くするのが、トンネル抵抗が低くなるため粒径大の側で高速書込みするのに有利であり、粒径小の側でブロックさせるためにも、エネルギーバリアが同一電界で高くなるため有利である。従って、通常制御可能な最も薄い酸化膜厚（１ｎｍ程度と予想される）とすることが予想され、ＴoxとＴox1 がほぼ等しい場合が典型的になると考えられる。よって、最低限必要なエネルギー差
ΔＥ−ΔＥ1 ＞ｋBＴ
最低限必要な粒径差
ｄ1 ＞ｄ／｛１−ｋBＴ（２πεｄ）／ｑ｝
が典型的な条件である。ここで、トンネル絶縁膜部がＳｉ酸化膜で、εがＳｉ酸化膜の誘電率、かつ室温だとすると、ｄ1 ＞ｄ／（１−ｄ／３０ｎｍ）となる。
上記の物理学的条件ΔＥ−ΔＥ1 ＞ｋBＴでは、厚さＴox［ｎｍ］，Ｔox1［ｎｍ］として制御可能な最も薄いＳｉ酸化膜厚１ｎｍ程度の場合を考えたとしても、上側のエネルギーバリアを越えられる電界と、下側のエネルギーバリアを越えられる電界の差は（ΔＥ／ｑＴox）−（ΔＥ1 ／ｑＴox1）＞０．２６［ＭＶ／ｃｍ］である。この差により、必要に応じて粒径小の側をブロック層として機能させるのが本発明の特徴である。しかし、書込み消去時のトンネル膜にかかる電界はおおよそ１３ＭＶ／ｃｍ程度であるので、この差は数％しかなく、効果を得るには十分とは言えない。よって、ΔＥとΔＥ1 は相対的にもっと差があることが望ましい。電界差が１ＭＶ／ｃｍ（＝０．１Ｖ／ｎｍ)以上であれば１０％程度以上の効果が見込めてより望ましい。即ち、ΔＥ／ｑＴox−ΔＥ1 ／ｑＴox1 ≧０．１Ｖ／ｎｍ、つまり
ΔＥ−ΔＥ1 ×（Ｔox／Ｔox1）≧０．１［eV/nm］×Ｔox
であることがより望ましい。粒径では
ｄ1 ≧ｄ×（Ｔox／Ｔox1）／｛１−０．１［eV/nm］×Ｔox（２πεｄ）／ｑ｝
であることがより望ましい条件である。典型的な制御可能な最も薄い膜厚同士でＴox＝Ｔox1＝１ｎｍの場合を考えると、
ΔＥ−ΔＥ1 ≧０．１［eV］
ｄ1 ≧ｄ／｛１−０．１［eV］×（２πεｄ）／ｑ｝
であることがより望ましい。ここで、トンネル絶縁膜部がＳｉ酸化膜で、εがＳｉ酸化膜の誘電率、かつ室温だとすると、ｄ1 ＞ｄ／（１−ｄ／８ｎｍ）となる。
さらに、電界低減の効果が２ＭＶ／ｃｍ（＝０．２Ｖ／ｎｍ)以上であれば２０％程度の電界差でブロック層効果が見込めてさらに望ましい。即ち、
ΔＥ−ΔＥ1 ×（Ｔox／Ｔox1）≧０．２［eV/nm］×Ｔox
であることがより望ましい。粒径では
ｄ1 ≧ｄ×（Ｔox／Ｔox1）／｛１−０．２［eV/nm］×Ｔox（２πεｄ）／ｑ｝
であることがより望ましい条件である。典型的な制御可能な最も薄い膜厚同士でＴox＝Ｔox1＝１ｎｍの場合を考えると、
ΔＥ−ΔＥ1 ≧０．２［eV］
ｄ1 ≧ｄ／｛１−０．２［eV］×（２πεｄ）／ｑ｝
であることがより望ましい。ここで、トンネル絶縁膜部がＳｉ酸化膜で、εがＳｉ酸化膜の誘電率、かつ室温だとすると、ｄ1 ＞ｄ／（１−ｄ／４ｎｍ）となる。
本発明はＳｉ微結晶の高いエネルギーバリアによる書込み消去時のブロック効果を利用して、メモリ素子の微細化、多値化に利用するものである。電荷蓄積部下側のチャネル面上の薄い酸化膜上と、電荷蓄積部上側の電荷蓄積部上に接する薄い酸化膜上の両方にＳｉ微結晶層があり、両者の粒径が異なれば、どちらかをブロック膜に利用できる。或いは、電荷蓄積部下側の電荷蓄積部下に接する薄い酸化膜下と、電荷蓄積部上側のゲート下に接する薄い酸化膜下の両方にＳｉ微結晶層があり、両者の粒径が異なればどちらかを、ブロック膜に利用できる。或いは、通常のトンネルＳｉ酸化膜と、電荷蓄積部を挟んで反対側の high-ｋブロック層構造中に、Ｓｉ微結晶層の粒径が１ｎｍよりも小さいＳｉ微結晶層を含み、Ｓｉ微結晶層が１ｎｍ程度の薄い酸化膜を介してゲート又は電荷蓄積部と接して形成されてあれば、High-ｋブロック層構造の絶縁性をより強化することに利用できる。
第１〜第６の実施形態においては、トンネル絶縁膜材料にＳｉ酸化膜を用いているが他の絶縁体材料でも同等の効果が得られる。Ｓｉナノ微結晶を挟む少なくとも一方の薄いトンネル膜は、Ｓｉ酸化膜以外の材料でも、そのトンネル抵抗が、２．４ｎｍのＳｉ酸化膜よりも小さくなる材料、膜厚ならば同じ効果が得られる。厚い方のトンネル膜もＳｉ酸化膜以外であっても同様の効果が得られる。特に膜厚が厚い方は積層構造とすることができる。例えば、第２の実施形態の酸化膜２３３や図４の酸化膜１３３を、ＯＮＯ（酸化膜／窒化膜／酸化膜）積層構造やＯＡＯ（酸化膜／アルミナ／酸化膜）のように、誘電率の高い High-k 膜材料を酸化膜で挟んだ構造とすることで、よりブロック層としての機能を高めることができる。
第４と第６の実施形態では、２層の電荷蓄積部の間のブロック絶縁膜３２２，４５０として、アルミナやＯＡＯ（酸化膜／アルミナ／酸化膜）積層構造を用いているが、ＯＮＯ（酸化膜／窒化膜／酸化膜）積層構造や他の絶縁膜材料やその積層構造でも良い。上下のＳｉ微結晶の粒径の設計によっては、どちらも酸化膜よりも書込み消去しやすくできるので、その場合Ｓｉ酸化膜のみでも可能である。また、２層電荷蓄積部の上下のＳｉ微結晶よりも、粒径の小さいＳｉ微結晶層をブロック層構造３２２，４５０に利用することもできる。
メモリとして十分な効果を得るには、電荷蓄積部がチャネル全面を覆っていることがより望ましい。さらに、本発明のＳｉナノ微結晶も、エネルギー障壁を越えた時の高速性と、越えられない時の絶縁性をより効率良く得るために、電荷蓄積部（従ってチャネル）のほぼ全面を覆っていることが望ましい。上記議論でのエネルギーバリアΔＥ，ΔＥ1 や、粒径ｄ，ｄ1 には、Ｓｉ微結晶層中多少なりとも粒径バラツキがあることによる分布がある。よって、本明細書において記載するΔＥ，ΔＥ1 や、粒径ｄ，ｄ1 に関する条件は、各Ｓｉ微結晶層における平均値である。
また上記議論では、導電性微粒子の粒径ｄ，ｄ1 として、球又は球に近い形状をしたものの直径としているが、実際は厳密な球形になるとは限らない。球形の場合は直径ｄに対し自己容量がＣself＝πεｄとなり、よってクーロンブロッケイドエネルギーはほぼｑ／（２Ｃself）＝ｑ／（２πεｄ）で与えられる。導電性ナノ微粒子の形状が球に近いものでない場合は、その導体形状に応じて決まる自己容量Ｃselfに対し、ｄ＝Ｃself／（πε）により実効的な粒径ｄを特定することができる。
Ｓｉ微結晶層のＳｉナノ微結晶の平均粒径をｄとすると、１個当たりの平均俯瞰断面積はπｄ2／４なので、全く隙間無く形成されているとすると面密度は平均俯瞰断面積の逆数の４／（πｄ2 ）である。これが、Ｓｉ微結晶面密度の上限だと考えられる。本発明で用いるブロック層としての効果を十分発現するのに望ましい面密度は、基本的に稠密で４／（πｄ2 ）近辺であるほど望ましい。チャネル面を１０％Ｓｉ微結晶層が被覆すれば、１０％程度のブロック絶縁膜向上が見込める。よって望ましい面密度の下限は、４／（１０πｄ2 ）である。同様にチャネル面を２０％Ｓｉ微結晶が被覆すれば、２０％程度のブロック絶縁膜向上が見込める。よって、さらに望ましい面密度の下限は、４／（５πｄ2 ）である。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。
第１，３，５の実施形態では、絶縁膜内のＳｉ微結晶層が１層ずつの構造であり、第２，４，６の実施形態では絶縁膜内のＳｉ微結晶層が２層ずつの構造であるが、上下どちらか一方がＳｉ微結晶層の１層、もう一方がＳｉ微結晶層の２層であっても良い。第１〜第６の実施形態では、電荷蓄積部の上又は下の絶縁膜内において、Ｓｉ微結晶層は最大２層とした。しかし、２層の間に３層目以上のＳｉ微結晶層が存在しても、チャネル側、電荷蓄積部下側、電荷蓄積部上側、ゲート側近辺のＳｉ微結晶層に粒径の大小があれば、適時ブロック層として機能可能なのは同じである。
第１〜第６の実施形態においては、チャネル全面を覆う薄膜ａ−Ｓｉを加熱してできるＳｉ微結晶を利用してＳｉ微結晶層を作成しているが、稠密な粒径バラツキ制御が可能な形成方法であれば他の方法を用いることも可能である。また、浮遊ゲートへの情報電荷の供給源はチャネル半導体であるが、制御ゲート電極のｎ+ 型Ｓｉが供給源となっているものでも効果は同じである。さらに、ｎ型ＭＯＳＦＥＴに基づく不揮発性半導体メモリに限らず、ｐ型ＭＯＳＦＥＴに基づく不揮発性半導体メモリも同様に構成できる。
また、実施形態では電荷蓄積部にＳｉ窒化膜、ｎ+ 型ポリＳｉを用いているが、他の電荷蓄積な可能な材料でも良い。但し、情報電荷が蓄積されるエネルギー準位は、上下に存在するどのＳｉ微結晶のエネルギーバリアよりもエネルギー的に低いものでないと効果の発現はできない。
第１〜第６の実施形態においては、基板半導体としてＳｉを用いているが他の半導体であっても良い。第１〜第６の実施形態においては、電荷蓄積部にＳｉ窒化膜又はｎ型ポリＳｉを用いているが、他のトラップ膜材料又は他の浮遊電極材料であっても良い。また、微粒子は必ずしもＳｉナノ微結晶に限るものではなく、Ｓｉ以外の半導体の微結晶を用いた導電性微粒子を用いることも可能である。
ＭＯＮＯＳ型メモリや浮遊ゲートメモリでは、電荷蓄積部の上下の絶縁膜間において、一方をトンネル絶縁膜とし、もう一方をブロック絶縁膜として動作が可能になる。上記実施形態に見るように本発明は、ブロック層に相当する側の絶縁膜において、チャネル又は電荷蓄積部又はゲートからのキャリアの出入をブロックさせる効果を利用するものである。このためには、できるだけ稠密な粒径制御された微小Ｓｉナノ微結晶層を含み、且つその微小Ｓｉナノ微結晶層の上下少なくとも一方に膜厚制御された薄い酸化膜が形成されているのが望ましい。
本明細書では主にＳｉナノ微結晶と薄いトンネルＳｉ酸化膜について述べるが、導電性ナノ微粒子であれば他の材料でも、また薄い膜厚制御されたトンネル絶縁膜であればＳｉ酸化膜以外のものでも、導電性微粒子の粒径設計により改善効果が得られる点は同様である。Ｓｉ微結晶のような半導体ならば、エネルギーバリアはクーロンブロッケイドエネルギーと量子閉じ込めエネルギーで決まる。金属ナノ微粒子ならば、状態密度が高いので、クーロンブロッケイドエネルギーのみで決まる。また、トンネル絶縁膜として酸化膜以外の絶縁膜を用いた場合も、前記（最適条件の説明）で説明した各式で最適条件を規定することが可能である。
100,200,300,400,500,600…Ｓｉ基板
101,201,301,401,501,601…チャネル領域
102,202,302,402,502,602…ソース領域
103,203,303,403,503,603…ドレイン領域
110,210,310,410,510,610…トンネル絶縁膜（第１のゲート絶縁膜）
111,113,131,133,211,213,215,231,233,235,311,313,331,333,411,413,415,431,433,435,531,533,571,573,631,633,671,673…酸化膜
112,212,214,312,412,414…Ｓｉ微結晶層（第１の微粒子層）
112a,212a,214a,312a,412a,414a…Ｓｉナノ微結晶（第１の導電性微粒子）
116,136…ａ−Ｓｉ層
120,320,520…電荷蓄積層（電荷蓄積部）
130,230,330,430,530,570,630,670…ブロック絶縁膜（第２のゲート絶縁膜）
132,232,234,332,432,434,532,572,632,672…Ｓｉ微結晶層（第２の微粒子層）
132a,232a,234a,332a,432a,434a,532a,572a,632a,672a…Ｓｉナノ微結晶（第２の導電性微粒子）
140,240,340,440,540,640…ゲート電極
220,421,422,620…浮遊ゲート（電荷蓄積部）
321,323…Ｓｉ窒化膜（電荷蓄積部）
322,452,560,660…アルミナ膜
320,450…ブロック層
451,453…酸化膜

Claims (10)

  1. 半導体基板のチャネル領域上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜中に形成された、クーロンブロッケイド条件を満たす第１の導電性微粒子を含む第１の微粒子層と、
    前記第１のゲート絶縁膜上に形成された電荷蓄積部と、
    前記電荷蓄積部上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜中に形成された、前記第１の導電性微粒子とは平均粒径が異なり、クーロンブロッケイド条件を満たす第２の導電性微粒子を含む第２の微粒子層と、
    前記第２のゲート絶縁膜上に形成されたゲート電極と、
    を具備したことを特徴とする不揮発性半導体メモリ。
  2. 前記第１及び第２のゲート絶縁膜は、前記微粒子層を上下から挟む酸化膜でそれぞれ形成され、前記酸化膜の少なくとも一方は、膜厚２．４ｎｍのＳｉ酸化膜よりもトンネル抵抗が低くなる厚さに形成されていることを特徴とする請求項１記載の不揮発性半導体メモリ。
  3. 前記第１の微粒子層と前記第２の微粒子層とで、電子１個の帯電に必要な平均エネルギーの大きさが異なり、前記平均エネルギーが大きい方のエネルギーバリアΔＥと前記平均エネルギーが小さい方のエネルギーバリアΔＥ1 との差が、ボルツマン定数をｋB 、絶対温度をＴとして、
    ΔＥ−ΔＥ1 ＞ｋBＴ
    を満たすことを特徴とする請求項１記載の不揮発性半導体メモリ。
  4. 前記第１の導電性微粒子と前記第２の導電性微粒子のうちの粒径が大きい方の平均粒径ｄ1［ｎｍ］と粒径が小さい方の平均粒径ｄ［ｎｍ］が、ボルツマン定数をｋB 、絶対温度をＴ、前記酸化膜の誘電率をε、素電荷をｑとして、
    ｄ1 ＞ｄ／｛１−ｋBＴ（２πεｄ）／ｑ｝
    の関係を満たすことを特徴とする請求項２記載の不揮発性半導体メモリ。
  5. 前記第１の微粒子層と前記第２の微粒子層とで、電子１個の帯電に必要な平均エネルギーが異なり、前記平均エネルギーが大きい方のエネルギーバリアΔＥと前記平均エネルギーが小さい方のエネルギーバリアΔＥ1 との差が、前記ΔＥを与える側の微粒子層を挟む酸化膜のうち薄い方の膜厚をＴox［ｎｍ］として、
    ΔＥ−ΔＥ1 ≧０．１［eV/nm］×Ｔox
    を満たすことを特徴とする請求項２記載の不揮発性半導体メモリ。
  6. 前記第１の導電性微粒子と前記第２の導電性微粒子のうちの粒径が大きい方の平均粒径ｄ1［ｎｍ］と粒径が小さい方の平均粒径ｄ［ｎｍ］が、ボルツマン定数をｋB 、絶対温度をＴ、前記酸化膜の誘電率をε、前記粒径が小さい方の微粒子を挟む酸化膜のうち薄い方の膜厚をＴox［ｎｍ］、素電荷をｑとして、
    ｄ1 ≧ｄ／｛１−０．１［eV/nm］×Ｔox（２πεｄ）／ｑ｝
    の関係を満たすことを特徴とする請求項２記載の不揮発性半導体メモリ。
  7. 前記第１の微粒子層と前記第２の微粒子層とで、電子１個の帯電に必要な平均エネルギーが異なり、前記平均エネルギーが大きい方のエネルギーバリアΔＥと前記平均エネルギーが小さい方のエネルギーバリアΔＥ1 との差が、前記ΔＥを与える側の微粒子層を挟む酸化膜のうち薄い方の膜厚をＴox［ｎｍ］として、
    ΔＥ−ΔＥ1 ≧０．２［eV/nm］×Ｔox
    を満たすことを特徴とする請求項２記載の不揮発性半導体メモリ。
  8. 前記第１の導電性微粒子と前記第２の導電性微粒子のうちの粒径が大きい方の平均粒径ｄ1［ｎｍ］と粒径が小さい方の平均粒径ｄ［ｎｍ］が、ボルツマン定数をｋB 、絶対温度をＴ、前記酸化膜の誘電率をε、前記粒径が小さい方の微粒子を挟む酸化膜のうち薄い方の膜厚をＴox［ｎｍ］、素電荷をｑとして、
    ｄ1 ≧ｄ／｛１−０．２［eV/nm］×Ｔox（２πεｄ）／ｑ｝
    の関係を満たすことを特徴とする請求項２記載の不揮発性半導体メモリ。
  9. 前記電荷蓄積部は、絶縁膜を介して２層に形成され、前記第１の微粒子層に近い方の下側電荷蓄積部と前記第２の微粒子層に近い方の上側電荷蓄積部とで、独立に電荷の蓄積を可能にしたことを特徴とする請求項１記載の不揮発性半導体メモリ。
  10. 前記第１の微粒子層は２層に形成され、一方の層は酸化膜を介して前記チャネル領域と接し、もう一方の層は酸化膜を介して前記電荷蓄積部と接し、
    前記第２の微粒子層は２層に形成され、一方の層は酸化膜を介して前記電荷蓄積部と接し、もう一方の層は酸化膜を介して前記ゲート電極と接することを特徴とする請求項１記載の不揮発性半導体メモリ。
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