JPWO2011036775A1 - 不揮発性半導体メモリ - Google Patents

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Abstract

不揮発性半導体メモリであって、半導体基板のチャネル領域上に形成された第1のゲート絶縁膜と、第1のゲート絶縁膜中に形成された、クーロンブロッケイド条件を満たす第1の導電性微粒子を含む第1の微粒子層と、第1のゲート絶縁膜上に形成された電荷蓄積部と、電荷蓄積部上に形成された第2のゲート絶縁膜と、第2のゲート絶縁膜中に形成された、第1の導電性微粒子とは平均粒径が異なり、クーロンブロッケイド条件を満たす第2の導電性微粒子を含む第2の微粒子層と、第2のゲート絶縁膜上に形成されたゲート電極と、を備えた。

Description

本発明は、半導体基板のチャネル領域とゲート電極との間に電荷蓄積部を有する不揮発性半導体メモリに関する。
近年、MONOS型の不揮発性半導体メモリの発展型として、トンネル酸化膜中にSi微結晶等の導電性微粒子を含む微粒子層を挿入した構造の不揮発性半導体メモリが開発されている(例えば、特許文献1参照)。このメモリは、クーロンブロッケイド条件を満たすSi微結晶をトンネル酸化膜で挟んだ二重トンネル接合を介して、Si表面とSi窒化膜(電荷蓄積層)中のトラップ準位との間でトンネル電流により電荷の入出が可能な構造となっている。
そして、記憶保持時では、Si微結晶のクーロンブロッケイド効果と量子閉じ込めによるエネルギー障壁ΔEにより、情報電荷のトンネルが遮られる。このため、記憶保持特性をexp(ΔE/kBT)に従って指数関数的に改善することができる。一方、書き込み・消去時は、適当な書き込み・消去電圧がかかることにより、エネルギー障壁ΔEの影響を受けずに情報電子がトンネルできる。このため、高速な書き込み・消去が可能である。
ところで、この種の半導体メモリの微細化をはかるには各層の薄膜化が必要である。しかし、電荷蓄積層に蓄積された電荷をゲート電極側に放出させないためにブロック絶縁膜を十分に厚くする必要があり、トンネル絶縁膜に比べてブロック絶縁膜の薄膜化が難しいと云う問題があった。また、容量を増やすには多値化が有効であるが、微粒子を用いたメモリでは多値化が難しいと云う問題があった。
一方、微粒子自体に電荷を蓄積させる不揮発性半導体メモリが提案されている(例えば、特許文献2参照)。しかし、この種の半導体メモリでは、微粒子自体に電荷を蓄積させるため、微粒子の粒径及び分散を高度に制御する必要があり、信頼性が低いと云う問題があった。
特開2003−078050号公報 特開2003−318293号公報
本発明の目的は、ブロック層等の絶縁膜の膜厚を薄くすることができ、微細化に適した構造の不揮発半導体メモリを提供することにある。
本発明の一態様に係わる不揮発性半導体メモリは、半導体基板のチャネル領域上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜中に形成された、クーロンブロッケイド条件を満たす第1の導電性微粒子を含む第1の微粒子層と、前記第1のゲート絶縁膜上に形成された電荷蓄積部と、前記電荷蓄積部上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜中に形成された、前記第1の導電性微粒子とは平均粒径が異なり、クーロンブロッケイド条件を満たす第2の導電性微粒子を含む第2の微粒子層と、前記第2のゲート絶縁膜上に形成されたゲート電極と、を具備したことを特徴とする。
本発明によれば、電荷蓄積部のチャネル側だけではなくゲート側の絶縁膜中にも微粒子層を形成することにより、ブロック層等の絶縁膜の膜厚を薄くすることができ、これにより素子の微細化をはかることができる。
第1の実施形態に係わる不揮発性半導体メモリの素子構造を示す断面図。 第1の実施形態に係わる不揮発性半導体メモリの製造工程を示す断面図。 第1の実施形態の不揮発性半導体メモリにおけるエネルギーバンド図。 第1の実施形態の変形例の素子構造を示す断面図。 第2の実施形態に係わる不揮発性半導体メモリの製造工程を示す断面図。 第2の実施形態の不揮発性半導体メモリにおけるエネルギーバンド図。 第2の実施形態の変形例の素子構造を示す断面図。 第3の実施形態に係わる不揮発性半導体メモリの製造工程を示す断面図。 第3の実施形態の不揮発性半導体メモリにおけるエネルギーバンド図。 第3の実施形態の変形例の素子構造を示す断面図。 第4の実施形態に係わる不揮発性半導体メモリの製造工程を示す断面図。 第4の実施形態の不揮発性半導体メモリにおけるエネルギーバンド図。 第4の実施形態の変形例の素子構造を示す断面図。 第5の実施形態に係わる不揮発性半導体メモリの製造工程を示す断面図。 第5の実施形態の不揮発性半導体メモリにおけるエネルギーバンド図。 Si微結晶径とリーク電流との関係を示す特性図 第5の実施形態の変形例の素子構造を示す断面図。 第6の実施形態に係わる不揮発性半導体メモリの製造工程を示す断面図。 第6の実施形態の変形例の素子構造を示す断面図。
以下、本発明の詳細を図示の実施形態によって説明する。
(第1の実施形態)
図1は、本発明の第1の実施形態に係わる不揮発性半導体メモリ(電荷蓄積部の上下で粒径が異なるMONOS型メモリ)の素子構造を示す断面図である。なお、以下では1つのメモリの構成を示すが、このメモリをスイッチング素子等と組み合わせて複数配置することにより、半導体記憶装置を構成することができる。
p型Si基板100の表面部には、チャネル領域101を挟むようにn型不純物からなるソース/ドレイン領域102,103が形成されている。基板100のチャネル領域101上には、トンネル絶縁膜(第1のゲート絶縁膜)110が形成されている。このトンネル絶縁膜110は、基板100の表面上に厚さ1nmの熱酸化膜(SiO2 )111を介して直径1.5nm程度のSiナノ微結晶(第1の導電性微粒子)112aからなるSi微結晶層(第1の微粒子層)112を形成し、その上に厚さ1nmの熱酸化膜113を形成することによって構成されている。微結晶層112におけるSiナノ微結晶112aは、クーロンブロッケイド条件(電子1個の充電エネルギーが熱揺らぎよりも大きいこと)を満たす微小結晶である。
トンネル絶縁膜110上には、Si窒化膜からなる厚さ5nmの電荷蓄積層120が形成されている。電荷蓄積層120上には、ブロック絶縁膜(第2のゲート絶縁膜)130が形成されている。このブロック絶縁膜130は、電荷蓄積層120上に厚さ1nmの熱酸化膜131を介して直径1nm程度のSiナノ微結晶(第2の導電性微粒子)132aからなるSi微結晶層(第2の微粒子層)132を形成し、その上に厚さ1nmの熱酸化膜133を形成することによって構成されている。
ブロック絶縁膜130上には、厚さ200nmのn+ 型ポリSi膜からなるゲート電極140が形成されている。このような構成によって、低電圧高速書込みを維持しながらの記憶保持改善を可能とする、微細化に有利な不揮発性半導体メモリとなっている。
次に、本実施形態の不揮発性半導体メモリの製造方法について、図2(a)〜(e)を参照して説明する。
まず、図2(a)に示すように、Si基板100上に厚さTox=1nmの熱酸化膜111を形成し、その上にCVD装置でアモルファスシリコン(a−Si)層116を2nm堆積する。続いて、a−Si層116の表面に、熱酸化により厚さ1nmの酸化膜113を形成する。これにより、a−Si層116の厚さは1.5nmとなり、a−Si層116は上下両側を厚さ1nmの酸化膜111,113で挟まれた状態となる。
次いで、窒素雰囲気中で950℃の高温アニールを行うと、図2(b)に示すように、a−Si層116はa−Si膜厚程度の大きさの多数のSiナノ微結晶(第1の導電性微粒子)112aに分離され、Siナノ微小結晶群からなるSi微結晶層112が形成される。これにより、Si微結晶層112を酸化膜111,113で挟んだトンネル絶縁膜(第1のゲート絶縁膜)110が形成される。
次いで、図2(c)に示すように、トンネル絶縁膜110上に、LPCVDで厚さ5nmのSi窒化膜からなる電荷蓄積層120を形成する。続いて、電荷蓄積層120上に厚さ1nmのSiO2 等の酸化膜131をLPCVDで形成し、その上にCVD装置でa−Si層136を1.5nm堆積し、さらに熱酸化によりa−Si層136の表面に1nmの酸化膜133を形成する。これにより、a−Si層136の厚さは1nmとなり、a−Si層136は上下両側を厚さ1nmの酸化膜131,133で挟まれた状態となる。なお、酸化膜は必ずしもSiO2 のみに限るものではなく、微量の窒素を含むものであっても良い。
次いで、窒素雰囲気中で950℃の高温アニールを行うと、図2(d)に示すように、a−Si層136はa−Si膜厚程度の大きさの多数のSiナノ微結晶(第2の導電性微粒子)132aに分離され、Siナノ微結晶群からなるSi微結晶層(第2の微粒子層)132が形成される。これにより、Si微結晶層132を酸化膜131,133で挟んだブロック絶縁膜130が形成される。
ここで、a−Si膜厚程度の大きさの結晶ができた後は、表面エネルギーが最小になる結晶状態を維持しようとする傾向により、横方向の結晶成長は薄いSiナノ膜厚では起こりにくい。従って、窒素アニール条件の調整により、膜厚程度を典型的大きさとするSiナノ微結晶112a,132aの粒径制御が可能である。そして、膜厚によって典型的大きさが決まるので、下側のSiナノ微結晶112aの典型的な大きさは1.5nm、上側のSiナノ微結晶132aの典型的な大きさは1nmとなる。
次いで、図2(e)に示すように、ブロック絶縁膜130上に、ゲート電極140となる厚さ200nmのn+ 型ポリSi層をCVDで堆積する。続いて、図示しないレジストパターンをマスクに各層を選択エッチングすることにより、ゲート電極部を形成する。この後は、リンをドーズ量1×1015cm-2、入射エネルギー5KeVで注入し、1000℃,10秒の高速アニールにより、ソース/ドレイン領域102,103となるn+ 型拡散層を形成することにより、前記図1に示す構造が得られる。
次に、本実施形態の構造のメモリが微細化を有利にする理由を、図3(a)(b)のエネルギーバンド図を基に説明する。図3(a)は記憶保持状態、図3(b)は書込み電圧印加状態を示している。
Si微結晶におけるエネルギーバリアΔEは、Si微結晶の粒径の小さい方が大きい。よって、図3(a)に示すように、下側Siナノ微結晶112aのΔE1 の方が、上側Siナノ微結晶132aのΔEよりも小さい。
書き込み時には、図3(b)に示すように、チャネルから電荷蓄積層120の電子トラップへの注入に当たって、適切な書込み電圧をかけることで、電子が下側Siナノ微結晶112aのΔE1 を越えることで高速書込みが可能である。一方、電荷蓄積層120中の情報電子は、ΔEがΔE1 よりも高いことによるエネルギー障壁の存在により、電子は上側のSiナノ微結晶132aを超えることができない。このため、Si微結晶層132がブロック層として機能する。
図3では、電荷蓄積部であるシリコン窒化膜(120)中の電子トラップは、真空レベルから見てシリコンの伝導帯端と同じエネルギーを有するように図示しているが、実際はその周辺に分布している。その場合でも多くの電子トラップ準位は、シリコンの伝導帯端近辺か、シリコンの伝導帯端よりも低いエネルギーを有しており、粒径小の方が、粒径大のものよりもエネルギーバリアが高いことには変わりなく、粒径小のSi微結晶層がある側をブロック層とすることができることに変わりは無い。
同様に消去時は、上記書込みと反対方向に同じ電圧をかけることで、粒径の大きい方をトンネル層、小さい方をブロック層とする消去が可能である。一方、データ保持においては、両側にSi微結晶層112,132によるエネルギー障壁ΔE1 ,ΔEが存在するため、統計力学からexp(ΔE/kBT)に従って長時間記憶保持が可能である。従って本実施形態では、トンネル絶縁膜110のみならず、ブロック絶縁膜130においても大幅な薄膜化が可能であり、メモリ素子微細化の有利な構造となる。
なお、本実施形態では、チャネル側のSiナノ微結晶112aの方がゲート側のSiナノ微結晶132aよりも大きい粒径としているが、逆にチャネル側の方がゲート側よりも小さいものとしても良い。この場合、ゲートと電荷蓄積部間の情報電荷注入/放出を上下逆にし、チャネルと電荷蓄積部の間をブロック層とすることができるので、同様に微細化に有利なメモリ構造となる。
また、本実施形態では、酸化膜111,113,131,133は何れも薄い1nmの膜厚としているが、各々のSi微結晶層を上下に挟む少なくとも一方の酸化膜が1nm程度の薄いものであれば、もう一方は厚いものでも良い。
一例として酸化膜113と133が厚い4nmの例を、図4に示す。このような厚い酸化膜は、例えばLPCVDで酸化膜を積み増すことで形成可能である。図4のような場合、書込み時は適当な書込み電圧をかけることで、より低い下側Siナノ微結晶112aのΔE1 を越えることで高速書込み可能である。一方、電荷蓄積部中の情報電子は、ΔEがΔE1 よりも高いことによるエネルギー障壁の存在により、上側のSiナノ微結晶132aを超えることができない。従ってこの場合も、Si微結晶層132がブロック層として機能することになる。
消去時はバレンスバンド側の正孔で見ると、正孔に対してもSi微結晶中でエネルギーバリアが形成されることも、またエネルギーバリアが粒径小のものほど高いことも同様である。このため、適当な消去電圧をかけることで、より低い下側Siナノ微結晶112aのΔE1 hole を正孔が越えることで消去可能である。一方、電荷蓄積部中の正孔は、ΔEhole がΔE1 hole よりも高いことによるエネルギー障壁の存在により、上側のSiナノ微結晶132aを超えることができない。このため、Si微結晶層132が消去におけるブロック層として機能する。図4は、111と131を薄く尚かつ113と133を厚くしているが、111と131を厚く尚かつ113と133を薄くしても同様に、粒径の小さい側をブロック層として機能させることができる。
このように電荷蓄積層120の上下で粒径が異なるSiナノ微結晶112a,132aを有し、尚かつ各Si微結晶層112,132を上下に挟む少なくとも一方の酸化膜、例えば111,131を1nm程度の薄いものとすることで、ブロック層を薄膜化した微細化に有利なメモリ構造を得ることができる。
即ち、チャネルとゲートの間に電荷蓄積部を有するメモリ装置において、チャネルと電荷蓄積部との間、及びゲートと電荷蓄積部との間に、導電性ナノ微粒子層をそれぞれ設ける。さらに、一方の導電性微粒子の粒径をより微小化することによりエネルギーバリアを高くし、指数関数的に電流リークを抑制することで、粒径のより小さい微粒子層をブロック層として利用することができる。これにより、微細化に有利なメモリ構造を実現することができる。
(第2の実施形態)
図5(a)〜(c)は、本発明の第2の実施形態に係わる不揮発性半導体メモリ(電荷蓄積部の上下で粒径が相異なる浮遊ゲートメモリ)の製造工程を示す断面図である。
Si基板200上に厚さTox=1nmの熱酸化膜211を形成し、その上にCVD装置でa−Si層を2nm堆積する。その後、a−Si層の表面に熱酸化により1nmのSiO2 等の酸化膜212を形成し、厚さ1.5nmのa−Si層が、上下両側を厚さ1nmの酸化膜211,213で挟まれている構造とする。
次いで、窒素雰囲気中で950℃の高温アニールを行うと、a−Si層は、a−Si膜厚程度の大きさのSiナノ微小結晶(第1の導電性微粒子)212aからなるSi微結晶層(第1の微粒子層)212となり、前記図2(b)と同様の構造ができる。その上にLPCVDで3nmの酸化膜を積層してSi微結晶層212上の酸化膜213を合計4nmにした後、CVD装置でa−Si層を2nm堆積する。続いて、熱酸化によりa−Si層の表面に1nmの酸化膜115を形成し、厚さ1.5nmのa−Si層が、上下両側を酸化膜213,215で挟まれている構造とする。その後、窒素雰囲気中で950℃の高温アニールを行うと、図5(a)に示すように、上側a−Si層は、a−Si膜厚程度の大きさのSiナノ微小結晶(第1の導電性微粒子)214aからなるSi微結晶層(第1の微粒子層)214となる。これにより、酸化膜211,Si微結晶層212,酸化膜213,Si微結晶層214,酸化膜215からなるトンネル絶縁膜(第1のゲート絶縁膜)210が形成される。
次いで、図5(b)に示すように、LPCVDで浮遊ゲート220となる10nmのポリSi膜を形成する。続いて、浮遊ゲート220上に、熱酸化で1nmの酸化膜231を形成した後、CVD装置でa−Si層を1.5nm堆積し、熱酸化によりa−Si層の表面に1nmの酸化膜233を形成する。これにより、ポリSi上のa−Si層の厚さは1nmとなり、上下両側を厚さ1nmの酸化膜231,233で挟まれることになる。
次いで、窒素雰囲気中で950℃の高温アニールを行うと、ポリSi上のa−Si層は1nmサイズのSiナノ微結晶(第2の導電性微粒子)232aからなるSi微結晶層(第2の微粒子層)232となる。その上にLPCVDで3nmのSiO2 等の酸化膜を積層してSi微結晶層232上の酸化膜233を合計4nmにした後、CVD装置でa−Si層を1.5nm堆積する。続いて、熱酸化によりa−Si層の表面に1nmの酸化膜235を形成し、厚さ1nmのa−Si層が、上下両側を酸化膜233,235で挟まれている構造とする。その後、窒素雰囲気中で950℃の高温アニールを行うと、最上層上側a−Si層は、a−Si膜厚程度の大きさのSiナノ微結晶(第2の導電性微粒子)234aからなるSi微結晶層(第2の微粒子層)234となる。これにより、酸化膜231,Si微結晶層232,酸化膜233,Si微結晶層234,酸化膜235からなる電極間絶縁膜(第2のゲート絶縁膜)230が形成される。
ここで、a−Si膜厚程度の大きさの結晶ができた後は、表面エネルギーが最小になる結晶状態を維持しようとする傾向により、横方向の結晶成長は薄いSiナノ膜厚では起こりにくい。従って、窒素アニール条件の調整により、膜厚程度を典型的大きさとするSiナノ微結晶212a,214a,232a,234aの粒径制御が可能である。
次いで、図5(c)に示すように、電極間絶縁膜230上に、ゲート電極240となる厚さ200nmのn+ 型ポリSi層をCVDで堆積した後、レジストパターンをマスクとした選択エッチングによりゲート電極部を形成する。その後、リンをドーズ量1×1015cm-2、入射エネルギー5KeVで注入し、1000℃,10秒の高速アニールによりソース/ドレイン領域202,203となるn+ 型拡散層を形成する。これにより、低電圧高速書込みを維持しながらの記憶保持改善を可能とする、微細化に有利な浮遊ゲート型メモリが形成できた。
次に、本実施形態の構造のメモリが微細化を有利にする理由を、図6(a)(b)のエネルギーバンド図を基に説明する。図6(a)は記憶保持状態、図6(b)は書込み電圧印加状態を示している。
Si微結晶におけるエネルギーバリアΔEは、Si微結晶の粒径の小さい方が大きい。よって、図6(a)に示すように、下側Siナノ微結晶212a,214aのΔE1 の方が、上側Siナノ微結晶232a,234aのΔEよりも小さい。
書き込み時には、図6(b)に示すように、チャネルから電荷蓄積部としての浮遊ゲート220への注入に当たって、適切な書込み電圧をかけることで、電子が下側Siナノ微結晶212a,214aのΔE1 を越えることで高速書込みが可能である。一方、浮遊ゲート220中の情報電子は、ΔEがΔE1 よりも高いことによるエネルギー障壁の存在により、上側のSiナノ微結晶232a,234aを超えることができない。このため、Si微結晶層232,234がブロック層として機能する。
同様に消去時は、上記書込みと反対方向に同じ電圧をかけることで、粒径の大きい方をトンネル層、小さい方をブロック層とする消去が可能である。一方、データ保持においては、両側のSi微結晶層212,214,232,242によるエネルギー障壁ΔE1 ,ΔEを超える必要があるので、exp(ΔE/kBT)に従って長時間記憶保持が可能である。従って本実施形態では、トンネル絶縁膜210のみならず、電極間絶縁膜230においても大幅な薄膜化が可能であり、メモリ素子微細化の有利な構造となる。
特に浮遊ゲートメモリにおいては、オーバーラップセル構造を取ることで微細化がより困難になることが知られている、しかし、本実施形態では、粒径の小さいSiナノ微結晶232a,234aによる高いエネルギー障壁で書込み消去時も電流がブロックされるため、オーバーラップ構造不要な微細化に有利なフラットセル構造も実現可能である。
なお、本実施形態では、チャネル側のSiナノ微結晶212a,214aの方が、ゲート側のSiナノ微結晶232a,234aよりも大きい粒径としているが、逆にチャネル側の方がゲート側よりも小さいものとしても良い。この場合、ゲートと電荷蓄積部間の情報電荷注入/放出を上下逆にし、チャネルと電荷蓄積部の間をブロック層とすることができるので、同様に微細化に有利なメモリ構造となる。
また、本実施形態では、チャネル側のSiナノ微結晶212aと214a、及びゲート側のSiナノ微結晶232aと234aは同じ粒径としているが、これに限るものではない。Siナノ微結晶212aよりもSiナノ微結晶232aが粒径小、且つSiナノ微結晶214aよりもSiナノ微結晶234aが粒径小であれば、書込み時にSi微結晶層212がトンネル層でSi微結晶層232がブロック層、消去時にSi微結晶層214がトンネル層でSi微結晶層234がブロック層として同様に機能する。従って、Siナノ微結晶212aと214a、及びSiナノ微結晶232aと234aは同じ粒径でなくても良い。例えば、Siナノ微結晶212aの粒径1.8nm、Siナノ微結晶214aの粒径1.5nm、Siナノ微結晶232aの粒径1.2nm、Siナノ微結晶234aの粒径1nmでも良い。
また、本実施形態では、チャネル側にSi微結晶層212,214、及びゲート側にSi微結晶層232,234と云うように、各々に2層ずつSi微結晶層を有しているが、1層のものでも良い。例としてSi微結晶層212,232のみを有する例を、図7に示す。この構造は、図5(c)の構造からSi微結晶層214及び酸化膜215とSi微結晶層234及び酸化膜235を省略すれば形成できる。
図7のような場合、書込み時は適当な書込み電圧をかけることにより、電子が下側Siナノ微結晶212aのΔE1 を越えることで、Si微結晶層212を介した高速書込みが可能である。一方、電荷蓄積部中の情報電子は、ΔEがΔE1 よりも高いことによるエネルギー障壁の存在により、上側のSiナノ微結晶232aを超えることができないので、Si微結晶層232がブロック層として機能するのは同等である。
消去時はバレンスバンド側の正孔で見ると、正孔に対してもSi微結晶中でエネルギーバリアが形成されることも、またエネルギーバリアが粒径小のものが高いことも同様である。このため、適切な消去電圧をかけることで、より低い下側Siナノ微結晶212aのΔE1 hole を正孔が越えることで消去可能である。一方、電荷蓄積部中の正孔は、ΔEhole がΔE1 hole よりも高いことによるエネルギー障壁の存在により、上側のSiナノ微結晶232aを超えることができない。このため、Si微結晶層232が消去におけるブロック層として機能する。
また、図7では酸化膜213,233は厚い4nmとしているが、酸化膜213,233も薄い1nmのものとすることも可能である。これは、LPCVDによる酸化膜厚の積み増しを省略することで形成可能である。この場合、書込み消去時に適当な書込み電圧をかけることで、電子が下側Siナノ微結晶212aのΔE1 を越えることで高速書込み消去可能である。一方、電荷蓄積部中の情報電子は、ΔEがΔE1 よりも高いことによるエネルギー障壁の存在により、上側のSiナノ微結晶232aを超えることができない。このため、Si微結晶層232がブロック層として機能する。
また、記憶保持時は、電子がエネルギー障壁ΔE1 ,ΔEを超える必要があるので、exp(ΔE/kBT)に従って長時間記憶保持が可能である。この場合、Si微結晶に隙間が無いように形成する、より精密なプロセス条件出しが必要である。
このように電荷蓄積部としての浮遊ゲート220の上下で粒径が異なるSiナノ微結晶212a,232aを有し、尚かつ各Si微結晶層212,232を上下に挟む少なくとも一方の酸化膜211,231を1nm程度の薄いものとすることができる。これにより、ブロック層としての電極間絶縁膜230を薄膜化した微細化に有利なメモリ構造を得ることができる。
(第3の実施形態)
図8(a)〜(c)は、本発明の第3の実施形態に係わる不揮発性半導体メモリ(電荷蓄積部の上下で粒径が異なる2層蓄積部MONOS型メモリ)の製造工程を示す断面図である。
図8(a)に示すように、Si基板300上に厚さTox=1nmの熱酸化膜311を形成し、その上にCVD装置でa−Si層を2nm堆積する。続いて、熱酸化によりa−Si層の表面に1nmの酸化膜313を形成する。これにより、a−Si層の厚さは1.5nmであり、a−Si層が上下両側を厚さ1nmの酸化膜311,313で挟まれている構造とする。続いて、窒素雰囲気中で950℃の高温アニールを行うと、a−Si層は、a−Si膜厚程度の大きさのSiナノ微小結晶(第1の導電性微粒子)312aからなるSi微結晶層(第1の微粒子層)312となる。これにより、酸化膜311,313でSi微結晶層312が挟まれた構造のトンネル絶縁膜(第1のゲート絶縁膜)310が形成される。
次いで、図8(b)に示すように、LPCVDで5nmの第1の電荷蓄積層であるSi窒化膜321を形成した後、10nmのアルミナ(酸化アルミニウム)膜322を形成し、LPCVDで5nmの第2の電荷蓄積層であるSi窒化膜323を形成する。即ち、アルミナ膜322を2つの電荷蓄積層321,323で挟んだ構造の電荷蓄積部320を形成する。
続いて、1nmのSiO2 等の酸化膜331をLPCVDで形成し、CVD装置でa−Si層を1.5nm堆積し、熱酸化によりa−Si層の表面に1nmの酸化膜333を形成する。これにより、上側a−Si層の厚さは1nmであり、a−Si層が上下両側を厚さ1nmの酸化膜331,333で挟まれている構造とする。続いて、窒素雰囲気中で950℃の高温アニールを行うと、a−Si層はナノメートルサイズのSiナノ微小結晶(第2の導電性微粒子)332aからなるSi微結晶層(第2の導電性微粒子)332となる。これにより、酸化膜331,333でSi微結晶層332が挟まれた構造のブロック絶縁膜(第2のゲート絶縁膜)330が形成される。
ここで、a−Si膜厚程度の大きさの結晶ができた後は、表面エネルギーが最小になる結晶状態を維持しようとする傾向により、横方向の結晶成長は薄いSiナノ膜厚では起こりにくい。従って、窒素アニール条件の調整により、膜厚程度を典型的大きさとするSiナノ微結晶312a,332aの粒径制御が可能である。膜厚によって典型的大きさが決まるので、下側のSiナノ微結晶312aの典型的な大きさは1.5nm、上側のSiナノ微結晶332aの典型的な大きさは1nmとなる。
次いで、図8(c)に示すように、ブロック絶縁膜330上に、ゲート電極340となる厚さ200nmのn+ 型ポリSi層をCVDで堆積し、レジストパターンをマスクとした選択エッチングによりゲート電極部を形成する。その後、リンをドーズ量1×1015cm-2、入射エネルギー5KeVで注入し、1000℃,10秒の高速アニールによりソース/ドレイン領域302,303となるn+ 型拡散層を形成する。これにより、低電圧高速書込みを維持しながらの記憶保持改善を可能とする浮遊ゲート型メモリ装置が形成できた。
次に、本実施形態の構造のメモリが多値化を有利にする理由を、図9(a)〜(c)のエネルギーバンド図を基に説明する。図9(a)は記憶保持状態、図9(b)は下側蓄積部書込み電圧印加状態、図9(c)は上側蓄積部書込み電圧印加状態を示している。
Si微結晶におけるエネルギーバリアΔEは、Si微結晶の粒径の小さい方が大きい。よって、図9(a)に示すように、下側Siナノ微結晶312aのΔE1 の方が、上側Siナノ微結晶332aのΔEよりも小さい。
下側電荷蓄積層321への書込みを行うには、図9(b)に示すように、消去状態から適切な書込み電圧をかけることにより、電子が下側Siナノ微結晶312aのΔE1 を越えることで高速書込み可能である。この時、電荷蓄積層321の反対側では情報電子はアルミナ膜322によりブロックされる。一方、上側電荷蓄積層323ではΔEがΔE1 よりも高いことによるエネルギー障壁の存在により、電子は上側のSiナノ微結晶332aを超えることができないので、電荷の出入りが無い。よって、下側の電荷蓄積層321のみへの書込みが可能である。
上側の電荷蓄積層323への書込みを行うには、図9(c)に示すように、消去状態から図9(b)よりも大きな電圧を反対にかければ良い。電子が上側Siナノ微結晶332aのΔEを越えることで、上側電荷蓄積層323へのゲートからの高速書込みが可能である。この時、電荷蓄積層323の反対側では情報電子はアルミナ膜322によりブロックされる。一方、下側電荷蓄積層321では、ΔE1 がΔEよりも低いので、電子がエネルギー障壁を越えて、基板への過剰消去が起こる可能性がある。過剰消去がある場合は第2ステップとして、図9(b)と同じ下側蓄積層への書込みプロセスにより、過剰消去分を打ち消せばよい。以上で上側の電荷蓄積層323のみへの書込みが可能である。
上下の電荷蓄積層321,323の両方に書き込むには、上側の電荷蓄積層323のみへの書込み状態から、第9図(b)に示す下側の電荷蓄積層321のみへの書込みを行えば良い。
以上より数回のパルス電圧印加操作により、消去状態から、下側のみ書込み、上側のみ書込み、両方書込みの状態を形成できる。それぞれ閾値電圧値が異なるので、(0,0)(1,0)(0,1)(1,1)状態として多値化できることが分かる。
消去状態へ戻すことも数回のパルス電圧印加で可能である。例えば、図9(c)と反対の反対方向に同じ大きさの電圧をかけると、上側電荷蓄積層323からゲートへの消去ができる。続いて、図9(b)と反対の反対方向に同じ大きさの電圧をかけると、下側のみ消去されて、両方消去の消去状態にすることができる。記憶保持状態では上下蓄積層内の情報電荷は、上下のSi微結晶によるエネルギーバリア及びアルミナ膜により遮断され、これにより長時間保持される。よって、低電圧で高速な書込みを維持しながら多値メモリを実現できる。
上記は1つのメモリ素子当たり4値であるが、1素子当たりのビット数を有利に増やすことも可能である。下側電荷蓄積層321の情報電荷による閾値シフトをΔVth1、上側電荷蓄積部323の情報電荷による閾値シフトをΔVth2 とすると、全体の閾値シフトは電磁場の重ね合わせにより、ΔVth=ΔVth1+ΔVth2 である。例えば、1素子当たり8値を閾値間隔1Vに設定しようとすると、通常最大閾値シフト量ΔVth max =7Vが必要である。これに対し本実施形態ならば、例えばΔVth1 max =4V ,ΔVth2 max=3Vで可能になり、より小さな最大閾値シフトで可能になる。つまり、低電圧化することができ、従って高信頼性化に有利となる。
また、微細化すると面積が小さくなる分、電子数揺らぎが影響しない電子数に対応する閾値シフトが大きくなる。電子数揺らぎが影響しない電子数に対応する閾値シフトをΔVth0 とする。例えば、8値を微小素子サイズで電子数揺らぎの影響なしにやるとすると、通常は最大閾値差でさらにその7倍のΔVth max=7ΔVth0 が必要である。これに対し本実施形態では、ΔVth1 max=4ΔVth0,ΔVth1 max=3ΔVth0 で可能になり、より小さな最大閾値シフトで可能になる。つまり、低電圧化することができ、従って高信頼性化に有利となる。以上のように本実施形態は、多値化に有利な不揮発メモリ素子となる。
なお、本実施形態ではチャネル側のSiナノ微結晶312aの方が、ゲート側のSiナノ微結晶332aよりも大きい粒径としているが、逆にチャネル側の方が、ゲート側よりも小さいものでも良い。この場合、ゲートと電荷蓄積部間の情報電荷注入/放出を上下逆にし、チャネルと電荷蓄積部の間を必要に応じてブロック層とすることができるので、同様に多値化に有利なメモリ素子となる。
また、本実施形態では、酸化膜311,313,331,333は何れも薄い1nmとしているが、各々のSi微結晶層を上下に挟む少なくとも一方の酸化膜が1nm程度の薄いものであれば、もう一方は厚いものでも良い。例として、酸化膜313と333が厚い4nmの例を、図10に示す。このような厚い酸化膜は、例えばLPCVDで酸化膜を積み増すことで形成可能である。
図10のような場合、下側電荷蓄積層321に書き込みを行うには、消去状態から適当な書込み電圧をゲートプラス方向にかけることで、より低い下側Siナノ微結晶312aのΔE1 を越えることで高速書込み可能である。この時、電荷蓄積層321の反対側では情報電子はアルミナ膜322によりブロックされる。一方、上側電荷蓄積層323では、ΔEがΔE1 よりも高いことによるエネルギー障壁の存在により、上側のSiナノ微結晶332aを超えることができないので電荷の出入りが無い。よって、下側の電荷蓄積層321のみへの書込みが可能である。
バレンスバンド側の正孔で見ると、正孔に対してもSi微結晶中でエネルギーバリアが形成されることも、またエネルギーバリアが粒径小のものが高いことも同様である。上側の電荷蓄積層323への書込みを行うには、消去状態から適当な電圧をゲートマイナス方向にかけて、上側Siナノ微結晶332aのΔEhole を正孔が電荷蓄積部からゲートへ越えて行くことで可能である。この時、電荷蓄積層323の反対側では情報電荷はアルミナ膜322によりブロックされる。一方、下側電荷蓄積層321では、ΔE1 hole がΔEhole よりも低いので、エネルギー障壁を越えて基板から電荷蓄積層321への正孔注入による過剰消去が起こる可能性がある。過剰消去がある場合は第2ステップとして、適当なゲートプラス電圧による下側電荷蓄積層321のみへの書込みプロセスにより、過剰消去分を打ち消せばよい。以上で、上側電荷蓄積層323のみへの書込みが可能である。
上下の電荷蓄積層321,323の両方に書き込むには、上側の電荷蓄積層323のみへの書込み状態から、下側の電荷蓄積層321のみへの書込みを行えば良い。以上より数回のパルス電圧印加操作により、消去状態から、下側のみ書込み、上側のみ書込み、両方書込みの状態を同様に形成できる。
このように2層の電荷蓄積層321,323を有し、上下で粒径が異なるSi微結晶を有し、なおかつ各Si微結晶層を上下に挟む少なくとも一方の酸化膜が1nm程度の薄いものとすることで、多値化に有利なメモリ構造を得ることができる。
(第4の実施形態)
図11(a)〜(c)は、本発明の第4の実施形態に係わる多値化に有利な不揮発性半導体メモリ(電荷蓄積部の上下で粒径が相異なる2層蓄積部浮遊ゲートメモリ)の製造工程を示す断面図である。
図11(a)に示すように、Si基板400上に厚さTox=1nmの熱酸化膜411、粒径1.5nm程度のSiナノ微結晶(第1の導電性微粒子)412aからなるSi微結晶層(第1の微粒子層)412、厚さ4nmのSiO2 等の酸化膜413、粒径1.5nm程度のSiナノ微結晶(第1の導電性微粒子)414aからなるSi微結晶層(第1の微粒子層)414、厚さ1nmの熱酸化膜415を形成する。トンネル絶縁膜(第1のゲート絶縁膜)410としての各々の層411〜415の作製方法は、先の第2の実施形態で図5(a)に示した方法と同様である。
次いで、図11(b)に示すように、LPCVDで第1の電荷蓄積層としての下側浮遊ゲート421となる厚さ10nmのポリSi膜を形成する。続いて、CVDにより両側を薄い2nm酸化膜451,453で挟まれた厚さ10nmのアルミナ(酸化アルミニウム)452によるブロック層450を形成し、LPCVDで第2の電荷蓄積層としての上側浮遊ゲート422となる厚さ10nmのポリSi膜を形成する。
次いで、浮遊ゲート422上に、厚さ1nmの熱酸化膜431、粒径1nm程度のSiナノ微結晶(第2の導電性微粒子)432aからなるSi微結晶層(第2の微粒子層)432、厚さ4nmの酸化膜433、粒径1nm程度のSiナノ微結晶(第2の導電性微粒子)434aからなるSi微結晶層(第2の微粒子層)434、厚さ1nmの熱酸化膜435を形成する。電極間絶縁膜(第2のゲート絶縁膜)430としての各々の層431〜435の作製方法は、先の第2の実施形態で図5(b)に示した方法と同様である。
ここで、a−Si膜厚程度の大きさの結晶ができた後は、表面エネルギーが最小になる結晶状態を維持しようとする傾向により、横方向の結晶成長は薄いSiナノ膜厚では起こりにくい。従って、窒素アニール条件の調整により、膜厚程度を典型的大きさとするSiナノ微結晶412a,414a,432a,434aの粒径制御が可能である。
次いで、図11(c)に示すように、電極間絶縁膜430上に、ゲート電極440となる厚さ200nmのn+ 型ポリSi層をCVDで堆積した後、レジストパターンをマスクとした選択エッチングによりゲート電極部を形成する。その後、リンをドーズ量1×1015cm-2、入射エネルギー5KeVで注入し、1000℃,10秒の高速アニールによりソース/ドレイン402,403となるn+ 型拡散層を形成する。これにより、低電圧高速書込みを維持しながらの記憶保持改善を可能とする、多値化に有利な浮遊ゲート型メモリが形成できた。
次に、本実施形態の構造のメモリが多値化を有利にする理由を、図12(a)〜(c)のエネルギーバンド図を基に説明する。図12(a)は記憶保持状態、図12(b)は下側蓄積部書込み電圧印加状態、図12(c)は上側蓄積部書込み電圧印加状態を示している。
Si微結晶におけるエネルギーバリアΔEは、Si微結晶の粒径の小さい方が大きい。よって、図12(a)に示すように、下側ナノSi微結晶412a,414aのΔE1 の方が、上側Siナノ微結晶432a,434aのΔEよりも小さい。
下側浮遊ゲート421への書き込みを行うには、図12(b)に示すように、消去状態から適切な書込み電圧をかけることで、電子が下側Siナノ微結晶412a,414aのΔE1 を越えることで高速書込み可能である。この時、下側浮遊ゲート421の反対側では情報電子はブロック層450によりブロックされる。一方、上側浮遊ゲート422では、図12(b)に示すように、ΔEがΔE1 よりも高いことによるエネルギー障壁の存在により、電子は上側のSiナノ微結晶432a,434aを超えることができない。つまり、電荷の出入りが無い。よって、下側浮遊ゲート421のみへの書込みが可能である。
上側浮遊ゲート422への書込みを行うには、図12(c)に示すように、消去状態から図12(b)よりも大きな電圧を反対にかければ良い。上側Siナノ微結晶432a,434aのΔEを越えることで上側浮遊ゲート422へのゲートからの高速書込み可能である。この時、上側浮遊ゲート422の反対側では、情報電子はブロック層450によりブロックされる。一方、下側浮遊ゲート421では、図12(c)に示すように、ΔE1 がΔEよりも低いので、エネルギー障壁を越えて基板への過剰消去が起こる可能性がある。過剰消去がある場合は第2ステップとして、図12(b)と同じ下側浮遊ゲート421の書込みプロセスにより、過剰消去分を打ち消せばよい。以上で上側の浮遊ゲート422のみへの書込みが可能である。
上下の浮遊ゲート421,422の両方に書き込むには、上記した上側浮遊ゲート422のみへの書込み状態から、図12(b)に示す下側浮遊ゲート421のみへの書込みを行えば良い。
以上より数回のパルス電圧印加操作により、消去状態から、下側のみ書込み、上側のみ書込み、両方書込みの状態を形成できる。それぞれ閾値電圧値が異なるので、(0,0)(1,0)(0,1)(1,1)状態として多値化できることが分かる。
消去状態へ戻すことも数回のパルス電圧印加で可能である。例えば、図12(c)と反対の反対方向に同じ大きさの電圧をかけると、上側浮遊ゲート422からゲートへの消去ができ、続いて図12(b)と反対方向に同じ大きさの電圧をかけると、下側浮遊ゲート421のみ消去されて、両方消去の消去状態にすることができる。記憶保持状態では上下の浮遊ゲート421,422内の情報電荷は、上下のSi微結晶によるエネルギーバリア及びブロック層450により遮断され長時間保持される。よって、低電圧で高速な書込みを維持しながら多値メモリを実現できる。
上記は1つのメモリ素子当たり4値であるが、先の第3の実施形態と同様に、1素子当たりのビット数を有利に増やすことも可能であり、本実施形態は多値化に有利な不揮発メモリ素子となる。
また、本実施形態においては、先の第2の実施形態で説明したのと同様に、チャネル側のSiナノ微結晶412a,414aの大きさとゲート側のSiナノ微結晶432a,434aの大きさとの関係は逆にしても良いし、Siナノ微結晶412aと414a、及びSiナノ微結晶432aと434aは異なる粒径としても良い。
また、本実施形態では、チャネル側にSi微結晶層412,414、及びゲート側にSi微結晶層432,434と云うように2層ずつSi微結晶層を有しているが、一層のものでも良い。例としてSi微結晶層412,432のみを有する例を、図13に示す。Si微結晶層414及び酸化膜415とSi微結晶層434及び酸化膜435を省略すれば形成できる。
図13のような場合、下側浮遊ゲート421に書き込みを行うには、消去状態から適当な書込み電圧をゲートプラス方向にかけることで、電子が下側Siナノ微結晶412aのΔE1 を越えることで高速書込み可能である。この時、浮遊ゲート421の反対側では情報電子はブロック層450によりブロックされる。一方、上側浮遊ゲート422ではΔEがΔE1 よりも高いことによるエネルギー障壁の存在により、上側のSiナノ微結晶432aを超えることができないので、電荷の出入りが無い。よって、下側浮遊ゲート421のみへの書込みが可能である。
バレンスバンド側の正孔で見ると、正孔に対してもSi微結晶中でエネルギーバリアが形成されることも、またエネルギーバリアが粒径小のものが高いことも同様である。上側浮遊ゲート422への書込みを行うには、消去状態から適当な電圧をゲートマイナス方向にかけて、上側Siナノ微結晶432aのΔEhole を正孔が電荷蓄積部からゲートへ越えて行くことで可能である。この時、浮遊ゲート422の反対側では情報電荷はブロック層450によりブロックされる。一方、下側浮遊ゲート421ではΔE1 hole がΔEhole よりも低いので、エネルギー障壁を越えて基板から浮遊ゲート421への正孔注入による過剰消去が起こる可能性がある。過剰消去がある場合は第2ステップとして、適当なゲートプラス電圧による下側浮遊ゲート421のみへの書込みプロセスにより、過剰消去分を打ち消せばよい。以上で上側浮遊ゲート422のみへの書込みが可能である。
上下の浮遊ゲート421,422の両方に書き込むには、上記した上側浮遊ゲート422のみへの書込み状態から、下側浮遊ゲート421のみへの書込みを行えば良い。以上より数回のパルス電圧印加操作により、消去状態から、下側のみ書込み、上側のみ書込み、両方書込みの状態を同様に形成できる。
図13では酸化膜413,433は厚い4nmとしているが、これらも薄い1nmのものとすることも可能である。これは、LPCVDによる酸化膜厚の積み増しを省略することで形成可能である。この場合、第3の実施形態と同様の多値動作が可能である。書込み消去時に適当な電圧をかけることで、電子が下側Si微結晶412aのΔE1 を越えることで下側蓄積部のみ書込み消去可能である。一方、少し大きめの電圧をかけることで、電子がΔEを超えることで上側蓄積部への書込み消去を行う。このときの下側への電荷の出入りがある場合、下側のみの書込み消去で打ち消すことができることも、前記図10と同様である。
また、記憶保持時は電子がエネルギー障壁ΔE1 ,ΔEを超える必要があるので、exp(ΔE/kBT)に従って長時間記憶保持が可能である。この場合、Si微結晶に隙間が無いよう形成するより精密なプロセス条件出しが必要である。
このように、電荷蓄積部として2層の浮遊ゲート421,422を有し、上下で粒径が異なるSi微結晶を有し、尚かつ各Si微結晶層を上下に挟む少なくとも一方の酸化膜が1nm程度の薄いものとすることで、多値化に有利なメモリ構造を得ることができる。
(第5の実施形態)
図14(a)〜(c)は、本発明の第5の実施形態に係わる不揮発性半導体メモリ(ブロック層内に極微小Si微結晶層を有するMONOS型メモリ)の製造工程を示す断面図である。
まず、図14(a)に示すように、Si基板500上に厚さTox=5nmのトンネル酸化膜(第1のゲート絶縁膜)510を形成し、その上にLPCVD装置で電荷蓄積部である厚さ5nmのSi窒化膜520を形成し、更にその上にCVDにより6nmのアルミナ(酸化アルミニウム)560を形成する。続いて、1nmのSiO2 等の酸化膜531をCVDで形成し、更にa−Si層を1.3nm堆積する。その後、熱酸化によりa−Si層の表面に1nmのSiO2 等の酸化膜533を形成することにより、厚さ0.8nmのa−Si層が上下両側を厚さ1nmの酸化膜531,533で挟まれた状態にする。この状態で、窒素雰囲気中で950℃の高温アニールを行うと、a−Si層は0.8nmのSiナノ微小結晶(導電性微粒子)532aからなるSi微結晶層(微粒子層)532となる。これにより、酸化膜531,533でSi微結晶層532が挟まれたブロック絶縁膜(第2のゲート絶縁膜)530が形成される。
次いで、図14(b)に示すように、ブロック絶縁膜530上に、ゲート電極540となる厚さ200nmのn+ 型ポリSi層をCVDで堆積し、レジストパターンをマスクに選択エッチングすることによりゲート構造部を形成する。その後、リンをドーズ量1×1015cm-2、入射エネルギー5KeVで注入し、1000℃,10秒の高速アニールによりソース/ドレイン領域502,503となるn+ 型拡散層を形成する。これにより、微細化に有利なメモリ装置が形成できた。
次に、本実施形態の構造のメモリが微細化を有利にする理由を、図15(a)(b)のエネルギーバンド図を基に説明する。図15(a)は書込み電圧印加状態のトンネル膜のバンド図、図15(b)は書込み電圧印加状態の酸化膜/Si微結晶層/酸化膜のバンド図を示している。
トンネル膜に通常のSi酸化膜を有するメモリでは、ブロック層として High-k膜、及び High-k膜と酸化膜の積層構造がよく用いられる。Si窒化膜のようなトラップを多く含む絶縁膜を電荷蓄積部とするMONOS型メモリの場合、ブロック層に用いる High-k膜材料としてアルミナがよく用いられる。従って本実施形態は、ブロック層中に0.8nmの極微小粒径のSi微結晶層を含むMONOS型メモリである。
ゲート電極540の直ぐ下のブロック絶縁膜530(酸化膜/Si微結晶層/酸化膜)の積層構造は、書込み消去時にトンネル酸化膜510よりも電流を通さないようにすることが可能である。従って本実施形態では、ブロック層における絶縁性をより強化できるので、その分だけ High-k膜としてのアルミナ膜560の膜厚を薄くできる。このため、全体のブロック層の実効膜厚を薄膜化可能となるので、メモリ素子微細化の有利な構造となる。
酸化膜1nm/Si微結晶/酸化膜1nmが酸化膜よりも書込み消去時電流を通しにくい理由を説明する。書込み消去における典型的電界はNANDフラッシュ等の場合、おおよそ13MV/cm程度なので、この電界値での電流が5nmの酸化膜よりも、酸化膜1nm/Si微結晶/酸化膜1nm積層構造の方が小さくなれば良い。5nm酸化膜の場合、図15(a)に示すように、トンネルバリアは3角ポテンシャルを通るFN電流となるので、一般的なFNトンネルの有効質量値0.46として、13MV/cmでほぼ1A/cm2 である。
一方、酸化膜1nm/Si微結晶/酸化膜1nmの場合、図15(b)に示すように、Si微結晶によるエネルギーバリアΔEを介した電流となる。このような2重接合を通過する電流を扱う理論は、オーソドクス理論(Orthodox theory)と呼ばれる。全体のトンネル電流は、両側酸化膜のみのトンネル電流に対し、Si微結晶中の有効エネルギーバリアΔEeffに対し、exp(−ΔEeff/kBT)を掛けたものでほぼ与えられる(ここでkB はボルツマン定数で、Tは絶対温度で通常室温で300K程度)。
ちなみに図15(b)より、ΔEeff=ΔE−13[MV/cm]×Tox×qである(Toxは薄い酸化膜厚1nm、qは素電荷)。即ち、1nm酸化膜のトンネル抵抗値Rとすると、電流は{13MV/cm×2Tox/(2R)}×exp{−(ΔE−13MV/cm×Tox×q)/kBT}でほぼ与えられる。
ここで、トンネル抵抗Rは、酸化膜の直接トンネル電流の一般的な理論式であるシモンズ(Simons)の表式で、膜厚が薄いときの一般的な有効質量を0.3程度とすることで算出できる。エネルギーバリアΔEはSi微小結晶中のクーロンブロッケイドエネルギーと量子閉じ込めエネルギーを足し合わせたものである。Si微結晶の大きさ(直径)dに対し、クーロンブロッケイドエネルギーはq2/(2πdε)(εは酸化膜の誘電率)であり、量子閉じ込めはxyzの3方向合わせて3×{h2/(8meff2 )]で見積もられる。ここで、hはプランク定数、meff はSi中の伝導帯電子有効質量の内、最低エネルギー状態を与える重い方の有効質量である。
以上より、Si微結晶dに対する電流を見積もることができ、図16に示すように、粒径dが約1nmよりも小さければ、5nm酸化膜の13MV/cmで1A/cm2 よりも小さくできる。従って、Siナノ微結晶層532の粒径を1nmよりも小さく形成すれば、トンネル酸化膜510よりも530の(酸化膜/Si微結晶膜/酸化膜)積層構造の方が電流を通しにくくなることが期待でき、ブロック膜として機能できる。
図16は、オーソドクス理論に基づく、13MV/cm電界印加時における酸化膜/Si微結晶層/酸化膜電流密度のSi微結晶層粒径依存性を示す図である。エネルギーバリアΔEを、酸化膜中にSi微結晶が孤立していると仮定して算出している。実際は、Si微結晶層内に稠密な密度で作製されているため、Si微結晶間相互作用により、同じ粒径では酸化膜中孤立するSi微結晶よりエネルギーバリアは小さくなり電流ブロック効果は小さくなる。よって、実際にはぎりぎりの粒径1nmでは絶縁効果は不足で、より小さな粒径制御が必要だと考えられる。図16で示す1nm程度以下という目安は、トンネル酸化膜よりも大きな絶縁性を出すため必要最低限の上限である。
なお、本実施形態では、酸化膜1nm/Si微結晶/酸化膜1nm積層構造がゲート側にあることから、主に消去でのブロック絶縁性を強める効果がある構成である。Si微結晶を電荷蓄積部側に有する構成であれば、書込みに対するブロック層効果を主に強めることができる。例として両側にある構成を図17に示す。電荷蓄積部520を形成後に、酸化膜571、Si微結晶層572、酸化膜573の形成を追加すれば良い。図17の構造であれば書込み消去共にブロック層効果を強めることができる。
本実施形態では、Si微結晶層532の両側に酸化膜531,533がある構成であるが、キャリア注入側でない酸化膜531はなしで、High-k膜(アルミナ)560上に直接Siナノ微結晶層532がある構成でも良い。酸化膜531の作成を省略すれば良い。この場合、アルミナは酸化膜よりもポテンシャルバリアが低いので、Si微結晶中のエネルギーバリアΔEが同じ粒径で低くなり、粒径の小さなものが必要になる可能性がある。
図15(a)(b)及び図16に示したように、Si微結晶層を用いて通常のトンネルSi酸化膜よりも強い絶縁性を成しうる。よって、本実施形態や図17に示す例において、High-kブロック層部分であるアルミナ膜560のない構成でもブロック層とすることは可能である。この場合は、極微小粒径と、隙間の非常に少ない密度制御ができるより精密なプロセス条件出しが必要になる。
このようにブロック層において、最低でも1nm以下の微小粒径のSi微結晶層を有し、なおかつSi微結晶層を上下に挟む少なくとも一方の酸化膜が1nm程度の薄いものとすることで、ブロック層を薄膜化した微細化に有利なメモリ装置を得ることができる。
(第6の実施形態)
図18(a)(b)は、本発明の第6の実施形態に係わる不揮発性半導体メモリ(Si微結晶層ブロック層浮遊ゲートメモリ)の製造工程を示す断面図である。
図18(a)に示すように、Si基板600上に厚さTox=8nmのトンネル酸化膜(第1のゲート絶縁膜)610を形成し、その上にLPCVD装置で電荷蓄積部である厚さ10nmのポリSi膜620を形成する。続いて、CVDにより1nmのSiO2 等の酸化膜671を形成し、更にa−Si層を1.3nm堆積し、その上に熱酸化により1nmの酸化膜673を形成する。これにより、aーSi層の厚さは0.8nmであり、上下両側を厚さ1nmの酸化膜671,673で挟まれた状態となる。
この状態で窒素雰囲気中で950℃の高温アニールを行うと、a−Si層は0.8nmサイズのSiナノ微小結晶672aからなるSi微結晶層672となる。その後、LPCVDで8nmのアルミナ膜660を積層する。さらに、CVDで1nmのSiO2 等の酸化膜631を形成し、a−Si層を1.3nm堆積し、その上に熱酸化によりa−Si層の表面に1nmの酸化膜633を形成する。この状態で窒素雰囲気中で950℃の高温アニールを行うと、a−Si層は0.8nmサイズのSiナノ微小結晶632aからなるSi微結晶層632となる。
次いで、図18(b)に示すように、ゲート電極640となる厚さ200nmのn+ 型ポリSi層をCVDで堆積し、レジストパターンをマスクとした選択エッチングによりゲート構造部を形成する。その後、リンをドーズ量1×1015cm-2、入射エネルギー5KeVで注入し、1000℃m10秒の高速アニールによりソース/ドレイン領域602,603となるn+ 型拡散層を形成する。これにより、微細化に有利なメモリ装置が形成できた。
次に、本実施形態の構造のメモリが微細化を有利にする理由を説明する。トンネル膜に通常のSi酸化膜を有するメモリでは、ブロック層として High-k膜、及び High-k膜と酸化膜の積層構造がよく用いられる。本実施形態では、先の第5の実施形態と同様にアルミナを用いた。従って本実施形態は、ブロック層中に0.8nmの極微小粒径のSi微結晶層を含む浮遊ゲートメモリである。
電荷蓄積部620とゲート電極640の間の1nm酸化膜/0.8nmSi微結晶膜/1nm酸化膜の積層構造は、書込み消去時トンネル酸化膜620よりも電流を通さないようにすることが可能である。このため、本実施形態では、ブロック層における絶縁性をより強化できるので、その分 High-k膜660の膜厚を薄くできる。従って、全体のブロック層の実効膜厚を薄膜化可能となるので、メモリ素子微細化の有利な構造となる。
Si微結晶膜構造630,670が酸化膜610よりも書込み消去時に電流を通しにくい理由は、第5の実施形態での説明と同じで、最低でも1nm以下の微小粒径のSi微結晶層であれば、書込み消去時に酸化膜よりも強い絶縁性を出せる可能性があり、ブロック層として機能し得るためである。
本実施形態では、Si微結晶632aと672aの粒径を互いに同じ0.8nmとしているが、1nm以下であれば書込み消去時にそれぞれブロック層として機能し得るので、632aと672aとで相異なる粒径であっても良い。例えば、Si微結晶672aの粒径0.7nmで、Si微結晶632aの粒径0.8nmなどでも良い。
本実施形態では、High-kブロック層材料に第5の実施形態と同様にアルミナを用いたが、他の High-k材料でも全く同様の効果が得られる。特に、ポリSiのような浮遊ゲート電極を電荷蓄積部とする場合、High-kブロック層材料としてSi窒化膜が良く用いられ、ONO(酸化膜/窒化膜/酸化膜積層構造)やNONON(窒化膜/酸化膜/窒化膜/酸化膜/窒化膜積層構造)などがブロック層に使用される。アルミナ660の代わりに窒化膜を用いる場合、アルミナの形成に変えて、LPCVDで8nmのSi窒化膜を形成すれば良い。
本実施形態では、2層のSi微結晶層632,672を含んでいるが、一層であっても効果が期待できる。例としてSi微結晶層632のみがある場合を、図19に示す。この構造は、Si微結晶層672及び酸化膜673の形成を省略することで形成可能である。さらに、酸化膜671の形成を省略することも可能である。図19のような場合、主に消去において、5nmトンネル酸化膜610による電荷蓄積部からの電子放出よりも、図16に示すようにゲートからの電子注入は小さいためブロック層として機能し得る。
図16に示したように、Si微結晶層を用いて通常のトンネルSi酸化膜よりも強い絶縁性を成しうる。よって、本実施形態や図19に示す例において、High-kブロック層部分であるアルミナ660や窒化膜のない構成でもブロック層とすることは可能である。この場合は極微小粒径と、隙間の非常に少ない密度制御ができるより精密なプロセス条件出しが必要になる。
(最適条件の説明)
次に、本発明が効果を発現するための、幾つかの望ましい条件を説明する。なお、以下では導電性微粒子を挟む絶縁膜として酸化膜を用いた場合の例で説明するが、酸化膜以外の絶縁膜であっても同様に適用することができる。
本発明は、トンネル絶縁膜中の例えばSiナノ微結晶のような導電性微小粒子における、キャリアの閉じ込めにより形成されるエネルギー準位を経由したトンネル現象を用いている。即ち、導電性微粒子内のΔEのエネルギー範囲内には量子力学的状態が存在しないので、記憶保持時のようにΔEがキャリアの行き来を遮る場合は、エネルギー的にΔEのエネルギー障壁を超えて行く以外に通り抜ける選択肢がないことを利用している。これは、導電性微粒子におけるエネルギーレベルΔEが熱揺らぎkBT(kB はボルツマン定数、Tは絶対温度で、室温ではkBTは26meV程度)よりも大きい場合に、有効に効果発現可能となる。
ΔEは、導電性微粒子が金属材料の場合はクーロンブロッケイドエネルギー、半導体の場合はクーロンブロッケイドエネルギーと量子閉じ込めエネルギーで決まる。ΔEの主要因の一つであるクーロンブロッケイドエネルギーは、導電性微粒子が球形若しくは球に近い形状であれば、粒径(直径)をdとすると、ほぼq/(2πεd)で与えられる。ここで、qは素電荷、εはトンネル絶縁膜材料の誘電率である。これを用いて導電性微粒子の大きさdの望ましい範囲を見積もることができる。
本発明で用いられる導電性微粒子の粒径dはq/(2πεd)>kBT、つまりd<dmax=q/(2πεkBT)を満たすことが望ましい。典型的なトンネル絶縁膜としてのSi酸化膜の場合、dmax=30nmである。Siナノ微結晶のような半導体の場合、量子閉じ込めのエネルギーも熱揺らぎkBTより大きいことがより望ましい。
量子閉じ込めは、xyzの3方向合わせて3×{h2/(8meff2 )}で見積もられる。ここで、hはプランク定数、meff はバンド構造で決まる電子有効質量である。よって、3×{h2/(8meff2 )]>kBTより、d<dmax2 ={3h2/(8meffBT)}1/2 であることがより望ましい。最も典型的なSiナノ微結晶の場合、meff はSi中の伝導帯電子有効質量の内、最低エネルギー状態を与える重い方の有効質量で、dmax2 =6.5nmである。なお、ナノ微結晶粒径の下限はSi原子サイズの0.3nm程度と考えられる。
本発明は、キャリアがSiナノ微結晶を挟む少なくとも一方の薄い酸化膜を通り抜けようとするとき、Siナノ微結晶におけるエネルギー障壁を越える時は高速に、越えられない時はブロックされることを利用する。従って、少なくとも一方の薄い酸化膜自身が厚すぎると、エネルギー障壁を越える時、トンネル膜自身の抵抗により十分高速とならない。書込み時の典型的電界は13MV/cm=1.3V/nm程度である。従って、例えばSiナノ微結晶を挟む少なくとも一方の薄い酸化膜が2.4nmだとすると、1.3V/nmの電界では、Si酸化膜の伝導帯ポテンシャルの高さが3.1eVであることから、トンネルポテンシャルは前記図15(a)に示す三角ポテンシャルになる。従って、事実上酸化膜自身のFNトンネルと同じになり、十分高速な書込みができない。よって、Siナノ微結晶を挟む少なくとも一方の薄い酸化膜が2.4nmよりも薄くなれば酸化膜よりも高速にできる。
このようにSi微結晶層に接して作られる薄いトンネル酸化膜厚は、できるだけ薄くする方が、トンネル抵抗がより低くなるため、例えば粒径大の側で高速書込み消去するのに有利である。また、例えば粒径小の側でブロックさせるためにも、薄いトンネル酸化膜厚はできるだけ薄くする方が有利である。即ち、薄くする方が、同一電界で実効エネルギーバリア(図15(b)のΔEeff )がより高くなるため、有利である。従って、Siナノ微結晶を挟む少なくとも一方の薄い酸化膜は、制御可能な最も薄い酸化膜厚にするのが典型的な場合となる。制御可能な最も薄い酸化膜厚は通常1nm程度と考えられる。
第1〜第4の実施形態では、電荷蓄積部の上下のSiナノ微結晶の粒径の違いを利用し、必要に応じて粒径の小さい側をブロック層として利用するものである。電荷蓄積部上下のSi微結晶層の下側が薄い場合、図3(b)に示すような書込み時のエネルギーの壁をなくして高速化するには、ΔE1 /qTox1 以上の電界がトンネル膜にかからなければならない。ここで、下側(粒径大の側)Si微結晶層(図1の112、図5の212、図8の312、図11の412)のエネルギーバリアをΔE1 、チャネル側トンネル膜(図1の111,図5の211、図8の311、図11の411)の膜厚、即ち薄い方の膜厚をTox1とする。
次に、上側(粒径小の側)Si微結晶層(図1の132、図5の232、図8の432、図11の432)のエネルギーバリアΔE(>ΔE1 )、蓄積部側トンネル膜(図1の131,図5の231、図8の331、図11の431)の膜厚、即ち薄い方の膜厚をToxとすると、上記下側Si微結晶層を介した高速書込みのための最低電界ΔE1 /qTox1 がかかった時の電荷蓄積部に対する上側Si微結晶層のエネルギーバリアはΔE−ΔE1 ×(Tox/Tox1)である。このエネルギーバリアでブロック層として機能させるには、この高さが熱揺らぎのエネルギーkBTよりも大きいことが最低限必要である。即ち、
ΔE−ΔE1 ×(Tox/Tox1)>kB
が最低限必要なエネルギー差である。エネルギーバリア主要因であるクーロンブロッケイドエネルギーq/(2πεd)で、粒径に関する条件を導き出せる。下側(粒径大の側)Si微結晶の粒径をd1[nm]、上側(粒径小の側)Si微結晶の粒径をd[nm]として、
1 >d×(Tox/Tox1)/{1−kBT(2πεd)/q}
が望ましい粒径差である。薄いトンネル酸化膜厚はできるだけ薄くするのが、トンネル抵抗が低くなるため粒径大の側で高速書込みするのに有利であり、粒径小の側でブロックさせるためにも、エネルギーバリアが同一電界で高くなるため有利である。従って、通常制御可能な最も薄い酸化膜厚(1nm程度と予想される)とすることが予想され、ToxとTox1 がほぼ等しい場合が典型的になると考えられる。よって、最低限必要なエネルギー差
ΔE−ΔE1 >kB
最低限必要な粒径差
1 >d/{1−kBT(2πεd)/q}
が典型的な条件である。ここで、トンネル絶縁膜部がSi酸化膜で、εがSi酸化膜の誘電率、かつ室温だとすると、d1 >d/(1−d/30nm)となる。
上記の物理学的条件ΔE−ΔE1 >kBTでは、厚さTox[nm],Tox1[nm]として制御可能な最も薄いSi酸化膜厚1nm程度の場合を考えたとしても、上側のエネルギーバリアを越えられる電界と、下側のエネルギーバリアを越えられる電界の差は(ΔE/qTox)−(ΔE1 /qTox1)>0.26[MV/cm]である。この差により、必要に応じて粒径小の側をブロック層として機能させるのが本発明の特徴である。しかし、書込み消去時のトンネル膜にかかる電界はおおよそ13MV/cm程度であるので、この差は数%しかなく、効果を得るには十分とは言えない。よって、ΔEとΔE1 は相対的にもっと差があることが望ましい。電界差が1MV/cm(=0.1V/nm)以上であれば10%程度以上の効果が見込めてより望ましい。即ち、ΔE/qTox−ΔE1 /qTox1 ≧0.1V/nm、つまり
ΔE−ΔE1 ×(Tox/Tox1)≧0.1[eV/nm]×Tox
であることがより望ましい。粒径では
1 ≧d×(Tox/Tox1)/{1−0.1[eV/nm]×Tox(2πεd)/q}
であることがより望ましい条件である。典型的な制御可能な最も薄い膜厚同士でTox=Tox1=1nmの場合を考えると、
ΔE−ΔE1 ≧0.1[eV]
1 ≧d/{1−0.1[eV]×(2πεd)/q}
であることがより望ましい。ここで、トンネル絶縁膜部がSi酸化膜で、εがSi酸化膜の誘電率、かつ室温だとすると、d1 >d/(1−d/8nm)となる。
さらに、電界低減の効果が2MV/cm(=0.2V/nm)以上であれば20%程度の電界差でブロック層効果が見込めてさらに望ましい。即ち、
ΔE−ΔE1 ×(Tox/Tox1)≧0.2[eV/nm]×Tox
であることがより望ましい。粒径では
1 ≧d×(Tox/Tox1)/{1−0.2[eV/nm]×Tox(2πεd)/q}
であることがより望ましい条件である。典型的な制御可能な最も薄い膜厚同士でTox=Tox1=1nmの場合を考えると、
ΔE−ΔE1 ≧0.2[eV]
1 ≧d/{1−0.2[eV]×(2πεd)/q}
であることがより望ましい。ここで、トンネル絶縁膜部がSi酸化膜で、εがSi酸化膜の誘電率、かつ室温だとすると、d1 >d/(1−d/4nm)となる。
本発明はSi微結晶の高いエネルギーバリアによる書込み消去時のブロック効果を利用して、メモリ素子の微細化、多値化に利用するものである。電荷蓄積部下側のチャネル面上の薄い酸化膜上と、電荷蓄積部上側の電荷蓄積部上に接する薄い酸化膜上の両方にSi微結晶層があり、両者の粒径が異なれば、どちらかをブロック膜に利用できる。或いは、電荷蓄積部下側の電荷蓄積部下に接する薄い酸化膜下と、電荷蓄積部上側のゲート下に接する薄い酸化膜下の両方にSi微結晶層があり、両者の粒径が異なればどちらかを、ブロック膜に利用できる。或いは、通常のトンネルSi酸化膜と、電荷蓄積部を挟んで反対側の high-kブロック層構造中に、Si微結晶層の粒径が1nmよりも小さいSi微結晶層を含み、Si微結晶層が1nm程度の薄い酸化膜を介してゲート又は電荷蓄積部と接して形成されてあれば、High-kブロック層構造の絶縁性をより強化することに利用できる。
第1〜第6の実施形態においては、トンネル絶縁膜材料にSi酸化膜を用いているが他の絶縁体材料でも同等の効果が得られる。Siナノ微結晶を挟む少なくとも一方の薄いトンネル膜は、Si酸化膜以外の材料でも、そのトンネル抵抗が、2.4nmのSi酸化膜よりも小さくなる材料、膜厚ならば同じ効果が得られる。厚い方のトンネル膜もSi酸化膜以外であっても同様の効果が得られる。特に膜厚が厚い方は積層構造とすることができる。例えば、第2の実施形態の酸化膜233や図4の酸化膜133を、ONO(酸化膜/窒化膜/酸化膜)積層構造やOAO(酸化膜/アルミナ/酸化膜)のように、誘電率の高い High-k 膜材料を酸化膜で挟んだ構造とすることで、よりブロック層としての機能を高めることができる。
第4と第6の実施形態では、2層の電荷蓄積部の間のブロック絶縁膜322,450として、アルミナやOAO(酸化膜/アルミナ/酸化膜)積層構造を用いているが、ONO(酸化膜/窒化膜/酸化膜)積層構造や他の絶縁膜材料やその積層構造でも良い。上下のSi微結晶の粒径の設計によっては、どちらも酸化膜よりも書込み消去しやすくできるので、その場合Si酸化膜のみでも可能である。また、2層電荷蓄積部の上下のSi微結晶よりも、粒径の小さいSi微結晶層をブロック層構造322,450に利用することもできる。
メモリとして十分な効果を得るには、電荷蓄積部がチャネル全面を覆っていることがより望ましい。さらに、本発明のSiナノ微結晶も、エネルギー障壁を越えた時の高速性と、越えられない時の絶縁性をより効率良く得るために、電荷蓄積部(従ってチャネル)のほぼ全面を覆っていることが望ましい。上記議論でのエネルギーバリアΔE,ΔE1 や、粒径d,d1 には、Si微結晶層中多少なりとも粒径バラツキがあることによる分布がある。よって、本明細書において記載するΔE,ΔE1 や、粒径d,d1 に関する条件は、各Si微結晶層における平均値である。
また上記議論では、導電性微粒子の粒径d,d1 として、球又は球に近い形状をしたものの直径としているが、実際は厳密な球形になるとは限らない。球形の場合は直径dに対し自己容量がCself=πεdとなり、よってクーロンブロッケイドエネルギーはほぼq/(2Cself)=q/(2πεd)で与えられる。導電性ナノ微粒子の形状が球に近いものでない場合は、その導体形状に応じて決まる自己容量Cselfに対し、d=Cself/(πε)により実効的な粒径dを特定することができる。
Si微結晶層のSiナノ微結晶の平均粒径をdとすると、1個当たりの平均俯瞰断面積はπd2/4なので、全く隙間無く形成されているとすると面密度は平均俯瞰断面積の逆数の4/(πd2 )である。これが、Si微結晶面密度の上限だと考えられる。本発明で用いるブロック層としての効果を十分発現するのに望ましい面密度は、基本的に稠密で4/(πd2 )近辺であるほど望ましい。チャネル面を10%Si微結晶層が被覆すれば、10%程度のブロック絶縁膜向上が見込める。よって望ましい面密度の下限は、4/(10πd2 )である。同様にチャネル面を20%Si微結晶が被覆すれば、20%程度のブロック絶縁膜向上が見込める。よって、さらに望ましい面密度の下限は、4/(5πd2 )である。
(変形例)
なお、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。
第1,3,5の実施形態では、絶縁膜内のSi微結晶層が1層ずつの構造であり、第2,4,6の実施形態では絶縁膜内のSi微結晶層が2層ずつの構造であるが、上下どちらか一方がSi微結晶層の1層、もう一方がSi微結晶層の2層であっても良い。第1〜第6の実施形態では、電荷蓄積部の上又は下の絶縁膜内において、Si微結晶層は最大2層とした。しかし、2層の間に3層目以上のSi微結晶層が存在しても、チャネル側、電荷蓄積部下側、電荷蓄積部上側、ゲート側近辺のSi微結晶層に粒径の大小があれば、適時ブロック層として機能可能なのは同じである。
第1〜第6の実施形態においては、チャネル全面を覆う薄膜a−Siを加熱してできるSi微結晶を利用してSi微結晶層を作成しているが、稠密な粒径バラツキ制御が可能な形成方法であれば他の方法を用いることも可能である。また、浮遊ゲートへの情報電荷の供給源はチャネル半導体であるが、制御ゲート電極のn+ 型Siが供給源となっているものでも効果は同じである。さらに、n型MOSFETに基づく不揮発性半導体メモリに限らず、p型MOSFETに基づく不揮発性半導体メモリも同様に構成できる。
また、実施形態では電荷蓄積部にSi窒化膜、n+ 型ポリSiを用いているが、他の電荷蓄積な可能な材料でも良い。但し、情報電荷が蓄積されるエネルギー準位は、上下に存在するどのSi微結晶のエネルギーバリアよりもエネルギー的に低いものでないと効果の発現はできない。
第1〜第6の実施形態においては、基板半導体としてSiを用いているが他の半導体であっても良い。第1〜第6の実施形態においては、電荷蓄積部にSi窒化膜又はn型ポリSiを用いているが、他のトラップ膜材料又は他の浮遊電極材料であっても良い。また、微粒子は必ずしもSiナノ微結晶に限るものではなく、Si以外の半導体の微結晶を用いた導電性微粒子を用いることも可能である。
MONOS型メモリや浮遊ゲートメモリでは、電荷蓄積部の上下の絶縁膜間において、一方をトンネル絶縁膜とし、もう一方をブロック絶縁膜として動作が可能になる。上記実施形態に見るように本発明は、ブロック層に相当する側の絶縁膜において、チャネル又は電荷蓄積部又はゲートからのキャリアの出入をブロックさせる効果を利用するものである。このためには、できるだけ稠密な粒径制御された微小Siナノ微結晶層を含み、且つその微小Siナノ微結晶層の上下少なくとも一方に膜厚制御された薄い酸化膜が形成されているのが望ましい。
本明細書では主にSiナノ微結晶と薄いトンネルSi酸化膜について述べるが、導電性ナノ微粒子であれば他の材料でも、また薄い膜厚制御されたトンネル絶縁膜であればSi酸化膜以外のものでも、導電性微粒子の粒径設計により改善効果が得られる点は同様である。Si微結晶のような半導体ならば、エネルギーバリアはクーロンブロッケイドエネルギーと量子閉じ込めエネルギーで決まる。金属ナノ微粒子ならば、状態密度が高いので、クーロンブロッケイドエネルギーのみで決まる。また、トンネル絶縁膜として酸化膜以外の絶縁膜を用いた場合も、前記(最適条件の説明)で説明した各式で最適条件を規定することが可能である。
100,200,300,400,500,600…Si基板
101,201,301,401,501,601…チャネル領域
102,202,302,402,502,602…ソース領域
103,203,303,403,503,603…ドレイン領域
110,210,310,410,510,610…トンネル絶縁膜(第1のゲート絶縁膜)
111,113,131,133,211,213,215,231,233,235,311,313,331,333,411,413,415,431,433,435,531,533,571,573,631,633,671,673…酸化膜
112,212,214,312,412,414…Si微結晶層(第1の微粒子層)
112a,212a,214a,312a,412a,414a…Siナノ微結晶(第1の導電性微粒子)
116,136…a−Si層
120,320,520…電荷蓄積層(電荷蓄積部)
130,230,330,430,530,570,630,670…ブロック絶縁膜(第2のゲート絶縁膜)
132,232,234,332,432,434,532,572,632,672…Si微結晶層(第2の微粒子層)
132a,232a,234a,332a,432a,434a,532a,572a,632a,672a…Siナノ微結晶(第2の導電性微粒子)
140,240,340,440,540,640…ゲート電極
220,421,422,620…浮遊ゲート(電荷蓄積部)
321,323…Si窒化膜(電荷蓄積部)
322,452,560,660…アルミナ膜
320,450…ブロック層
451,453…酸化膜

Claims (10)

  1. 半導体基板のチャネル領域上に形成された第1のゲート絶縁膜と、
    前記第1のゲート絶縁膜中に形成された、クーロンブロッケイド条件を満たす第1の導電性微粒子を含む第1の微粒子層と、
    前記第1のゲート絶縁膜上に形成された電荷蓄積部と、
    前記電荷蓄積部上に形成された第2のゲート絶縁膜と、
    前記第2のゲート絶縁膜中に形成された、前記第1の導電性微粒子とは平均粒径が異なり、クーロンブロッケイド条件を満たす第2の導電性微粒子を含む第2の微粒子層と、
    前記第2のゲート絶縁膜上に形成されたゲート電極と、
    を具備したことを特徴とする不揮発性半導体メモリ。
  2. 前記第1及び第2のゲート絶縁膜は、前記微粒子層を上下から挟む酸化膜でそれぞれ形成され、前記酸化膜の少なくとも一方は、膜厚2.4nmのSi酸化膜よりもトンネル抵抗が低くなる厚さに形成されていることを特徴とする請求項1記載の不揮発性半導体メモリ。
  3. 前記第1の微粒子層と前記第2の微粒子層とで、電子1個の帯電に必要な平均エネルギーの大きさが異なり、前記平均エネルギーが大きい方のエネルギーバリアΔEと前記平均エネルギーが小さい方のエネルギーバリアΔE1 との差が、ボルツマン定数をkB 、絶対温度をTとして、
    ΔE−ΔE1 >kB
    を満たすことを特徴とする請求項1記載の不揮発性半導体メモリ。
  4. 前記第1の導電性微粒子と前記第2の導電性微粒子のうちの粒径が大きい方の平均粒径d1[nm]と粒径が小さい方の平均粒径d[nm]が、ボルツマン定数をkB 、絶対温度をT、前記酸化膜の誘電率をε、素電荷をqとして、
    1 >d/{1−kBT(2πεd)/q}
    の関係を満たすことを特徴とする請求項2記載の不揮発性半導体メモリ。
  5. 前記第1の微粒子層と前記第2の微粒子層とで、電子1個の帯電に必要な平均エネルギーが異なり、前記平均エネルギーが大きい方のエネルギーバリアΔEと前記平均エネルギーが小さい方のエネルギーバリアΔE1 との差が、前記ΔEを与える側の微粒子層を挟む酸化膜のうち薄い方の膜厚をTox[nm]として、
    ΔE−ΔE1 ≧0.1[eV/nm]×Tox
    を満たすことを特徴とする請求項2記載の不揮発性半導体メモリ。
  6. 前記第1の導電性微粒子と前記第2の導電性微粒子のうちの粒径が大きい方の平均粒径d1[nm]と粒径が小さい方の平均粒径d[nm]が、ボルツマン定数をkB 、絶対温度をT、前記酸化膜の誘電率をε、前記粒径が小さい方の微粒子を挟む酸化膜のうち薄い方の膜厚をTox[nm]、素電荷をqとして、
    1 ≧d/{1−0.1[eV/nm]×Tox(2πεd)/q}
    の関係を満たすことを特徴とする請求項2記載の不揮発性半導体メモリ。
  7. 前記第1の微粒子層と前記第2の微粒子層とで、電子1個の帯電に必要な平均エネルギーが異なり、前記平均エネルギーが大きい方のエネルギーバリアΔEと前記平均エネルギーが小さい方のエネルギーバリアΔE1 との差が、前記ΔEを与える側の微粒子層を挟む酸化膜のうち薄い方の膜厚をTox[nm]として、
    ΔE−ΔE1 ≧0.2[eV/nm]×Tox
    を満たすことを特徴とする請求項2記載の不揮発性半導体メモリ。
  8. 前記第1の導電性微粒子と前記第2の導電性微粒子のうちの粒径が大きい方の平均粒径d1[nm]と粒径が小さい方の平均粒径d[nm]が、ボルツマン定数をkB 、絶対温度をT、前記酸化膜の誘電率をε、前記粒径が小さい方の微粒子を挟む酸化膜のうち薄い方の膜厚をTox[nm]、素電荷をqとして、
    1 ≧d/{1−0.2[eV/nm]×Tox(2πεd)/q}
    の関係を満たすことを特徴とする請求項2記載の不揮発性半導体メモリ。
  9. 前記電荷蓄積部は、絶縁膜を介して2層に形成され、前記第1の微粒子層に近い方の下側電荷蓄積部と前記第2の微粒子層に近い方の上側電荷蓄積部とで、独立に電荷の蓄積を可能にしたことを特徴とする請求項1記載の不揮発性半導体メモリ。
  10. 前記第1の微粒子層は2層に形成され、一方の層は酸化膜を介して前記チャネル領域と接し、もう一方の層は酸化膜を介して前記電荷蓄積部と接し、
    前記第2の微粒子層は2層に形成され、一方の層は酸化膜を介して前記電荷蓄積部と接し、もう一方の層は酸化膜を介して前記ゲート電極と接することを特徴とする請求項1記載の不揮発性半導体メモリ。
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