KR20070059211A - 반도체 기억 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 기판(10) 위에 형성되고, 절연막(12, 24) 중에 전하 축적체로서의 복수의 미립자(16)를 갖는 전하 축적층(26)과, 전하 축적층(26) 위에 형성된 게이트 전극(30)을 갖는 반도체 기억 장치에서, 미립자(16)가 금속 산화물 또는 금속 질화물에 의해 구성되어 있다.
반도체 기판, 절연막, 전하 축적층, 미립자, 산화하프늄

Description

반도체 기억 장치 및 그 제조 방법{SEMICONDUCTOR STORAGE DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 기억 장치 및 그 제조 방법에 관한 것으로서, 특히 나노 도트(nano-dot)나 나노 입자 등에 전하를 축적함으로써 정보를 기억시키는 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
최근 나노 테크놀로지(nano-technology)라는 분야가 주목받고 있다. 이 분야는 나노미터 사이즈(nanometer size)의 물질이나 미립자를 사용하여 거시적인 상태에서는 보이지 않았던 현상, 또는 불가능했던 현상을 이용한 기술에 관한 것이다. 그 중에서, 나노 도트나 나노 입자에 전하를 축적함으로써 정보를 기억시키는 기억 장치가 제안되어 있다.
나노 도트나 나노 입자를 사용한 기억 장치의 대표적인 것으로서, 실리콘 나노 크리스탈을 사용한 기억 장치가 주목받고 있다. 실리콘 나노 크리스탈을 사용한 기억 장치는 실리콘 기판 위의 절연막 중에 실리콘 미립자를 형성하고, 그 미립자 중에 전하를 축적함으로써 메모리 동작시키는 것이다.
나노 도트나 나노 입자를 사용한 기억 장치는 예를 들어 특허문헌 1 내지 3에 기재되어 있다.
특허문헌 1 : 일본국 특허공개 평11-040809호 공보
특허문헌 2 : 일본국 특허공개 2000-022005호 공보
특허문헌 3 : 일본국 특허공개 2004-111734호 공보
그러나, 실리콘 나노 크리스탈은 미립자 크기가 최소 6㎚∼10㎚정도밖에 되지 않고, 면밀도(面密度)도 1×1O12㎠ 정도가 한계였다. 이 정도의 크기 및 면밀도에서는 1셀(1비트)당 도트수가 적어져, 금후 디바이스의 미세화에 대응할 수 없다. 예를 들어, 45㎚ 세대의 디바이스에서는 상기 면밀도로부터 환산하면 1셀당 도트수는 2O개가 된다. 이 경우, 프로세스의 불균일로 도트수가 예를 들어 2개 변화되면, 축적 전하량은 10%나 변화되어 버려, 미세화의 한계가 금방 오게 된다.
본 발명의 목적은 나노 도트나 나노 입자 등의 전하 축적체에 전하를 축적함으로써 정보를 기억시키는 반도체 기억 장치 및 그 제조 방법에 관한 것으로서, 전하 축적체로서 매우 미세하고, 또한 높은 면밀도로 형성된 미립자를 갖는 반도체 기억 장치 및 이러한 반도체 기억 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 일 관점에 의하면, 반도체 기판 위에 형성되고, 절연막 중에 전하 축적체로서의 복수의 미립자를 갖는 전하 축적층과, 상기 전하 축적층 위에 형성된 게이트 전극을 갖는 반도체 기억 장치로서, 상기 미립자는 금속 산화물 또는 금속 질화물에 의해 구성되어 있는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
또한, 본 발명의 다른 관점에 의하면, 반도체 기판 위에 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막 위에 금속 산화물 또는 금속 질화물로 이루어지는 금속 화합물막을 형성하는 공정과, 열처리에 의해 상기 금속 화합물막을 자기 응집시키고, 상기 금속 산화물 또는 상기 금속 질화물로 이루어지는 복수의 미립자를 형성하는 공정과, 상기 미립자가 형성된 상기 제 1 절연막 위에 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막 위에 게이트 전극을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 기억 장치의 제조 방법이 제공된다.
또한, 본 발명의 또 다른 관점에 의하면, 반도체 기판 위에 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막 위에 금속 산화물 또는 금속 질화물로 이루어지는 금속 화합물막을 형성하는 공정과, 상기 금속 화합물막 위에 제 2 절연막을 형성하는 공정과, 열처리에 의해 상기 금속 화합물막을 자기 응집시키고, 상기 금속 산화물 또는 상기 금속 질화물로 이루어지는 복수의 미립자를 형성하는 공정과, 상기 제 2 절연막 위에 게이트 전극을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 기억 장치의 제조 방법이 제공된다.
<발명의 효과>
본 발명에 의하면, 금속 산화물의 자기 응집성을 이용하여 금속 산화물의 미립자를 형성하기 때문에, 매우 미세하고, 또한 높은 면밀도로 미립자를 형성할 수 있다. 이것에 의해, 전하 축적체로서의 미립자를 고밀도로 포함하는 전하 축적층을 갖는 반도체 기억 장치를 구성하는 것이 가능하게 되어, 보다 미세한 디바이스에서도 전하 유지량의 불균일을 작게 억제할 수 있다.
도 1은 본 발명의 제 1 실시예에 의한 반도체 기억 장치의 구조를 나타내는 개략 단면도.
도 2는 본 발명의 제 1 실시예에 의한 반도체 기억 장치에서의 임계값 전압 변화량의 기입 시간 의존성을 나타내는 그래프.
도 3은 본 발명의 제 1 실시예에 의한 반도체 기억 장치에서의 Id-Vg 특성을 나타내는 그래프.
도 4는 막(膜)형상의 산화하프늄을 포함하는 전하 축적층을 갖는 반도체 기억 장치의 전하 유지 특성을 나타내는 그래프.
도 5는 도트 형상의 산화하프늄을 포함하는 전하 축적층을 갖는 반도체 기억 장치의 전하 유지 특성을 나타내는 그래프.
도 6은 본 발명의 제 1 실시예에 의한 반도체 기억 장치의 제조 방법을 나타내는 제 1 공정 단면도.
도 7은 본 발명의 제 1 실시예에 의한 반도체 기억 장치의 제조 방법을 나타내는 제 2 공정 단면도.
도 8은 산화하프늄막의 막두께와 산화하프늄 도트의 입경(粒徑) 관계를 나타내는 그래프.
도 9는 본 발명의 제 1 실시예에 의한 반도체 기억 장치의 다른 제조 방법을 나타내는 공정 단면도.
도 10은 본 발명의 제 2 실시예에 의한 반도체 기억 장치의 구조를 나타내는 개략 단면도.
도 11은 본 발명의 제 2 실시예에 의한 반도체 기억 장치에서의 Id-Vg 특성을 나타내는 그래프.
도 12는 본 발명의 제 1 실시예에 의한 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도.
도면의 주요 부분에 대한 부호의 설명
10 : 실리콘 기판 12 : 터널 절연막
14, 20 : 산화하프늄막 16, 22 : 산화하프늄 도트
18 : 중간 절연막 24 : 톱 절연막
26 : 전하 축적층 28 : 폴리실리콘막
30 : 게이트 전극 32 : 소스/드레인 영역
[제 1 실시예]
본 발명의 제 1 실시예에 의한 반도체 기억 장치 및 그 제조 방법에 대해서 도 1 내지 도 9를 사용하여 설명한다.
도 1은 본 실시예에 의한 반도체 기억 장치의 구조를 나타내는 개략 단면도, 도 2는 본 실시예에 의한 반도체 기억 장치에서의 임계값 전압 변화량의 기입 시간 의존성을 나타내는 그래프, 도 3은 본 실시예에 의한 반도체 기억 장치에서의 Id-Vg 특성을 나타내는 그래프, 도 4는 막(膜)형상의 산화하프늄을 포함하는 전하 축적층을 갖는 반도체 기억 장치의 전하 유지 특성을 나타내는 그래프, 도 5는 도트 형상의 산화하프늄을 포함하는 전하 축적층을 갖는 반도체 기억 장치의 전하 유지 특성을 나타내는 그래프, 도 6 및 도 7은 본 실시예에 의한 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도, 도 8은 산화하프늄막의 막두께와 산화하프늄 도트의 입경(粒徑) 관계를 나타내는 그래프, 도 9는 본 실시예에 의한 반도체 기억 장치의 다른 제조 방법을 나타내는 공정 단면도이다.
우선, 본 실시예에 의한 반도체 기억 장치의 구조에 대해서 도 1을 사용하여 설명한다.
실리콘 기판(10) 위에는 기억 정보로서의 전하를 축적하기 위한 전하 축적층(26)이 형성되어 있다. 전하 축적층(26)은 터널 절연막(12)과, 터널 절연막(12) 위에 형성된 톱 절연막(24)과, 터널 절연막(12) 및 톱 절연막(24)의 계면(界面)에 분산되어 형성된 산화하프늄 도트(16)를 갖고 있다. 전하 축적층(26) 위에는 게이트 전극(30)이 형성되어 있다. 게이트 전극(30) 양측의 실리콘 기판(10) 내에는 소스/드레인 영역(32)이 형성되어 있다.
이와 같이, 본 실시예에 의한 반도체 기억 장치는 전하 축적층(26)이 산화하프늄 도트(16)를 갖는 것에 주된 특징이 있다. 산화하프늄은 절연 재료이기는 하지만, 전하의 트랩(trap)으로서 기능하는 물질이다. 이 때문에, 산화하프늄 도트를 포함하는 전하 축적층을 형성함으로써, 전하 축적층에 기억 정보로서의 전하를 축적할 수 있고, 기억 장치로서 사용할 수 있다.
전하 축적층(26) 중의 산화하프늄 도트(16)에 축적된 전하는 기입에 필요해지는 고(高)전계를 인가하지 않으면 막중(膜中)을 이동하지 않는다. 따라서, 본 실시예에 의한 반도체 기억 장치는 전하 축적층(26) 중에 균일하게 전하를 기입하 여 1비트/1트랜지스터의 셀로서 사용하는 NAND형 메모리 셀을 구성할 수 있는 동시에, 소스/드레인 영역의 에지(edge) 각각에 국소적으로 전하를 기입하여 2비트/1트랜지스터의 셀로서 사용하는 미러 비트형 메모리 셀을 구성할 수도 있다.
도 2는 본 실시예에 의한 반도체 기억 장치에서의 임계값 전압 변화량 ΔVth의 기입 시간 의존성을 나타내는 그래프이다. 측정에 사용된 시료(試料)의 기입은 NAND형 메모리 셀의 경우를 상정(想定)하여, 기판으로부터 전하 축적층에 FN 터널링에 의해 전자를 주입함으로써 행했다. 이 때, 게이트 전압 Vg는 Vg=20V, 기판 전압 Vb는 Vb=0으로 했다.
도시한 바와 같이, 임계값 전압 변화량 ΔVth는 기입 시간과 함께 증가하고 있다. 이 점으로부터, 전하 축적층(26) 중의 산화하프늄 도트(16)에 전하가 축적되어 있음을 확인할 수 있다.
도 3은 본 실시예에 의한 반도체 기억 장치에서의 Id-Vg 특성을 나타내는 그래프이다. 측정에 사용된 시료는 미러 비트형 메모리 셀의 경우를 상정하여, 전하 축적층의 소스 근방 또는 드레인 근방 중 어느 한쪽에 국소적으로 전하를 기입한 것이다. 시료 기입은 게이트 전압 Vg를 Vg=9V, 드레인 전압 Vd를 Vd=5V, 기입 시간 t를 t=10㎲로 하고, 채널 핫 일렉트론을 사용하여 전자를 주입함으로써 행했다. 이 시료에 대해서, 기입에 대하여 순방향으로 판독한 경우와 역방향으로 판독한 경우에서의 Id-Vg 특성을 측정했다. 또한, 순방향 판독이란, 전하가 기입된 쪽의 확산층을 드레인으로 판단하여 Id-Vg 특성의 측정을 행한 경우이고, 역방향 판독이란, 전하가 기입되어 있지 않은 쪽의 확산층을 드레인으로 판단하여 Id-Vg 특성의 측정을 행한 경우이다.
도시한 바와 같이, 순방향으로 판독한 경우와 역방향으로 판독한 경우에 Id-Vg 특성의 시프트가 관찰되고, 임계값 전압이 변화되어 있음을 알 수 있다. 이 점으로부터, 전하 축적층(26) 중의 산화하프늄 도트(16)에 국소적으로 전하가 축적되어 있음을 확인할 수 있다.
이상으로부터, 산화하프늄 도트(16)를 포함하는 전하 축적층(26)을 갖는 본 실시예에 의한 반도체 기억 장치를 NAND형 메모리 셀 및 미러 비트형 메모리 셀에 적용할 수 있다.
또한, 산화하프늄은 절연체이기 때문에, ONO막을 전하 축적층으로서 사용하는 반도체 기억 장치의 경우와 마찬가지로, 산화하프늄을 막형상으로 형성하여 전하 축적층으로서 이용하는 것도 고려된다. 그러나, 산화하프늄을 막형상으로 형성해도 특성이 양호한 전하 축적층으로서는 기능할 수 없다.
도 4는 터널 절연막(12)과 톱 절연막(24) 사이에 막형상의 산화하프늄을 형성한 전하 축적층(26)을 갖는 반도체 기억 장치의 전하 유지 특성을 나타내는 그래프이다. 또한, 도 5는 터널 절연막(12)과 톱 절연막(24) 사이에 입자 형상의 산화하프늄을 형성한 전하 축적층(26)을 갖는 본 실시예에 의한 반도체 기억 장치의 전하 유지 특성을 나타내는 그래프이다.
도 4에 나타낸 바와 같이, 막형상의 산화하프늄을 갖는 반도체 기억 장치의 경우, 전하를 축적한 셀(도 4 중, 기입 비트)에서는, 시간이 증가함에 따라 임계값 전압(Vth)이 저하되어 있고, 축적 전하가 소실되어 있음을 알 수 있다. 한편, 전 하를 축적하지 않은 소거 상태의 셀(도 4 중, 소거 비트)에서는, 시간이 증가함에 따라 임계값 전압(Vth)이 증가하고 있고, 전하가 유입되어 있음을 알 수 있다. 이것은 막형상의 산화하프늄에서는 막 면내(面內) 방향으로의 전하 이동이 발생되어 있는 것을 의미하고 있다.
이와 같이, 막형상의 산화하프늄에서는 막중을 용이하게 전하가 이동해버리는 현상에 의해 임계값 전압(Vth)이 크게 변화되어버리기 때문에, 정보를 기억시키는 장치로서는 적합하지 않다.
한편, 입자 형상의 산화하프늄을 갖는 본 실시예에 의한 반도체 기억 장치의 경우, 도 5에 나타낸 바와 같이, 전하를 축적한 셀(도 5 중, 기입 비트) 및 전하를 축적하지 않은 소거 상태의 셀(도 5 중, 소거 비트) 중 어느 쪽에도 시간 증가에 따른 임계값 전압(Vth)의 변동은 거의 없다. 즉, 매우 양호한 전하 유지 특성을 갖고 있음을 알 수 있다.
산화하프늄은 본원 발명자가 발견한 후술하는 제조 방법을 이용함으로써, 4㎚이하의 미립자로 할 수 있다. 또한, 1×1O12㎠의 면밀도를 초과하는 고밀도로 형성할 수도 있다. 이 입경 및 밀도는 6㎚∼1O㎚정도의 입경 및 1×1O12㎠정도의 면밀도가 한계였던 실리콘 나노 크리스탈의 경우보다도 미세하고, 또한 고밀도이며, 금후 디바이스를 더 미세화하는데 있어 매우 유망하다.
또한, 산화하프늄 도트(16)는 실리콘 기판(10)으로부터 동일한 거리에서 2차원 형상으로 분포되어 있다. 즉, 산화하프늄 도트(16)는 전하 축적층(26) 중에서 거의 균일한 높이로 형성되어 있다. 따라서, 터널 절연막(12) 및 톱 절연막(24)의 막두께에 의해, 산화하프늄 도트(16)의 두께 방향의 위치를 제어할 수 있다. 트랜지스터의 임계값 시프트는 축적 전하량과 전극으로부터의 거리에 크게 의존하기 때문에, 산화하프늄 도트(16)의 두께 방향의 위치를 제어할 수 있는 것은 임계값 전압의 시프트량을 제어하거나 임계값 전압의 불균일을 억제하는데 매우 효과적이다.
다음으로, 본 실시예에 의한 반도체 기억 장치의 제조 방법에 대해서 도 6 내지 도 9를 사용하여 설명한다.
우선, 실리콘 기판(10) 위에 예를 들어 열산화법에 의해, 예를 들어 막두께 3㎚의 실리콘 산화막으로 이루어지는 터널 절연막(12)을 형성한다. 터널 절연막(12)은 예를 들어 800℃의 드라이 산소 분위기 중에서 열산화를 행함으로써 형성한다. 또한, 산화 방법이나 분위기는 이것에 한정되지 않고, 막두께는 1㎚∼1O㎚의 범위로 한다.
이어서, 터널 절연막(12) 위에 예를 들어 MOCVD법에 의해, 예를 들어 막두께 1㎚의 산화하프늄막(14)을 퇴적시킨다(도 6의 (a)). 이 때, 산화하프늄막(14)이 비정질 상태로 되도록 성막(成膜) 조건을 적절히 제어한다. 산화하프늄막(14)은 예를 들어 성막 온도를 500℃, 성막실 압력을 50㎩로 하여 퇴적된다. 산화하프늄막(14)의 막두께는 0.5㎚∼2㎚정도로 한다.
또한, 산화하프늄(14)의 성막에는 MOCVD법 이외에, 원자층 CVD(ALCVD: Atomic Layer Chemical Vapor Deposition)법, 레이저 애블레이션(LAD: Laser Ablation Deposition)법, MBE(Molecular Beam Epitaxy)법, PVD(Physical Vapor Deposition)법 등을 이용할 수 있다.
또한, 산화하프늄막(14) 대신에 산화하프늄을 성분에 포함하는 다른 막이어도 된다. 예를 들어, HfON막, HfSiO막, HfSiON막, HfAlO막, HfAlON막을 적용할 수 있다.
이어서, 예를 들어 고속 승강온(昇降溫) 장치(RTA 장치)를 사용하고, 예를 들어 1000℃, 60초간 열처리를 행한다. 이 열처리에 의해, 산화하프늄막(14)은 자기 응집하여 구형화(球形化)하고, 터널 절연막(12) 위에 산재되어 형성된 산화하프늄 도트(16)로 된다(도 6의 (b)).
이 때, 형성되는 산화하프늄 도트(16)의 입경은 산화하프늄막(14)의 막두께에 의해 거의 결정된다. 즉, 도 8에 나타낸 바와 같이, 산화하프늄막(14)의 성막 막두께가 두꺼워질수록 산화하프늄 도트(16)의 평균 입경은 증가하고, 예를 들어 막두께가 0.5㎚일 때는 평균 입경이 2㎚정도이며, 막두께가 1㎚일 때는 평균 입경이 3㎚로 된다.
열처리 온도는 산화하프늄막(14)이 충분히 자기 응집하는데 필요한 온도로 한다. 열처리 온도는 산화하프늄막(14)의 막두께에 의해서도 변화되고, 예를 들어 막두께가 0.5㎚이하일 때에는 1000℃이상의 온도가 필요하며, 막두께가 0.5㎚이상 2㎚이하일 때는 1050℃이상의 온도가 필요하다. 이 이하의 온도에서는, 막두께나 입경이 불균일해지거나 완전한 도트 형상이 되지 않거나 하는 경우가 있다.
또한, 본원 발명자 등이 검토를 행한 결과, 산화하프늄막을 O.5㎚ 퇴적 후, 1000℃, 60초간 열처리를 행함으로써, 평균 입경 2㎚의 산화하프늄 도트가 6×1O12개/㎠의 면밀도로 형성되었다. 또한, 산화하프늄막을 1㎚ 퇴적 후, 1050℃, 60초간 열처리를 행함으로써, 평균 입경 3㎚의 산화하프늄 도트가 3×1O12개/㎠의 면밀도로 형성되었다. 면밀도 6×1O12개/㎠는 45㎚ 세대에서 1셀당 120개의 도트수, 32㎚ 세대에서는 60개의 도트수가 되어, 충분히 적용 가능한 도트수를 얻을 수 있다.
통상 비정질 상태로 퇴적된 막은 열처리에 의해 다결정화되지만, 산화하프늄의 경우에는 자기 응집성을 갖고 있고, 결정 성장이 진행되면 각 그레인이 그레인 바운더리(grain boundary)에서 분리되어 개별적으로 응집하여 구형화한다. 한편, 실리콘 나노 크리스탈의 경우, 막 성장의 초기 과정에 형성되는 섬 형상의 핵을 베이스로 미립자를 형성하는 것이며, 산화하프늄의 자기 응집과는 상이한 메커니즘에 의한 것이다. 이 메커니즘의 차이가 산화하프늄에서 매우 작은 미립자를 고밀도로 형성할 수 있는 것의 요인으로 생각된다.
이어서, 산화하프늄 도트(16)가 형성된 터널 절연막(12) 위에 예를 들어 LPCVD법에 의해, 예를 들어 막두께 10㎚의 HTO막을 퇴적시켜 HTO막으로 이루어지는 톱 절연막(24)을 형성한다. HTO막은 예를 들어 성막 온도를 800℃, 성막실 압력을 133㎩로 하여 퇴적된다. HTO막의 막두께는 3㎚∼20㎚정도로 한다. 또한, 톱 절연막(24)으로서는 MOCVD법이나 플라스마 CVD법에 의해 퇴적된 실리콘 산화막을 적용할 수도 있다.
또한, 산화하프늄을 자기 응집시키기 위한 열처리는 톱 절연막(24)을 형성한 후에 행할 수도 있다. 즉, 도 9의 (a)에 나타낸 바와 같이, 터널 절연막(12), 산화하프늄막(14) 및 톱 절연막(24)을 차례로 형성한 후, 상기 열처리를 행함으로써, 터널 절연막(12) 및 톱 절연막(24)의 계면에 산화하프늄 도트(16)를 형성할 수 있다(도 9의 (b)).
또한, 터널 절연막(12), 산화하프늄막(14) 및 톱 절연막(24)의 성막 후에, 600℃∼100O℃정도의 열처리를 각각 행할 수도 있다. 이 열처리에 의해 막이 치밀해져, 양호한 전기 특성을 얻을 수 있다.
이와 같이 하여, 터널 절연막(12), 산화하프늄 도트(16) 및 톱 절연막(24)을 갖는 전하 축적층(26)을 형성한다(도 6의 (c)).
이어서, 전하 축적층(26) 위에 예를 들어 LPCVD법에 의해, 예를 들어 막두께 100㎚의 폴리실리콘막(28)을 퇴적시킨다(도 7의 (a)). 폴리실리콘막(28)은 예를 들어 성막 온도를 600℃, 성막실 압력을 26㎩로 하여 퇴적된다. 폴리실리콘막(28)의 막두께는 50㎚∼200㎚정도로 한다. 또한, 폴리실리콘막 대신에 비정질 실리콘막을 퇴적시킬 수도 있고, 또한 비도핑된 막이나 인 또는 붕소가 도핑된 막이어도 된다.
이어서, 포토리소그래피 및 건식 에칭에 의해 폴리실리콘막(28)을 패터닝하고, 폴리실리콘막으로 이루어지는 게이트 전극(30)을 형성한다(도 7의 (b)).
이어서, 게이트 전극(30)을 마스크로 하여 이온 주입을 행하고, 게이트 전극(30) 양측의 실리콘 기판(10) 내에 소스/드레인 영역(32)을 형성한다(도 7의 (c)).
이와 같이, 본 실시예에 의하면, 산화하프늄의 자기 응집성을 이용하여 산화 하프늄 도트를 형성하기 때문에, 입경 4㎚이하의 미립자를 1×1012㎠의 면밀도를 초과하는 고밀도로 형성할 수 있다. 이것에 의해, 전하 축적체로서의 산화하프늄 도트를 고밀도로 포함하는 전하 축적층을 갖는 반도체 기억 장치를 구성하는 것이 가능해지고, 보다 미세한 디바이스에서도 전하 유지량의 불균일을 작게 억제할 수 있다.
[제 2 실시예]
본 발명의 제 2 실시예에 의한 반도체 기억 장치 및 그 제조 방법에 대해서 도 10 내지 도 12를 사용하여 설명한다. 또한, 도 1 내지 도 9에 나타낸 제 1 실시예에 의한 반도체 기억 장치 및 그 제조 방법과 동일한 구성 요소에는 동일한 부호를 첨부하여 설명을 생략 또는 간결하게 한다.
도 10은 본 실시예에 의한 반도체 기억 장치의 구조를 나타내는 개략 단면도, 도 11은 본 실시예에 의한 반도체 기억 장치에서의 Id-Vg 특성을 나타내는 그래프, 도 12는 본 실시예에 의한 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도이다.
우선, 본 실시예에 의한 반도체 기억 장치의 구조에 대해서 도 10을 사용하여 설명한다.
본 실시예에 의한 반도체 기억 장치는, 도 10에 나타낸 바와 같이, 전하 축적층(26) 중에 산화하프늄 도트의 층이 적층되어 있는 것에 특징이 있다. 즉, 전하 축적층(26)은 터널 절연막(12)과, 터널 절연막(12) 위에 형성된 중간 절연막 (18)과, 중간 절연막(18) 위에 형성된 톱 절연막(24)과, 터널 절연막(12) 및 중간 절연막(18)의 계면에 분산되어 형성된 산화하프늄 도트(16)와, 중간 절연막(18)과 톱 절연막(24)의 계면에 분산되어 형성된 산화하프늄 도트(22)를 갖고 있다.
이와 같이 하여 전하 축적층(26) 중에서의 산화하프늄 도트의 층수를 증가시킴으로써, 단위 면적당 전하 축적량을 증가시킬 수 있다. 이것에 의해, 반도체 기억 장치의 동작 마진(margin)을 넓힐 수 있다.
도 11은 임계값 전압 변화량의 기입 시간 의존성을 나타낸 그래프이다. 도 11 중, ○표시가 단층의 산화하프늄 도트를 형성한 제 1 실시예에 의한 반도체 기억 장치의 경우, □표시가 2층의 산화하프늄 도트를 형성한 경우이다. 측정에 사용된 시료는 산화하프늄을 1㎚ 퇴적 후, 1050℃, 60초간 열처리로 산화하프늄 도트를 형성한 것이다. 또한, 시료 기입은 NAND형 셀을 상정하여, 게이트 전압 Vg를 Vg=20V, 기판 전압 Vb를 Vb=0로 하여 FN 터널링에 의해 기판 측으로부터 주입함으로써 행했다.
도시한 바와 같이, 산화하프늄 도트가 단층일 경우, 전하 축적층(26)이 얇기 때문에, 짧은 기입 시간으로 보다 큰 임계값 전압 변화량을 얻을 수 있다. 한편, 산화하프늄 도트가 2층일 경우, 전하 축적층(26)이 두꺼운 만큼 단층일 경우보다도 기입에 시간이 걸린다. 그러나, 전하를 트랩하는 용량이 크기 때문에, 최종적으로는 단층일 경우보다도 큰 임계값 전압 변화량을 얻을 수 있다.
또한, 산화하프늄 도트(16, 22)는 각각 실리콘 기판(10)으로부터 동일한 거리에서 2차원 형상으로 분포되어 있다. 즉, 산화하프늄 도트(16, 22)는 각각이 전 하 축적층(26) 중에서 거의 균일한 높이로 형성되어 있다. 따라서, 터널 절연막(12), 중간 절연막(18) 및 톱 절연막(24)의 막두께에 의해, 산화하프늄 도트(16, 22)의 두께 방향의 위치를 제어할 수 있다. 트랜지스터의 임계값 시프트는 축적 전하량과 전극으로부터의 거리에 크게 의존하기 때문에, 산화하프늄 도트(16, 22)의 두께 방향의 위치를 제어할 수 있는 것은 임계값 전압의 시프트량을 제어하거나 임계값 전압의 불균일을 억제하는데 매우 효과적이다.
다음으로, 본 실시예에 의한 반도체 기억 장치의 제조 방법에 대해서 도 12를 사용하여 설명한다.
우선, 도 6의 (a)에 나타낸 제 1 실시예에 의한 반도체 기억 장치의 제조 방법과 동일하게 실리콘 기판(10) 위에 터널 절연막(12) 및 산화하프늄막(14)을 형성한다.
이어서, 산화하프늄막(14) 위에 예를 들어 LPCVD법에 의해, 예를 들어 막두께 3㎚(바람직하게는 1㎚∼5㎚)의 HTO막을 퇴적시키고, HTO막으로 이루어지는 중간 절연막(18)을 형성한다.
이어서, 중간 절연막(18) 위에 예를 들어 MOCVD법에 의해, 예를 들어 막두께 1㎚의 산화하프늄막(20)을 퇴적시킨다. 이 때, 산화하프늄막(20)이 비정질 상태로 되도록 성막 조건을 적절히 제어한다. 산화하프늄막(20)은 예를 들어 성막 온도를 500℃, 성막실 압력을 50㎩로 하여 퇴적된다. 산화하프늄막(20)의 막두께는 0.5㎚∼2㎚정도로 한다.
이어서, 산화하프늄막(20) 위에 예를 들어 LPCVD법에 의해, 예를 들어 막두 께 10㎚의 HTO막을 퇴적시키고, HTO막으로 이루어지는 톱 절연막(24)을 형성한다(도 12의 (a)). HTO막은 예를 들어 성막 온도를 800℃, 성막실 압력을 133㎩로 하여 퇴적된다. HTO막의 막두께는 3㎚∼20㎚정도로 한다. 또한, 톱 절연막(24)으로서는, MOCVD법이나 플라스마 CVD법에 의해 퇴적된 실리콘 산화막을 적용할 수도 있다.
이어서, 예를 들어 고속 승강온 장치(RTA 장치)를 사용하고, 예를 들어 1000℃, 60초간 열처리를 행한다. 이 열처리에 의해, 산화하프늄막(14)은 자기 응집하여 구형화하여 산화하프늄 도트(16)로 되고, 산화하프늄막(20)은 자기 응집하여 구형화하여 산화하프늄 도트(22)로 된다(도 12의 (b)).
이 때, 산화하프늄 도트(16)는 터널 절연막(12)과 중간 절연막(18)의 위치 관계를 거의 유지한다. 또한, 산화하프늄 도트(22)는 중간 절연막(18)과 톱 절연막(18)의 위치 관계를 거의 유지한다. 즉, 산화하프늄 도트(16, 22)는 각각이 전하 축적층(26) 중에서 거의 균일한 높이로 형성된다.
따라서, 터널 절연막(12), 중간 절연막(18) 및 톱 절연막(24)의 막두께를 제어함으로써, 산화하프늄 도트(16, 22)의 두께 방향의 위치를 제어할 수 있다. 트랜지스터의 임계값 시프트는 축적 전하량과 전극으로부터의 거리에 크게 의존하기 때문에, 산화하프늄 도트(16, 22)의 두께 방향의 위치를 제어할 수 있는 것은 임계값 전압의 시프트량을 제어하거나 임계값 전압의 불균일을 억제하는데 매우 효과적이다.
또한, 산화하프늄 도트(16, 22)를 형성하는 열처리는 별도로 행할 수도 있 다. 예를 들어 터널 절연막(12) 및 산화하프늄막(14)을 형성하고, 열처리를 행하여 산화하프늄 도트(16)를 형성하며, 산화하프늄 도트(16)가 형성된 터널 절연막(12) 위에 중간 절연막(18) 및 산화하프늄막(20)을 형성하고, 열처리를 행하여 산화하프늄 도트(22)를 형성하며, 산화하프늄 도트(22)가 형성된 중간 절연막(18) 위에 톱 절연막(24)을 형성하도록 할 수도 있다.
또한, 터널 절연막(12), 산화하프늄막(14), 중간 절연막(18), 산화하프늄막(20) 및 톱 절연막(24)의 성막 후에, 600℃∼1000℃정도의 열처리를 각각 행할 수도 있다. 이 열처리에 의해 막이 치밀해져, 양호한 전기 특성을 얻을 수 있다.
이와 같이 하여, 터널 절연막(12), 산화하프늄 도트(16), 중간 절연막(18), 산화하프늄 도트(22) 및 톱 절연막(24)을 갖는 전하 축적층(26)을 형성한다.
이 후, 예를 들어 도 7의 (a) 내지 도 7의 (c)에 나타낸 제 1 실시예에 의한 반도체 기억 장치의 제조 방법과 동일하게, 게이트 전극(30), 소스/드레인 영역(32) 등을 형성한다.
이와 같이, 본 실시예에 의하면, 산화하프늄의 자기 응집성을 이용하여 산화하프늄 도트를 형성하기 때문에, 입경 4㎚이하의 미립자를 1×1O12㎠의 면밀도를 초과하는 고밀도로 형성할 수 있다. 이것에 의해, 전하 축적체로서의 산화하프늄 도트를 고밀도로 포함하는 전하 축적층을 갖는 반도체 기억 장치를 구성하는 것이 가능해지고, 보다 미세한 디바이스에서도 전하 유지량의 불균일을 작게 억제할 수 있다.
또한, 전하 축적층 중에 2층의 산화하프늄 도트를 형성하기 때문에, 단위 면적당 축적 전하량을 증가시킬 수 있다. 이것에 의해, 디바이스의 동작 마진을 넓힐 수 있다.
[변형 실시예]
본 발명은 상기 실시예에 한정되지 않고 다양한 변형이 가능하다.
예를 들어, 상기 제 1 및 제 2 실시예에서는, 산화하프늄 도트를 형성하기 위한 열처리는 산화하프늄막 형성 후 또는 톱 절연막(24) 형성 후에 행하고 있지만, 산화하프늄막의 성막 후이면 언제 행해도 되고, 또한 수회 행해도 된다. 예를 들어, 게이트 전극(30) 형성 후에 행하는 열처리에 의해 산화하프늄 도트를 형성하도록 할 수도 있다.
또한, 상기 제 1 실시예에서는 단층의 산화하프늄 도트를 갖는 반도체 기억 장치를 나타내고, 상기 제 2 실시예에서는 2층의 산화하프늄 도트를 갖는 반도체 기억 장치를 나타냈지만, 산화하프늄 도트의 층수는 이것에 한정되지는 않는다. 3 층 이상의 산화하프늄 도트를 갖는 반도체 기억 장치를 구성하도록 할 수도 있다. 층수를 증가시킴으로써, 단위 면적당 전하 축적량을 증대시킬 수 있다.
또한, 상기 실시예에서는, 산화하프늄 도트를 포함하는 전하 축적층을 갖는 반도체 기억 장치에 본 발명을 적용할 경우를 나타냈지만, 산화하프늄 이외의 금속 산화물 또는 금속 질화물, 예를 들어 질화하프늄(HfN), 산화지르코늄(ZrOx), 질화지르코늄(ZrN), 산화탄탈(TaOx), 질화탄탈(TaN), 산화티타늄(TiOx), 질화티타늄(TiN) 등도 자기 응집성을 갖고 있고, 자기 응집에 의한 도트 형성이 가능하다. 따라서, 이들 재료를 사용하는 것에 의해서도 산화하프늄 도트와 동일한 전하 축적 기능을 갖는 도트를 미세하고, 또한 고밀도로 형성할 수 있다. 또한, 이들 재료를 성분에 포함하는 막이면 되고, 질화산화막, 실리케이트막, 알루미네이트막 등이어도 된다.
본 발명에 의한 반도체 기억 장치 및 그 제조 방법은 전하 축적체로서 이용 가능한 미립자를 매우 미세하고, 또한 높은 면밀도로 형성하는 것을 가능하게 하는 것이며, 나노 도트나 나노 입자 등에 전하를 축적함으로써 정보를 기억시키는 반도체 기억 장치의 미세화 및 고집적화를 도모하기 위해 유용하다.

Claims (15)

  1. 반도체 기판 위에 형성되고, 절연막 중에 전하 축적체로서의 복수의 미립자를 갖는 전하 축적층과, 상기 전하 축적층 위에 형성된 게이트 전극을 갖는 반도체 기억 장치로서,
    상기 미립자는 금속 산화물 또는 금속 질화물에 의해 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  2. 제 1 항에 있어서,
    복수의 상기 미립자는 상기 전하 축적층 중에서, 상기 반도체 기판으로부터 동일한 거리에서 2차원 형상으로 분포되어 있는 것을 특징으로 하는 반도체 기억 장치.
  3. 제 2 항에 있어서,
    상기 전하 축적층 중에 2차원 형상으로 분포된 상기 미립자의 층이 2층 이상 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 미립자는 평균 입경이 4㎚이하인 것을 특징으로 하는 반도체 기억 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 미립자는 1×1O12개/㎠보다 큰 면밀도(面密度)로 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 미립자는 절연성인 것을 특징으로 하는 반도체 기억 장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 금속 산화물 또는 상기 금속 질화물은 자기 응집성을 갖는 물질인 것을 특징으로 하는 반도체 기억 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 미립자는 산화하프늄을 성분에 포함하는 것을 특징으로 하는 반도체 기억 장치.
  9. 반도체 기판 위에 제 1 절연막을 형성하는 공정과,
    상기 제 1 절연막 위에 금속 산화물 또는 금속 질화물로 이루어지는 금속 화합물막을 형성하는 공정과,
    열처리에 의해 상기 금속 화합물막을 자기 응집시키고, 상기 금속 산화물 또는 상기 금속 질화물로 이루어지는 복수의 미립자를 형성하는 공정과,
    상기 미립자가 형성된 상기 제 1 절연막 위에 제 2 절연막을 형성하는 공정과,
    상기 제 2 절연막 위에 게이트 전극을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 절연막을 형성하는 공정 후에, 상기 금속 화합물막을 형성하는 공정으로부터 상기 제 2 절연막을 형성하는 공정까지 반복하여 행하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  11. 반도체 기판 위에 제 1 절연막을 형성하는 공정과,
    상기 제 1 절연막 위에 금속 산화물 또는 금속 질화물로 이루어지는 금속 화합물막을 형성하는 공정과,
    상기 금속 화합물막 위에 제 2 절연막을 형성하는 공정과,
    열처리에 의해 상기 금속 화합물막을 자기 응집시키고, 상기 금속 산화물 또는 상기 금속 질화물로 이루어지는 복수의 미립자를 형성하는 공정과,
    상기 제 2 절연막 위에 게이트 전극을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제 2 절연막을 형성하는 공정 후에, 상기 금속 화합물막을 형성하는 공정 및 상기 제 2 절연막을 형성하는 공정을 반복하여 행하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  13. 제 9 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 금속 화합물막의 막두께에 의해, 상기 미립자의 입경을 제어하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  14. 제 9 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 금속 화합물막을 형성하는 공정에서는, 비정질 상태의 상기 금속 화합물막을 형성하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  15. 제 9 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 금속 화합물막은 산화하프늄을 성분에 포함하는 막인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
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