WO2006059368A1 - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

　半導体基板１０上に形成され、絶縁膜１２，２４中に電荷蓄積体としての複数の微粒子１６を有する電荷蓄積層２６と、電荷蓄積層２６上に形成されたゲート電極３０とを有する半導体記憶装置において、微粒子１６が、金属酸化物又は金属窒化物により構成されている。  

Description

明 細 書
半導体記憶装置及びその製造方法
技術分野
[0001] 本発明は、半導体記憶装置及びその製造方法に係り、特に、ナノドットやナノ粒子 等に電荷を蓄積することにより情報を記憶する半導体記憶装置及びその製造方法に 関する。
背景技術
[0002] 近年、ナノテクノロジーと 、う分野が注目されて 、る。この分野は、ナノメートルサイ ズの物質や微粒子を用いてマクロな状態では見られな力つた現象または不可能であ つた現象を利用した技術に関するものである。その中で、ナノドットやナノ粒子に電荷 を蓄積することにより情報を記憶する記憶装置が提案されている。
[0003] ナノドットやナノ粒子を用いた記憶装置の代表的なものとして、シリコンナノクリスタ ルを用いた記憶装置が注目されて 、る。シリコンナノクリスタルを用いた記憶装置は、 シリコン基板上の絶縁膜中にシリコンの微粒子を形成し、その微粒子中に電荷を蓄 積することでメモリー動作させるというものである。
[0004] ナノドットやナノ粒子を用いた記憶装置は、例えば特許文献 1一 3に記載されて 、る 特許文献 1：特開平 11 040809号公報
特許文献 2：特開 2000 - 022005号公報
特許文献 3：特開 2004-111734号公報
発明の開示
発明が解決しょうとする課題
[0005] しかしながら、シリコンナノクリスタルは、微粒子のサイズが最小でも 6— lOnm程度 にしかならず、面密度も l X 1012cm— 2程度が限界であった。この程度の大きさ及び面 密度では 1セル（1ビット）当たりのドット数が少なくなり、今後のデバイスの微細化に対 応できない。例えば 45nm世代のデバイスでは、上記面密度カゝら換算すると 1セル当 たりのドット数は 20個となる。この場合、プロセスのばらつきでドット数が例えば 2個変 化すると、蓄積電荷量は 10%も変化してしまうことになり、微細化の限界がすぐに来 てしまう。
[0006] 本発明の目的は、ナノドットやナノ粒子等の電荷蓄積体に電荷を蓄積することによ り情報を記憶する半導体記憶装置及びその製造方法に関し、電荷蓄積体として極め て微細且つ高い面密度で形成された微粒子を有する半導体記憶装置及びこのよう な半導体記憶装置の製造方法を提供することにある。 課題を解決するための手段
[0007] 本発明の一観点によれば、半導体基板上に形成され、絶縁膜中に電荷蓄積体とし ての複数の微粒子を有する電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電 極とを有する半導体記憶装置であって、前記微粒子は、金属酸化物又は金属窒化 物により構成されていることを特徴とする半導体記憶装置が提供される。
[0008] また、本発明の他の観点によれば、半導体基板上に、第 1の絶縁膜を形成するェ 程と、前記第 1の絶縁膜上に、金属酸ィ匕物又は金属窒化物よりなる金属化合物膜を 形成する工程と、熱処理により前記金属化合物膜を自己凝集させ、前記金属酸化物 又は前記金属窒化物よりなる複数の微粒子を形成する工程と、前記微粒子が形成さ れた前記第 1の絶縁膜上に、第 2の絶縁膜を形成する工程と、前記第 2の絶縁膜上 にゲート電極を形成する工程とを有することを特徴とする半導体記憶装置の製造方 法が提供される。
[0009] また、本発明の更に他の観点によれば、半導体基板上に、第 1の絶縁膜を形成す る工程と、前記第 1の絶縁膜上に、金属酸化物又は金属窒化物よりなる金属化合物 膜を形成する工程と、前記金属化合物膜上に、第 2の絶縁膜を形成する工程と、熱 処理により前記金属化合物膜を自己凝集させ、前記金属酸化物又は前記金属窒化 物よりなる複数の微粒子を形成する工程と、前記第 2の絶縁膜上にゲート電極を形 成する工程とを有することを特徴とする半導体記憶装置の製造方法が提供される。 発明の効果
[0010] 本発明によれば、金属酸化物の自己凝集性を利用して金属酸化物の微粒子を形 成するので、極めて微細且つ高い面密度で微粒子を形成することができる。これによ り、電荷蓄積体としての微粒子を高密度に含む電荷蓄積層を有する半導体記憶装 置を構成することが可能となり、より微細なデバイスにおいても電荷保持量のばらつき を/ J、さく抑えることができる。
図面の簡単な説明
[図 1]図 1は、本発明の第 1実施形態による半導体記憶装置の構造を示す概略断面 図である。
[図 2]図 2は、本発明の第 1実施形態による半導体記憶装置における閾値電圧変化 量の書き込み時間依存性を示すグラフである。
[図 3]図 3は、本発明の第 1実施形態による半導体記憶装置における Id— Vg特性を示 すグラフである。
[図 4]図 4は、膜状の酸化ハフニウムを含む電荷蓄積層を有する半導体記憶装置の 電荷保持特性を示すグラフである。
[図 5]図 5は、ドット状の酸化ハフニウムを含む電荷蓄積層を有する半導体記憶装置 の電荷保持特性を示すグラフである。
[図 6]図 6は、本発明の第 1実施形態による半導体記憶装置の製造方法を示す工程 断面図（その 1)である。
[図 7]図 7は、本発明の第 1実施形態による半導体記憶装置の製造方法を示す工程 断面図（その 2)である。
[図 8]図 8は、酸ィ匕ハフニウム膜の膜厚と酸ィ匕ハフニウムドットの粒径との関係を示す グラフである。
[図 9]図 9は、本発明の第 1実施形態による半導体記憶装置の他の製造方法を示す 工程断面図である。
[図 10]図 10は、本発明の第 2実施形態による半導体記憶装置の構造を示す概略断 面図である。
[図 11]図 11は、本発明の第 2実施形態による半導体記憶装置における Id— Vg特性 を示すグラフである。
[図 12]図 12は、本発明の第 1実施形態による半導体記憶装置の製造方法を示すェ 程断面図である。
符号の説明 10· "シリコン基板
12· "トンネル絶縁膜
14, 20· ··酸化ハフ- -ゥム膜
16, 22…酸化ハフ- -ゥムドッ卜
18· 中間絶縁膜
24· トップ絶縁膜
26· "電荷蓄積層
28· "ポリシリコン膜
30· ··ゲート電極
32· · ·ソース Zドレイン z領域
発明を実施するための最良の形態
[0013] [第 1実施形態]
本発明の第 1実施形態による半導体記憶装置及びその製造方法について図 1乃 至図 9を用いて説明する。
[0014] 図 1は本実施形態による半導体記憶装置の構造を示す概略断面図、図 2は本実施 形態による半導体記憶装置における閾値電圧変化量の書き込み時間依存性を示す グラフ、図 3は本実施形態による半導体記憶装置における Id-Vg特性を示すグラフ、 図 4は膜状の酸化ハフニウムを含む電荷蓄積層を有する半導体記憶装置の電荷保 持特性を示すグラフ、図 5はドット状の酸化ハフニウムを含む電荷蓄積層を有する半 導体記憶装置の電荷保持特性を示すグラフ、図 6及び図 7は本実施形態による半導 体記憶装置の製造方法を示す工程断面図、図 8は酸化ハフニウム膜の膜厚と酸ィ匕 ハフニウムドットの粒径との関係を示すグラフ、図 9は本実施形態による半導体記憶 装置の他の製造方法を示す工程断面図である。
[0015] はじめに、本実施形態による半導体記憶装置の構造について図 1を用いて説明す る。
[0016] シリコン基板 10上には、記憶情報としての電荷を蓄積するための電荷蓄積層 26が 形成されている。電荷蓄積層 26は、トンネル絶縁膜 12と、トンネル絶縁膜 12上に形 成されたトップ絶縁膜 24と、トンネル絶縁膜 12及びトップ絶縁膜 24の界面に分散し て形成された酸ィ匕ハフニウムドット 16とを有している。電荷蓄積層 26上には、ゲート 電極 30が形成されている。ゲート電極 30の両側のシリコン基板 10内には、ソース Z ドレイン領域 32が形成されて 、る。
[0017] このように、本実施形態による半導体記憶装置は、電荷蓄積層 26が酸化ハフ-ゥ ムドット 16を有することに主たる特徴がある。酸ィ匕ハフニウムは、絶縁材料ではあるが 、電荷のトラップとして機能する物質である。このため、酸化ハフニウムドットを含む電 荷蓄積層を形成することで、電荷蓄積層に記憶情報としての電荷を蓄積することが でき、記憶装置として用いることができる。
[0018] 電荷蓄積層 26中の酸ィ匕ハフニウムドット 16に蓄積された電荷は、書き込みに必要 とされるような高電界を印加しなければ膜中を移動することはない。したがって、本実 施形態による半導体記憶装置は、電荷蓄積層 26中に均一に電荷を書き込んで 1ビ ット Zlトランジスタのセルとして用いる NAND型のメモリセルを構成することができる とともに、ソース Zドレイン領域端のそれぞれに局所的に電荷を書き込んで 2ビット Z 1トランジスタのセルとして用いるミラービット型のメモリセルを構成することもできる。
[0019] 図 2は、本実施形態による半導体記憶装置における閾値電圧変化量 AVthの書き 込み時間依存性を示すグラフである。測定に用いた試料への書き込みは、 NAND 型のメモリセルの場合を想定し、基板カゝら電荷蓄積層へ FNトンネリングにより電子を 注入することにより行った。このとき、ゲート電圧 Vgは Vg = 20V、基板電圧 Vbは Vb =0とした。
[0020] 図示するように、閾値電圧変化量 AVthは書き込み時間とともに増加している。この ことから、電荷蓄積層 26中の酸ィ匕ハフニウムドット 16に電荷が蓄積されていることが 確認できる。
[0021] 図 3は、本実施形態による半導体記憶装置における Id— Vg特性を示すグラフであ る。測定に用いた試料は、ミラービット型のメモリセルの場合を想定し、電荷蓄積層の ソース近傍又はドレイン近傍のいずれか一方に局所的に電荷を書き込んだものであ る。試料への書き込みは、ゲート電圧 Vgを Vg = 9V、ドレイン電圧 Vdを Vd= 5V、書 き込み時間 tを t= 10 /z sとし、チャネルホットエレクトロンを用いて電子を注入すること により行った。この試料について、書き込みに対して順方向に読み出した場合と逆方 向に読み出した場合とにおける Id— Vg特性を測定した。なお、順方向の読み出しと は、電荷が書き込まれた側の拡散層をドレインと見立てて Id— Vg特性の測定を行つ た場合であり、逆方向の読み出しとは、電荷が書き込まれていない側の拡散層をドレ インと見立てて Id-Vg特性の測定を行った場合である。
[0022] 図示するように、順方向に読み出した場合と逆方向に読み出した場合とで Id-Vg 特性のシフトが観察され、閾値電圧が変化していることが判る。このことから、電荷蓄 積層 26中の酸ィ匕ハフニウムドット 16に局所的に電荷が蓄積されていることが確認で きる。
[0023] 以上のことから、酸化ハフニウムドット 16を含む電荷蓄積層 26を有する本実施形態 による半導体記憶装置を、 NAND型のメモリセル及びミラービット型のメモリセルに 適用することができる。
[0024] なお、酸ィ匕ハフニウムは絶縁体であるため、 ONO膜を電荷蓄積層として用いる半 導体記憶装置の場合と同様に、酸化ハフニウムを膜状に形成して電荷蓄積層として 禾 IJ用することも考えられる。しカゝしながら、酸化ハフニウムを膜状に形成しても、特性 の良好な電荷蓄積層としては機能し得な 、。
[0025] 図 4は、トンネル絶縁膜 12とトップ絶縁膜 24との間に膜状の酸化ハフニウムを形成 した電荷蓄積層 26を有する半導体記憶装置の電荷保持特性を示すグラフである。 また、図 5は、トンネル絶縁膜 12とトップ絶縁膜 24との間に粒子状の酸化ハフニウム を形成した電荷蓄積層 26を有する本実施形態による半導体記憶装置の電荷保持特 性を示すグラフである。
[0026] 図 4に示すように、膜状の酸化ハフニウムを有する半導体記憶装置の場合、電荷を 蓄積したセル（図中、書き込みビット)では、時間が増加するに伴って閾値電圧 Vth が低下しており、蓄積電荷が消失していることが判る。一方、電荷を蓄積していない 消去状態のセル（図中、消去ビット)では、時間が増加するに伴って閾値電圧 Vthが 増加しており、電荷が流入していることが判る。これは、膜状の酸化ハフニウムでは、 膜面内方向への電荷の移動が生じて 、ることを意味して 、る。
[0027] このように、膜状の酸ィ匕ハフニウムでは、膜中を容易に電荷が移動してしまうという 現象により閾値電圧 Vthが大きく変化してしまうため、情報を記憶する装置としては 不向きである。
[0028] 一方、粒子状の酸化ハフニウムを有する本実施形態による半導体記憶装置の場合 、図 5に示すように、電荷を蓄積したセル (図中、書き込みビット)及び電荷を蓄積して いない消去状態のセル（図中、消去ビット）のいずれにおいても、時間の増加に伴う 閾値電圧 Vthの変動はほとんど無い。すなわち、極めて良好な電荷保持特性を有し て!/、ることが半 IJる。
[0029] 酸化ハフニウムは、本願発明者が見出した後述の製造方法を用いることにより、 4n m以下の微粒子とすることができる。しかも、 1 X 1012cm— 2の面密度を超える高密度 で形成することもできる。この粒径及び密度は、 6— lOnm程度の粒径及び 1 X 1012c π 2程度の面密度が限界であったシリコンナノクリスタルの場合よりも微細且つ高密 度であり、今後更にデバイスを微細化して ヽくうえで極めて有望である。
[0030] また、酸ィ匕ハフニウムドット 16は、シリコン基板 10から等しい距離で 2次元状に分布 している。すなわち、酸ィ匕ハフニウムドット 16は、電荷蓄積層 26中においてほぼ均一 の高さに形成されている。したがって、トンネル絶縁膜 12及びトップ絶縁膜 24の膜厚 により、酸ィ匕ハフニウムドット 16の厚さ方向の位置を制御することができる。トランジス タの閾値シフトは蓄積電荷量と電極力もの距離に大きく依存するため、酸化ハフ-ゥ ムドット 16の厚さ方向の位置を制御できることは、閾値電圧のシフト量を制御したり閾 値電圧のばらつきを抑えるうえで極めて有効である。
[0031] 次に、本実施形態による半導体記憶装置の製造方法について図 6乃至図 9を用い て説明する。
[0032] まず、シリコン基板 10上に、例えば熱酸化法により、例えば膜厚 3nmのシリコン酸 化膜よりなるトンネル絶縁膜 12を形成する。トンネル絶縁膜 12は、例えば 800°Cのド ライ酸素雰囲気中で熱酸化を行うことにより形成する。なお、酸化方法や雰囲気はこ れに限定されるものではなぐ膜厚は 1一 lOnmの範囲とする。
[0033] 次いで、トンネル絶縁膜 12上に、例えば MOCVD法により、例えば膜厚 lnmの酸 化ハフニウム膜 14を堆積する（図 6 (a) )。このとき、酸ィ匕ハフニウム膜 14がァモルファ ス状態となるように、成膜条件を適宜制御する。酸化ハフニウム膜 14は、例えば成膜 温度を 500°C、成膜室圧力を 50Paとして堆積する。酸化ハフニウム膜 14の膜厚は、 0. 5— 2nm程度とする。
[0034] なお、酸化ハフニウム 14の成膜には、 MOCVD法のほ力、原子層 CVD (ALCVD
： Atomic Layer Chemical Vapor Deposition)法、レ ~~ ir/ノレ ~~ンヨン (LAD: Laser
Ablation Deposition)法、 MBE (Molecular Beam Epitaxy)法、 PVD (Physical Vapor
Deposition)法等を用いることができる。
[0035] また、酸ィ匕ハフニウム膜 14の代わりに、酸化ハフニウムを成分に含む他の膜であつ てもよい。例えば、 HfON膜、 HfSiO膜、 HfSiON膜、 HfAlO膜、 HfAlON膜を適 用することができる。
[0036] 次 、で、例えば高速昇降温装置 (RTA装置）を用い、例えば 1000°C、 60秒間の 熱処理を行う。この熱処理により、酸ィ匕ハフニウム膜 14は自己凝集して球形ィ匕し、ト ンネル絶縁膜 12上に散在して形成された酸化ハフニウムドット 16となる（図 6 (b) )。
[0037] このとき、形成される酸ィ匕ハフニウムドット 16の粒径は、酸ィ匕ハフニウム膜 14の膜厚 によりほぼ決まる。すなわち、図 8に示すように、酸化ハフニウム膜 14の成膜膜厚が 厚くなるほどに酸ィ匕ハフニウムドット 16の平均粒径は増加し、例えば膜厚が 0. 5nm のときには平均粒径が 2nm程度であり、膜厚が lnmのときには平均粒径が 3nmとな る。
[0038] 熱処理温度は、酸化ハフニウム膜 14が十分に自己凝集するに必要な温度とする。
熱処理温度は酸ィ匕ハフニウム膜 14の膜厚によっても変化し、例えば膜厚が 0. 5nm 以下のときには 1000°C以上の温度が必要であり、膜厚が 0. 5nm以上 2nm以下の ときは 1050°C以上の温度が必要である。これ以下の温度では、膜厚や粒径が不均 一になつたり完全なドット状とならなかったりすることがある。
[0039] なお、本願発明者等が検討を行ったところでは、酸化ハフニウム膜を 0. 5nm堆積 後、 1000°C、 60秒の熱処理を行うことにより、平均粒径 2nmの酸化ハフニウムドット 力 S6 X 1012個 /cm2の面密度で形成された。また、酸化ハフニウム膜を lnm堆積後、 1050°C、 60秒の熱処理を行うことにより、平均粒径 3nmの酸化ハフニウムドットが 3 X 1012個/ cm2の面密度で形成された。面密度 6 X 1012個/ cm2は、 45nm世代で 1セル当たり 120個のドット数、 32nm世代では 60個のドット数となり、十分に適用可 能なドット数を得ることができる。 [0040] 通常、アモルファス状態で堆積した膜は熱処理により多結晶化するが、酸化ハフ- ゥムの場合には、自己凝集性を有しており、結晶成長が進むと各グレインがグレイン バウンダリにおいて分離して個々に凝集し、球形化する。一方、シリコンナノクリスタル の場合、膜成長の初期過程に形成されるアイランド状の核をベースに微粒子を形成 するものであり、酸ィ匕ハフニウムの自己凝集とは異なるメカニズムによるものである。こ のメカニズムの違 、が、酸化ハフニウムにお 、て極めて小さ 、微粒子を高密度で形 成できることの要因であると考えられる。
[0041] 次いで、酸ィ匕ハフニウムドット 16が形成されたトンネル絶縁膜 12上に、例えば LPC VD法により、例えば膜厚 lOnmの HTO膜を堆積し、 HTO膜よりなるトップ絶縁膜 24 を形成する。 HTO膜は、例えば成膜温度を 800°C、成膜室圧力を 133Paとして堆積 する。 HTO膜の膜厚は、 3— 20nm程度とする。なお、トップ絶縁膜 24としては、 MO CVD法やプラズマ CVD法により堆積したシリコン酸ィ匕膜を適用してもよい。
[0042] なお、酸化ハフニウムを自己凝集させるための熱処理は、トップ絶縁膜 24を形成し た後に行ってもよい。すなわち、図 9 (a)に示すようにトンネル絶縁膜 12、酸化ハフ- ゥム膜 14及びトップ絶縁膜 24を順次形成した後、上記熱処理を行うことにより、トンネ ル絶縁膜 12及びトップ絶縁膜 24の界面に酸ィ匕ハフニウムドット 16を形成することが できる（図 9 (b) )。
[0043] また、トンネル絶縁膜 12、酸化ハフニウム膜 14及びトップ絶縁膜 24の成膜後に、 6 00— 1000°C程度の熱処理をそれぞれ行ってもよい。この熱処理により膜が緻密とな り、良好な電気特性を得ることができる。
[0044] こうして、トンネル絶縁膜 12、酸ィ匕ハフニウムドット 16及びトップ絶縁膜 24を有する 電荷蓄積層 26を形成する（図 6 (c) )。
[0045] 次いで、電荷蓄積層 26上に、例えば LPCVD法により、例えば膜厚 lOOnmのポリ シリコン膜 28を堆積する（図 7 (a) )。ポリシリコン膜 28は、例えば成膜温度を 600°C、 成膜室圧力を 26Paとして堆積する。ポリシリコン膜 28の膜厚は、 50— 200nm程度と する。なお、ポリシリコン膜に代えて、アモルファスシリコン膜を堆積してもよぐまたノ ンドープの膜でもリンやボロンがドープされた膜でもよい。
[0046] 次いで、フォトリソグラフィ及びドライエッチングによりポリシリコン膜 28をパターニン グし、ポリシリコン膜よりなるゲート電極 30を形成する（図 7 (b) )。
[0047] 次!、で、ゲート電極 30をマスクとしてイオン注入を行 、、ゲート電極 30の両側のシリ コン基板 10内にソース Zドレイン領域 32を形成する（図 7 (c) )。
[0048] このように、本実施形態によれば、酸化ハフニウムの自己凝集性を利用して酸化ノヽ フニゥムドットを形成するので、粒径 4nm以下の微粒子を 1 X 1012cm— 2の面密度を 超える高密度で形成することができる。これにより、電荷蓄積体としての酸化ハフ-ゥ ムドットを高密度に含む電荷蓄積層を有する半導体記憶装置を構成することが可能 となり、より微細なデバイスにおいても電荷保持量のばらつきを小さく抑えることができ る。
[0049] [第 2実施形態]
本発明の第 2実施形態による半導体記憶装置及びその製造方法について図 10乃 至図 12を用いて説明する。なお、図 1乃至図 9に示す第 1実施形態による半導体記 憶装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略 または簡潔にする。
[0050] 図 10は本実施形態による半導体記憶装置の構造を示す概略断面図、図 11は本 実施形態による半導体記憶装置における Id-Vg特性を示すグラフ、図 12は本実施 形態による半導体記憶装置の製造方法を示す工程断面図である。
[0051] はじめに、本実施形態による半導体記憶装置の構造について図 10を用いて説明 する。
[0052] 本実施形態による半導体記憶装置は、図 10に示すように、電荷蓄積層 26中に、酸 化ハフニウムドットの層が積層されていることに特徴がある。すなわち、電荷蓄積層 2
6は、トンネル絶縁膜 12と、トンネル絶縁膜 12上に形成された中間絶縁膜 18と、中 間絶縁膜 18上に形成されたトップ絶縁膜 24と、トンネル絶縁膜 12及び中間絶縁膜 1 8の界面に分散して形成された酸ィ匕ハフニウムドット 16と、中間絶縁膜 18とトップ絶 縁膜 24との界面に分散して形成された酸ィ匕ハフニウムドット 22とを有している。
[0053] このようにして電荷蓄積層 26中における酸ィ匕ハフニウムドットの層数を増加すること により、単位面積当たりの電荷蓄積量を増加することができる。これにより、半導体記 憶装置の動作マージンを広げることができる。 [0054] 図 11は閾値電圧変化量の書き込み時間依存性を示すグラフである。図中、〇印が 単層の酸化ハフニウムドットを形成した第 1実施形態による半導体記憶装置の場合、 口印が 2層の酸ィ匕ハフニウムドットを形成した場合である。測定に用いた試料は、酸 化ハフニウムを lnm堆積後、 1050°C、 60秒の熱処理で酸化ハフニウムドットを形成 したものである。また、試料への書き込みは、 NAND型のセルを想定し、ゲート電圧 Vgを Vg = 20V、基板電圧 Vbを Vb = 0として FNトンネリングにより基板側力も電子を 注入することにより行った。
[0055] 図示するように、酸ィ匕ハフニウムドットが単層の場合、電荷蓄積層 26が薄いため短 い書き込み時間でより大きな閾値電圧変化量を得ることができる。一方、酸化ハフ- ゥムドットが 2層の場合、電荷蓄積層 26が厚い分、単層の場合よりも書き込みに時間 がかかる。し力しながら、電荷をトラップする容量が大きいため、最終的には単層の場 合よりも大きな閾値電圧変化量を得ることができる。
[0056] また、酸ィ匕ハフニウムドット 16, 22は、それぞれ、シリコン基板 10から等しい距離で 2次元状に分布している。すなわち、酸ィ匕ハフニウムドット 16, 22は、それぞれが、電 荷蓄積層 26中においてほぼ均一の高さに形成されている。したがって、トンネル絶 縁膜 12、中間絶縁膜 18及びトップ絶縁膜 24の膜厚により、酸化ハフニウムドット 16 , 22の厚さ方向の位置を制御することができる。トランジスタの閾値シフトは蓄積電荷 量と電極力 の距離に大きく依存するため、酸ィ匕ハフニウムドット 16, 22の厚さ方向 の位置を制御できることは、閾値電圧のシフト量を制御したり閾値電圧のばらつきを 抑えるうえで極めて有効である。
[0057] 次に、本実施形態による半導体記憶装置の製造方法について図 12を用いて説明 する。
[0058] まず、図 6 (a)に示す第 1実施形態による半導体記憶装置の製造方法と同様にして 、シリコン基板 10上に、トンネル絶縁膜 12及び酸ィ匕ハフニウム膜 14を形成する。
[0059] 次いで、酸ィ匕ハフニウム膜 14上に、例えば LPCVD法により、例えば膜厚 3nm (望 ましくは 1一 5nm)の HTO膜を堆積し、 HTO膜よりなる中間絶縁膜 18を形成する。
[0060] 次いで、中間絶縁膜 18上に、例えば MOCVD法により、例えば膜厚 lnmの酸ィ匕 ハフニウム膜 20を堆積する。このとき、酸ィ匕ハフニウム膜 20がアモルファス状態とな るように、成膜条件を適宜制御する。酸化ハフニウム膜 20は、例えば成膜温度を 50 0°C、成膜室圧力を 50Paとして堆積する。酸化ハフニウム膜 20の膜厚は、 0. 5— 2n m程度とする。
[0061] 次いで、酸ィ匕ハフニウム膜 20上に、例えば LPCVD法により、例えば膜厚 lOnmの HTO膜を堆積し、 HTO膜よりなるトップ絶縁膜 24を形成する（図 12 (a) )。 HTO膜 は、例えば成膜温度を 800°C、成膜室圧力を 133Paとして堆積する。 HTO膜の膜 厚は、 3— 20nm程度とする。なお、トップ絶縁膜 24としては、 MOCVD法やプラズマ CVD法により堆積したシリコン酸ィ匕膜を適用してもよい。
[0062] 次 、で、例えば高速昇降温装置 (RTA装置）を用い、例えば 1000°C、 60秒間の 熱処理を行う。この熱処理により、酸化ハフニウム膜 14は自己凝集して球形ィ匕し酸ィ匕 ハフニウムドット 16となり、酸ィ匕ハフニウム膜 20は自己凝集して球形ィ匕し酸ィ匕ハフ- ゥムドット 22となる（図 12 (b) )。
[0063] このとき、酸ィ匕ハフニウムドット 16は、トンネル絶縁膜 12と中間絶縁膜 18との位置 関係をほぼ維持する。また、酸ィ匕ハフニウムドット 22は、中間絶縁膜 18とトップ絶縁 膜 18との位置関係をほぼ維持する。すなわち、酸ィ匕ハフニウムドット 16, 22は、それ ぞれが、電荷蓄積層 26中にお ヽてほぼ均一の高さに形成される。
[0064] したがって、トンネル絶縁膜 12、中間絶縁膜 18及びトップ絶縁膜 24の膜厚を制御 することにより、酸ィ匕ハフニウムドット 16, 22の厚さ方向の位置を制御することができ る。トランジスタの閾値シフトは蓄積電荷量と電極からの距離に大きく依存するため、 酸ィ匕ハフニウムドット 16, 22の厚さ方向の位置を制御できることは、閾値電圧のシフ ト量を制御したり閾値電圧のばらつきを抑えるうえで極めて有効である。
[0065] なお、酸化ハフニウムドット 16, 22を形成する熱処理は、別々に行ってもよい。例え ば、トンネル絶縁膜 12及び酸ィ匕ハフニウム膜 14を形成し、熱処理を行って酸化ハフ -ゥムドット 16を形成し、酸ィ匕ハフニウムドット 16が形成されたトンネル絶縁膜 12上に 中間絶縁膜 18及び酸化ハフニウム膜 20を形成し、熱処理を行って酸化ハフニウムド ット 22を形成し、酸ィ匕ハフニウムドット 22が形成された中間絶縁膜 18上にトップ絶縁 膜 24を形成するようにしてもょ 、。
[0066] また、トンネル絶縁膜 12、酸化ハフニウム膜 14、中間絶縁膜 18、酸化ハフニウム膜 20及びトップ絶縁膜 24の成膜後に、 600— 1000°C程度の熱処理をそれぞれ行つ てもよい。この熱処理により膜が緻密となり、良好な電気特性を得ることができる。
[0067] こうして、トンネル絶縁膜 12、酸ィ匕ハフニウムドット 16、中間絶縁膜 18、酸化ハフ- ゥムドット 22及びトップ絶縁膜 24を有する電荷蓄積層 26を形成する
この後、例えば図 7 (a)乃至図 7 (c)に示す第 1実施形態による半導体記憶装置の 製造方法と同様にして、ゲート電極 30、ソース Zドレイン領域 32等を形成する。
[0068] このように、本実施形態によれば、酸化ハフニウムの自己凝集性を利用して酸化ノヽ フニゥムドットを形成するので、粒径 4nm以下の微粒子を 1 X 1012cm— 2の面密度を 超える高密度で形成することができる。これにより、電荷蓄積体としての酸化ハフ-ゥ ムドットを高密度に含む電荷蓄積層を有する半導体記憶装置を構成することが可能 となり、より微細なデバイスにおいても電荷保持量のばらつきを小さく抑えることができ る。
[0069] また、電荷蓄積層中に 2層の酸ィ匕ハフニウムドットを形成するので、単位面積当たり の蓄積電荷量を増加することができる。これにより、デバイスの動作マージンを広げる ことができる。
[0070] [変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
[0071] 例えば、上記第 1及び第 2実施形態では、酸化ハフニウムドットを形成するための熱 処理は、酸ィ匕ハフニウム膜の形成後又はトップ絶縁膜 24の形成後に行っているが、 酸ィ匕ハフニウム膜の成膜後であればいつ行ってもよぐまた何度行ってもよい。例え ば、ゲート電極 30の形成後に行う熱処理によって酸ィ匕ハフニウムドットを形成するよう にしてもよい。
[0072] また、上記第 1実施形態では単層の酸化ハフニウムドットを有する半導体記憶装置 を、上記第 2実施形態では 2層の酸化ハフニウムドットを有する半導体記憶装置を示 したが、酸ィ匕ハフニウムドットの層数はこれらに限定されるものではない。 3層以上の 酸化ハフニウムドットを有する半導体記憶装置を構成するようにしてもよ！ヽ。層数を増 加することにより、単位面積当たりの電荷蓄積量を増大することができる。
[0073] また、上記実施形態では、酸化ハフニウムドットを含む電荷蓄積層を有する半導体 記憶装置に本発明を適用する場合を示したが、酸化ハフニウム以外の金属酸ィ匕物 又は金属窒化物、例えば窒化ハフニウム (HfN)、酸ィ匕ジルコニウム（ZrOx)、窒化ジ ルコ -ゥム（ZrN)、酸化タンタル (TaOx)、窒化タンタル（TaN)、酸化チタン（TiOx) 、窒化チタン (TiN)等も自己凝集性を有しており、自己凝集によるドットの形成が可 能である。したがって、これら材料を用いることによつても、酸ィ匕ハフニウムドットと同様 の電荷蓄積機能を有するドットを微細且つ高密度に形成することができる。また、これ ら材料を成分に含む膜であればよぐ窒化酸化膜、シリケート膜、アルミネート膜等で あってもよい。
産業上の利用可能性
本発明による半導体記憶装置及びその製造方法は、電荷蓄積体として利用可能 な微粒子を極めて微細且つ高い面密度で形成することを可能とするものであり、ナノ ドットやナノ粒子等に電荷を蓄積することにより情報を記憶する半導体記憶装置の微 細化及び高集積ィ匕を図るために有用である。

Claims

請求の範囲
[1] 半導体基板上に形成され、絶縁膜中に電荷蓄積体としての複数の微粒子を有する 電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを有する半導体記憶装 置であって、
前記微粒子は、金属酸化物又は金属窒化物により構成されている
ことを特徴とする半導体記憶装置。
[2] 請求項 1記載の半導体記憶装置において、
複数の前記微粒子は、前記電荷蓄積層中において、前記半導体基板から等しい 距離で 2次元状に分布して 、る
ことを特徴とする半導体記憶装置。
[3] 請求項 2記載の半導体記憶装置において、
前記電荷蓄積層中に、 2次元状に分布した前記微粒子の層が 2層以上形成されて いる
ことを特徴とする半導体記憶装置。
[4] 請求項 1乃至 3のいずれか 1項に記載の半導体記憶装置において、
前記微粒子は、平均粒径力 S4nm以下である
ことを特徴とする半導体記憶装置。
[5] 請求項 1乃至 4のいずれか 1項に記載の半導体記憶装置において、
前記微粒子は、 1 X 1012個 /cm2より大きい面密度で形成されている
ことを特徴とする半導体記憶装置。
[6] 請求項 1乃至 5のいずれか 1項に記載の半導体記憶装置において、
前記微粒子は、絶縁性である
ことを特徴とする半導体記憶装置。
[7] 請求項 1乃至 6のいずれか 1項に記載の半導体記憶装置において、
前記金属酸化物又は前記金属窒化物は、自己凝集性を有する物質である ことを特徴とする半導体記憶装置。
[8] 請求項 1乃至 7のいずれか 1項に記載の半導体記憶装置において、
前記微粒子は、酸化ハフニウムを成分に含む ことを特徴とする半導体記憶装置。
[9] 半導体基板上に、第 1の絶縁膜を形成する工程と、
前記第 1の絶縁膜上に、金属酸ィ匕物又は金属窒化物よりなる金属化合物膜を形成 する工程と、
熱処理により前記金属化合物膜を自己凝集させ、前記金属酸化物又は前記金属 窒化物よりなる複数の微粒子を形成する工程と、
前記微粒子が形成された前記第 1の絶縁膜上に、第 2の絶縁膜を形成する工程と 前記第 2の絶縁膜上にゲート電極を形成する工程と
を有することを特徴とする半導体記憶装置の製造方法。
[10] 請求項 9記載の半導体記憶装置の製造方法にお 、て、
前記絶縁膜を形成する工程の後に、前記金属化合物膜を形成する工程から前記 第 2の絶縁膜を形成する工程までを繰り返し行う
ことを特徴とする半導体記憶装置の製造方法。
[11] 半導体基板上に、第 1の絶縁膜を形成する工程と、
前記第 1の絶縁膜上に、金属酸ィ匕物又は金属窒化物よりなる金属化合物膜を形成 する工程と、
前記金属化合物膜上に、第 2の絶縁膜を形成する工程と、
熱処理により前記金属化合物膜を自己凝集させ、前記金属酸化物又は前記金属 窒化物よりなる複数の微粒子を形成する工程と、
前記第 2の絶縁膜上にゲート電極を形成する工程と
を有することを特徴とする半導体記憶装置の製造方法。
[12] 請求項 11記載の半導体記憶装置の製造方法にお!、て、
前記第 2の絶縁膜を形成する工程の後に、前記金属化合物膜を形成する工程及 び前記第 2の絶縁膜を形成する工程を繰り返し行う
ことを特徴とする半導体記憶装置の製造方法。
[13] 請求項 9乃至 12のいずれか 1項に記載の半導体記憶装置の製造方法において、 前記金属化合物膜の膜厚により、前記微粒子の粒径を制御する ことを特徴とする半導体記憶装置の製造方法。
[14] 請求項 9乃至 13のいずれか 1項に記載の半導体記憶装置の製造方法において、 前記金属化合物膜を形成する工程では、アモルファス状態の前記金属化合物膜を 形成する
ことを特徴とする半導体記憶装置の製造方法。
[15] 請求項 9乃至 14のいずれか 1項に記載の半導体記憶装置の製造方法において、 前記金属化合物膜は、酸化ハフニウムを成分に含む膜である
ことを特徴とする半導体記憶装置の製造方法。
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