JP2011205046A - 半導体記憶装置、及びその製造方法 - Google Patents

半導体記憶装置、及びその製造方法 Download PDF

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Abstract

【課題】 高効率に電荷を蓄積及び消去することができ、かつ蓄積した電荷を長時間保持することができる半導体記憶装置、及びその製造方法を提供する。
【解決手段】 半導体記憶装置１０は、半導体基板１１と、半導体基板１１内に離間して設けられたソース領域３及びドレイン領域２と、ソース領域３とドレイン領域２との間であって半導体基板１１上に設けられたトンネル絶縁膜１２と、トンネル絶縁膜１２上に設けられ、酸化物クラスターを含む電荷蓄積膜１３と、電荷蓄積膜１３上に設けられたブロック絶縁膜１４と、ブロック絶縁膜１４上に設けられたゲート電極１５とを備える。
【選択図】 図１

Description

本発明は、半導体記憶装置とその製造方法に関する。
国際公開２００６−０９５８９０号公報には、ｐ型シリコン基板上にシリコン酸化膜、ゲート電極が順に設けられた半導体記憶装置が開示されている。この半導体記憶装置のシリコン酸化膜中にはＡｌ原子、Ａｕ原子、Ｔｉ原子等の不純物が含まれている。これらの不純物によって導入されるトラップサイトに電荷を蓄積する。
しかしながら、国際公開２００６−０９５８９０号公報に開示された半導体記憶装置では、シリコン酸化膜中でＡｌ原子、Ａｕ原子、Ｔｉ原子が拡散してしまうために、シリコン酸化膜中に蓄積された電荷が拡散する。よって、効率よく電荷を蓄積することが難しい。
国際公開２００６−０９５８９０号公報
そこで、本発明は高効率に電荷を蓄積及び消去することができ、かつ蓄積した電荷を長時間保持することができる導体記憶装置、及びその製造方法を提供することを目的とする。
本発明の一態様に係る半導体記憶装置は、半導体基板と、前記半導体基板内に離間して設けられたソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間であって前記半導体基板上に設けられたトンネル絶縁膜と、酸化物クラスターを含み、前記トンネル絶縁膜上に設けられた電荷蓄積膜と、前記電荷蓄積膜上に設けられたブロック絶縁膜と、前記ブロック絶縁膜上に設けられたゲート電極と、を備え、前記酸化物クラスターがＺｒ又はＨｆを含み、更にＴｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、及びＨｇから選択される少なくとも一つの元素を含むことを特徴とする。
また、本発明の一態様に係る半導体記憶装置の製造方法は、半導体基板上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に、Ｚｒ、又はＨｆ、並びにＴｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、及びＨｇから選択される少なくとも一つの元素を堆積して島状の金属粒子を形成する工程と、前記トンネル絶縁膜上に形成された前記金属粒子を酸化して酸化物クラスターを形成する工程と、前記トンネル絶縁膜上に形成された前記酸化物クラスターを覆うようにシリコン酸化物、シリコン酸窒化物、シリコン窒化物、アルミニウム酸化物、アルミニウム酸窒化物、及びアルミニウム窒化物から選択される少なくとも一つの化合物を堆積させて電荷蓄積膜を形成する工程と、前記電荷蓄積膜上にブロック絶縁膜を形成する工程と、前記ブロック絶縁膜上にゲート電極を形成する工程とを備えることを特徴とする。
本発明によれば、高効率に電荷を蓄積及び消去することができ、かつ蓄積した電荷を長時間保持することができる半導体記憶装置、及びその製造方法を提供することができる。
本発明の第１の実施形態に係る半導体記憶装置１０を示す図。 酸化物クラスターのバンドギャップとＳｉＯ２のバンドギャップを説明する図。 ジルコニウム酸化物又はハフニウム酸化物のバンドギャップ中に形成されたｄ軌道を説明する図。 チタン酸化物のバンドギャップ中に形成されたｄ軌道を説明する図。 酸化物クラスターにＴａ又はＮｂが添加されたときのバンドギャップを説明する図。 ゲート電極１５に印加される閾値電圧を説明する図。 酸化物クラスターの大きさを説明する図。 酸化物クラスターの大きさを説明する図。 酸化物クラスターの大きさを説明する図。 酸化物クラスターの大きさを説明する図。 電荷蓄積膜１３に蓄積される電荷と閾値電圧の関係を示す図。 Ｆｉｎ型の半導体記憶装置２０を示す図。 半導体記憶装置２０のＡ−Ａ’線断面図を示す図。 半導体記憶装置２０のＢ−Ｂ’線断面図を示す図。 半導体記憶装置３０を示す図。 半導体記憶装置４０を示す図。 第１の実施形態に係る半導体記憶装置１０の第１の変形例を示す図。 第１の実施形態に係る半導体記憶装置１０の第２の変形例を示す図。 第１の実施形態に係る半導体記憶装置１０の第３の変形例を示す図。
以下、図面を参照して本発明の実施形態を詳細に説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置１０を示す。
本実施形態に係る半導体記憶装置１０は、半導体基板１１上にトンネル絶縁膜１２、電荷蓄積膜１３、ブロック絶縁膜１４、ゲート電極１５が順に設けられている。トンネル絶縁膜１２の下には、ゲート電極１５に電圧を印加した場合に電流が流れるチャネル領域が半導体基板１１内に形成されている。半導体基板１１内においてチャネル領域を挟んでドレイン領域２及びソース領域３が形成されている。なお、図１では、半導体基板１１をｐ型、ドレイン領域２及びソース領域３をｎ型としている。しかし、半導体基板１１をn型、ドレイン領域２及びソース領域３をｐ型としてもよい。
本実施形態に係る半導体記憶装置１０は、ゲート電極１５に電圧を印加することでチャネル領域から電荷を電荷蓄積膜１３に蓄積し情報を記憶する。
半導体基板１１には、例えば単結晶Ｓｉが一般的であるが、他にも多結晶Ｓｉ、アモルファスＳｉ、ＳｉＧｅ、一層グラフェン、多層グラフェン、Ｇｅ、又はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）等が挙げられる。
他にも、半導体基板１１には、化合物半導体や有機高分子等を用いてもよい。化合物半導体には、例えばＳｉＣ、ＧａＡｓ、ＩｎＰ、ＩｎＡｓ、ＧａＩｎＡｓ、ＧａＮ、又はＧａＩｎＮ等を用いてもよい。有機高分子には、例えばペンタセン等を用いてもよい。
トンネル絶縁膜１２には、シリコン酸化物、アルミニウム酸化物を用いることができる。シリコン酸化物には、例えばＳｉＯ２を用いることができる。アルミニウム酸化物には、例えばＡｌ２Ｏ３を用いることができる。トンネル絶縁膜１２には、他にもシリコン酸窒化物、シリコン窒化物を用いることができる。シリコン酸窒化物とシリコン窒化物を複数積層した構造を用いてもよい。シリコン酸窒化物には、例えばＳｉＯＮを用いることができる。シリコン窒化物には、例えばＳｉＮを用いることができる。トンネル絶縁膜１２は、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２、ＳｉＯ２／Ａｌ２Ｏ３等の積層構造にしてもよい。トンネル絶縁膜１２の膜厚は、例えば０．５ｎｍ以上５ｎｍ以下である。
電荷蓄積膜１３には、酸化物クラスターが形成されており、酸化物クラスターをＳｉＯ２又はＡｌ２Ｏ３等の酸化物が覆っている。電荷蓄積膜１３の膜厚は、例えば０．４ｎｍ以上２．８ｎｍ以下である。酸化物クラスターとは、酸素と金属元素を含む塊りをいう。
酸化物クラスターは、チタン酸化物（Ｔｉ酸化物）、ジルコニウム酸化物（Ｚｒ酸化物）、及びハフニウム酸化物（Ｈｆ酸化物）から選ばれる金属酸化物を母材としている。酸化物クラスターの母材は、上記したＴｉ、Ｚｒ、及びＨｆが酸化されていればよい。具体的な母材の材料としては、例えばジルコニウム酸化物には、ＺｒＯ２、ＳｒＺｒＯ３、（Ｂａ、Ｓｒ、Ｃａ）ＺｒＯ３、又はＬａ２Ｚｒ２Ｏ７を用いることができる。ハフニウム酸化物には、例えばＨｆＯ２、ＳｒＨｆＯ３、（Ｂａ、Ｓｒ、Ｃａ）ＨｆＯ３、又はＬａ２Ｈｆ２Ｏ７を用いることができる。チタン酸化物には、例えばＴｉＯ２、ＳｒＴｉＯ３、（Ｂａ、Ｓｒ、Ｃａ）ＴｉＯ３、又はＬａ２Ｔｉ２Ｏ７を用いることができる。
ジルコニウム酸化物及びハフニウム酸化物は、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、及びＨｇから選択される少なくとも一つの元素を含む。これらの元素が酸化物クラスターの母材を構成するジルコニウム又はハフニウムを置換している。
チタン酸化物は、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、及びＨｇから選択される少なくとも一つの元素を含む。これらの元素が酸化物クラスターの母材を構成するチタンを置換している。
このような酸化物クラスターを用いることで電荷蓄積膜１３に蓄積された電荷の漏れを防ぐことができる。これは、酸化物クラスターに電荷が蓄積され、酸化物クラスターがＳｉＯ２やＡｌ２Ｏ３等で覆われているために電荷漏れが生じにくいからである。また、酸化物クラスター内に電荷が蓄積されてるために、トンネル絶縁膜１２に欠陥が生じても電荷が消失しにくい。
図２は、ジルコニウム酸化物、ハフニウム酸化物、及びチタン酸化物のバンドギャップとＳｉＯ２のバンドギャップを説明する図である。縦軸はエネルギーＥを示す。ジルコニウム酸化物、ハフニウム酸化物、及びチタン酸化物は誘電率が高い物質である。したがって、図２に示すように、これらが形成する伝導帯又は価電子帯と、ＳｉＯ２の伝導帯又は価電子帯のそれぞれの差である、バンドオフセットΔＥｃ、ΔＥｖが大きくなる。よって酸化物クラスターに蓄積された電荷が移動しにくくなる。特にチタン酸化物においては、ΔＥｃ、ΔＥｖがジルコニウム酸化物やハフニウム酸化物と比較して大きいので、電荷蓄積膜１３に電荷を安定に蓄積することができる。
以下、酸化物クラスター内に電荷が蓄積される理由について説明する。
図３は、ジルコニウム酸化物中又はハフニウム酸化物中にＴｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、及びＨｇから選択される元素が含まれ、ジルコニウム酸化物のジルコニウム、又はハフニウム酸化物のハフニウムをこれらの元素で置換している場合に形成されるｄ軌道を説明する図である。
図３に示すように、ジルコニウム酸化物又はハフニウム酸化物によって形成されるバンドギャップ中に、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、又はＨｇのｄ軌道が形成される。
ｄ軌道は、ｄｘｙ軌道、ｄｙｚ軌道、及びｄｚｘ軌道から構成されるｔ２ｇ軌道と、ｄｚ２軌道及びｄｘ２−ｙ２軌道から構成されるｅｇ軌道からなる。なお、図３では、ｅｇ軌道がｔ２ｇ軌道よりも下のエネルギー準位に存在している。しかしながら、ジルコニウム酸化物又はハフニウム酸化物の酸化状態によって、ｅｇ軌道がｔ２ｇ軌道よりも上のエネルギー準位に存在する場合もある。
Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、及びＨｇは、少なくとも４個の価電子を持つ。そのうちの４個の価電子はジルコニウム酸化物又はハフニウム酸化物の酸素に取り込まれている。ジルコニウム酸化物のジルコニウムは、ジルコニウムの４個の価電子がジルコニウム酸化物の酸素に取り込まれている。ハフニウム酸化物のハフニウムも同様に、ハフニウムの４個の価電子がハフニウム酸化物の酸素に取り込まれている。
よって、ジルコニウム酸化物中又はハフニウム酸化物中にＴｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、又はＨｇが存在する場合には、ｄ軌道中に電子が０個存在する状態から８個存在する状態となっている。すなわち、Ｔｉの場合はｄ軌道中に電子が０個存在する。Ｖ、Ｎｂ、Ｔａの場合にはｄ軌道中に電子が１個存在する。Ｃｒ、Ｍｏ、Ｗの場合にはｄ軌道中に電子が２個存在する。Ｍｎ、Ｔｃ、Ｒｅの場合にはｄ起動中に電子が３個存在する。Ｆｅ、Ｒｕ、Ｏｓの場合にはｄ軌道中に電子が４個存在する。Ｃｏ、Ｒｈ、Ｉｒの場合にはｄ軌道中に電子が５個存在する。Ｎｉ、Ｐｄ、Ｐｔの場合にはｄ軌道中に電子が６個存在する。Ｃｕ、Ａｇ、Ａｕの場合にはｄ軌道中に電子が７個存在する。Ｚｎ、Ｃｄ、Ｈｇの場合にはｄ軌道中に電子が８個存在する。
このｄ軌道中に電子を埋めていくことで酸化物クラスター中に電荷を蓄積していくことができる。なお、ジルコニウム酸化物中に導入したハフニウム、又はハフニウム酸化物中に導入したジルコニウムのｄ軌道は、それぞれバンドギャップ中には出現せず、伝導帯の中に形成される。よって、ｄ軌道中に電子を蓄積することができないので、この組み合わせは意味がない。
図４は、チタン酸化物中にＶ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、及びＨｇから選択される元素が含まれ、チタン酸化物のチタンをこれらの元素で置換している場合に形成されるｄ軌道を説明する図である。また、図４では、ｔ２ｇ軌道がｅｇ軌道よりも下のエネルギー準位に存在している。しかしながら、チタン酸化物の酸化状態によって、ｔ２ｇ軌道がｅｇ軌道よりも上のエネルギー準位に存在する場合もある。
Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、及びＨｇは、少なくとも５個の価電子を持つ。そのうち４個の電子はチタン酸化物の酸素に取り込まれている。チタン酸化物のチタンは、チタンの４個の価電子がチタン酸化物の酸素に取り込まれている。
よって、チタン酸化物中にＶ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、又はＨｇが存在する場合には、ｄ軌道中に少なくとも電子が１つ存在する状態となっている。すなわち、Ｖ、Ｎｂ、Ｔａの場合にはｄ軌道中に電子が１個存在する。Ｃｒ、Ｍｏ、Ｗの場合にはｄ軌道中に電子が２個存在する。Ｍｎ、Ｔｃ、Ｒｅの場合にはｄ起動中に電子が３個存在する。Ｆｅ、Ｒｕ、Ｏｓの場合にはｄ軌道中に電子が４個存在する。Ｃｏ、Ｒｈ、Ｉｒの場合にはｄ軌道中に電子が５個存在する。Ｎｉ、Ｐｄ、Ｐｔの場合にはｄ軌道中に電子が６個存在する。Ｃｕ、Ａｇ、Ａｕの場合にはｄ軌道中に電子が７個存在する。Ｚｎ、Ｃｄ、Ｈｇの場合にはｄ軌道中に電子が８個存在する。
このｄ軌道中に電子を埋めていくことで酸化物クラスター中に電荷を蓄積することができる。なお、チタン酸化物中に導入したハフニウム、又はジルコニウムのｄ軌道は、それぞれギャップ中には出現せず、伝導帯の中に形成される。よって、ｄ軌道中に電子を蓄積することができないので、この組み合わせは意味がない。
上記したように、本実施形態では、酸化物クラスターの母材を構成するチタン、
ジルコニウム、又はハフニウムを置換した場合を考えている。例えば、ＨｆＯ２中にＷを添加した状態では、ＷがＨｆＯ２のＨｆを置換している。このとき、ＨｆＯ２が形成するバンドギャップ中にＷのｄ軌道が出現し、その状態から電子を出し入れできる。それに対し、ＨｆＯ２とＷＯ３が単に混在している状態では、ＨｆＯ２のバンドギャップ中にｄ軌道が出現しないため、電子の出し入れができない。
図５（a）は、ジルコニウム酸化物、ハフニウム酸化物、又はチタン酸化物が形成するバンドギャップとＴａ又はＮｂが形成するｄ軌道を示す図である。ジルコニウム酸化物、ハフニウム酸化物、又はチタン酸化物のジルコニウム、ハフニウム、又はチタンがＴａ又はＮｂで置換されている。ジルコニウム酸化物、ハフニウム酸化物、又はチタン酸化物が形成するバンドギャップ中の伝導帯の付近、又は伝導帯の中にＴａ又はＮｂのｄ軌道が形成されている。このために、ｄ軌道中の電子が伝導帯に移動しやすく電荷漏れの原因となっていた。よって従来はＴａ又はＮｂを添加したジルコニウム酸化物、ハフニウム酸化物、又はチタン酸化物を電荷蓄積膜として用いることができなかった。しかしながら、本実施形態では、図５（ｂ）に示すように、ジルコニウム酸化物、ハフニウム酸化物、又はチタン酸化物のジルコニウム、ハフニウム、又はチタンをＴａ又はＮｂで置換した場合のＴａ又はＮｂのｄ軌道はＳｉＯ２又はＡｌ２Ｏ３等のエネルギー障壁の大きな酸化物に、３次元的に覆われているために電荷の漏れが生じにくい。つまり、Ｔａ、Ｎｂは、エネルギー障壁の高いＳｉＯ２又はＡｌ２Ｏ３等に囲まれることによって初めて使用可能な物質となる。
また、価数が２価や３価の元素をジルコニウム酸化物、ハフニウム酸化物、又はチタン酸化物に添加してもバンドギャップ内にｄ軌道の準位が発生しない。これは、次のように説明できる。例えば３価の元素がジルコニウム酸化物に添加されると、３価の元素は電子を３つしかジルコニウム酸化物の酸素に渡せない。ジルコニウム酸化物の酸素は電子を４つ受け取るので、もう１つの電子が必要となる。一方でジルコニウム酸化物中には３価の元素が添加されることに起因する酸素欠陥の準位が存在する。この酸素欠陥には電子が存在し、その電子がジルコニウム酸化物の酸素にとられる。このとき、３価の元素は＋３価の状態となってジルコニウム酸化物が形成する伝導帯に存在する。よって、ジルコニウム酸化物が形成するバンドギャップ中にｄ軌道が存在しなくなる。このため、価数が２価や３価の元素をジルコニウム酸化物、ハフニウム酸化物、又はチタン酸化物に用いることはできない。
また、電荷蓄積膜１３にＴｉＯ２を用いて、Ｖ、Ｎｂ、又はＴａを電荷蓄積膜１３中に添加した場合には、添加されたＶ、Ｎｂ、又はＴａ同士が相互作用をして電荷漏れが生じる恐れがあった。この場合、ＴｉＯ２はいわゆるフローティングゲートとなってしまう。このために電荷蓄積膜１３が電荷を局在化させるトラップ膜として機能しにくくなる。しかしながら、本実施形態に係る電荷蓄積膜１３は酸化物クラスター中に電荷が蓄積され、その周りをＳｉＯ２又はＡｌ２Ｏ３等が覆っているためにこのような電荷漏れが生じにくい。
また、酸化物クラスターは電荷蓄積膜１３の積層方向に対して層状に形成されていることが好ましい。層状とは、電荷蓄積膜１３の面内に一様に分布している状態を示す。この場合、電荷蓄積膜１３の積層方向に対して垂直な方向から酸化物クラスターを眺めると電荷蓄積膜１３の積層方向に対して酸化物クラスターが１個存在している層が存在している。このようにすることで、半導体記憶装置１０に印加する閾値電圧の半値幅を狭くすることができる。これは、積層方向に対して電荷が分布しないのでゲート電極１５から印加される閾値電圧を一様にすることができるからである。半値幅とはピーク値の中間値での分布の幅を意味し、ピーク値の半分の値を意味している。
図６（Ａ）は、酸化物クラスターが電荷蓄積膜１３に層状に形成されている図を示す。図６（Ｂ）は、酸化物クラスターが電荷蓄積膜１３に層状に形成されている場合の閾値電圧の概念図を示す。
図６（Ｃ）は、金属原子が電荷蓄積膜１３中に分布している図を示す。図６（Ｄ）は、金属元素が電荷蓄積膜１３中に分布している場合の閾値電圧の概念図を示す。
図６（Ａ）に示すように、酸化物クラスターが電荷蓄積膜１３に層状に形成されている場合、層状の酸化物クラスターに蓄積される電荷が形成する電場によって閾値電圧のシフト量が決まる。よって、酸化物クラスターの層全体に対して大きな電荷密度が必要となる。本実施形態の電荷蓄積膜１３は後述するように、酸化物クラスター内に多くの元素を含めることができるので、十分な電荷密度を有することができる。よってこの点は問題ない。
また、酸化物クラスターが層状であれば、チャネル領域までの距離を一定にすることができる。よって、電荷蓄積膜１３から電荷の出し入れが容易となる。従って半導体記憶装置１０の書込みと消去の速度を高速化することができる。
さらに、電荷蓄積膜１３の膜厚方向に電荷の分布が無いので、図６（Ｂ）に示すように閾値電圧の半値幅（ピーク値の中間値での分布幅）が小さくなる。その結果、閾値電圧のシフト量の絶対値を小さくすることができる。よって、半導体記憶装置１０の低電圧化、又は多値化が容易になる。この場合、閾値電圧のシフト量（閾値電圧のｐｅａｋからｐｅａｋ）は最低でも１．０Ｖ必要である。このとき、閾値電圧の分布が０．５Ｖ程度の間隔であるのが現実的な値である。また、印加電圧を考えた時、１．０Ｖ程度の値が、従来用いられている閾値電圧として安定している。これは、Ｓｉ基板を用いた場合の閾値電圧を考えた時、ｎ型Ｓｉ、ｐ型Ｓｉのバンドギャップ中でのフェルミエネルギーの差がおよそ１．０Ｖであることに依存している。以上から、Ｓｉ基板を用いたＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）では最低でも、１．０Ｖという値が必要である。
一方で、図６（Ｃ）に示すように、電荷蓄積膜１３中に金属原子が分布している場合には、金属原子からゲート電極１５までの距離が一様では無い。このために、電荷を電荷蓄積膜１３に蓄積するために必要な閾値電圧を一定にすることが難しい。よって図６（Ｄ）に示すように、閾値電圧の半値幅が大きくなる。その結果、閾値電圧のシフト量を大きくしなければならない。この場合最低でも閾値電圧のシフト量は例えば３Ｖ必要である。図６（Ｄ）を見れば分かるように、多値化するためには、大きな閾値電圧を加えなくてはならなくなり、電力消費などの面から、非現実的な閾値電圧のシフト量となってしまう。
また、電荷蓄積膜１３に含まれる酸化物クラスター中の添加元素の面密度は、８．６×１０１２ｃｍ―２以上であり、１．２５×１０１５ｃｍ−２より小さいことが好ましい。添加元素の面密度とは、電荷蓄積膜１３の積層方向に対して垂直な面内における１つの酸化物クラスターに含まれる添加元素の量を示す。
初めに、酸化物クラスターの面密度の下限の値について説明する。
本実施形態に係る半導体記憶装置１０において、ゲート電極１５に印加される閾値電圧を例えば１．０Ｖ以上とする。この閾値電圧は、添加元素の面密度の関係を用いて、以下の式１により求めることが出来る。添加元素一つにつき、一つの電子が出たり入ったりするときの閾値電圧の変化が１．０Ｖ以上である場合を考える。添加元素の面密度は、電荷面密度と一致している。電荷密度は、式１で示す（面密度）×（電子１個の電荷量）である。電子１個の電荷量は１．６０２×１０−１９Ｃ・ｃｍ−２である。
Figure 2011205046
ここで、ブロック絶縁膜１４をＳｉＯ２とする。ブロック絶縁膜１４の膜厚を５ｎｍ以下とし、閾値電圧を１．０Ｖ以上とすると、面密度は８．６×１０１２ｃｍ−２以上となる。すなわち、現実的にはブロック絶縁膜１４の膜厚は５ｎｍ以下であることが好ましいので、酸化物クラスターの面密度の下限は８．６×１０１２ｃｍ−２となる。
ここで、ＳｉＯ２の換算膜厚（ｅｑｕｉｖａｌｅｎｔ ｏｘｉｄｅ ｔｈｉｃｋｎｅｓｓ；ＥＯＴ）に関して簡単に記しておく。誘電体膜Ａの比誘電率をεＡ、膜厚をＴＡとする。ＳｉＯ２の比誘電率は３．９である。この誘電体膜ＡのＥＯＴを、ＥＯＴ＝ＴＡ×３．９／εＡと定義する。式１を見ると、（ブロック絶縁膜１４の膜厚）／（比誘電率）の項がある。上記の計算例では、この項を用いて（ＳｉＯ２の膜厚（ブロック絶縁膜１４）の膜厚）／３．９をとして面密度の計算を行った。しかしながら、誘電体Ａの膜厚と比誘電率を用いて考えることもできる。このことは、ＳｉＯ２の誘電率３．９とＥＯＴ（ＳｉＯ２の換算膜厚）を用いて議論すればよいことになる。つまり、ブロック絶縁膜１４のＥＯＴが５ｎｍ以下になることが好ましい。この場合、酸化物クラスターの面密度の下限は８．６×１０１２ｃｍ−２となる。これにより、ブロック絶縁膜１４の材質がＳｉＯ２でない場合に関しても、比誘電率の違いまで含めた酸化物クラスターの面密度の下限が得られたことになる。ＥＯＴを用いて膜厚を考えることもできるが、本実施形態では物理膜厚（実膜厚ともいう）を用いて説明している。
次に、酸化物クラスターの面密度の上限の値について説明する。
図７は、ＳｉＯ２からなる電荷蓄積膜１３中に元素Ｍ１、Ｍ２が含まれる場合の電荷蓄積膜１３の積層方向に対して垂直な面内における酸化物クラスターの最小の大きさを示す図である。点線で囲まれている部分が酸化物クラスターに相当する部分である。
Ｍ１は、Ｔｉ、Ｚｒ、又はＨｆである。Ｍ２はＴｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、又はＨｇである。また、図８は、図７で示した酸化物クラスターの２倍周期の構造を示す。点線で囲まれている部分が酸化物クラスターに相当する部分である。図９は、図７で示した酸化物クラスターの３倍周期の構造を示す。点線で囲まれている部分が酸化物クラスターに相当する部分である。
本実施形態に係る酸化物クラスターの母材は、ルチル型構造、ペロブスカイト型構造、又はフッ化カルシウム型構造を主にとる。これらを踏まえると、図７に示すように、酸化物クラスターの一辺の大きさは０．４ｎｍ以上０．５ｎｍ以下となる。一辺の大きさに幅があるのは、結晶の格子定数に大きさの違いがあるだけでなくアモルファスな状態もとっているからである。また、２倍周期の構造では、酸化物クラスターの一辺の大きさは図８に示すように０．８ｎｍ以上１．０ｎｍ以下である。３倍の周期の構造では、酸化物クラスターの一辺の大きさは図９に示すように、１．２ｎｍ以上１．５ｎｍ以下である。５倍の周期の構造では、酸化物クラスターの一辺の大きさは２．０ｎｍ以上２．５ｎｍ以下である。
ＮＡＮＤフラッシュメモリ向けのセルの大きさとしては、隣接するセル間の相互作用を抑えるためには、半導体基板上に形成された膜全体（トンネル絶縁膜１２、電荷蓄積膜１３、ブロック絶縁膜１４）の厚さは実膜厚で１０ｎｍ以下が望ましい。実膜厚が１０ｎｍ以下であれば、ＥＯＴにした時、１０ｎｍ以下になる。よって、実膜厚で考えればよい。
初めにブロック絶縁膜１４の厚さについて説明する。ブロック絶縁膜１４の膜厚を抑えつつ、電子の通過を阻止できるためにはブロック絶縁膜１４の厚さとしては５．０ｎｍ以下が望ましい。本実施形態では、電荷が電荷蓄積膜１３中で層状に分布している。このために、ブロック絶縁膜１４の膜厚を厚くして、電荷蓄積膜１３中の酸化物クラスターとゲート電極１５との距離を長くすることができる。よって、ゲート電極１５から印加する閾値電圧のシフト量を大きく出来る。例えば、図６（Ｃ）に示すように、電荷蓄積膜１３中で電荷の分布が膜厚方向にばらばらにあった場合、閾値電圧の分布が大きな半値幅をもってしまう。このため、ブロック絶縁膜１４の厚さは薄いほど良い。しかし、本実施形態のように電荷蓄積膜１３中に電荷を層状にすることが出来れば、半値幅を小さく出来る。よって、閾値電圧のシフト量を大きく出来る。このように考えると、ブロック絶縁膜１４は、ある程度厚い方が好ましい。ブロック絶縁膜１４の膜厚は例えば５．０ｎｍ程度ある。ブロック絶縁膜１４の膜厚は４．８ｎｍ程度が好ましい。
次に、トンネル絶縁膜１２について説明する。トンネル絶縁膜１２の膜厚は薄い方が書き込み・消去が高速になる。しかしながら、電荷蓄積膜１３を用いたとしても、電荷の蓄積特性が悪くなる。このため、トンネル絶縁膜１２は、２．４ｎｍ以上４．８ｎｍ以下が望ましい。
まとめると、ブロック絶縁膜１４の膜厚は４．８ｎｍ程度、トンネル絶縁膜１２の膜厚は２．４ｎｍ以上４．８ｎｍ以下が望ましい。半導体基板上に形成される膜全体（トンネル絶縁膜１２、電荷蓄積膜１３、ブロック絶縁膜１４）では、１０ｎｍ以下が望ましい。よって、電荷蓄積膜１３としては、０．４ｎｍ以上２．８ｎｍ以下が望ましい。酸化物クラスターはこの電荷蓄積膜１３中に存在する必要があるので、電荷蓄積膜１３の膜厚は２．８ｎｍ以下の厚さと考えてよい。酸化物クラスターの一辺の大きさは、５倍の周期で２．０ｎｍ以上２．５ｎｍ以下となり、６倍の周期で２．４ｎｍ以上３．０ｎｍ以下となる。電荷蓄積膜１３の膜厚が２．８ｎｍ以下が望ましいのであるから、電荷蓄積膜１３の積層方向において酸化物クラスターの膜厚方向の大きさは、２．５ｎｍが最大値である。
以上から、電荷蓄積膜１３の積層方向において酸化物クラスターの大きさは、０．４ｎｍ以上２．５ｎｍ以下であることが好ましい。
図７に示すように酸化物クラスターの大きさが最小の場合、酸化物クラスター中にＭ２が１個含まれる。よって、酸化物クラスターの面密度は、１÷（０．４ｎｍ×０．４ｎｍ）＝６．２５×１０１４ｃｍ−２となる。
また、図８の場合、酸化物クラスター中にＭ２が５個含まれる。よって、酸化物クラスターの面密度は、５÷（０．８ｎｍ×０．８ｎｍ）＝７．８×１０１４ｃｍ−２となる。
図９の場合、酸化物クラスター中にＭ２が１３個含まれる。よって、酸化物クラスターの面密度は、１３÷（１．２ｎｍ×１．２ｎｍ）＝９．０×１０１４ｃｍ−２となる。
また、酸化物クラスターの大きさが最大になる場合を考えると、図１０に示すように電荷蓄積膜１３がＭ１とＭ２と酸素で構成される。すなわち、この状態では酸化物クラスターが電荷蓄積膜１３内の面内方向に広がっている。なお、Ｓｉは存在していない。この場合、Ｍ２は１×１のユニットセルの中に２つ存在する。よって、酸化物クラスターの面密度は、２÷（０．４ｎｍ×０．４ｎｍ）＝１．２５×１０１５ｃｍ−２となる。ここまで酸化物クラスターが大きくなってはいけないことになる。
上記からわかるように、酸化物クラスターの大きさが大きくなるにつれて、面密度の値が大きくなる。従って、酸化物クラスターの大きさが最大となる場合の面密度の値が上限の値となる。よって酸化物クラスターの面密度の値の上限は、１．２５×１０１５ｃｍ−２よりも小さいことが好ましいことがわかる。また、上記から酸化物クラスターには複数の元素（Ｍ２）を含めることができることがわかる。
また、ＳｉＯ２中にＭ２を導入した場合のエネルギーと、ジルコニウム酸化物中、ハフニウム酸化物中、又はチタン酸化物中にＭ２を導入した場合のエネルギーを擬ポテンシャルを用いた第１原理計算を行って調べた。その結果、ジルコニウム酸化物中、ハフニウム酸化物中、又はチタン酸化物中にＭ２を導入した場合には、ＳｉＯ２中にＭ２を導入した場合と比較して大きく安定化することがわかった。これは、ジルコニウム、ハフニウム、又はチタンはイオン半径が大きいために周囲には酸素が６個から８個配位し、Ｓｉはイオン半径が小さいために４個配位するためと考えられる。
例えば、電荷蓄積膜１３をＳｉＯ２として、電荷蓄積膜１３中にチタン酸化物の酸化物クラスターを形成する。その近傍にＲｕが存在するとＲｕは選択的に酸化物クラスターに取り込まれるということを示している。
なお、Ｓｉと似たようなイオン半径を有する元素としてはＡｌがある。よって、電荷蓄積膜１３を、Ｓｉ、Ａｌの酸化膜（ＳｉＯ２、Ａｌ２Ｏ３）、窒化膜（Ｓｉ３Ｎ４、ＡｌＮ）、酸窒化膜（ＳｉＯＮ、ＡｌＯＮ）等の化合物、又はそれらを複数積層した膜として、電荷蓄積膜１３中に上記で説明した酸化物クラスターを形成することもできる。
ブロック絶縁膜１４は、シリコン酸化物、アルミニウム酸化物を用いることができる。シリコン酸化物には、例えばＳｉＯ２を用いることができる。アルミニウム酸化物には、例えばＡｌ２Ｏ３を用いることができる。他にもブロック絶縁膜１４には、シリコン酸窒化物、シリコン窒化物を用いることができる。シリコン酸窒化物には、例えばＳｉＯＮを用いることができる。シリコン窒化物には、例えばＳｉＮを用いることができる。シリコン酸窒化物とシリコン窒化物を複数積層した構造を用いてもよい。ブロック絶縁膜１４は、シリコン酸化物、アルミニウム酸化物、シリコン窒化物を用いてＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２、ＳｉＯ２／Ａｌ２Ｏ３等の積層構造としてもよい。
ゲート電極１５には、例えばＴａ、ＴａＣ、ＴａＮ、ＴａＢ、Ｔａ（Ｏ、Ｃ、Ｎ）、Ｗ、ＷＣ、ＷＮ、ＷＢ、Ｗ（Ｏ、Ｃ、Ｎ）、Ｈｆ、ＨｆＣ、ＨｆＮ、ＨｆＢ、Ｈｆ（Ｏ、Ｃ、Ｎ）、Ｒｅ、ＲｅＣ、ＲｅＮ、ＲｅＯ、ＲｅＢ、Ｒｅ（Ｏ、Ｃ、Ｎ）、Ｎｂ、ＮｂＣ、ＮｂＮ、ＮｂＢ、Ｎｂ（Ｏ、Ｃ、Ｎ）、Ｍｏ、ＭｏＣ、ＭｏＮ、ＭｏＢ、Ｍｏ（Ｏ、Ｃ、Ｎ）、Ｚｒ、ＺｒＣ、ＺｒＮ、ＺｒＢ、Ｚｒ（Ｏ、Ｃ、Ｎ）、Ｔｉ、ＴｉＣ、ＴｉＮ、ＴｉＢ、又はＴｉ（Ｏ、Ｃ、Ｎ）、ＳｒＲｕＯ３等の材料を用いることができる。
次に、本実施形態に係る半導体記憶装置１０の動作原理について説明する。
図１１（ａ）、（ｂ）は、電荷蓄積膜１３にどのようにして電荷が蓄積されるかを説明するための図である。説明を簡単にするために、酸化物クラスターに添加される元素（Ｍ２）が形成するｄ軌道が、図１１（a）ではeg軌道である場合、図１１（b）ではｔ２ｇ軌道である場合で説明する。図１１の白丸は電子が蓄積されていない状態を示す。黒丸は電子が蓄積されている状態を示す。横軸は閾値電圧（Ｖ）と電荷量を示す。Ｖｔｈ０は閾値電圧が０Ｖである状態(初期状態)を示す。縦軸はeg軌道又は、ｔ２ｇ軌道に電子が蓄積されたとき（あるいは、放出されたとき）のエネルギーを示す。なお、図１１（ａ）の空のeg軌道は例えば、ジルコニウム酸化物又はハフニウム酸化物中にＴｉが添加され、ジルコニウム酸化物又はハフニウム酸化物のジルコニウム又はハフニウムが置換された場合に相当する。図１１（ｂ）の４つ電子が詰まったｔ２ｇ軌道は例えば、チタン酸化物中にＲｕが添加され、チタン酸化物のチタンが置換された場合に相当する。
図１１（ａ）に示すように、eg軌道に電子を１個蓄積させるための閾値電圧をＶｔｈ−１、２個蓄積されるための閾値電圧をＶｔｈ−２と設定できる。よって、大幅な閾値電圧を設定することができる。eg軌道に電子が蓄積されていくとそれにともなって、eg軌道のエネルギー準位が上昇する。しかしながら、電荷蓄積膜１３はエネルギー障壁の大きなＳｉＯ２、Ａｌ２Ｏ３等で囲まれているために電荷漏れが生じにくい。図１１（ｂ）に関しても、同様であるが、初期状態から電子を引き抜いた状態が存在する。この状態をノーマリーオンの状態として上手に使うことが出来る。この状態は過消去（ｏｖｅｒｅｒａｓｅ）と呼ばれ、ＮＡＮＤフラッシュメモリの動作に用いられることがある。
図１１（a）、（ｂ）に示されるように、電子が注入されるとエネルギー準位は上昇する。一方で、電子が放出されるとエネルギー準位は低下する。また、所望の数の電子を注入するには、それに相当する制御電圧を印加する必要がある。すなわち、ある制御電圧に固定すると、その制御電圧に相当する数の電子が注入され、それ以上は電子の注入が起こらなくなる。つまり、制御電圧を固定すれば、それに相当する数の電子が注入されることになり、電子の注入が自動的に止まるようにすることが出来る。このことを使えば、メモリセルの多値化が容易に出来ることが分かる。
また、酸化物クラスター中に用いる元素によって、電子の初期状態が異なる。図１１（ｂ）のように、ｔ２ｇ軌道がギャップ中に出来ている場合を例に示す。例えば、Ｔａ、Ｎｂ、又はＶは電子が１個ｔ２ｇ軌道に入った状態が初期状態である。Ｗ、Ｍｏ、又はＣｒは電子が２個ｔ２ｇ軌道に入った状態が初期状態である。Ｒｅ、Ｔｃ、又はＭｎは電子が３個ｔ２ｇ軌道に入った状態が初期状態である。Ｏｓ、Ｒｕ、又はＦｅは電子が４個ｔ２ｇ軌道に入った状態が初期状態である、Ｉｒ、Ｒｈ、又はＣｏは電子が５個ｔ２ｇ軌道に入った状態が初期状態である。Ｐｔ、Ｐｄ、又はＮｉは電子が６個ｔ２ｇ軌道に入った状態が初期状態である。
ここで、Ｐｔ、Ｐｄ、又はＮｉは電子が６個ｔ２ｇ軌道に詰まっている。しかしながら、ｔ２ｇ軌道の上にはｅｇ軌道が存在するので４個電子を入れることが出来る。
なお、電子を放出したり取り込んだりすることで、プラス・マイナス両側の荷電状態が取ることができる。よって、ホール注入を行うこともできる。例えば、書き込み時には、電子を注入し、消去時にはホールを注入するという方式もできる。酸化物クラスターに１つの元素が添加されている状態で説明をした。しかしながら、酸化物クラスターに複数の元素が添加されている状態では、添加されたそれぞれの元素のｄ軌道に存在する電子の状態を総合して閾値電圧の初期状態とする。
次に、本実施形態に係る半導体記憶装置１０の製造方法について説明する。
初めに、半導体基板１１上にトンネル絶縁膜１２を基板熱酸化法などで形成する。その他、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成しても良い。
次に、トンネル絶縁膜１２上にＺｒ、又はＨｆ、並びにＴｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、及びＨｇから選択される少なくとも一つの元素、若しくはＴｉ、並びにＶ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、及びＨｇから選択される少なくとも一つの元素を堆積する。このとき、トンネル絶縁膜１２上に堆積された元素は、Ｖｏｌｕｍｅｒ―Ｗｅｂｅｒ型又はＳｔｒａｎｓｋｉ―Ｋｒａｓｔａｎｏｖ型の成長により島状の金属粒子となる。このとき０．２ｎｍ以上１．５ｎｍ以下堆積することが好ましい。この島状の金属粒子を酸化すると金属間に酸素が取り込まれ、０．４ｎｍ以上２．５ｎｍ以下の酸化物クラスターが形成される。
次に、トンネル絶縁膜１２上に形成された島状の金属粒子を酸化することで、ジルコニウム酸化物又はハフニウム酸化物にＴｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、及びＨｇから選択される少なくとも一つの元素を含む酸化物クラスターを形成する。チタン酸化物を母材とする場合にはＶ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、及びＨｇから選択される少なくとも一つの元素が含まれる酸化物クラスターが形成されることになる。なお、酸化は先に酸素を供給してからその後アニールすることが好ましい。これは、金属粒子を酸化することでアニールによって簡単に拡散する金属粒子の拡散を抑制することができるからである。このように、金属粒子が酸化されることで金属粒子の拡散が抑制されるため、酸化により安定化するハフニウム、ジルコニウム、チタンの酸化物を母材として用いることができる。よって、これらの酸化物中に電荷を蓄積する構成が提案できる。図６（Ａ）、（Ｂ）にて説明したように、酸化物クラスターの拡散が抑制されるため、閾値電圧の半値幅を小さくすることが出来る。酸素供給は例えば、大気曝露により行う。また、酸素供給は低温（３００Ｋ程度以下）で行うことが好ましい。
酸化により安定化するハフニウム、ジルコニウム、チタンであっても、酸化されていなければ、これらの金属はＳｉＯ２中などで大きく拡散してしまう。図６（Ｃ）、（Ｄ）にて説明したように、金属が拡散してしまうと、閾値電圧の半値幅が大きくなってしまう。以上から考えて、拡散を抑制するために十分に酸化してから、アニールするという順番が好ましい。
次に、トンネル絶縁膜１２上に形成された酸化物クラスターを覆うようにシリコン酸化物又はアルミニウム酸化物を堆積して、電荷蓄積膜１３を形成する。シリコン酸化物又はアルミニウム酸化物をトンネル絶縁膜１２上に先に堆積させてから、酸化物クラスターをその上に形成してもよい。このとき、トンネル絶縁膜１２、電荷蓄積膜１３、ブロック絶縁膜１４の膜厚の合計が１０ｎｍ以下に出来るように電荷蓄積膜１３の厚さを最小限に抑えることが好ましい。
このように、酸化物クラスターをシリコン酸化物又はアルミニウム酸化物の任意の位置に形成することができる。従って、ブロック絶縁膜１４によって電子の漏れを防ぎ、かつ閾値電圧のピーク間距離を適当に設定することも出来る。例えばトンネル絶縁膜１２、電荷蓄積膜１３、ブロック絶縁膜１４の全てが、ＳｉＯ２となっていても、膜厚方向の任意の位置に酸化物クラスターの層を形成することができる。ＳｉＯ２は、従来からトンネル絶縁膜１２に用いられている材料であり、プロセスも確立している。よって、簡単にメモリ機能を付け加えることが出来ることになる。
次に、電荷蓄積膜１３上にブロック絶縁膜１４、ゲート電極１５を形成し、半導体基板１１内にドレイン領域２及びソース領域３を形成する。
なお、酸化物クラスターを含む電荷蓄積膜１３は以下のような方法でも形成できる。例えば、ジルコニウム酸化物を母材とした酸化物クラスターを形成する場合には、トンネル絶縁膜１２上にＺｒＳｉＯ又はＺｒＡｌＯとＴｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、及びＨｇから選択される少なくとも一つの元素を堆積させて熱処理を行う。このようにすることで、シリコン酸化物又はアルミニウム酸化物に覆われ、かつジルコニウム酸化物中にＴｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、及びＨｇから選択される少なくとも一つの元素が含まれる酸化物クラスターを形成することができる。この場合、電荷蓄積膜１３の形成において、上記したようなシリコン酸化物又はアルミニウム酸化物を堆積させる工程は必要としない。また、シリコン酸化物又はアルミニウム酸化物以外にも、窒化物（例えばＳｉ３Ｎ４、ＡｌＮ）、又は酸窒化物（例えばＳｉＯＮ、ＡｌＯＮ）等の化合物を用いることもできる。
また、ハフニウム酸化物を母材とする場合には、ＨｆＳｉＯ又はＨｆＡｌＯとＴｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、及びＨｇから選択される少なくとも一つの元素を堆積させて熱処理を行う。
チタン酸化物を母材とする場合には、ＴｉＳｉＯ又はＴｉＡｌＯとＶ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、及びＨｇから選択される少なくとも一つの元素を堆積させて熱処理を行う。
酸化物クラスターを含む電荷蓄積膜１３は他にもジルコニウム酸化物又はハフニウム酸化物とＴｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、及びＨｇから選択される少なくとも一つの元素の酸化物をコスパッタを用いて形成できる。この場合には上記したような、シリコン酸化物又はアルミニウム酸化物を堆積する必要がある。
なお、チタン酸化物を母材とする酸化物クラスターを形成する場合には、チタン酸化物とＶ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、及びＨｇから選択される少なくとも一つの元素の酸化物をコスパッタを用いて形成する。他にも、ＳｒＴｉＯ３とＳｒＲｕＯ３をターゲットに用いて酸化物クラスターを形成することもできる。
なお、成膜方法は上記したＣＶＤ法以外にもＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、スパッタ法、蒸着法等を用いることができる。
従来のシリコン窒化膜では、ホールをトラップさせたり、電子を過剰に抜いたりすることは、非常に困難であったため、十分な閾値電圧の変動幅が確保できていない。これに対して、本実施形態によれば、電子の過剰引き抜きによる大きな閾値電圧の変動幅を確保でき、かつ高速消去が可能である。
本実施形態にかかわる半導体記憶装置１０は、図１２に示す半導体記憶装置２０のように、Ｆｉｎ型として用いることも可能である。
図１３は、図１２で示す半導体記憶装置２０のＡ−Ａ’線断面図を示す図である。図１４は、図１２で示す半導体記憶装置２０のＢ−Ｂ’線断面図を示す図である。Ｂ−Ｂ‘方向は、ＮＡＮＤ列の方向であり、ゲート電極２４が並んでいる。このゲート電極の内側の部分に、Ｓｉチャネルがあり、ゲート電極２４によりＯＮ／ＯＦＦの切り替えを行う。半導体記憶装置２０は、ゲート電極２４に電圧を印加して半導体層２８から電荷をトンネル絶縁膜２７を介して電荷蓄積膜２６に蓄積する。
本実施形態に係る半導体記憶装置１０は、図１５に示す半導体記憶装置３０のように、トンネル絶縁膜３２、電荷蓄積膜３３、ブロック絶縁膜３４が半導体層３１を挟んだ構造でもよい。なお、ＮＡＮＤ列方向から眺めると、半導体層３１は、トンネル絶縁膜３２、電荷蓄積膜３３、ブロック絶縁膜３４に同心円状に囲まれている。この場合、電荷を蓄積したい位置のゲート電極３６に電圧を印加する。そして半導体層３１からトンネル絶縁膜３２を介して電荷蓄積膜３３に含まれる酸化物クラスターに電荷を蓄積する。この構造の特徴は、半導体層３１が基板に対し垂直に立っていることである。このようにして、３次元的にメモリ構造を作成することが出来る。半導体記憶装置３０を作製する場合には、例えば、絶縁層３５とゲート電極３６を交互に積層して、積層方向から絶縁層３５とゲート電極３６の積層体に孔をあける。そして、積層体にあけられた孔の側壁に、ブロック絶縁膜３４、電荷蓄積膜３３、トンネル絶縁膜３２、半導体層３１の順で形成して半導体記憶装置３０を作製する。
本実施形態に係る半導体記憶装置１０は、図１６に示す半導体記憶装置４０のように、２つのトンネル絶縁膜４２、電荷蓄積膜４３、ブロック絶縁膜４４で半導体層４１を挟んでいる構造でもよい。なお、半導体層４１は、絶縁膜４６を間に挟んで分離されている。この場合、ゲート電極４５に電圧を印加する。そして半導体層４１からトンネル絶縁膜４２を介して電荷蓄積膜４３に含まれる酸化物クラスターに電荷を蓄積する。この構造の特徴は、半導体層４１が基板に対し並行に並んでいることである。例えば、Ｓｉ基板上にＳｉＧｅ／Ｓｉ／ＳｉＧｅ／Ｓｉのように製膜し、ライン・アンド・スペースに加工し、ＳｉＧｅ部分をエッチングするなどすれば、基板に並行に並んだ、Ｓｉロッドが形成できる。Ｓｉロッドは、何本積み重なっても良い。このようにして、３次元的にメモリ構造を作成することが出来る。Ｓｉのロッドの方向（紙面に垂直な方向）がＮＡＮＤ列方向である。
（変形例１）
図１７は、第１の実施形態に係る半導体記憶装置１０の変形例を示す図である。
第１の実施形態に係る半導体記憶装置１０とは、ドレイン領域２及びソース領域３が形成されていない点が異なる。
この場合、ゲート電極１５からの電場が、半導体基板１１とトンネル絶縁膜１２との界面付近に加えて、トンネル絶縁膜１２の直下の両脇（図１７の矢印）に反転層を形成することができる。半導体記憶装置１０の微細化が進むと、本変形例のような半導体記憶装置１０が有効となる。この構造は、上記した図１２〜図１４に示す半導体記憶装置２０、図１５に示す半導体記憶装置３０や図１６に示す半導体記憶装置４０に応用することが出来る。
（変形例２）
図１８は、第１の実施形態に係る半導体記憶装置１０の変形例を示す図である。第１の実施形態に係る半導体記憶装置１０とは、トンネル絶縁膜１２、電荷蓄積膜１３、及びブロック絶縁膜１４が加工されていない点が異なる。この構造は上記した図１２〜図１４に示す半導体記憶装置２０、図１５に示す半導体記憶装置３０や図１６に示す半導体記憶装置４０に応用することが出来る。
（変形例３）
図１９は、第１の実施形態に係る半導体記憶装置１０の変形例を示す図である。変形例１、２を合わせた構造である。この構造は上記した図１２〜図１４に示す半導体記憶装置２０、図１５に示す半導体記憶装置３０や図１６に示す半導体記憶装置４０に応用することが出来る。
以上説明した半導体記憶装置１０、２０、３０、４０は、以下のような作用効果を得ることができる。
（１）電荷蓄積膜に沢山の電荷を蓄積することができる。（２）深いレベルには元々電子があるので、過消去が容易である。（３）簡単な構成なので、３Ｄ構造まで作製が安価で容易である。（４）酸化物クラスターは電荷蓄積膜を構成するＳｉＯ２又はＡｌ２Ｏ３とは混ざりにくいために膜厚方向の位置制御が容易である。そして、トンネル絶縁膜（０．５ｎｍ−５ｎｍ）とブロック絶縁膜膜の膜厚の厚さの比等の最適化ができる。その結果、電荷蓄積膜中の酸化物クラスターの位置を制御できる。よって、書き込み・消去を高速にしつつ、閾値電圧のシフト量を大きくすることができる。（５）さらに、電荷蓄積膜の積層方向において酸化物クラスターの分布が小さいので、閾値電圧の半値幅を小さくできる。さらに、閾値電圧を変化させるための書き込み消去時間を短縮できる。（６）導入した酸化物クラスター同士が、ＳｉＯ２又はＡｌ２Ｏ３の高いエネルギー障壁の中に存在するので、電荷漏れの発生を抑制することができる。（７）ｄ軌道に複数の電荷を蓄積することができるので多値化が容易である。（８）製造工程が簡単であるので簡単にメモリを作製することができる。
その他、本発明の実施の形態として上述した半導体記憶装置、半導体記憶装置の製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体記憶装置、半導体記憶装置の製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
２ … ドレイン領域、３ … ソース領域、１０ … 半導体記憶装置、１１ … 半導体基板、１２ … トンネル絶縁膜、１３ … 電荷蓄積膜、１４ … ブロック絶縁膜、１５ … ゲート電極

Claims (9)

  1. 半導体基板と、
    前記半導体基板内に離間して設けられたソース領域及びドレイン領域と、
    前記ソース領域と前記ドレイン領域との間であって前記半導体基板上に設けられたトンネル絶縁膜と、
    酸化物クラスターを含み、前記トンネル絶縁膜上に設けられた電荷蓄積膜と、
    前記電荷蓄積膜上に設けられたブロック絶縁膜と、
    前記ブロック絶縁膜上に設けられたゲート電極と、
    を備え、
    前記酸化物クラスターがＺｒ又はＨｆを含み、更にＴｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、及びＨｇから選択される少なくとも一つの元素を含むことを特徴とする半導体記憶装置。
  2. 半導体基板と、
    前記半導体基板内に離間して設けられたソース領域及びドレイン領域と、
    前記ソース領域と前記ドレイン領域との間であって前記半導体基板上に設けられたトンネル絶縁膜と、
    酸化物クラスターを含み、前記トンネル絶縁膜上に設けられた電荷蓄積膜と、
    前記電荷蓄積膜上に設けられたブロック絶縁膜と、
    前記ブロック絶縁膜上に設けられたゲート電極と、
    を備え、
    前記酸化物クラスターがＴｉを含み、更にＶ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、及びＨｇから選択される少なくとも一つの元素を含むことを特徴とする半導体記憶装置。
  3. 前記酸化物クラスターが前記電荷蓄積膜内に層状に形成されていることを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
  4. 前記酸化物クラスター中の前記元素の面密度が、８．６×１０１２ｃｍ―２以上であり、１．２５×１０１５ｃｍ−２より小さいことを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
  5. 前記電荷蓄積膜の積層方向において前記酸化物クラスターの大きさが０．４ｎｍ以上２．５ｎｍ以下であることを特徴とする請求項３に記載の半導体記憶装置。
  6. 前記ジルコニウム酸化物がＺｒＯ２、ＳｒＺｒＯ３、（Ｂａ、Ｓｒ、Ｃａ）ＺｒＯ３、及びＬａ２Ｚｒ２Ｏ７から選択され、前記ハフニウム酸化物がＨｆＯ２、ＳｒＨｆＯ３、（Ｂａ、Ｓｒ、Ｃａ）ＨｆＯ３、及びＬａ２Ｈｆ２Ｏ７から選択され、前記チタン酸化物がＴｉＯ２、ＳｒＴｉＯ３、（Ｂａ、Ｓｒ、Ｃａ）ＴｉＯ３、及びＬａ２Ｔｉ２Ｏ７から選択されることを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
  7. 前記トンネル絶縁膜、前記電荷蓄積膜、又は前記ブロック絶縁膜がシリコン酸化物、シリコン酸窒化物、シリコン窒化物、アルミニウム酸化物、アルミニウム酸窒化物、及びアルミニウム窒化物から選択される少なくとも一つの化合物であることを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
  8. 半導体基板上にトンネル絶縁膜を形成する工程と、
    前記トンネル絶縁膜上に、Ｚｒ、又はＨｆ、並びにＴｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、及びＨｇから選択される少なくとも一つの元素を堆積して島状の金属粒子を形成する工程と、
    前記トンネル絶縁膜上に形成された前記金属粒子を酸化して酸化物クラスターを形成する工程と、
    前記トンネル絶縁膜上に形成された前記酸化物クラスターを覆うようにシリコン酸化物、シリコン酸窒化物、シリコン窒化物、アルミニウム酸化物、アルミニウム酸窒化物、及びアルミニウム窒化物から選択される少なくとも一つの化合物を堆積させて電荷蓄積膜を形成する工程と、
    前記電荷蓄積膜上にブロック絶縁膜を形成する工程と、
    前記ブロック絶縁膜上にゲート電極を形成する工程とを備えることを特徴とする半導体記憶装置の製造方法。
  9. 半導体基板上にトンネル絶縁膜を形成する工程と、
    前記トンネル絶縁膜上に、ＴｉとＶ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、及びＨｇから選択される少なくとも一つの元素を堆積して島状の金属粒子を形成する工程と、
    前記トンネル絶縁膜上に形成された前記金属粒子を酸化して酸化物クラスターを形成する工程と、
    前記トンネル絶縁膜上に形成された前記酸化物クラスターを覆うようにシリコン酸化物、シリコン酸窒化物、シリコン窒化物、アルミニウム酸化物、アルミニウム酸窒化物、及びアルミニウム窒化物から選択される少なくとも一つの化合物を堆積させて電荷蓄積膜を形成する工程と、
    前記電荷蓄積膜上にブロック絶縁膜を形成する工程と、
    前記ブロック絶縁膜上にゲート電極を形成する工程とを備えることを特徴とする半導体記憶装置の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013191666A (ja) * 2012-03-13 2013-09-26 Renesas Electronics Corp 半導体装置およびその製造方法
KR101338360B1 (ko) * 2012-04-04 2013-12-06 광주과학기술원 선택 소자, 이를 포함하는 비휘발성 메모리 셀 및 이의 제조방법
JP2015073093A (ja) * 2013-09-04 2015-04-16 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
JP2016058731A (ja) * 2014-09-04 2016-04-21 株式会社半導体エネルギー研究所 半導体装置
US9768265B1 (en) 2016-03-17 2017-09-19 Toshiba Memory Corporation Semiconductor memory device
US9935122B2 (en) 2015-09-10 2018-04-03 Toshiba Memory Corporation Nonvolatile semiconductor memory device having electron scattering and electron accumulation capacities in charge accumulation layer

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8884358B2 (en) * 2013-01-24 2014-11-11 Freescale Semiconductor, Inc. Method of making a non-volatile memory (NVM) cell structure
DE102014109924B3 (de) * 2014-07-15 2015-11-12 Infineon Technologies Austria Ag Halbleitervorrichtung mit Feldelektrode und Felddielektrikum und Verfahren zur Herstellung und elektronische Anordnung
US9368510B1 (en) * 2015-05-26 2016-06-14 Sandisk Technologies Inc. Method of forming memory cell with high-k charge trapping layer
US9607952B1 (en) * 2015-10-30 2017-03-28 International Business Machines Corporation High-z oxide nanoparticles embedded in semiconductor package
US10840259B2 (en) 2018-08-13 2020-11-17 Sandisk Technologies Llc Three-dimensional memory device including liner free molybdenum word lines and methods of making the same
US11489061B2 (en) * 2018-09-24 2022-11-01 Intel Corporation Integrated programmable gate radio frequency (RF) switch
JP2021048239A (ja) * 2019-09-18 2021-03-25 キオクシア株式会社 半導体装置およびその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006066804A (ja) * 2004-08-30 2006-03-09 Sharp Corp 微粒子含有体及び微粒子含有体の製造方法並びに記憶素子、半導体装置及び電子機器
WO2006059368A1 (ja) * 2004-11-30 2006-06-08 Fujitsu Limited 半導体記憶装置及びその製造方法
JP2008091421A (ja) * 2006-09-29 2008-04-17 Toshiba Corp 不揮発性半導体メモリ
JP2008218482A (ja) * 2007-02-28 2008-09-18 Fujitsu Ltd 半導体記憶装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006000020A1 (en) 2004-06-29 2006-01-05 European Nickel Plc Improved leaching of base metals
WO2006095890A1 (ja) 2005-03-07 2006-09-14 Nec Corporation 半導体装置およびその製造方法
US7612403B2 (en) * 2005-05-17 2009-11-03 Micron Technology, Inc. Low power non-volatile memory and gate stack
JP4374037B2 (ja) * 2007-03-28 2009-12-02 株式会社東芝 不揮発性半導体メモリ及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006066804A (ja) * 2004-08-30 2006-03-09 Sharp Corp 微粒子含有体及び微粒子含有体の製造方法並びに記憶素子、半導体装置及び電子機器
WO2006059368A1 (ja) * 2004-11-30 2006-06-08 Fujitsu Limited 半導体記憶装置及びその製造方法
JP2008091421A (ja) * 2006-09-29 2008-04-17 Toshiba Corp 不揮発性半導体メモリ
JP2008218482A (ja) * 2007-02-28 2008-09-18 Fujitsu Ltd 半導体記憶装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013191666A (ja) * 2012-03-13 2013-09-26 Renesas Electronics Corp 半導体装置およびその製造方法
US9105739B2 (en) 2012-03-13 2015-08-11 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US9455264B2 (en) 2012-03-13 2016-09-27 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
KR101338360B1 (ko) * 2012-04-04 2013-12-06 광주과학기술원 선택 소자, 이를 포함하는 비휘발성 메모리 셀 및 이의 제조방법
JP2015073093A (ja) * 2013-09-04 2015-04-16 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
JP2016058731A (ja) * 2014-09-04 2016-04-21 株式会社半導体エネルギー研究所 半導体装置
US9935122B2 (en) 2015-09-10 2018-04-03 Toshiba Memory Corporation Nonvolatile semiconductor memory device having electron scattering and electron accumulation capacities in charge accumulation layer
US9768265B1 (en) 2016-03-17 2017-09-19 Toshiba Memory Corporation Semiconductor memory device

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