JP2008091421A - 不揮発性半導体メモリ - Google Patents

Abstract

【課題】従来のＭＯＮＯＳは、ＳｉＮに電荷を蓄積する構成であるが、電荷蓄積量が不十分であり閾値電圧変化幅を大きく取れず、またＨｆＯ_２，ＺｒＯ_２，ＴｉＯ_２中へＬａ系元素を導入した技術ではドーパント導入による電荷の高密度化は実現が困難である。
【解決手段】窒化シリコン膜よりも十分に誘電率の高いＴｉ酸化物、Ｚｒ酸化物、Ｈｆ酸化物等の窒化シリコンよりも十分に高い誘電率を有する金属酸化物を母体材料として、その中に電子の出し入れが可能なトラップレベルを発生させるために、価数が２つ上（ＶＩ価）以上の高価数物質を適量添加する構成の電荷蓄積層を有する不揮発性半導体メモリである。
【選択図】 図１

Description

本発明は、酸化物からなる高誘電体材料に高価数物質を導入して形成された電荷蓄積絶縁膜を用いた不揮発性半導体メモリに関する。

一般的に、不揮発性半導体メモリの１つであるフラッシュメモリは、記憶のための電気的な保持動作（保持電源供給）が不要な不揮発性メモリであり、製品完成後でもプログラム等が容易に書き込めるため、電子機器に多用されるようになっている。

微細化及び低電圧動作が求められている次世代以降のＮＡＮＤフラッシュメモリではセル間へのＩＰＤ（Inter-Poly-dielectrics）埋め込みの困難さからフラットセル化が求められている。ＩＰＤとＦＧ(Floating-gate)の接触面積減少による電荷量確保目的に加えて、セル間の干渉抑制と低電圧化を実現するには、ＩＰＤ、ＦＧ及びトンネル膜の薄膜化の技術が必須となる。

しかし、ＦＧ構造では、不揮発性を維持するために、ある一定以上にトンネル膜を厚くする必要があり、微細化の大きな足かせになっている。金属ゲート膜に電荷を蓄積するＦＧ構造の場合には、トンネル膜に局所的な欠陥が生じると、その欠陥を通じて蓄積電荷の大半が消失してしまうためである。トンネル膜が薄くできないという問題を解決する一つの方法は、ＦＧ構造に変わり、離散型電荷蓄積層を備えたメモリセル構造を採用することであり、ＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor)が候補となっている。

従来のＭＯＮＯＳによる電荷蓄積層を含むメモリセルの構造は、例えばソース・ドレインが形成されたシリコン基板のチャネル領域上に絶縁膜（酸化膜）からなるトンネル層、窒化シリコン膜からなるトラップ層、絶縁膜からなるブロック層、金属ゲート電極の積層構造により構成されている。
特開２００４−３３６０４４号公報

前述したＭＯＮＯＳでは、窒化シリコン（ＳｉＮ）に電荷を蓄積する構成であるが、電荷蓄積量が不十分であり、閾値電圧変化幅を大きく取れないという大きな課題がある。電荷蓄積量を大きくするために、シリコン量を増やすなどの工夫を取り入れると、金属的な状態になってしまい、従来からのＦＧ構造と同様の問題が発生してしまうことになる。

窒化シリコンを電荷蓄積層に使った場合には、トンネル膜部分に十分な駆動電圧を加えなければならないため、低電圧動作は困難である。またデータ消去の際に、電子を過剰に引き抜き、閾値変化幅を十分にとる技術が窒化シリコンへの電荷蓄積層には適用できない。これは、電子による書き込みのない状態に達して以降、電子を更に引き抜くには大きなエネルギーが必要であることが主要因である。さらに、窒化シリコン膜では、電荷捕獲効率が悪く、閾値制御性が悪い。これは、誘電率が低いために、電荷捕獲断面積が小さいことが原因である。

また、窒化シリコンに替わり、ＴｉＯ_２などをプラズマダメージに晒すことで、電荷蓄積膜を作成する試みも行なわれている。この場合は、酸素欠陥が大量に発生することで、電荷を蓄積させることになるが、イオン性酸化物中の酸素欠陥は、伝導帯底付近に状態を発生させるという一般的な性質を持っている。そのため、イオン性酸化物であるＴｉＯ_２やＨｆＯ_２などにダメージを与えて、電荷蓄積層を作成した場合、蓄積層はｎ型半導体的な振る舞いをすることになり、トンネル膜の局所的な欠陥により電荷の消失が発生してしまう。つまり、ＴｉＯ_２などの酸素欠陥をつかった電荷蓄積層は、電荷保持に関して原理的にもろい構造となってしまう。

この課題を解決するものとして、例えば特許文献１が提案されている。特許文献１では電荷蓄積層として、ＨｆＯ_２，ＺｒＯ_２，ＴｉＯ_２中へＬａ系元素を導入した技術を開示している。例えば、Ｌａ添加（他Ｌａ系物質でも全く同様である）において、Ｌａは３価物質添加であり、＋４価の代わりに＋３価の物質が導入されて、電荷補償のために、酸素が欠損して安定化することになる。この酸素欠陥には、電子を溜めることは出来ず、ｎ型的な振る舞いをするので、電荷を多く溜めることはできず、ドーパント導入による電荷の高密度化は実現が困難である。

そこで本発明では、電荷蓄積量を向上して閾値変動幅を格段に大きくでき、さらにゲート・チャネル間の印加電圧の多くをトンネル膜に加えて、高速・低電圧での書き込み、読み出し及び消去動作を行う不揮発性半導体メモリを提供することを目的とする

本発明の実施形態による不揮発性半導体メモリは、チャネル領域となる間隔を空けてソース領域及びドレイン領域が設けられた半導体基板と、前記ソース領域上及び前記ドレイン領域上に両端が掛かり、前記チャネル領域上に形成されるゲート積層物と、で構成され、前記ゲート積層物は、前記チャネル領域上に形成される第１の絶縁層と、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）及びハフニウム（Ｈｆ）のうちの少なくとも１つを含む酸化物誘電体膜中に、前記Ｔｉ、前記Ｚｒ又は前記Ｈｆよりも高価数の物質Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ及びＦｅのうちの少なくとも１つを添加物質として導入する電荷蓄積層と、前記第１の絶縁層よりも高い誘電率を有する第２の絶縁層と、メモリゲート電極と、が順次、積層されて構成される。

また、不揮発性半導体メモリは、チャネル領域となる間隔を空けてソース領域及びドレイン領域が設けられた半導体基板と、前記ソース領域上及び前記ドレイン領域上に両端が掛かり、前記チャネル領域上に形成されるゲート積層物と、で構成され、前記ゲート積層物は、前記チャネル領域上に形成される第１の絶縁層と、チタン（Ｔｉ）又はジルコニウム（Ｚｒ）及びハフニウム（Ｈｆ）のうちの少なくとも１つを含む酸化物誘電体膜中に、前記Ｔｉ、前記Ｚｒ又は前記Ｈｆよりも高価数の物質Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ及びＮｉのうちの少なくとも１つが添加物質として、面密度が１×１０^１２ｃｍ^−２から２×１０^１４ｃｍ^−２の範囲内になるように導入される電荷蓄積層と、前記第１の絶縁層よりも高い誘電率を有する第２の絶縁層と、メモリゲート電極と、が順次、積層されて構成される。

また、不揮発性半導体メモリは、チャネル領域となる間隔を空けてソース領域及びドレイン領域が設けられた半導体基板と、前記ソース領域上及び前記ドレイン領域上に両端が掛かり、前記チャネル領域上に形成されるゲート積層物と、で構成され、前記ゲート積層物は、前記チャネル領域上に形成される第１の絶縁層と、チタン（Ｔｉ）又はジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）の少なくとも１つを含む酸化物誘電体膜中に、前記Ｔｉ、前記Ｚｒ又は前記Ｈｆよりも高価数の物質Ｗ，Ｍｏ，Ｃｒ、Ｍｎ及びＦｅのうちの少なくとも１つが添加物質として、面密度が１×１０^１２ｃｍ^−２から１×１０^１４ｃｍ^−２の範囲内になるように導入される電荷蓄積層と、前記第１の絶縁層よりも高い誘電率を有する第２の絶縁層と、メモリゲート電極と、が順次、積層されて構成される。

また、不揮発性半導体メモリは、チャネル領域となる間隔を空けてソース領域及びドレイン領域が設けられた半導体基板と、前記ソース領域上及び前記ドレイン領域上に両端が掛かり、前記チャネル領域上に形成されるゲート積層物と、で構成され、前記ゲート積層物は、前記チャネル領域上に形成される第１の絶縁層と、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）及びハフニウム（Ｈｆ）のうちの少なくとも１つを含む酸化物誘電体膜中に、前記Ｔｉ、前記Ｚｒ又は前記Ｈｆよりも高価数の物質Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｗ，Ｍｏ，Ｃｒ、Ｍｎ及びＦｅのうちの少なくとも１つが添加物質として、面密度が５×１０^１２ｃｍ^−２から０．７×１０^１４ｃｍ^−２の範囲内になるように導入される電荷蓄積層と、前記第１の絶縁層よりも高い誘電率を有する第２の絶縁層と、メモリゲート電極と、が順次、積層されて構成される。

本発明によれば、電荷蓄積量が飛躍的に向上して閾値変動幅を格段に大きく出来る不揮発性半導体メモリを提供することができる。

以下、図面を参照して本発明の実施形態について詳細に説明する。
本実施形態の不揮発性半導体メモリ（電荷蓄積型メモリ）は、後述する図１に示すように、半導体基板１上に、ソース領域（Ｓ）３と、ドレイン領域（Ｄ）２とが、データが伝搬される電流通路であるチャネル領域となる距離を開けて形成されている。このチャンネル領域の上には、メモリ動作（書き込み、読み出し及び消去）を制御するゲート積層物が設けられている。ゲート積層物は、シリコン（Ｓｉ）基板上に第１の絶縁層（トンネル層）／電荷蓄積層／第２の絶縁層（ブロック層）／メモリゲート電極（書込・読出・消去制御電極）７からなる積層膜である。ソース領域３とドレイン領域２の距離（チャネル長）は、メモリの設計仕様に基づき適宜設定される距離であり、チャネル領域として形成されている。

この電荷蓄積層は、窒化シリコン膜よりも十分に誘電率の高い物質を母体材料として、その中に電子の出し入れが可能なトラップレベルを発生させるために、高価数物質を適量添加する構成である。以下、この電荷蓄積型メモリの概念について説明する。

電荷蓄積型メモリにおいて、Ｔｉ酸化物、Ｚｒ酸化物、Ｈｆ酸化物等の窒化シリコンよりも十分に高い誘電率を有する金属酸化物へ高価数物質を添加した結果、以下のような知見を得ている。尚、Ｔｉ酸化物、Ｚｒ酸化物、Ｈｆ酸化物等の高い誘電率を有する金属酸化物からなる高誘電体膜の製造方法は、現在の代表的な成膜方法、例えばＣＶＤ（chemical vapor deposition）法、ＡＬＤ(atomic layer deposition)法、ＭＢＥ(molecular beam epitaxy)法、スパッタ法、蒸着法、塗布した後にレーザー照射を組み合わせる方法等のいずれかを用いることができる。

このような製造方法を用いた高誘電体膜中においては、酸素欠陥が発生している。その結果、誘電体膜はｎ型半導体となってしまい、トンネル層に局所的欠陥があると、電荷が消失する。そこで、後述する高価数物質を適量（バンドを組まない量）導入することにより、ギャップ内部にレベルが発生し、電子をトラップしたり、電子を引き抜いたりする作用が発生する。ギャップ内部にレベルが出来ることから、トンネル層に局所的欠陥があっても、電荷は消失しない。さらには、電荷蓄積層中に酸素欠陥が発生しても余分な電子はギャップ内レベルへと落とし込むことが可能であり電荷を消失しない。

母体材料について説明する。まず、母体材料として、高誘電率を持つ電荷蓄積層を用いる。これは、電荷蓄積層に加わる電圧が低減でき、印加電圧の大部分をトンネル層にかけることができる。その結果、低電圧でのメモリ動作が可能となる。このとき、電荷を閉じ込めるために用いる第２の絶縁層（ブロック層）の誘電率も高くすることで、より低電圧化が可能となる。

例えば、Ｔｉ酸化物を用いるとすれば、高い誘電率として、３０〜１０００が可能である。また、Ｚｒ酸化物やＨｆ酸化物を用いるとすれば、誘電率２０〜３０が可能である。Ｔｉ酸化物はＺｒ，Ｈｆ酸化物に比べて、１．５倍から５０倍程度の高誘電率が期待できる。従って、母体材料として、Ｔｉ酸化物が最も好適する。また誘電率が高い物質は、一般に、図５に示すΔＥｃが大きくなる傾向がある。この点もＴｉ酸化物を母体材料とするメリットの１つである。

次に、添加物質について説明する。価数がＩＶであるＴｉ酸化物、Ｚｒ酸化物、Ｈｆ酸化物等の高誘電体材料に低価数の物質を添加しても、基本的には、ギャップ内部にレベルは発生しない。これは、製造工程中に行われる熱処理（アニール処理等）により、酸素欠陥を出現させて、膜構造が安定化されているからである。窒素導入においても全く同様である。この酸素欠陥の状態は、伝導帯底付近に出現して、広がった状態となっているため、高濃度で電荷を蓄積することはできない。また、価数が１つ上（Ｖ価）である、Ｖ、Ｎｂ或いはＴａを添加した場合には、レベルの発生はあるが、伝導帯底付近に出現するため、電子を供給した構造となり、ｎ型的な振る舞いをすることになる。上記と同様にこの状態を用いても、高濃度で電荷を蓄積することはできない。

さらに、価数が２つ上（ＶＩ価）以上の物質を添加した場合には、微量添加によるギャップ内レベルの位置が、ギャップ内部へと移動することが計算結果によって示唆されている。実施形態では、母体酸化物を構成する金属をＴｉ、Ｚｒ，Ｈｆの少なくとも１つとして、そのＴｉ，Ｚｒ、Ｈｆを高価数物質にて置換する。計算によると、Ｔｃ，Ｒｅ，Ｒｕ，Ｏｓ，Ｒｈ，Ｉｒ，Ｐｄ，Ｐｔ，Ｃｏ，Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、Ｆｅが添加物質であるとき、バンドギャップ中にレベルが発生する。

この時、発生したレベルの一部には、電子が詰っており、一部は電子が空になっている。図３には、ＲｕをＳｒＴｉＯ_３中に導入した場合の模式図を示す。この空になっているレベルに電子を注入すれば、マイナス電荷が蓄積されることになる。また、既にある電子を引き抜けば、引き抜く前に比べてプラス電荷が蓄積されたことになる。このことを使って、プラス・マイナス両側に振れた、大きな閾値変化を設計することが可能となる。勿論、動作形態によっては、ホールを注入することも考えられる。

後述する実施形態に従った構成であれば、出現したレベルには、電子もホールも出し入れが可能である。その結果、例えば、書き込み時には、電子を注入し、消去時にはホールを注入するという方式も可能である。

添加物質は、母体材料のＴｉ，Ｚｒ，Ｈｆの代わりに導入されることになり、そこで空の状態（電子が導入できる状態）がバンドギャップ中に発生することが特徴である。特に、ＳｒＴｉＯ_３、ＳｒＺｒＯ_３、ＳｒＨｆＯ_３、Ｓｒ（Ｔｉ，Ｚｒ）Ｏ_３などのペロブスカイト構造の物質では、Ｂサイトと呼ばれる、酸素八面体の中心位置に添加物質が導入されることが最大の特徴である。例えば、ＳｒＴｉＯ_３のＴｉの代わりにＷなどを置換している点は非常に重要である。

この時、ＳｒＴｉＯ_３ギャップ中に電子導入可能な局在状態が出現する。それに対し、既存の複数の誘電体膜を、単純に混合物した状態、例えば、ＳｒＴｉＯ_３とＷＯ_３とを単に混合した状態を考えているわけではない。ＳｒＴｉＯ_３とＷＯ_３の単なる混合物では、ＳｒＴｉＯ_３中に電子導入可能な局在状態は出現しないからである。
さらに、安定性から物質を更に絞り込むことが可能である。例えば、Ｏｓ，Ｒｕ，Ｉｒ、Ｒｈがある。

トンネル層ＳｉＯ_２中に酸素欠陥を作り出すには、酸素分子半分（１／２Ｏ_２）辺り、５．２ｅＶのエネルギーが必要である。ブロック層ＬａＡｌＯ_３中に酸素欠陥を作り出すには、酸素分子半分（１／２Ｏ_２）辺り４．７ｅＶのエネルギーが必要と考えられる。尚、他のトンネル層やブロック層でも４．７ｅＶのエネルギーが必要である。このように、酸化物から酸素を引き抜くには、同程度のエネルギーが必要である。

添加物質金属（例えばＲｕなど）が酸化される場合の安定化エネルギーが４．７ｅＶよりも十分に小さければ、電荷蓄積層の両側に配置するトンネル層やブロック層から酸素を引き抜いて、酸素欠陥を作り出すことはないと期待できる。よって、酸化による安定化エネルギーが小さい金属添加物質は、より有効な添加物質と言える。該当する添加物質としては、Ｏｓ，Ｒｕ，Ｉｒ，Ｒｈが挙げられる。

他の高価数金属の添加物質については、酸化物として安定しているので、両側の層から酸素を奪うことは通常ありえない。しかし、電荷蓄積層に酸素欠陥ができた場合には、Ｏｓ、Ｒｕ、Ｉｒ、Ｒｈ以外の物質では、両側の酸化膜中に酸素欠陥を発生させる可能性がある。この場合は、電荷蓄積層の成膜時に適切な量の酸素供給を行なうことで、電荷蓄積層に余分な酸素欠陥が出来ないプロセスを採用しなくてはならない。

次に、添加する添加物質の最適量について説明する。
まず、添加量の下限について説明する。添加物質が電荷蓄積層中に、面密度σ［Ｃ／ｃｍ^２］で分布する時の添加量の下限について説明する。この時、蓄積電荷による閾値変化は、Ｖｔｈ［Ｖ］≒１．８×１０^−１３×σ程度である。但し、各誘電体膜の膜厚や誘電率に依存して、一桁程度の変化はあり得る。Ｖｔｈシフト量として意味がある範囲は、界面における面密度が１×１０^１２ｃｍ^−２以上であれば、±０．２ｅＶ程度のＶｔｈ変化が得られて有効である。さらに、５×１０^１２ｃｍ^−２以上であれば十分なシフト量（±１．０ｅＶ）が確保できる。

次に、添加量の上限について説明する。後述する実施形態では、酸化物を構成する元素を高価数の添加物質と置換している点が要旨である。つまり、酸化物の混合物を扱うだけであれば、混合比に条件は存在しない。それに対し、酸化物の混合物ではなく、例えば、酸化物ＴｉＯ_２などの母体材料中の金属Ｔｉに対して、Ｗ或いはＲｕ等の金属添加物質を置換した電荷蓄積材料を採用する。この電荷蓄積材料を用いれば、金属添加物質の量に上限が存在する。

本実施形態において、添加された物質が誘電体のギャップ内でバンドを組んではならない。バンドが組まれた場合、電荷が局在せず、ＦＧ型の電荷蓄積メモリと同等になる。バンドが組まれるのは、ユニットセルに対し、格子定数をａとして、２ａ×２ａ×２ａユニット構造内に添加物質（Ｔｃ，Ｒｅ，Ｒｕ，Ｏｓ，Ｒｈ，Ｉｒ，Ｐｄ，Ｐｔ，Ｃｏ，Ｎｉ）が入ることが目安となる。これは、ギャップ内状態を作る元素の持つ固有のエネルギーレベルが、母体材料の元素が持つ固有のエネルギーレベルから離れていることにより、母体材料との相互作用が元々大きくないことに起因している。逆に２ａ×２ａ×２ａユニット構造内に添加元素が入っていなければ、バンドは組まれない。

よって、上限は面密度に直して、２．０×１０^１４ｃｍ^−２となる。更に、酸化物が安定な物質（Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、Ｆｅ）では、酸素との相互作用を通して電荷が広がる可能性があるため、２．５ａ×２．５ａ×２．５ａユニット構造内に添加物質が１つ以下という状態が必要である。よって、上限を面密度で表すと、１．０×１０^１４ｃｍ^−２となる。

また、電荷が導入されると、レベルが上昇する傾向を示すため、母体材料のレベルに近づく。この時に母体材料の固有レベルを介して相互作用が及ばないようにするためには、３ａ×３ａ×３ａユニット構造内に添加物質が１つ以下という状態がより好ましい。よって本実施形態における上限は、面密度で表せば、０．７×１０^１４ｃｍ^−２がより好ましい。

次に、図１は、第１の実施形態に係る不揮発性半導体メモリのセルの主要部を示す断面図である。図５は、シリコン（Ｓｉ）基板上に第１の絶縁層（トンネル層）／電荷蓄積層／第２の絶縁層（ブロック層）／メモリゲート電極（書込・読出・消去制御電極）７からなる積層膜のバンド構造を模式的に示した図である。

図１に示すように、半導体基板１上に、ソース領域（Ｓ）３と、ドレイン領域（Ｄ）２とが、データが伝搬される電流通路であるチャネル領域となる距離を開けて形成されている。このチャンネル領域の上には、メモリ動作（書き込み、読み出し及び消去）を制御するゲート積層物が設けられている。ソース領域３とドレイン領域２の距離（チャネル長）は、メモリの設計仕様に基づき適宜設定される距離であり、チャネル領域として形成されている。

このゲート積層物は、第１の絶縁層であるトンネル層４と、電荷蓄積層であるトラップ層５と、高誘電率を有する第２の絶縁層であるブロック層６と、メモリゲート電極７とを、順次積層して形成されるものである。以下、各層の詳細について説明する。

チャンネル領域上のトンネル層４の両端は、それぞれソース領域３とドレイン領域２に掛かるように形成される。このトンネル層４は、誘電率の低いシリコン酸化膜により形成され、その膜厚は０．５ｎｍ〜５ｎｍである。本実施形態では、２．４ｎｍの膜厚を採用している。トンネル層４は、低誘電率且つ、バリアを維持することができればよく、ＳｉＯ_２膜単層の場合だけではなく、他にもシリコン酸窒化膜、シリコン窒化膜のいずれか、或いは、それらの積層膜から構成される。例えば、ＳｉＯ_２／Ｓｉ_３Ｎ_４／ＳｉＯ_２等の多重の膜であっても構わない。

従来の浮遊ゲート（ＦＧ）型メモリにおいては正常動作を行わせるためには、トンネル層４の厚さを例えば７ｎｍ程度以下に薄くして形成することはできなかった。本実施形態のように、離散的な電荷蓄積層５を導入することで、５ｎｍ以下の膜厚も可能になり、トンネル層の薄膜化が実現される。
本実施形態では、電荷蓄積層５に高誘電体材料を用いることで、印加電圧の殆どをトンネル層４に印加することができるため、結果的にメモリ動作に必要な電圧を十分に小さくすることができ、低電圧駆動が実現する。さらに、この低電圧化による効果は、ブロック酸化膜への印加電圧を低下することもでき、記憶されているデータ消去時に電極側からの電子注入を防止することが有効に作用する。すなわち、電極側電子注入が抑制される。

メモリゲート電極７及びドレイン領域２にそれぞれ所定の電圧が印加されることで、トンネル層４を通過した電子が、電荷蓄積層５にトラップされる。本実施形態では、電荷蓄積層５として誘電率３００の高誘電率を有するＳｒＴｉＯ_３膜（膜厚６ｎｍ）を用いている。例えば、電荷蓄積層５の成膜方法は、シリコン基板１を加熱し、ターゲットにＳｒＴｉＯ３ターゲットとＳｒＲｕＯ３ターゲットを用いて、酸素／窒素／Ａｒ混合ガスの雰囲気内で同時スパッタリングすることで、Ｒｕを導入している。成膜後、酸素雰囲気中でアニール処理を施している。

本実施形態において、成膜時に導入したＲｕ量は、面密度にして例えば、３．５×１０^１３ｃｍ^−２であり、これにより大きな蓄積電荷量を得ることができる。この時、ＲｕはＳｒＴｉＯ_３ギャップ中にレベルを形成し、レベル中には電子が６６．７％に詰っている。残りの３３．３％には、図３に示したように、一部あるいは全部に電子を詰め込むことが可能である。また、詰っている６６．７％の電子を、一部或いは全部を引き抜くことも可能である。つまりデータ消去時に、過剰に電子を引き抜くことが容易であり、或いはホールを注入することも容易であり、閾値電圧をマイナス側にまでシフトさせることが可能である。このような構成により、短時間における閾値変動幅が大きく確保でき、記憶動作及び消去動作に有利となる。

前述したように、従来のシリコン窒化膜では、ホールをトラップさせたり、電子を過剰に抜いたりすることは、非常に困難であったため、十分な閾値変動幅が確保できていない。これに対して、本実施形態によれば、電子の過剰引き抜きによる大きな閾値変動幅を確保でき、且つ高速消去が可能である。

さらに本実施形態の電荷蓄積層５は、図５に示すように、電荷蓄積のエネルギーレベルが非常に深い位置に存在している。そのため、電荷の漏れはシリコン窒化膜に比較して、桁違いに抑制されることになる。電荷蓄積層５がチタン酸化物の場合、図５に示すΔＥｃは３．５ｅＶと非常に大きく、トラップレベルΔＥｔもＲｕであれば、略１．７ｅＶと非常に大きくなる。なお、一般的なシリコン窒化膜は、ΔＥｃ≒１．１ｅＶ，ΔＥｔ≒０．８ｅＶである。

尚、添加物質によって、ΔＥｔは変化するが、本実施形態で挙げる添加物質（Ｔｃ，Ｒｅ，Ｒｕ，Ｏｓ，Ｒｈ，Ｉｒ，Ｐｄ，Ｐｔ，Ｃｏ，Ｎｉ，Ｗ，Ｍｏ，Ｃｒ，Ｍｎ，Ｆｅ）では、０．５ｅＶ以上を確保することができる。また、母体材料にＨｆ酸化物或いは、Ｚｒ酸化物を用いた場合には、ΔＥｃは略２．０ｅＶとチタン酸化物よりも小さくなる。しかし、トラップレベルがチタン酸化物の場合よりも深く、ΔＥｔは１．５ｅＶを確保できる。このように本実施形態では、トラップレベルの深さ（図５のΔＥｃ＋ΔＥｔ）が非常に深くなる材料を特定し、蓄積電荷抜けの阻止能力が大きい利点を利用している。

また、ＴｉとＺｒ（Ｈｆでも同様）が含まれる場合には、その割合に従ってバンドギャップが生成されると考えれば、あとは全く同じである。例えば、Ｓｒ（Ｔｉ，Ｚｒ）Ｏ_３は、有力な母体材料であり、Ｔｉ或いはＺｒをＲｕにより置換すれば、有効な電荷蓄積膜を形成することができる。

このように本実施形態による電荷蓄積層５が有する「大きな蓄積電荷量の確保」及び、「蓄積電荷抜けの阻止能力の高さ」を利用することで、従来のシリコン窒化膜を電荷蓄積層に用いるメモリに比較して、トンネル層５の厚さを更に薄くすることができ、トンネル層５の更なる薄膜化が実現されることを示唆する。その結果、データの書込動作・消去動作・読出動作のいずれの動作においても、高速動作が実現される。

さらに本実施形態は、トンネル層５の膜厚を、数ｎｍ以下にまで薄くすることも可能であり、セル間の相互作用を抑える上でも、大きな効果がある。今後の集積化及び微細化の要求に応じてスケーリングを進め、３０ｎｍを切る世代、或いはそれ以下のメモリを作成する技術として非常に有効である。

また、電荷を全体として反転させて考えれば、ホールをトラップする形態に変形できることは明らかである。しかし、従来のシリコン窒化膜では、ホールをトラップさせることは困難であるため、電子注入により書き込み、電子の引き抜きにて消去する方法がとられている。本実施形態による電荷蓄積層では、ホールをトラップする形にすることも容易であるので、反転させた構造で考えることも可能である。

以上説明したように本実施形態の不揮発性半導体メモリによれば、電荷蓄積量が飛躍的に向上して閾値変動幅を格段に大きく出来る上、ゲート・チャネル間の印加電圧の多くの割合をトンネル層に加えることが出来るため、高速・低電圧でのメモリ動作が可能となる
次に、第１の実施形態の第１の変形例について説明する。
図２は、第１の変形例に係るメモリセルの主要部を示す断面図である。図６は、シリコン基板上に第１の絶縁層（トンネル層）／電荷蓄積層／第２の絶縁層（ブロック層）／メモリゲート電極（書込・読出・消去制御電極）からなる積層膜のバンド構造を模式的に示した図である。

この第１の変形例は、図２に示すように、ブロック層となる絶縁層６が第１の絶縁層６ａと第２の絶縁層６ｂの積層構造となっている。この第２の絶縁層６ｂは、電荷蓄積層５からメモリゲート電極７に電子が出入りすることを制御する。保持やメモリ読み取りの際には電子を閉じ込めていられることが重要であり、データ消去の時には、電極側からの電子注入を阻止することが重要である。この電子注入阻止は、誘電率が高い物質を使い、電圧が加わらないようにすることが最も有効である。このため本変形例では、高誘電率のＬａＡｌＯ_３、Ａｌ_２Ｏ_３、ＡｌＮ、 ＡｌＮＯ、ＺｒＯ_２、ＳｒＺｒＯ_３、（Ｂａ，Ｓｒ，Ｃａ）ＺｒＯ_３、Ｌａ_２Ｚｒ_２Ｏ_７、ＨｆＯ_２、ＳｒＨｆＯ_３、（Ｂａ，Ｓｒ，Ｃａ）ＨｆＯ_３、Ｌａ_２Ｈｆ_２Ｏ_７の少なくとも１つの材料からなる膜、或いはこれらの膜を複数積層させた積層膜を用いることにする。

さらに、仕事関数の大きなメモリゲート電極７を用いることで電子障壁を高くすることも有効である。仕事関数を高くしても、ブロック層６ａ，６ｂにプラス電荷がたまり、ブロック層６ａ，６ｂの障壁が低くなる状態では、仕事関数が小さいことと同じことになる。これを防ぐために、本実施形態では、図６に示すようにブロック層６ｂにＡｌ_２Ｏ_３膜を用いる。ブロック層６ａに加えて、電極７側にＡｌ_２Ｏ_３膜、ＡｌがリッチなＬａＡｌＯ_３膜、ＡｌＮ膜或いは、ＡｌＮＯ膜などを導入したブロック層６ｂを用いている。

このような構成により、ブロック層６ａ，６ｂのプラス固定電荷の発生が防げる上に、電子に対する障壁が高くなる。つまり、仕事関数の高い電極を用いるのであれば、同時に電極７とブロック層６ａの界面にＡｌ_２Ｏ_３膜（ブロック層６ｂ）を積層することが有効である。この構成により、データ消去時の電極７側からの電子導入が効率的に防げることになる。本実施形態では、図２に示すように、ＬａＡｌＯ_３膜（５ｎｍ）／Ａｌ_２Ｏ_３膜（１ｎｍ）／ＴａＮの構造を提案している。

ここで、金属リッチ層に関する領域設定について説明する。
ストイキオメトリから金属リッチ側にずれた領域或いは、薄膜を含むことで、ブロック層の電位を制御することが可能になる。「余分に導入された金属」が、膜厚方向に１ｎｍ程度の幅に集中しており、σ［Ｃ／ｃｍ２］という面密度で分布している例について説明する。この時、電位変化は、Ｖ［Ｖ］≒１．８×１０^−１４×σ程度である。電位シフト量Ｖとして意味がある範囲について述べる。

膜厚１ｎｍの厚みに対して、０．１［Ｖ］以上の変化があれば、トンネルの確率が１割程度に減ると考えられるので、電位として０．１［Ｖ］以上のシフトは非常に重要である。Ｖとして１．０［Ｖ］以上変化させることができるのであれば、トンネル確率は、変化前に比べて、３桁以上改善することが可能であるが、ホール側のバリアーが低下するため、１．０［Ｖ］が上限と考えてよい。つまり、電位シフトＶを考えると、０．１［Ｖ］〜１．０［Ｖ］が有意義であり、この範囲から逸脱しては意味がない。

よって、「余分に導入された金属」の面密度が５×１０^１２ｃｍ^−２以上、５×１０^１３ｃｍ^−２以下が好適する。但し、膜厚方向への、「余分に導入された金属」の分布も考慮すれば、下限は０．５倍程度、上限は２倍程度の変化はあり得ることになる。よって、「余分に導入された金属」の膜厚方向分布を考慮すると、「余分に導入された金属」の最適な面密度は、２．５×１０^１２ｃｍ^−２以上、１×１０^１４ｃｍ^−２以下ということになる。

次に、第１の実施形態の第２の変形例について説明する。
第２の変形例は、電荷蓄積層６の母体をＳｒＴｉＯ_３からＴｉＯ_２に変更した構成である。積層構造としては、図２と同等の構成である。
この電荷蓄積層の成膜方法は、前述したＳｒＴｉＯ_３の成膜方法と同様に、ターゲットにＴｉＯ_２ターゲットとＲｕＯ_２ターゲットを用いて、酸素／窒素／Ａｒ混合ガス雰囲気内で同時スパッタリングを用いて作成する。成膜後、酸素雰囲気中でアニール処理を施している。

成膜されたＴｉＯ_２は、ルチル構造を取っている。導入したＲｕ量は、面密度にして５．０×１０^１３ｃｍ^−２であり、これにより、大きな蓄積電荷量が得られる。この時、ＲｕはＴｉＯ_２ギャップ中にレベルを形成し、レベル中には電子が６６．７％詰っている。残りの３３．３％には、一部或いは、全部に電子を詰め込むことが可能であるである点は、全く同様である。

また詰っている電子を、一部或いは全部を引き抜くことも同様に可能である。つまりデータ消去時に、過剰に電子を引き抜くことが容易（或いは、ホールを注入することも容易）であり、閾値電圧をマイナス側にまでシフトさせることが可能である。これによって、短時間での閾値変動幅が大きく確保でき、書き込み・読み出し・消去動作に有利である（電子の過剰引き抜きによる大きな閾値変動幅確保／高速消去）。ＳｒＴｉＯ_３からなる母体と、ＴｉＯ_２からなる母体の違いは、誘電率がＳｒＴｉＯ_３では３００あるが、ＴｉＯ_２では、１００に低下する。一方、ＴｉＯ_２膜は、成分がＴｉだけであるため、プロセス工程が容易になり、コストも低く抑えることができる。
次に、第１の実施形態の第３の変形例について説明する。
この第３の変形例は、第２の変形例と同様に、ブロック層の一部に金属リッチ層を導入した構成である。構成においては図２に同様な積層構造である。

この金属リッチ層には、マイナス電荷が導入されるため、電子障壁が大きくなり、電子に対するブロック性能が格段に向上する。構造としては、シリコン（Ｓｉ）基板／ＳｉＯ_２トンネル層（２．４ｎｍ）／ＳｒＴｉＯ_３：Ｒｕ（６ｎｍ）／ＬａＡｌＯ_３（５ｎｍ）／ＡｌリッチＡｌ_２Ｏ_３（１ｎｍ）／ＴａＮ電極という構造である。

第１の実施形態の構造に対して、さらに、データ消去時の電圧をより高くできるため、より高速に消去することが可能である。バンド構造は、図７に示すように電極側からみると電子障壁が高くなっているように見える。ここで、Ａｌ_２Ｏ_３に対し、Ａｌが余分に導入されている膜を作成しているが、ＡｌリッチＡｌ_２Ｏ_３膜中の余分なＡｌ量は、１×１０^１３ｃｍ^−２であった。

第３の変形例は、電荷量が豊富に取れること、電荷蓄積層から電子を過剰に引き抜くことで、Ｖｔｈをマイナス側にも大きく変化させることができ、多値化することも容易である効果を有している。

以上説明したように本実施形態及び第１乃至第３の変形例によれば、誘電率３０〜１０００のＴｉ酸化物、２０〜３０Ｚｒの酸化物又はＨｆ酸化物による高誘電率を持つ電荷蓄積膜を用いることにより、印加電圧の大部分をトンネル層に印加でき、高速且つ低駆動電圧動作が可能となる。この時、第２の絶縁層（ブロック層）を多層膜に形成し、誘電率も高くすることで、より低電圧化が可能となる。

また母体材料をＴｉ，Ｚｒ，Ｈｆの酸化物で形成し、高価数物質の添加することにより、バンドギャップ中にレベルを発生させて、非常に深くて安定し且つ十分な電荷蓄積を得ることができる。トンネル層及びブロック層が薄膜化されるともに、高速動作が実現できる。

次に、本発明に係る第２の実施形態について説明する。
図８及び図９に示す第２の実施形態の不揮発性半導体メモリは、Ｆｉｎ構造に適用した電荷蓄積メモリである。この電荷蓄積メモリは、例えば、ＣＶＤ法やＡＬＤ法を用いてＳＴＩ技術を応用したＦｉｎＦＥＴ型の電荷蓄積メモリを形成する例について説明する。

このメモリは、図８の側面図に示すように、ＳｉからなるＦｉｎ部１１の周囲をキャップ形状にトンネル層１２、電荷蓄積層１３、ブロック層１４及び電極１５が重なるように順次覆うことで、ＭＯＮＯＳ型の電荷蓄積メモリを構成している。

このメモリは、図９の上面図に示すように、上方向から見るとＦｉｎ部１１は、チャネル部分をトンネル層１２が覆うように形成され、ソース・ドレイン部分がそれぞれ両側に延出し、外部素子とコンタクトする構造になっている。このＦｉｎ部１１のチャンネル部分の厚みを最適化することで、閾値をより大きく変化させることが可能である。尚、ＳＯＩ上のＦｉｎＦＥＴでも同様に形成することができる。ＦｉｎＦＥＴ構造を使うことで、更なる高速動作が可能となる。

また、第２の実施形態の変形例について説明する。
本変形例は、図１０に示すように、ＳｉからなるＦｉｎ部２１１の周囲をキャップ形状にトンネル層２２、電荷蓄積層２３、ブロック層２４及び電極２５が重なるように順次覆うことで、ＭＯＮＯＳ型の電荷蓄積メモリを構成している。

この構成において、図１１に示すように上方から見ると、Ｆｉｎ部２１には埋め込みバリア層２６が形成され、Ｆｉｎ部２１が同等に二分割される。このバリア層２６は、トンネル層２２と同じ物質（ＳｉＯ_２やＳｉＯＮ）で形成すれば、トンネル層の形成プロセス工程にときに同時に成膜することが可能である。図１０に示す構造においては、２−ｂｉｔ／４Ｆ^２の記憶動作が可能であり、Ｆｉｎ部分に埋め込み層を入れただけでビット密度を向上させることができる。

前述した実施形態の不揮発性半導体メモリ（電荷蓄積型メモリ）における電荷蓄積層は、窒化シリコン膜よりも十分に誘電率の高い物質を母体材料として、その中に電子の出し入れが可能なトラップレベルを発生させるために、高価数物質を適量添加する構成であった。しかし、その組み合わせにより、本発明の効果を得られない場合もあり、以下、比較例として説明する。

・比較例１
電荷蓄積層として、ＨｆＯ_２中へＬａを添加した場合を考察する。ここでの考察は、Ｌａ系列の他の物質（Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）を添加した場合にも同様である。図１２に示すように、ＨｆＯ_２中のＬａは酸素欠損を誘発する。その結果、伝導帯底付近に状態を出現させ、Ｈｆとの相互作用を通して、膜全体に広がった状態となる。その結果、面密度にして、１×１０^１２ｃｍ^−２を添加した段階で既にｎ型的な描像を示すことが分かっている。

これらの物質は、酸素欠陥を増大させるために導入されたと考えられる。この場合、蓄積された電子は、トンネル層の局所的欠陥によって、殆ど流れ出てしまい、メモリ特性としては、非常に脆弱である。この点は、浮遊ゲート型メモリと同様であって、トンネル層を薄くすることができなくなってしまう。その結果、隣接するセル間の干渉が大きくなってしまい、スケーリングが進まなくなってしまう。

・比較例２
電荷蓄積層として、ＨｆＯ_２中へＮｂ（Ｖ、Ｔａでも同様）を導入した場合を考察する。図１３に示すように、Ｎｂは、Ｌａのようには酸素欠陥は誘発せず、Ｎｂそのものが電子をＨｆＯ_２などの酸化物に与えることになる。その結果ｎ型的な振る舞をする。Ｔｉ酸化物、Ｚｒ酸化物、Ｈｆ酸化物をｎ型化させることになり、比較例１と同様に、トンネル層を薄くすることが出来なくなる。

・比較例３
電荷蓄積層として、ＳｒＴｉＯ_３中へ酸素欠陥を導入した場合を考察する。図１４に示すように、酸素欠陥は、少量であっても、ｎ型的な振る舞をする。Ｔｉ酸化物、Ｚｒ酸化物、Ｈｆ酸化物をｎ型化させることになる。比較例１と同様、トンネル層を薄くすることが出来なくなる。尚、ＴｉＯ_２膜に酸素欠陥を導入した場合でも同様のバンド構造を有している。

以上説明した各実施形態における不揮発性メモリ（電荷蓄積型メモリ）は、以下のような作用効果を得ることができる。
１）高誘電率を持つ電荷蓄積層を用いているため、電荷蓄積層に加わる電圧を低圧化することができ、印加される電圧の大部分をトンネル層に印加させることができる。その結果、高速且つ低電駆動電圧による書き込み・読み出し・消去動作ができる。さらに、電荷を閉じ込めるために用いる第２の絶縁層（ブロック層）の誘電率も高くすることで、より低電圧化が可能となる。また、Ｔｉ酸化物を用いた場合には、高い誘電率として、３０〜１０００も可能である。Ｚｒ酸化物やＨｆ酸化物では誘電率２０〜３０が可能である。
２）Ｔｉ、Ｚｒ又はＨｆの酸化物からなる高誘電体への、高価数物質添加を行うことにより、バンドギャップ中にレベルが発生し、十分な電荷蓄積を実現する。
３）バンドギャップ中に発生したレベルは、非常に深くて安定である。トンネル層、ブロック層とも、従来から用いられているシリコン窒化層に電荷を溜める構造と比較して、本実施形態で薄膜化が実現できる。また、トンネル層のバリアを低くすることも可能となり、薄膜化とともに、高速動作を可能にする。
４）発生したレベルからは、電子を出し入れできる。よって、過剰に電子を引き抜くことも可能となり、大きな閾値変動幅が確保可能である。その結果、多値化が容易に実現できる。
５）酸素欠損による制御のように、膜がｎ型半導体とならないため、トンネル層の局所的な欠陥によって電荷が消失することを防止できる。
６）誘電率が高い母体材料を用いることで、電荷捕獲断面積を大きくできるため、電荷捕獲効率が大きくなり、閾値制御性が改善する。

尚、本実施形態は、シリコン基板上に形成した実施形態のメモリセル構造を形成した構成例について説明したが、これに限定されず、シリコン基板以外の基板例えば、ガラス基板上にシリコン層を形成し、本実施形態のメモリセル構造を形成することも可能である。この構造を利用することで液晶表示素子等の表示素子の制御駆動回路内に不揮発性半導体メモリとして形成することもできる。ガラス基板の他にも、セラミックス基板等の成形時のプロセス温度に耐えうる基板、及びプロセス時に不要なガスを発生させない基板であれば、特には限定されない。

以上、説明した各実施形態による不揮発性半導体メモリは、据え置き型及び、携帯型の電子機器（例えば、パソコン、電話機、ＰＤＡ、テレビジョン、ナビゲーションシステム、録音再生機器等）に搭載して、データやアプリケーションソフトウエア又は、プログラムを記憶させて利用することができる。さらに、撮像機器（例えば、デジタルスチルカメラ、デジタルビデオカメラ）における画像データ・音声を蓄積させることができる。また、その他、インターネットやLANネットワークなどのネットワークを通じて通信を行う家電機器や複合型プリンタＦＡＸ装置等に搭載されるメモリやハードディスクドライブ（ＨＤＤ）に換わってその機能を代行することも容易に実現する。このように、従来の機器におけるメモリやＨＤＤと同様にデータ蓄積、一時保存に極めて有用である。また、電子部品の回路においては、システムＬＳＩの内部メモリやキャッシュメモリとして、或いは電子回路の一部として不揮発性メモリを使用するメモリ混載型のシステムに搭載することができる。より高度には、システム（回路の機能等）を必要に応じて書き換えてしまう書き換え可能なシステムＬＳＩとして用いることも想定する。

なお、前述した各実施形態においては、ＭＯＮＯＳ型フラッシュメモリを一例に挙げて説明したが、ＭＯＮＯＳ型フラッシュメモリを集積化させたメモリ回路、及びロジック回路が同一チップ上に混載されるシステムＬＳＩ等に対しても容易に適用することができ、本発明の範囲内である。その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

第１の実施形態に係るメモリセルの主要部を示す断面図である。 第１の実施形態に係る第１の変形例の積層構造のブロック層を有する構成を示す断面図である。 第２の変形例について説明するための図である。 第３の変形例について説明するための図である 第１の実施形態に係るメモリセルの積層膜のバンド構造を模式的に示した図である。 第１の変形例のブロック膜が積層膜のバンド構造を模式的に示した図である。 第３の変形例のブロック膜が積層膜のバンド構造を模式的に示した図である。 第２の実施形態に係る不揮発性半導体メモリとして、ＦｉｎＦＥＴを用いたＭＯＮＯＳメモリ構造の側方から見た断面図である。 第２の実施形態に係る不揮発性半導体メモリとして、ＦｉｎＦＥＴを用いたＭＯＮＯＳメモリ構造の上から見た面図である。 第２の実施形態の変形例の不揮発性半導体メモリにおける埋め込みバリア膜が設けられたＦｉｎ部の断面図である。 第２の実施形態の変形例として、不揮発性半導体メモリにおける埋め込みバリア膜が設けられたＦｉｎ部の上から見た断面図である。 比較例１として、ＨｆＯ_２膜にＬａを導入した場合のバンド構造を示す図である。 比較例２として、ＨｆＯ_２膜にＮｂを導入した場合のバンド構造を示す図である。 比較例３として、ＳｒＴｉＯ３膜に酸素欠陥を導入した場合のバンド構造を示す図である。

符号の説明

１…Ｓｉ基板、２…ドレイン領域Ｄ、３…ソース領域Ｓ、４…トンネル層、５…電荷蓄積層、６…ブロック層、７…ゲート電極。

Claims (20)

1. チャネル領域となる間隔を空けてソース領域及びドレイン領域が設けられた半導体基板と、前記ソース領域上及び前記ドレイン領域上に両端が掛かり、前記チャネル領域上に形成されるゲート積層物と、で構成され、
   前記ゲート積層物は、前記チャネル領域上に形成される第１の絶縁層と、
   チタン（Ｔｉ）又はジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）の少なくとも１つを含む酸化物誘電体膜中に、前記Ｔｉ、前記Ｚｒ又は前記Ｈｆよりも高価数の物質Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ又はＮｉの少なくとも１つを添加物質として導入する電荷蓄積層と、
   前記第１の絶縁層よりも高い誘電率を有する第２の絶縁層と、
   メモリゲート電極と、が順次、積層されることを特徴とする不揮発性半導体メモリ。
2. 前記電荷蓄積層は、前記酸化物誘電体膜中に導入された前記物質Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ又はＮｉのいずれかによる該酸化物誘電体膜の面密度が１×１０^１２ｃｍ^−２から２×１０^１４ｃｍ^−２の範囲内であることを特徴とする請求項１に記載の不揮発性半導体メモリ。
3. 前記添加物質Ｔｃ，Ｒｅ，Ｒｕ，Ｏｓ，Ｒｈ，Ｉｒ，Ｐｄ，Ｐｔ，Ｃｏ，Ｎｉの少なくとも１つが、前記電荷蓄積層を構成する前記酸化物誘電体中の前記Ｔｉ、前記Ｚｒ又は前記Ｈｆと置換することを特徴とする請求項１あるいは請求項２に記載の不揮発性半導体メモリ。
4. 前記添加物質のうち、前記Ｒｕ、Ｏｓ、Ｉｒ又はＲｈの少なくとも１つが、前記酸化物誘電体中の前記Ｔｉ、前記Ｚｒ又は前記Ｈｆと置換することを特徴とする請求項３に記載の不揮発性半導体メモリ。
5. 前記第１の絶縁層が、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜、のいずれか、或いは、その積層膜から構成されることを特徴とする請求項１あるいは請求項２に記載の不揮発性半導体メモリ。
6. 前記電荷蓄積層は、前記酸化物誘電体膜中に導入された前記物質Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ又はＮｉのいずれかによる該酸化物誘電体膜の面密度が５×１０^１２ｃｍ^−２から０．７×１０^１４ｃｍ^−２の範囲内であることを特徴とする請求項１に記載の不揮発性半導体メモリ。
7. 前記添加物質Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ又はＮｉの少なくとも１つが、前記電荷蓄積層を構成する前記酸化物誘電体中の前記Ｔｉ、前記Ｚｒ又は前記Ｈｆと置換することを特徴とする請求項６に記載の不揮発性半導体メモリ。
8. 前記電荷蓄積層は、チタン酸化物を母体材料として形成され、
   前記チタン酸化物は、ＴｉＯ_２、ＳｒＴｉＯ_３又は、（Ｂａ，Ｓｒ，Ｃａ）ＴｉＯ_３の少なくとも１つからなる単層膜、或いはそれらの単層膜を複数段に積層した積層膜であることを特徴とする請求項１あるいは請求項２に記載の不揮発性半導体メモリ。
9. 前記電荷蓄積層は、ジルコニウム酸化物或いはハフニウム酸化物のいずれかを母体材料として形成され、前記ジルコニウム酸化物或いは前記ハフニウム酸化物は、ＺｒＯ_２、ＳｒＺｒＯ_３、（Ｂａ，Ｓｒ，Ｃａ）ＺｒＯ_３、Ｌａ_２Ｚｒ_２Ｏ_７、ＨｆＯ_２、ＳｒＨｆＯ_３、（Ｂａ，Ｓｒ，Ｃａ）ＨｆＯ_３又は、Ｌａ_２Ｈｆ_２Ｏ_７の少なくとも１つからなる単層膜、或いはそれらの単層膜を複数段に積層した積層膜であることを特徴とする請求項１あるいは請求項２に記載の不揮発性半導体メモリ。
10. 前記第２の絶縁層は、ＬａＡｌＯ_３、Ａｌ_２Ｏ_３、ＡｌＮ、ＡｌＮＯ、ＺｒＯ_２、ＳｒＺｒＯ_３、（Ｂａ，Ｓｒ，Ｃａ）ＺｒＯ_３、Ｌａ_２Ｚｒ_２Ｏ_７、ＨｆＯ_２、ＳｒＨｆＯ_３、（Ｂａ，Ｓｒ，Ｃａ）ＨｆＯ_３又は、Ｌａ_２Ｈｆ_２Ｏ_７の少なくとも１つからなる単層膜、或いはそれらの単層膜を複数段に積層した積層膜であることを特徴とする請求項１あるいは請求項２に記載の不揮発性半導体メモリ。
11. 前記第２の絶縁層は、さらに、面密度が２．５×１０^１２／ｃｍ^２から１×１０^１４／ｃｍ^２の範囲内でストイキオメトリから金属リッチ側にずれた領域、或いは薄膜を含むことを特徴とする請求項１０記載の不揮発性半導体メモリ。
12. チャネル領域となる間隔を空けてソース領域及びドレイン領域が設けられた半導体基板と、前記ソース領域上及び前記ドレイン領域上に両端が掛かり、前記チャネル領域上に形成されるゲート積層物と、で構成され、
    前記ゲート積層物は、前記チャネル領域上に形成される第１の絶縁層と、
    チタン（Ｔｉ）又はジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）の少なくとも１つを含む酸化物誘電体膜中に、前記Ｔｉ、前記Ｚｒ又は前記Ｈｆよりも高価数の物質Ｗ、Ｍｏ、Ｃｒ、Ｍｎ又はＦｅの少なくとも１つを添加物質として導入する電荷蓄積層と、
    前記第１の絶縁層よりも高い誘電率を有する第２の絶縁層と、
    メモリゲート電極と、が順次、積層されることを特徴とする不揮発性半導体メモリ。
13. 前記電荷蓄積層は、前記酸化物誘電体膜中に導入された前記物質Ｗ、Ｍｏ、Ｃｒ、Ｍｎ又はＦｅのいずれかによる該酸化物誘電体膜の面密度が１×１０^１２ｃｍ^−２から２×１０^１４ｃｍ^−２の範囲内であることを特徴とする請求項１２に記載の不揮発性半導体メモリ。
14. 前記添加物質Ｗ、Ｍｏ、Ｃｒ、Ｍｎ又はＦｅの少なくとも１つが前記電荷蓄積層を構成する前記酸化物誘電体中の前記Ｔｉ、前記Ｚｒ又は前記Ｈｆと置換することを特徴とする請求項１２あるいは請求項１３に記載の不揮発性半導体メモリ。
15. 前記第１の絶縁層が、シリコン酸化膜、シリコン酸窒化膜又はシリコン窒化膜の少なくとも１つからなる単層膜、或いはそれらの単層膜を複数段に積層した積層膜であることを特徴とする請求項１２あるいは請求項１３記載の不揮発性半導体メモリ。
16. 前記電荷蓄積層は、前記酸化物誘電体膜中に導入された前記物質Ｗ、Ｍｏ、Ｃｒ、Ｍｎ又はＦｅのいずれかによる該酸化物誘電体膜の面密度が５×１０^１２ｃｍ^−２から０．７×１０^１４ｃｍ^−２の範囲内であることを特徴とする請求項１３に記載の不揮発性半導体メモリ。
17. 前記電荷蓄積層は、チタン酸化物を母体材料として形成され、
    前記チタン酸化物は、ＴｉＯ_２、ＳｒＴｉＯ_３又は、（Ｂａ，Ｓｒ，Ｃａ）ＴｉＯ_３の少なくとも１つからなる単層膜、或いはそれらの単層膜を複数段に積層した積層膜であることを特徴とする請求項１２あるいは請求項１３に記載の不揮発性半導体メモリ。
18. 前記電荷蓄積層は、ジルコニウム酸化物或いはハフニウム酸化物のいずれかを母体材料として形成され、前記ジルコニウム酸化物或いは前記ハフニウム酸化物は、ＺｒＯ_２、ＳｒＺｒＯ_３、（Ｂａ，Ｓｒ，Ｃａ）ＺｒＯ_３、Ｌａ_２Ｚｒ_２Ｏ_７、ＨｆＯ_２、ＳｒＨｆＯ_３、（Ｂａ，Ｓｒ，Ｃａ）ＨｆＯ_３又は、Ｌａ_２Ｈｆ_２Ｏ_７の少なくとも１つからなる単層膜、或いはそれらの単層膜を複数段に積層した積層膜であることを特徴とする請求項１２あるいは請求項１３に記載の不揮発性半導体メモリ。
19. 前記第２の絶縁層は、ＬａＡｌＯ_３、Ａｌ_２Ｏ_３、ＡｌＮ、ＡｌＮＯ、ＺｒＯ_２、ＳｒＺｒＯ_３、（Ｂａ，Ｓｒ，Ｃａ）ＺｒＯ_３、Ｌａ_２Ｚｒ_２Ｏ_７、ＨｆＯ_２、ＳｒＨｆＯ_３、（Ｂａ，Ｓｒ，Ｃａ）ＨｆＯ_３又は、Ｌａ_２Ｈｆ_２Ｏ_７の少なくとも１つからなる単層膜、或いはそれらの単層膜を複数段に積層した積層膜であることを特徴とする請求項１２あるいは請求項１３に記載の不揮発性半導体メモリ。
20. 前記第２の絶縁層は、さらに、面密度が２．５×１０^１２／ｃｍ^２から１×１０^１４／ｃｍ^２の範囲内でストイキオメトリから金属リッチ側にずれた領域、或いは薄膜を含むことを特徴とする請求項１９記載の不揮発性半導体メモリ。

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