JP2010087050A - 不揮発性半導体記憶装置及びその駆動方法 - Google Patents

不揮発性半導体記憶装置及びその駆動方法 Download PDF

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Abstract

【課題】メモリセル内に保持する電荷の、チャネルに対して垂直方向の位置を情報量として利用するＮＡＮＤ型の不揮発性半導体記憶装置及びその駆動方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１チャネル８ａと、第１チャネル８ａの両側に設けられたソース領域及びドレイン領域５ａと、を有する半導体基板１ａと、第１チャネル８ａの上に設けられた第１絶縁膜３ａと、第１絶縁膜３ａの上に設けられた電荷保持層４と、電荷保持層４の上に設けられた第２絶縁膜３ｂと、第２絶縁膜３ｂの上に設けられた第２チャネル８ｂと、第２チャネル８ｂの両側に設けられたソース領域及びドレイン領域と、を有する。
【選択図】図２

Description

本発明は、電荷保持層を有するトランジスタ型メモリセルを用いた不揮発性半導体記憶装置とその駆動方法に関わる。
電荷保持層として電荷蓄積層または浮遊電極を有するＮＡＮＤ型フラッシュメモリにおいては、近年の微細化の進行に伴い、単一メモリセル内に保持する電荷数に限界が生じている。保持する電荷数の減少は、操作可能なしきい値範囲の狭窄化に関わる。それゆえ、いわゆる多値化技術の導入が困難になる傾向がある。
こうした微細フラッシュメモリ特有の問題を回避すべく、特許文献１には、メモリセル内の電荷の捕獲位置を新たな情報量として記憶させる不揮発メモリが検討されている。例えば、電荷蓄積層を有するＮＯＲ型フラッシュメモリにおいては、チャネル方向の電荷の捕獲位置を制御することにより、単一メモリセルあたり２ビットの情報を記憶させる技術が開示されている。原則として、チャネルと平行方向の電荷の捕獲位置とチャネルと垂直方向の電荷の捕獲位置が新たな情報量を生み出す可能性がある。ところがＮＡＮＤ型フラッシュメモリにおいては、メモリセルトランジスタのソース・ドレインへの電気的なコンタクトが省かれているため、チャネル方向の電荷の捕獲位置に関して制御性がない。また、通常のフラッシュメモリでは、チャネルと垂直方向の電荷の捕獲位置を検出する手段がない。
なお、特許文献２には、電荷蓄積層が一体で、ソース／ドレイン側に個別に書き込む方式のＮＯＲ型ＮＭＯＮＯＳメモリが開示されている。
また、特許文献３には、半導体層と共に上部にＳＯＮＯＳメモリ素子をなす上部積層物と、半導体層の下に備えられて半導体層と共に下部ＳＯＮＯＳメモリ素子をなす下部積層物を有するＳＯＮＯＳメモリ装置が開示されている。
米国特許第６，４５９，６２２Ｂ１号明細書 米国特許出願公開第２００７／００７６４７７Ａ１号明細書 米国特許第７，２０２，５２１Ｂ２号明細書
本発明は、メモリセル内に保持する電荷の、チャネルに対して垂直方向の位置を情報量として利用する不揮発性半導体記憶装置及びその駆動方法を提供する。
本発明の一態様によれば、第１チャネルと、前記第１チャネルの両側に設けられたソース領域及びドレイン領域と、を有する半導体基板と、前記第１チャネルの上に設けられた第１絶縁膜と、前記第１絶縁膜の上に設けられた電荷保持層と、前記電荷保持層の上に設けられた第２絶縁膜と、前記第２絶縁膜の上に設けられた第２チャネルと、前記第２チャネルの両側に設けられたソース領域及びドレイン領域と、を有する半導体層と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
本発明の他の一態様によれば、第１チャネルと、前記第１チャネルの両側に設けられたソース領域及びドレイン領域と、を有する半導体基板と、前記第１チャネルの上に設けられた第１絶縁膜と、前記第１絶縁膜の上に設けられた電荷保持層と、前記電荷保持層の上に設けられた第２絶縁膜と、前記第２絶縁膜の上に設けられた第２チャネルと、前記第２チャネルの両側に設けられたソース領域及びドレイン領域と、を有する半導体層と、を有する不揮発性半導体記憶装置の駆動方法であって、前記第１チャネルを含むトランジスタのしきい値を読み出し、前記第２チャネルを含むトランジスタのしきい値を読み出し、前記電荷保持層に保持された電荷の蓄積状態に対応した情報を出力することを特徴とする不揮発性半導体記憶装置の駆動方法が提供される。
本発明によれば、メモリセル内に保持する電荷の、チャネルに対して垂直方向の位置を情報量として利用する不揮発性半導体記憶装置及びその駆動方法が提供される。
以下、本発明の実施の形態について図面を参照して詳細に説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施の形態）
本発明の第１の実施形態に係る不揮発性半導体記憶装置は、電荷保持層として、電荷蓄積層あるいは浮遊電極を有するトランジスタ型メモリセルに適用できる。電荷蓄積層あるいは浮遊電極は、１層である必要はなく、例えば２層あるいは３層であってもよい。また、電荷蓄積層あるいは浮遊電極を、浮遊ドット層(ナノクリスタル層)に置き換えてもよい。
以下、本実施形態に係る不揮発性半導体記憶装置について、Ｎチャネル型の電荷蓄積型メモリセルの例を用いて説明する。なお、本実施形態に係る不揮発性半導体記憶装置は、Ｎチャネル型に限らず、Ｐチャネル型にも適用可能である。その際、ソース/ドレインあるいは半導体基板の不純物を逆極性とし、半導体基板とゲート電極に印加する電圧を交換することにより、以下の説明が類推でき、適用することができる。
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図２は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する別の模式的断面図である。
図３は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。
すなわち、図３は、本発明の第１の実施形態に係る不揮発性半導体記憶装置１００であるＮＡＮＤ型メモリセルアレイの一部を抜粋した模式的平面図であり、図１は、図３のＡ−Ａ’線断面図であり、図２は、図３のＢ−Ｂ’線断面図である。すなわち、図１は、ワードラインＷＬに平行な断面で切断した断面図であり、図２は、ビットラインＢＬに平行な平面で切断した断面図である。
図１、図２に表したように、本発明の第１の実施形態に係る不揮発性半導体記憶装置１００は、電荷蓄積型メモリセルであり、半導体基板１ａの上に、電荷蓄積層４と、電荷蓄積層４と半導体基板１ａとの間に設けられた第１絶縁膜３ａと、電荷蓄積層４の上に設けられた第２絶縁膜３ｂと、を備える。第１絶縁膜３ａと第２絶縁膜３ｂとは、電荷蓄積層４を挟む。この第１絶縁膜３ａと電荷蓄積層４と第２絶縁膜３ｂとが、メモリセルに含まれる。
さらに、第２絶縁膜３ｂの上に、半導体層１ｂが設けられている。
半導体基板１ａのメモリセル側には、ソース・ドレイン拡散層５ａが設けられ、半導体層１ｂのメモリセル側には、ソース・ドレイン拡散層５ｂが設けられている。
ただし、ソース・ドレイン拡散層５ａ、５ｂのいずれかは、半導体基板１ａと半導体層１ｂとの容量結合によって自発的にチャネルを形成する（例えば、Chang-Hyun Lee, et al, VLSI Tech. Dig., pp. 118-119. 2008、や、Hang-Ting Lue, et al, VLSI Tech. Dig., pp. 140-141. 2008を参照）ことも可能であり、この場合も、不揮発性半導体記憶装置１００は、ソース・ドレイン拡散層５ａ、５ｂを有するものとする。
このように、本実施形態に係る不揮発性半導体記憶装置１００は、第１チャネル８ａと、第１チャネル８ａの両側に設けられたソース領域及びドレイン領域（ソース・ドレイン拡散層５ａ）と、を有する半導体基板１ａと、第１チャネル８ａの上に設けられた第１絶縁膜３ａと、第１絶縁膜３ａの上に設けられた電荷蓄積層（電荷保持層）４と、電荷蓄積層４の上に設けられた第２絶縁膜３ｂと、第２絶縁膜３ｂの上に設けられ、第２絶縁膜３ｂ側に設けられた第２チャネル８ｂと、第２チャネル８ｂの両側に設けられたソース領域及びドレイン領域（ソース・ドレイン拡散層５ｂ）と、を有する半導体層１ｂと、を備えている。
なお、半導体基板１ａは、例えば、Ｐ型ウェル、Ｐ型半導体層（例えばＳＯＩ、すなわちSilicon On Insulator層）、及びＰ型のポリシリコン層等を含む。半導体層１ｂの特定のトランジスタを選択するために、半導体基板１ａはＳＯＩ層が好適であり、その場合、隣接するビットライン間に素子分離膜２が形成される。
また、半導体層１ｂは、例えば、Ｐ型のポリシリコン層、Ｎ型のポリシリコン層等を含む。半導体層１ｂの空乏化を避けるために、半導体層１ｂは、Ｐ型のポリシリコン層が好適である。
第１絶縁膜３ａ、第２絶縁膜３ｂ及び電荷蓄積層４には、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）、ランタン・アルミネート（ＬａＡｌＯ３）等、様々な材料が適用可能である。また、これらの積層膜であってもよい。
電荷蓄積層４は、浮遊電極または浮遊ドット層(例えばナノクリスタル層)に置き換えてもよい。ここで、浮遊ドット層とは、例えば、半導体や金属からなる粒子（浮遊ドット）が絶縁体のマトリクス中に分散された構造を有する層を意味する。浮遊電極または浮遊ドットに適用可能な材料としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ＧａＡｓ、ＩｎＰ等の半導体材料、及びＴｉ、Ｔａ、Ａｕ、Ａｌ、Ｍｏ等の金属材料が適用可能である。ここで言う浮遊ドットとは、大きさが０．５ｎｍから４ｎｍである微粒子のことを指す。単一メモリセルの中に十分な数量の浮遊ドットを収納する必要があるため、浮遊ドットのサイズは、０．５ｎｍから４ｎｍであることがより好ましい。浮遊電極または浮遊ドット層も１層である必要はなく、例えば２層または３層、それ以上の層を有してもよい。
図４は、本発明の第１の実施形態に係る不揮発性半導体記憶装置のＮＡＮＤストリングの行方向の模式的断面図である。
図５は、本発明の第１の実施形態に係る不揮発性半導体記憶装置のＮＡＮＤストリングの列方向の模式的断面図である。
すなわち、図４は、図３のＡ−Ａ’線断面を含む断面図であり、ＮＡＮＤストリングの行方向、すなわち、ワードラインＷＬに対応している。そして、図５は、図３のＢ−Ｂ’線断面を含む断面図であり、ＮＡＮＤストリングの列方向、すなわち、ビットラインＢＬに対応している。
図４に表したように、半導体基板１ａの上に、複数の浮遊ゲート型メモリセル（Ｎ１〜Ｎｍ）が配列されている。各メモリセル（Ｎ１〜Ｎｍ）に対応するように半導体基板１ａの表面部分は、素子分離膜２によって電気的に分離されている。また、各メモリセル（Ｎ１〜Ｎｍ）は、半導体層１ｂによって接続されており、半導体層１ｂのメモリセル側で、かつ、メモリセルの間に、ソース・ドレイン拡散層５ｂが設けられている。
一方、図５に表したように、各メモリセル（Ｍ１〜Ｍｍ）の半導体層１ｂは、隣のＮＡＮＤストリング列と電気的に分離している。半導体層１ｂどうしの間の下方の半導体基板１ａの表面部分には、ソース・ドレイン拡散層５ａが設けられている。
図４、図５に表したように、セレクトトランジスタＳ１〜Ｓ４は、通常のＭＯＳＦＥＴで構成することができる。これらセレクトトランジスタＳ１〜Ｓ４のゲート電極は、それぞれセレクトゲートＳＧ１〜ＳＧ４に対応する。
上記の浮遊ゲート型のメモリセル及びセレクトトランジスタＳ１〜Ｓ４の上に、層間絶縁膜６(例えば二酸化シリコン)が、厚く堆積される。
図４に表したように、セレクトトランジスタＳ１に近接しているソース・ドレイン拡散層５ｂには、ワードラインコンタクトＷＣ１を介してワードラインＷＬ１が接続されている。同様に、セレクトトランジスタＳ２に近接しているソース・ドレイン拡散層５ｂには、ワードラインコンタクトＷＣ２を介してワードラインＷＬ２が接続されている。なお、ワードラインコンタクトＷＣ２及びワードラインＷＬ２は、煩雑さを避けるために図示しない。ワードラインＷＬ１と半導体層１ｂとの間の層間絶縁膜６の部分には、ビットラインＢＬ１があるが、図４においては省略されている。
また、図５に表したように、セレクトトランジスタＳ３に近接しているソース・ドレイン拡散層５ａには、ビットラインコンタクトＢＣ１を介してビットラインＢＬ１が接続されている。同様に、セレクトトランジスタＳ４に近接しているソース・ドレイン拡散層５ａには、ビットラインコンタクトＢＣ２を介してビットラインＢＬ２が接続されている。なお、同様に、煩雑さを避けるために、ビットラインコンタクトＢＣ２及びビットラインＢＬ２は図示しない。
図６は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の作用を説明するための模式的断面図である。
すなわち、同図は、本実施形態に係る不揮発性半導体記憶装置１００のメモリセルにおける電荷の状態を例示している。
図６（ａ）は、電荷の状態の一例であり、電荷蓄積層４には電荷が蓄積されていない状態を例示している。
図６（ｂ）は、別の電荷の状態を例示しており、電荷蓄積層４の半導体基板１ａに近い側に、電荷９ａが蓄積されている状態を例示している。
図６（ｃ）は、さらに別の電荷の状態を例示しており、電荷蓄積層４の半導体基板１ａから遠い側、すなわち、半導体層１ｂに近い側に、電荷９ｂが蓄積されている状態を例示している。
図６（ｄ）は、さらに別の電荷の状態を例示しており、電荷蓄積層４の半導体基板１ａに近い側と、半導体層１ｂに近い側とに、電荷９ｂ及び電荷９ｂが蓄積されている状態を例示している。
このように不揮発性半導体記憶装置１００においては、電荷蓄積層４の厚み方向の異なる位置に電荷を蓄積し、そして、蓄積した電荷の厚み方向の位置を読み出すことができる。すなわち、従来の不揮発性半導体記憶装置においては、電荷蓄積層４に蓄積された電荷の量に伴う半導体基板１ａ側のトランジスタのしきい値の変化を検出することを利用して、情報の記録及び読み出しを行っていたが、本実施形態に係る不揮発性半導体記憶装置１００においては、メモリセルの上下に、半導体基板１ａ側のトランジスタと半導体層１ｂ側のトランジスタを設け、これらのトランジスタのしきい値を把握することで、電荷蓄積層４に蓄積された電荷の量と厚み方向の位置の両方を情報として利用することができる。これにより、従来に比べ情報密度を格段に向上することができる。
すなわち、不揮発性半導体記憶装置１００においては、メモリセル内に保持する電荷量のみならず、電荷保持層４の層面に対して垂直な方向の電荷の位置、すなわち、チャネルと垂直方向の電荷の位置、を新たな情報量として取り込むことができ、さらなる多値化が可能である。
このように、本実施形態に係る不揮発性半導体記憶装置１００によれば、メモリセル内に保持する電荷の、チャネルに対して垂直方向の位置を情報量として利用する不揮発性半導体記憶装置が提供できる。
以下、本実施形態に係る不揮発性半導体記憶装置の動作及び駆動方法について詳しく説明する。
（第２の実施の形態）
以下、本発明の第２の実施形態として、不揮発性半導体記憶装置の読み出し方法について説明する。
すなわち、不揮発性半導体記憶装置１００のメモリセル内の電荷位置の情報を用いて多値化を行うための、しきい値の読み出し方法について説明する。
図７は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の駆動方法を説明するための模式的断面図である。
すなわち、図７は、不揮発性半導体記憶装置１００における電荷位置を例示しており、半導体層１ｂが延びる方向のＮＡＮＤストリングを、単一メモリセルに関して抜粋したものである。
図７に表したように、電荷蓄積層４に電荷９が蓄積されている。
半導体基板１ａに形成されたトランジスタのしきい値を読み出すためには、半導体層１ｂに電圧を印加する。この際、当該メモリセルの半導体基板１ａの表面にチャネルが形成され、半導体基板１ａを電流が流れるため、半導体基板１ａ側のしきい値を読み出すことができる。
一方、半導体層１ｂに形成されたトランジスタのしきい値を読み出すためには、半導体基板１ａに電圧を印加する。この際、当該メモリセルの半導体層１ｂの表面にチャネルが形成され、半導体層１ｂを電流が流れるため、半導体層１ｂ側のしきい値を読み出すことができる。
本実施形態の駆動方法、すなわち、読み出し方法においては、半導体基板１ａ側で検出したしきい値と、半導体層１ｂ側で検出したしきい値を用いて、当該メモリセルの情報の記憶状態を確定させる。
以下、半導体基板１ａ側で検出したしきい値と、半導体層１ｂ側で検出したしきい値とが、当該メモリセル内の電荷量のみならず、電荷位置に対応した情報を抽出することに対して有効であることを、図７に例示した当該メモリセル内の電荷量及び電荷位置を用いて説明する。
図７に表したように、メモリセルの等価酸化膜厚(Equivalent Oxide Thickness、以下、ＥＯＴと称する)をＴとし、半導体層１ｂを基準とした電荷位置（電荷９の半導体基板１ａの表面に対して垂直な方向における位置）をｘとする（ｘは、ＥＯＴで表示する)。
半導体基板１ａ側で検出するしきい値と、半導体層１ｂ側で検出するしきい値と、に基準値を設ける。そして、半導体基板１ａ側で検出するしきい値のその基準値からのずれを、ΔＶＴ（ｓｕｂ）とする。そして、半導体層１ｂ側で検出するしきい値のその基準値からのずれを、ΔＶＴ（ｐｏｌｙ）とする。そして、当該メモリセルが保持する電荷量の面密度を、しきい値の基準状態からのずれとして評価し、ΔＱとすると、ΔＶＴ（ｓｕｂ）及びΔＶＴ（ｐｏｌｙ）は、以下の数式１、数式２で表される。
Figure 2010087050
Figure 2010087050
 そして、数式１及び数式２から、電荷量ΔＱと電荷位置ｘは、以下の数式３と数式４で表される。
Figure 2010087050
Figure 2010087050
 例えば、従来の不揮発性半導体記憶装置の駆動方法においては、単体のメモリセルのしきい値は、数式１のみで読み出されるため、電荷量と電荷位置を独立変数として識別することができなかった。これに対し、本実施形態に係る駆動方法においては、電荷量と電荷位置を、数式３と数式４のように、独立変数として扱うことができるため、従来の単一のしきい値読み出しでは提供し得ない情報を読み出すことができる。
このように、本実施形態に係る不揮発性半導体記憶装置の駆動方法によれば、メモリセル内に保持する電荷の、チャネルに対して垂直方向の位置を情報量として利用する不揮発性半導体記憶装置の駆動方法が提供できる。
（第３の実施の形態）
以下、本発明の第３の実施形態として、不揮発性半導体記憶装置の書き込み及び消去方法について説明する。すなわち、上記の不揮発性半導体記憶装置１００のメモリセルへの書き込み及び消去の方法を説明する。
図８は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の駆動方法を説明するための模式的断面図である。
すなわち、図８は、不揮発性半導体記憶装置１００における電荷位置を例示しており、半導体層１ｂが延びる方向のＮＡＮＤストリングを、単一メモリセルに関して抜粋したものである。
図８に表したように、半導体基板１ａの表面に、ソース・ドレイン拡散層５ａが離間して設けられており、ソース・ドレイン拡散層５ａどうしの間の上部に、第１絶縁膜３ａと、電荷蓄積層４と、第２絶縁膜３ｂが設けられ、第２絶縁膜３ｂの上に、半導体層１ｂが設けられている。
本実施形態の駆動方法における書き込みに際して、半導体層１ｂに正バイアスを印加して、半導体基板１ａから電子を注入する形態を採用する。また、半導体基板１ａに正バイアスを印加して、半導体層１ｂから電子を注入する形態を採用する。
一方、本実施形態の駆動方法における消去に際して、半導体層１ｂに正バイアスを印加して、半導体層１ｂから正孔を注入する形態を採用する。また、半導体基板１ａに正バイアスを印加して、半導体基板１ａから正孔を注入する形態を採用する。
上記の書き込みと消去の両立を達成するための一形態を示すならば、例えば、第１絶縁膜３ａ及び第２絶縁膜３ｂを、絶縁材料の積層構造体とすることができる。すなわち、一例を示すならば、第１絶縁膜３ａを、厚さ１ｎｍのＳｉＯ２膜／厚さ１．５ｎｍのＳｉＮ膜／厚さ３ｎｍのＳｉＯ２膜の積層構造体とし、第２絶縁膜３ｂを、厚さ１ｎｍのＳｉＮ膜／厚さ４ｎｍのＳｉＯ２膜／厚さ２ｎｍのＳｉＮ膜の積層構造体とすることができる。ただし、上記は一例であり、各積層膜構造体の層数や用いる材料については、各種の変形が可能である。
さらに、電荷蓄積層４は、複数の層の積層であってもよい。一例を示すならば、電荷蓄積層４は、ＳｉＮ膜／ＡｌＯ膜／ＳｉＮ膜の積層構造体とすることができる。ただし、上記は一例であり、上記の積層膜構造体の層数や用いる材料については、各種の変形が可能である。
第１絶縁膜３ａ及び第２絶縁膜３ｂが積層構造を有する場合、第１絶縁膜３ａ及び第２絶縁膜３ｂを流れる、電子電流及び正孔電流を理論的に解析することが可能である。
図９は、本発明の実施形態に係る不揮発性半導体記憶装置における特性のシミュレーション結果を例示するグラフ図である。
すなわち、同図（ａ）は、不揮発性半導体記憶装置１００において、半導体基板１ａに正バイアスを印加した場合における、半導体基板１ａから注入される正孔電流（電流密度）と半導体層１ｂから注入される電子電流（電流密度）を、酸化膜換算電界に対して表した図である。すなわち、半導体基板１ａに正バイアスを印加した場合における、第１絶縁膜３ａを流れる正孔電流(基板注入による正孔電流)と、第２絶縁膜３ｂを流れる電子電流(電極注入による電子電流)と、を例示している。
また、同図（ｂ）は、不揮発性半導体記憶装置１００において、半導体層１ｂに正バイアスを印加した場合における、半導体基板１ａから注入される電子電流（電流密度）と半導体層１ｂから注入される正孔電流（電流密度）を、酸化膜換算電界に対して表した図である。すなわち、半導体層１ｂに正バイアスを印加した場合における、第１絶縁膜３ａを流れる電子電流(基板注入による電子電流)と、第２絶縁膜３ｂを流れる正孔電流(電極注入における正孔電流)と、を例示している。
なお、同図（ａ）、（ｂ）において、横軸は、酸化膜換算電界Ｅｅｆｆ（ＭＶ／ｃｍ）を表し、縦軸は電流Ｊｇ（Ａ／ｃｍ２）を表す。
図９（ａ）に表したように、半導体基板１ａに正バイアスを印加した場合には、酸化膜換算電界Ｅｅｆｆが約１５ＭＶ／ｃｍ以下であるバイアス範囲において、半導体層１ｂからの電子電流が、半導体基板１ａからの正孔電流を上回るので、電子の書き込みが可能である。
また、図９（ｂ）に表したように、半導体層１ｂに正バイアスを印加した場合には、全ての電界領域で半導体基板１ａからの電子電流が、半導体層１ｂからの正孔電流を上回るので、電子の書き込みが可能である。
また、図９（ａ）に表したように、半導体基板１ａに正バイアスを印加した場合、酸化膜換算電界Ｅｅｆｆが約１５ＭＶ／ｃｍ以上であるバイアス範囲において、半導体基板１ａからの正孔電流が、半導体層１ｂからの電子電流を上回るので、消去が可能である。
第１絶縁膜３ａ及び第２絶縁膜３ｂは、図８で例示して説明した積層構造、材料、膜厚構成に限らず、様々な材料や膜厚の構成を実施することが可能である。
本実施形態に係る駆動方法においては、第１絶縁膜３ａ及び第２絶縁膜３ｂのいずれか一方の正孔電流と、いずれか他方の電子電流と、の上下関係が逆転する酸化膜換算電界を利用することができる。
また、例えば、第１絶縁膜３ａ及び第２絶縁膜３ｂの材料や積層構造によっては、半導体層１ｂに正バイアスを印加したときの、第１絶縁膜３ａを流れる電子電流が、第２絶縁膜３ｂを流れる正孔電流よりも常に大きく、かつ、半導体基板１ａに正バイアスを印加したときの、第１絶縁膜３ａを流れる正孔電流が、第２絶縁膜３ｂを流れる電子電流よりも常に大きくなる。この場合においては、主に半導体基板１ａと電荷蓄積層４との間でのみ、電荷のやり取りが行われるため、書き込みを行う場合には、半導体層１ｂに正のバイアスを印加し、消去を行う場合には、半導体基板１ａに正のバイアスを印加する形態を採用することができる。
例えば、第１絶縁膜３ａ及び第２絶縁膜３ｂの材料や積層構造によっては、半導体層１ｂに正バイアスを印加したときの、第１絶縁膜３ａを流れる電子電流が、第２絶縁膜３ｂを流れる正孔電流よりも常に小さく、かつ、半導体基板１ａに正バイアスを印加したときの、第１絶縁膜３ａを流れる正孔電流が、第２絶縁膜３ｂを流れる電子電流よりも常に小さくなる。この場合においては、主に半導体層１ｂと電荷蓄積層４との間でのみ電荷のやり取りが行われるため、書き込みを行う場合には、半導体基板１ａに正のバイアスを印加し、消去を行う場合には、半導体層１ｂに正のバイアスを印加する形態を採用することができる。
本実施形態に係る不揮発性半導体記憶装置においては、半導体基板１ａの電位を半導体層１ｂの電位よりも高くしたとき、半導体基板１ａから注入され第１絶縁膜３ａを通過する正孔電流が、半導体層１ｂから注入され第２絶縁膜３ｂを通過する電子電流よりも大きくなる電位が存在する。また、半導体層１ｂの電位を半導体基板１ａの電位よりも高くしたとき、半導体層１ｂから注入され第２絶縁膜３ｂを通過する正孔電流が、半導体基板１ａから注入され第１絶縁膜３ａを通過する電子電流よりも大きくなる電位が存在する。
図１０は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の駆動方法を説明する模式図である。
すなわち、同図（ａ）、（ｂ）は、本実施形態に係る一例の不揮発性半導体記憶装置１０１における特性を例示している。そして、同図（ａ）は半導体基板１ａに正バイアスを印加した場合における、半導体基板１ａから注入される正孔電流（電流密度）と半導体層１ｂから注入される電子電流（電流密度）を、酸化膜換算電界に対して表した図である。そして、同図（ｂ）は、半導体層１ｂに正バイアスを印加した場合における、半導体基板１ａから注入される電子電流（電流密度）と半導体層１ｂから注入される正孔電流（電流密度）を、酸化膜換算電界に対して表した図である。
そして、同図（ｃ）、（ｄ）は、本実施形態に係る別の不揮発性半導体記憶装置１０２における特性を例示する図であり、それぞれ、半導体基板１ａ及び半導体層１ｂに正バイアスを印加した場合における図である。
図１１は、本発明の第３の実施形態に係る別の不揮発性半導体記憶装置の駆動方法を説明する模式図である。
すなわち、同図（ａ）、（ｂ）は、本実施形態に係るさらに別の不揮発性半導体記憶装置１０３における特性を例示する図であり、それぞれ、半導体基板１ａ及び半導体層１ｂに正バイアスを印加した場合における図である。
そして、同図（ｃ）、（ｄ）は、本実施形態に係るさらに別の不揮発性半導体記憶装置１０４における特性を例示する図であり、それぞれ、半導体基板１ａ及び半導体層１ｂに正バイアスを印加した場合における図である。
すなわち、図１０（ａ）〜（ｄ）及び図１１（ａ）〜（ｄ）は、本実施形態に係る４種の不揮発性半導体記憶装置の特性を例示している。
図１０（ａ）、（ｂ）に表したように、不揮発性半導体記憶装置１０１においては、半導体基板１ａに正のバイアス電圧を印加した時、低電界では、半導体層１ｂから注入される電子電流が、半導体基板１ａから注入される正孔電流よりも大きく、高電界では、半導体層１ｂから注入される電子電流が、半導体基板１ａから注入される正孔電流よりも小さい。そして、半導体層１ｂに正のバイアス電圧を印加した時、低電界及び高電界の両方の場合において、半導体基板１ａから注入される電子電流が、半導体層１ｂから注入される正孔電流よりも大きい。この場合は、半導体層１ｂ側から消去を行うことは難しく、半導体基板１ａ側から消去を行うことができる。なお、この時、複数の電荷蓄積位置の間の絶縁膜は、正孔をブロックし難くすることが望ましい。
また、図１０（ｃ）、（ｄ）に表したように、不揮発性半導体記憶装置１０２においては、半導体基板１ａに正のバイアス電圧を印加した時、低電界及び高電界ともに、半導体層１ｂから注入される電子電流が、半導体基板１ａから注入される正孔電流よりも大きい。そして、半導体層１ｂに正のバイアス電圧を印加した時、低電界では、半導体層１ｂから注入される正孔電流が、半導体基板１ａから注入される電子電流よりも大きく、高電界では、半導体層１ｂから注入される正孔電流が、半導体基板１ａから注入される電子電流よりも小さい。この場合は、半導体基板１ａ側から消去を行うことは難しく、半導体層１ｂ側から消去を行うことができる。なお、この時、複数の電荷蓄積位置の間の絶縁膜は、正孔をブロックし難くすることが望ましい。
また、図１１（ａ）、（ｂ）に表したように、不揮発性半導体記憶装置１０３においては、半導体基板１ａに正のバイアス電圧を印加した時、低電界では、半導体層１ｂから注入される電子電流が、半導体基板１ａから注入される正孔電流よりも大きく、高電界では、半導体層１ｂから注入される電子電流が、半導体基板１ａから注入される正孔電流よりも小さい。そして、半導体層１ｂに正のバイアス電圧を印加した時、低電界では、半導体基板１ａから注入される電子電流が、半導体層１ｂから注入される正孔電流よりも大きく、高電界では、半導体基板１ａから注入される電子電流が、半導体層１ｂから注入される正孔電流よりも小さい。この場合は、半導体基板１ａ側及び半導体層１ｂ側のいずれからも消去を行うことができる。
すなわち、半導体基板１ａ側または半導体層１ｂ側のそれぞれから消去を行っても良く、この場合は、複数の電荷蓄積位置の間の絶縁膜は、正孔をブロックし難くしても良いし、正孔をブロックするようにしても良い。また、半導体基板１ａ側からのみ、または、半導体層１ｂ側からのみ消去を行っても良く、この場合は、複数の電荷蓄積位置の間の絶縁膜は、正孔をブロックし難くすることが望ましい。
また、図１１（ｃ）、（ｄ）に表したように、不揮発性半導体記憶装置１０４においては、半導体基板１ａに正のバイアス電圧を印加した時、低電界及び高電界いずれに場合も、半導体層１ｂから注入される電子電流が、半導体基板１ａから注入される正孔電流よりも大きい。そして、半導体層１ｂに正のバイアス電圧を印加した時、低電界及び高電界いずれの場合も、半導体基板１ａから注入される電子電流が、半導体層１ｂから注入される正孔電流よりも大きい。この場合は、半導体基板１ａ側及び半導体層１ｂ側のいずれからも消去を行うことは難しく、例えば、不揮発性半導体記憶装置１０４に紫外線等を照射することによって消去することができる。
上記において、正孔をブロックし難い絶縁膜は、例えば、以下の構成により実現できる。すなわち、例えば、電荷蓄積層４が下層、中間層、上層の３層からなる積層膜構造を有している場合、下層及び上層として、例えばＳｉＯ２、Ａｌ２Ｏ３、ＨｆＯ２等のエネルギー障壁の高い材料を用い、中間層として、例えば、Ｓｉ３Ｎ４、Ｌａ２Ｏ３、Ｙ２Ｏ３、ＳＴＯ（ＳｒＴｉＯ３）等のエネルギー障壁の低いものを用いることで実現できる。また、下層、中間層及び上層として、例えばエネルギー障壁の低い材料を用いることで実現できる。
一方、正孔をブロックし易い絶縁膜は、例えば以下の構成により実現できる。すなわち、例えば、電荷蓄積層４が下層、中間層、上層の３層からなる積層膜構造を有している場合、下層及び上層として、例えばＳｉ３Ｎ４、Ｌａ２Ｏ３、Ｙ２Ｏ３、ＳＴＯ（ＳｒＴｉＯ３）等のエネルギー障壁の低いものを用い、中間層として、例えばＳｉＯ２、Ａｌ２Ｏ３、ＨｆＯ２等のエネルギー障壁の高い材料を用いることで実現できる。また、下層、中間層及び上層として、例えばエネルギー障壁の高い材料を用いることで実現できる。
なお、上記の下層、中間層及び上層のそれぞれの厚みは、例えば、０．５ｎｍ〜２０ｎｍとすることができる。
上記で説明した、複数の電荷蓄積位置の間の絶縁膜における正孔に対するブロック特性と同様に、電子に対するブロック特性を、電荷蓄積層４の特性に応じて適合させることができる。
さらに、本実施形態に係る不揮発性半導体記憶装置は、さらに各種の変形が可能である。
図１２は、本発明の第３の実施形態に係る変形例の不揮発性半導体記憶装置の特性を説明する模式図である。
すなわち、同図（ａ）〜（ｄ）は、半導体基板１ａに正バイアスを印加した場合における、半導体基板１ａから注入される正孔電流（電流密度）と半導体層１ｂから注入される電子電流（電流密度）とを、酸化膜換算電界に対して表した図である。そして、同図（ｅ）〜（ｈ）は、半導体層１ｂに正バイアスを印加した場合における、半導体基板１ａから注入される電子電流（電流密度）と半導体層１ｂから注入される正孔電流（電流密度）とを、酸化膜換算電界に対して表した図である。
図１２（ａ）に表したように、本実施形態に係る不揮発性半導体記憶装置の特性においては、半導体基板１ａに正のバイアス電圧を印加した時、低電界では、半導体層１ｂから注入される電子電流が、半導体基板１ａから注入される正孔電流よりも大きく、高電界では、半導体層１ｂから注入される電子電流が、半導体基板１ａから注入される正孔電流よりも小さい。
図１２（ｂ）に表したように、別の特性では、半導体基板１ａに正のバイアス電圧を印加した時、低電界では、半導体層１ｂから注入される電子電流が、半導体基板１ａから注入される正孔電流よりも小さく、高電界では、半導体層１ｂから注入される電子電流が、半導体基板１ａから注入される正孔電流よりも大きい。
図１２（ｃ）に表したように、さらに別の特性では、半導体基板１ａに正のバイアス電圧を印加した時、低電界及び高電界ともに、半導体層１ｂから注入される電子電流が、半導体基板１ａから注入される正孔電流よりも大きい。
図１２（ｄ）に表したように、さらに別の特性では、半導体基板１ａに正のバイアス電圧を印加した時、低電界及び高電界ともに、半導体層１ｂから注入される電子電流が、半導体基板１ａから注入される正孔電流よりも小さい。
一方、図１２（ｅ）に表したように、本実施形態に係る不揮発性半導体記憶装置の特性においては、半導体層１ｂに正のバイアス電圧を印加した時、低電界では、半導体層１ｂから注入される正孔電流が、半導体基板１ａから注入される電子電流よりも大きく、高電界では、半導体層１ｂから注入される正孔電流が、半導体基板１ａから注入される電子電流よりも小さい。
図１２（ｆ）に表したように、別の特性では、半導体層１ｂに正のバイアス電圧を印加した時、低電界では、半導体層１ｂから注入される正孔電流が、半導体基板１ａから注入される電子電流よりも小さく、高電界では、半導体層１ｂから注入される正孔電流が、半導体基板１ａから注入される電子電流よりも大きい。
図１２（ｇ）に表したように、さらに別の特性では、半導体層１ｂに正のバイアス電圧を印加した時、低電界及び高電界ともに、半導体層１ｂから注入される正孔電流が、半導体基板１ａから注入される電子電流よりも大きい。
図１２（ｈ）に表したように、さらに別の特性では、半導体層１ｂに正のバイアス電圧を印加した時、低電界及び高電界ともに、半導体層１ｂから注入される正孔電流が、半導体基板１ａから注入される電子電流よりも小さい。
そして、例えば、図１２（ａ）に例示した特性と、図１２（ｅ）、（ｆ）、（ｇ）、（ｈ）に例示した特性と、をそれぞれ組み合わせて、駆動させることができる。
また、例えば、図１２（ｂ）に例示した特性と、図１２（ｅ）、（ｆ）、（ｇ）、（ｈ）に例示した特性と、をそれぞれ組み合わせて、駆動させることができる。
また、例えば、図１２（ｃ）に例示した特性と、図１２（ｅ）、（ｆ）、（ｇ）に例示した特性と、をそれぞれ組み合わせて、駆動させることができる。
さらに、例えば、図１２（ｄ）に例示した特性と、図１２（ｅ）、（ｆ）、（ｈ）に例示した特性と、をそれぞれ組み合わせて、駆動させることができる。
なお、上記の各種の組み合わせのうち、図１２（ａ）及び図１２（ｈ）に例示した組み合わせが、図１０（ａ）、（ｂ）に例示した特性に相当する。
また、上記の各種の組み合わせのうち、図１２（ｃ）及び図１２（ｅ）に例示した組み合わせが、図１０（ｃ）、（ｄ）に例示した特性に相当する。
また、上記の各種の組み合わせのうち、図１２（ａ）及び図１２（ｆ）に例示した組み合わせが、図１１（ａ）、（ｂ）に例示した特性に相当する。
また、上記の各種の組み合わせのうち、図１２（ｃ）及び図１２（ｈ）に例示した組み合わせが、図１１（ｃ）、（ｄ）に例示した特性に相当する。
そして、図１２（ａ）〜（ｈ）に例示した各種の特性の組み合わせに適合した駆動方法により、本実施形態に係る不揮発性半導体記憶装置を駆動することができる。
本実施形態に係る不揮発性半導体記憶装置の駆動方法によれば、メモリセル内に保持する電荷の、チャネルに対して垂直方向の位置を情報量として利用する不揮発性半導体記憶装置の駆動方法が提供できる。
（第４の実施の形態）
図１３は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。
すなわち、同図は、本実施形態に係る不揮発性半導体記憶装置１１０の回路構成を例示している。
図１３に表したように、本実施形態に係る不揮発性半導体記憶装置１１０は、各メモリセルが格納されるメモリセルアレイ１１と、例えば第２及び第３の実施形態に係る駆動方法に適合する電圧を発生する周辺回路２０と、を備える。周辺回路２０は、電圧制御回路１２と、電圧発生回路１３と、半導体基板１ａ側の読み出しを行う第１読み出し回路１４と、半導体層１ｂ側の読み出しを行う第２読み出し回路１５と、を有する。
すなわち、不揮発性半導体記憶装置１１０は、半導体基板１ａと半導体層１ｂとに印加する電圧を発生する電圧発生回路１３と、前記電圧を半導体基板１ａと半導体層１ｂとに印加する電圧制御回路１２と、半導体層１ｂに前記電圧を印加したときの第１チャネル８ａを含むトランジスタのしきい値を読み出す第１読み出し回路１４と、半導体基板１ａに前記電圧を印加したときの第２チャネル８ｂを含むトランジスタのしきい値を読み出す第２読み出し回路１５と、を有する周辺回路２０をさらに備える。これにより、不揮発性半導体記憶装置１１０は、電荷蓄積層（電荷保持層）４に保持された電荷の、電荷保持層４の層面に対して垂直な方向の位置（チャネルと垂直方向の電荷の位置）を検出可能とする。すなわち、電荷保持層４に保持された電荷の蓄積状態に対応した情報を出力する。
第１及び第２読み出し回路１４、１５は、各メモリセルの記憶状態を識別する機能を有する。具体的には、第２の実施形態で説明したように、半導体基板１ａ側のトランジスタのしきい値と、半導体層１ｂ側のトランジスタのしきい値と、を読み出すことにより、各メモリセルの記憶状態を識別する機能を有する。
以下では、一例として、１つのメモリセル当りに、４ビットの情報が書き込める場合として説明する。
図１４は、本発明の第４の実施形態に係る不揮発性半導体記憶装置における駆動方法を説明するための模式図である。
すなわち、同図（ａ）は、４ビットの情報を、半導体基板１ａ側のしきい値と電荷位置との組み合わせに割り当てた図である。同図（ｂ）は、４ビットの情報を、半導体基板１ａ側のしきい値と半導体層１ｂ側のしきい値との組み合わせに割り当てた図である。
半導体基板１ａ側のトランジスタのしきい値は、４値、すなわち、ＶＴ（ｓｕｂ）１、ＶＴ（ｓｕｂ）２、ＶＴ（ｓｕｂ）３、及び、ＶＴ（ｓｕｂ）４、のように読み出すことが可能であるとする。そして、同様に、半導体層１ｂ側のトランジスタのしきい値も、４値、すなわち、ＶＴ（ｐｏｌｙ）１、ＶＴ（ｐｏｌｙ）２、ＶＴ（ｐｏｌｙ）３、及び、ＶＴ（ｐｏｌｙ）４のように読み出すことが可能であるとする。このとき、数式４を用いて、電荷位置も４値、すなわち、ｘ１、ｘ２、ｘ３、及びｘ４のように識別することが可能である。
本実施形態に係る不揮発性半導体記憶装置１１０及びその駆動方法によれば、第１及び第２読み出し回路１４、１５は、半導体基板１ａ側のトランジスタのしきい値ＶＴ（ｓｕｂ）１〜ＶＴ（ｓｕｂ）４と、ｘ１〜ｘ４の全ての組み合わせを使用して、４ビットの情報を割り当てる機能を有する。
また、本実施形態に係る不揮発性半導体記憶装置１１０及びその別の駆動方法によれば、第１及び第２読み出し回路１４、１５は、半導体基板１ａ側のトランジスタのしきい値ＶＴ（ｓｕｂ）１〜ＶＴ（ｓｕｂ）４と、半導体層１ｂ側のトランジスタのしきい値ＶＴ（ｐｏｌｙ）１〜ＶＴ（ｐｏｌｙ）４と、の全ての組み合わせを使用して、４ビットの情報を割り当てる機能を有する。
これにより、本実施形態に係る不揮発性半導体記憶装置及びその駆動方法によれば、メモリセル内に保持する電荷の、チャネルに対して垂直方向の位置を情報量として利用する不揮発性半導体記憶装置及びその駆動方法が提供できる。
なお、本実施形態に係る不揮発性半導体記憶装置及びその駆動方法において、半導体基板１ａ側のトランジスタ及び半導体層１ｂ側のトランジスタのしきい値は、必ずしも４値である必要はない。例えば、１値あるいは２値あるいは３値などでもよく、さらに、５値以上の多くの状態数を有する場合にも、本実施形態に係る不揮発性半導体記憶装置及びその駆動方法は適用可能である。
本発明の例に係る不揮発性半導体記憶装置は、半導体基板の表面部に離間して形成されたソース・ドレイン拡散層と、前記ソース・ドレイン拡散層の間のチャネル上に形成された電荷蓄積層を含む積層絶縁膜と、係る積層絶縁膜の上に形成された半導体層とを有するメモリセルにおいて、係る半導体層の積層絶縁膜側の表面部にソース・ドレイン拡散層が離間して形成されており、係る半導体層のソース・ドレイン拡散層の間に前記積層絶縁膜を有する。
本発明の例に係る不揮発性半導体記憶装置の別の形態は、半導体基板の表面部に離間して形成されたソース・ドレイン拡散層と、前記ソース・ドレイン拡散層の間のチャネル上に形成された下部絶縁膜と、係る下部絶縁膜の上に形成された浮遊電極と、係る浮遊電極の上に形成された上部絶縁膜と、係る上部絶縁膜の上に形成された半導体層とを有するメモリセルにおいて、係る半導体層の上部絶縁膜側の表面部にソース・ドレイン拡散層が離間して形成されており、係る半導体層のソース・ドレイン拡散層の間に、前記浮遊電極及び上部絶縁膜と下部絶縁膜を有する。
また、係るメモリセルのチャネルと垂直方向の電荷分布を検出するために、半導体層に電圧を印加して、半導体基板のトランジスタのしきい値を読み出すのに加えて、半導体基板に電圧を印加して、半導体層のトランジスタのしきい値を読み出すことによって、メモリセルの記憶状態を抽出する形態を採用する。
また、係るメモリセルのチャネルと垂直方向の電子の電荷分布を制御するために、半導体基板から電子を注入する場合に半導体層に正の電圧を印加し、また、前記半導体層から電子を注入する場合に前記半導体基板に正の電圧を印加することによって、メモリセルの記憶状態を変化させる形態を採用する。
また、係るメモリセルのチャネルと垂直方向の電子の電荷分布を消去するために、半導体基板直上の絶縁膜を通過する正孔電流が、半導体層直下の絶縁膜を通過する電子電流を上回る電圧印加条件が存在するか、半導体層から正孔を注入する場合に、半導体層直下の絶縁膜を通過する正孔電流が、半導体基板直上の絶縁膜を通過する電子電流を上回る電圧印加条件が存在するような形態を採用する。
また、第１チャネルのしきい値と第２チャネルのしきい値をそれぞれ読み出すことによって、チャネルに対して垂直方向の電荷の位置に対応した情報を読み出す機能を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
これにより、メモリセル内に保持する電荷量のみならずチャネルと垂直方向の電荷の位置を新たな情報量として取り込むことができ、さらなる多値化が可能である。
上記説明した各実施形態において、電荷保持層である電荷蓄積層４を、浮遊ドット層や浮遊電極に置き換えることによっても、本発明の実施形態の効果を発揮でき、これによってもメモリセル内に保持する電荷の、チャネルに対して垂直方向の位置を情報として利用する不揮発性半導体記憶装置及びその駆動方法が提供できる。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置及びその駆動方法を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその駆動方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその駆動方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。 本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する別の模式的断面図である。 本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。 本発明の第１の実施形態に係る不揮発性半導体記憶装置のＮＡＮＤストリングの行方向の模式的断面図である。 本発明の第１の実施形態に係る不揮発性半導体記憶装置のＮＡＮＤストリングの列方向の模式的断面図である。 本発明の第１の実施形態に係る不揮発性半導体記憶装置の作用を説明するための模式的断面図である。 本発明の第２の実施形態に係る不揮発性半導体記憶装置の駆動方法を説明するための模式的断面図である。 本発明の第３の実施形態に係る不揮発性半導体記憶装置の駆動方法を説明するための模式的断面図である。 本発明の実施形態に係る不揮発性半導体記憶装置における特性のシミュレーション結果を例示するグラフ図である。 本発明の第３の実施形態に係る不揮発性半導体記憶装置の駆動方法を説明する模式図である。 本発明の第３の実施形態に係る別の不揮発性半導体記憶装置の駆動方法を説明する模式図である。 本発明の第３の実施形態に係る変形例の不揮発性半導体記憶装置の特性を説明する模式図である。 本発明の第４の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。 本発明の第４の実施形態に係る不揮発性半導体記憶装置における駆動方法を説明するための模式図である。
符号の説明
１ａ 半導体基板
１ｂ 半導体層
２ 素子分離膜
３ａ 第１絶縁膜
３ｂ 第２絶縁膜
４ 電荷蓄積層（電荷保持層）
５ａ、５ｂ ソース・ドレイン領域
６ 層間絶縁膜
８ａ 第１チャネル
８ｂ 第２チャネル
９、９ａ、９ｂ 電荷
１１ メモリセルアレイ
１２ 電圧制御回路
１３ 電圧発生回路
１４ 第１読み出し回路
１５ 第２読み出し回路
２０ 周辺回路
１００、１０１、１０２、１０３、１０４、１１０ 不揮発性半導体記憶装置
ＢＣ１、ＢＣ２ ビットラインコンタクト
ＢＬ、ＢＬ１、ＢＬ２ ビットライン
Ｍ１〜Ｍ３、Ｍｎ、Ｎ１〜Ｎ３ メモリセルトランジスタ
Ｓ１、Ｓ２、Ｓ３、Ｓ４ セレクトトランジスタ
ＳＧ１、ＳＧ２、ＳＧ３、ＳＧ４ セレクトゲート
ＷＣ１、ＷＣ２ ワードラインコンタクト
ＷＬ、ＷＬ１、ＷＬ２ ワードライン

Claims (16)

  1. 第１チャネルと、前記第１チャネルの両側に設けられたソース領域及びドレイン領域と、を有する半導体基板と、
    前記第１チャネルの上に設けられた第１絶縁膜と、
    前記第１絶縁膜の上に設けられた電荷保持層と、
    前記電荷保持層の上に設けられた第２絶縁膜と、
    前記第２絶縁膜の上に設けられた第２チャネルと、前記第２チャネルの両側に設けられたソース領域及びドレイン領域と、を有する半導体層と、
    を備えたことを特徴とする不揮発性半導体記憶装置。
  2. 前記電荷保持層は、電荷蓄積層を含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記電荷保持層は、電荷蓄積層を含む複数層の絶縁膜からなる積層構造体を含むことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
  4. 前記電荷保持層は、半導体または金属からなる粒子が絶縁体中に分散した浮遊ドット層を含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  5. 前記電荷保持層は、半導体または金属からなる粒子が絶縁体中に分散した浮遊ドット層を含む複数層の絶縁膜からなる積層構造体を含むことを特徴とする請求項１または４に記載の不揮発性半導体記憶装置。
  6. 前記電荷保持層は、浮遊電極を含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  7. 前記電荷保持層は、絶縁層によって離間して積層されて設けられた複数の浮遊電極層を有する積層構造体を含むことを特徴とする請求項１または６に記載の不揮発性半導体記憶装置。
  8. 前記半導体基板は、ＳＯＩ（Silicon On Insulator)を含むことを特徴とする請求項１〜７のいずれか１つに記載の不揮発性半導体記憶装置。
  9. 前記半導体基板の電位を前記半導体層の電位よりも高くしたとき、
    前記半導体基板から注入され前記第１絶縁膜を通過する正孔電流が、前記半導体層から注入され前記第２絶縁膜を通過する電子電流よりも大きくなる電位が存在することを特徴とする請求項１〜８のいずれか１つに記載の不揮発性半導体記憶装置。
  10. 前記半導体層の電位を前記半導体基板の電位よりも高くしたとき、
    前記半導体層から注入され前記第２絶縁膜を通過する正孔電流が、前記半導体基板から注入され前記第１絶縁膜を通過する電子電流よりも大きくなる電位が存在することを特徴とする請求項１〜９のいずれか１つに記載の不揮発性半導体記憶装置。
  11. 前記半導体基板と前記半導体層とに印加する電圧を発生する電圧発生回路と、
    前記電圧を前記半導体基板と前記半導体層とに印加する電圧制御回路と、
    前記半導体層に前記電圧を印加したときの前記第１チャネルを含むトランジスタのしきい値を読み出す第１読み出し回路と、
    前記半導体基板に前記電圧を印加したときの前記第２チャネルを含むトランジスタのしきい値を読み出す第２読み出し回路と、
    を有する周辺回路をさらに備えたことを特徴とする請求項１〜１０のいずれか１つに記載の不揮発性半導体記憶装置。
  12. 第１チャネルと、前記第１チャネルの両側に設けられたソース領域及びドレイン領域と、を有する半導体基板と、前記第１チャネルの上に設けられた第１絶縁膜と、前記第１絶縁膜の上に設けられた電荷保持層と、前記電荷保持層の上に設けられた第２絶縁膜と、前記第２絶縁膜の上に設けられた第２チャネルと、前記第２チャネルの両側に設けられたソース領域及びドレイン領域と、を有する半導体層と、を有する不揮発性半導体記憶装置の駆動方法であって、
    前記第１チャネルを含むトランジスタのしきい値を読み出し、
    前記第２チャネルを含むトランジスタのしきい値を読み出し、
    前記電荷保持層に保持された電荷の蓄積状態に対応した情報を出力することを特徴とする不揮発性半導体記憶装置の駆動方法。
  13. 前記半導体基板の電位よりも前記半導体層の電位を高くする電圧を、前記半導体基板と前記半導体層との間に印加して、前記半導体基板から前記電荷保持層に電子を注入し、
    前記電荷保持層における電荷の蓄積状態を変化させることを特徴とする請求項１２記載の不揮発性半導体記憶装置の駆動方法。
  14. 前記半導体層の電位よりも前記半導体基板の電位を高くする電圧を、前記半導体基板と前記半導体層との間に印加して、前記半導体層から前記電荷保持層に電子を注入し、
    前記電荷保持層における電荷の蓄積状態を変化させることを特徴とする請求項１２記載の不揮発性半導体記憶装置の駆動方法。
  15. 前記半導体基板の電位よりも前記半導体層の電位を高くする電圧を、前記半導体基板と前記半導体層との間に印加して、前記半導体層から前記電荷保持層に正孔を注入し、
    前記電荷保持層における電荷の蓄積状態を変化させることを特徴とする請求項１２記載の不揮発性半導体記憶装置の駆動方法。
  16. 前記半導体層の電位よりも前記半導体基板の電位を高くする電圧を、前記半導体基板と前記半導体層との間に印加して、前記半導体基板ら前記電荷保持層に正孔を注入し、
    前記電荷保持層における電荷の蓄積状態を変化させることを特徴とする請求項１２記載の不揮発性半導体記憶装置の駆動方法。
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