KR20050116976A - 플래시 메모리 소자 및 이의 프로그래밍/소거 방법 - Google Patents

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KR20050116976A
KR20050116976A KR1020040042119A KR20040042119A KR20050116976A KR 20050116976 A KR20050116976 A KR 20050116976A KR 1020040042119 A KR1020040042119 A KR 1020040042119A KR 20040042119 A KR20040042119 A KR 20040042119A KR 20050116976 A KR20050116976 A KR 20050116976A
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Abstract

본 발명은 ONO막과 게이트 사이에 블록 질화막을 더 추가하여 소거시 트랩 질화막의 전도대로 역주입되는 전자를 효과적으로 억제할 수 있는 플래시 메모리 소자의 및 이의 프로그래밍/소거 방법에 관한 것으로, 본 발명의 플래시 메모리 소자는 반도체 기판과, 상기 반도체 기판 표면에 형성된 ONO막과, 상기 ONO막 상에 형성된 블록 질화막과, 상기 블록 질화막 상에 형성된 N+형 폴리 게이트 및 상기 폴리 게이트 양측에 상기 반도체 기판 표면에 N+형 불순물이 주입되어 정의된 소오스/드레인 영역을 포함하여 이루어짐을 특징으로 한다.

Description

플래시 메모리 소자 및 이의 프로그래밍/소거 방법{Flash Memory Device and Method for Programming/Erasing the Same}
본 발명은 반도체 소자에 관한 것으로 특히, ONO막과 게이트 사이에 블록 질화막을 더 추가하여 소거시 트랩 질화막의 전도대로 역주입되는 전자를 효과적으로 억제할 수 있는 플래시 메모리 소자의 및 이의 프로그래밍/소거 방법에 관한 것이다.
데이터를 저장하기 위해 사용되는 반도체 메모리 소자들은, 일반적으로 휘발성(volatile)과 비휘발성(Non-volatile, 이하, 플래시(Flash)) 메모리 소자로 구별될 수 있다. 휘발성 메모리 소자들은 전원 공급이 중단됨에 따라 저장된 데이터를 소실하지만, 플래시 메모리 소자는 전원 공급이 중단되더라도 저장된 데이터를 유지한다. 따라서, 이동 전화 시스템, 음악 및/또는 영상 데이터를 저장하기 위한 메모리 카드 및 그 밖의 다른 응용 장치에서와 같이, 전원을 항상 사용할 수 없거나, 종종 중단되거나 또는 낮은 파워 사용이 요구되는 상황에서는 플래시 메모리 소자들이 폭넓게 사용된다.
일반적으로 플래시 메모리 소자의 셀 트랜지스터들은 적층된 게이트(stacked gate)의 구조를 갖는다. 적층된 게이트 구조는, 셀 트랜지스터의 채널 영역 위에서 순차적으로 적층되는 게이트 절연막, 플로팅 게이트 전극, 게이트간 절연막 및 컨트롤 게이트 전극을 포함한다. 경우에 따라서, 플래시 메모리 소자는, 내부에 채널 영역이 형성되는 실리콘막, 터널링(tunneling)층을 형성하는 산화막, 전하 트랩(charge trapping)층으로 사용되는 질화막, 차폐(blocking)층으로 사용되는 산화막 및 컨트롤 게이트 전극으로 사용되는 실리콘막을 포함하는 구조로 이루어질 수 있다. 때때로 이와 같은 막들은 SONOS(polySilicon-Oxide-Nitride-Oxide- Silicon) 셀 구조로서 함축적으로 언급된다.
이하, 첨부된 도면을 참조하여 종래의 플래시 메모리 소자를 설명하면 다음과 같다.
도 1은 종래의 SONOS 구조의 플래시 메모리 소자를 나타낸 구조 단면도이다.
도 1과 같이, 종래의 소노스(SONOS) 구조의 플래시 메모리 소자는 NMOS 소자로, P형 기판(10)과, 상기 기판(10)의 소정 영역 상부에 터널 산화막(tunnel oxide, 12), 트랩 질화막(trap nitride, 13), 블록 산화막(block oxide, 14) 및 N+형 폴리실리콘 성분의 게이트(15)를 포함하여 이루어진다. 그리고, 상기 게이트(15) 양측 부위에 해당되는 기판(10) 표면에는 N+형의 불순물이 주입된 소오스/드레인(11)이 형성되어 있다.
도 2는 종래의 SONOS 구조의 플래시 메모리 소자의 소거시 각 층의 에너지 준위 및 전자(electron) 및 정공(hole)의 이동을 나타낸 도면이다.
도 2와 같이, 종래의 소노스(SONOS) 구조의 플래시 메모리 소자를 소거시키는 경우 바이어스 조건은, 게이트(15)에는 소정의 음전압(Negative Voltage)을 인가하며, 기판(바디, 10)은 그라운딩(GND)시키는 것이다.
상기 바이어스 조건에서는 기판(10)과 게이트(15) 사이에는 전계(전기장)가 형성된다. 이러한 전계 형성에서 전자(electron) 및 정공(hole)은 터널링(tunneling)에 의해 이동된다.
이러한 종래의 SONOS 구조의 플래시 메모리 소자의 소거(Erasing) 동작시에는 P형 기판(10)으로부터 정공(hole)이 터널 산화막(12)을 터널링(tunneling)하여 트랩 질화막(13)의 가전자대(Valence Band)로 주입된다. 이 경우, 1% 내외 정공들이 트랩 질화막(13)의 트랩 준위에 트랩되며 대부분의 정공(대략 99% 내외)들은 N+형 폴리실리콘인 게이트(15)의 가전자대(Valence Band)로 빠져나가게 되며 소거 동작 전에 트랩 질화막(13)의 트랩 준위에 트랩되어 있던 전자들이 소거 동작시 디트랩(Detrap)된 후 터널 산화막(12)을 터널링하여 P형 기판(10)으로 빠져나감으로써 SONOS 구조의 플래시 메모리 소자의 문턱전압이 감소하게 된다.
상기와 같은, 소거 동작시 소거 동작에 불필요한 또 다른 전자의 흐름이 발생하게 되는데 이것이 바로 n+ 폴리실리콘인 게이트(15)의 전도대(conduction band)에 존재하는 전자들이 블록 산화막(14)을 F/N(Fowler Nordheim) 터널링하여 트랩 질화막(13)의 전도대(conduction band)로 주입되는 것이다. 이를 백 F/N 터널링(Back Fowler Nordheim Tunneling)이라 한다.
이러한 백 F/N 터널링(Back F/N Tunneling)에 의해 트랩 질화막(13)에 주입된 전자의 일부분은 트랩 질화막(13)의 트랩준위에 트랩되어 소거 문턱전압을 새튜레이션(Saturation) 시킬 뿐만 아니라 주입된 대부분의 전자(대략 주입된 전자의 99% 내외)들이 터널 산화막(12)을 터널링하여 P형 기판(10)의 전도대로 빠져나가게 된다.
이와 같이, 백 F/N 터널링한 전자가 상기 터널 산화막(12)을 통해 P형 기판(10)의 전도대로 빠져나가는 과정에서 터널 산화막(12)에 F/N 터널링 스트레스가 과도하게 가해지게 되어 P형 기판(10)과 터널 산화막(12) 사이 또는 터널 산화막(12) 내에 트랩 준위를 형성시킴으로써 소거/프로그래밍 동작을 여러번 반복함에 따라 문턱 전압이 변하는 현상, 즉, 내구성(Endurance) 특성이 매우 나빠지게 된다.
또한, 이러한 백 F/N 터널링 전자가 대부분 P형 기판(10)으로 흘러들어 가기 때문에 게이트에 음의 전압을 인가할 경우의 ONO(아래에서부터 차례로 Tunnel Oxide-Trap Nitride-Block Oxide) 막질의 브레이크 전압(Breakdown Voltage) 특성, TDDB(Time Dependent Dielectric Breakdown) 특성 등이 양의 전압을 인가할 때보다 훨씬 나빠지게 되어 상대적으로 프로그램 전압보다 낮은 소거 전압(Erasing Voltage)을 인가할 수밖에 없다.
상기와 같은 종래의 플래시 메모리 소자는 다음과 같은 문제점이 있다.
첫째, 트랩 질화막에 트랩된 전자를 소거를 위하여, N형 폴리 게이트에 음의 전압을 인가하고, 기판에 게이트보다 상대적으로 높은 전압을 인가하여 상기 기판으로부터 게이트 방향으로의 전기장을 조성하였을 때, 상기 트랩 질화막에 포획된 전자만 기판상으로 터널링되는 것이 아니라, 음의 전압이 공급된 게이트 내의 전자들도 블록 산화막을 지나 트랩 질화막 및 터널 산화막에 다시 역주입되는 현상이 일어난다. 즉, 백 F/N 터널링 현상이 발생한다.
따라서, 대부분의 전자는 소거시 기판으로 빠져나가게 되지만, 약 1% 내외의 전자들이 트랩 질화막, 터널 산화막 등에 남게 되어 터널 산화막에 F/N 스트레스(F/N stress)가 과도하게 가해지게 된다. 결국, P형 기판과 터널 산화막 사이 또는 터널 산화막 내에 트랩 준위를 형성시킴으로써 소거 및 프로그래밍 동작을 여러번 반복함에 따라 문턱 전압이 변하는 현상, 즉, 내구성(Endurance) 특성이 매우 나빠지게 된다.
둘째, 상기 백 F/N 터널링 전자가 대부분 P형 기판으로 흘러들어 가기 때문에 게이트에 음의 전압을 인가할 경우의 ONO 막질의 항복전압(Breakdown Voltage) 특성, TDDB(Time Dependant Dielectric Breakdown) 특성 등이 양의 전압을 인가할 때보다 훨씬 나빠지게 되어, 상대적으로 프로그램 전압보다 낮은 소거 전압을 인가할 수밖에 없다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 ONO막과 게이트 사이에 블록 질화막(Block Nitride)을 더 추가하여 소거시 트랩 질화막의 전도대(conduction band)로 역주입되는 전자를 효과적으로 억제할 수 있는 플래시 메모리 소자의 및 이의 프로그래밍/소거 방법을 제공하는 데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 플래시 메모리 소자는 반도체 기판과, 상기 반도체 기판 표면에 형성된 ONO막과, 상기 ONO막 상에 형성된 높은 유전 상수(high K)를 갖는 블로킹 절연막과, 상기 블로킹 절연막 상에 형성된 제 1 도전형 폴리 게이트 및 상기 폴리 게이트 양측에 상기 반도체 기판 표면에 제 1 도전형 불순물이 주입되어 정의된 소오스/드레인 영역을 포함하여 이루어짐에 그 특징이 있다.
상기 블로킹 절연막은 Al2O3 또는 Ta3O5이다.
또는 상기 블로킹 절연막은 질화막이다.
상기 질화막의 두께는 10~100Å의 두께이다.
상기 ONO막은 아래에서부터 차례로 터널 산화막, 트랩 질화막, 블록 산화막이다.
또한, 동일한 목적을 달성하기 위한 플래시 메모리 소자의 소거 방법은 반도체 기판과, 상기 반도체 기판 표면에 형성된 ONO막과, 상기 ONO막 상에 형성된 블로킹 절연막과, 상기 블로킹 절연막 상에 형성된 폴리 게이트 및 상기 폴리 게이트 양측에 상기 반도체 기판 표면에 불순물이 도핑되어 정의된 소오스/드레인 영역을 구비한 플래시 메모리 소자의 소거 방법에 있어서, 상기 게이트에는 음의 전압을 인가하고, 상기 드레인 영역은 그라운딩하여 상기 드레인 영역과 상기 게이트간 전계를 형성하여 상기 ONO막에 트랩된 전자를 상기 드레인 영역으로 빼주거나 상기 드레인 영역 내의 정공을 상기 ONO막에 터널링시킴에 그 특징이 있다.
또한, 동일한 목적을 달성하기 위한 본 발명의 플래시 메모리 소자의 프로그래밍 방법은 반도체 기판과, 상기 반도체 기판 표면에 형성된 ONO막과, 상기 ONO막 상에 형성된 블로킹 절연막과, 상기 블로킹 절연막 상에 형성된 폴리 게이트 및 상기 폴리 게이트 양측에 상기 반도체 기판 표면에 불순물이 도핑되어 정의된 소오스/드레인 영역을 구비한 플래시 메모리 소자의 프로그래밍 방법에 있어서, 상기 게이트에는 양의 전압, 상기 드레인 영역에는 음의 전압을 인가하여 상기 게이트와 드레인 영역간의 오버랩 영역에 고전계를 형성하여 상기 ONO막에 전자를 트랩시키거나 상기 ONO막내에 트랩되어 있는 정공을 상기 반도체 기판측으로 터널링시킴에 그 특징이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 플래시 메모리 소자 및 이의 프로그래밍/소거 방법을 상세히 설명하면 다음과 같다.
도 3은 본 발명의 플래시 메모리 소자를 나타낸 구조 단면도이다.
도 3과 같이, 본 발명의 플래시 메모리 소자는 SNONOS(polySilicon-Nitride- Oxide-Nitride-Oxide-Silicon) 소자로 종래의 소노스(SONOS : polySilicon- Oxide-Nitride-Oxide- Silicon) 소자의 구조에서 있어서, 게이트(106)와 ONO막(Tunnel Oxide(102), Trap Nitride(103), Block Oxide(104)) 사이에 블록 질화막(Block Nitride, 105)을 더 추가한 구조이다.
즉, 본 발명의 플래시 메모리 소자는 P형 기판(Pwell, 100)과, 상기 기판(100)의 소정 영역 상부에 형성된 터널 산화막(tunnel oxide, 102), 트랩 질화막(trap nitride, 103), 블록 산화막(block oxide, 104), 블록 질화막(block nitride, 105) 및 N+형 폴리실리콘 성분의 게이트(106)를 포함하여 이루어진다. 그리고, 상기 게이트(106) 양측 부위에 해당되는 기판(100) 표면에는 N+형의 불순물이 주입된 소오스/드레인(101b/101a)이 형성되어 있다.
이 때, 상기 기판(100)과 게이트(106) 사이의 절연막인 터널 산화막(102), 트랩 질화막(103), 블록 산화막(104)을 통칭하여 ONO막(Oxide-Nitride-Oxide)이라 한다.
한편, 상기 ONO막과 게이트(106) 사이의 블록 질화막(105)은 상기 게이트의 음의 전압 인가하고 상기 기판(100) 측의 드레인(101a)에 이보다 높은 전압을 인가하여, 상기 드레인(101a)과 게이트(106) 사이에 전기장(전계, Electric Field)을 조성하였을 때, 상기 게이트(106)에 발생되는 전자(Electron)들이 트랩 질화막(103) 및 터널 산화막(102) 등으로 넘어가지 못하게 블록킹(blocking)하는 기능을 한다.
한편, 상기 블록 질화막(105)은 소거시 상기 게이트(106)에 음의 전압을 인가했을 때, 역으로 ONO막(102, 103, 104)으로 터널링해가는 전자(electron) 성분들에 대한 배리어(barrier)로 기능하는 것으로, 상대적으로 그 하부의 블록 산화막(104)에 비해 높은 유전 상수(high K)를 갖는 물질이다.
상술한 설명에서는 상기 블록 질화막(105)의 성분을 질화막으로 한정하였지만, 동일층에 높은 유전 상수를 갖는 물질을 소정 두께로 증착하여 대체할 수 있다. 예를 들어, 질화막 외에 높은 유전 상수를 갖는 물질로는 Al2O3 또는 Ta3 O5 등도 가능하다.
또한, 상기 블록 질화막(105) 또는 동일층에 대체된 높은 유전 상수의 블로킹(blocking) 절연막의 두께는 하부의 ONO막과 함께 프로그램시 상기 게이트(106)와 기판(100) 사이에서 정상적인 전자 및 정공의 터널링이 가능한 수준까지이다.
실제 ONO막(102, 103, 104)과 상기 블록 질화막(105) 또는 동일층에 대체된 높은 유전 상수의 블로킹 절연막의 두께는 종래 SONOS 구조의 플래시 메모리 소자의 ONO막의 두께와 거의 유사하다.
예를 들어, 상기 질화막 성분으로 블록 질화막(105)이 구성된다면 상기 블록 질화막(105)은 약 10 내지 100Å의 두께로 형성하고, 하부의 블록 산화막(104)은 30Å 내외, 트랩 질화막(103)은 약 70~100Å, 터널 산화막(102)은 약 20Å 내외의 두께로 형성한다.
이 경우, 상기 블록 질화막(105)을 높은 유전 상수를 갖는 Al2O3 또는 Ta3O 5 등의 블로킹 절연막을 대체하였을 때는, 해당 블로킹 절연막을 이루는 물질의 유전 상수(K)로 그 두께가 조절될 수 있다. 예를 들어, 해당 블로킹 절연막의 유전 상수가 질화막에 비해 크다면, 두께는 질화막에 비해 얇게 할 수 있고, 유전 상수가 작다면, 두께는 질화막보다 두껍게 조정되어야 할 것이다.
도 4는 본 발명의 플래시 메모리 소자의 소거시 각층의 에너지 준위 및 전자 및 정공의 이동을 나타낸 도면이다.
도 4와 같이, 본 발명의 플래시 메모리 소자의 소거시에는 상기 N+형 폴리 실리콘 게이트(106)에 소정의 음전압을 인가하고, P형(Pwell) 기판(바디, 100)을 그라운딩(GND) 시킨다. 이 때, 소오스(101a) 또는 드레인(101b)은 플로우팅(floating) 또는 그라운딩(GND)시킨다.
이와 같은 바이어스 조건에서는, 상기 P형 기판(100)으로부터 정공(hole)이 터널 산화막(102)을 터널링(tunneling)하여 트랩 질화막(103)의 가전자대(Valence Band)로 주입된 후 1% 내외의 정공(hole)들이 상기 트랩 질화막(103)의 트랩 준위에 트랩되고, 대부분의 정공(대략 99% 내외)들은 N+형의 폴리실리콘 게이트(106)의 가전자대(Valence Band)로 빠져나가게 된다.
그리고, 소거 동작 전에 트랩 질화막(103)의 트랩 준위에 트랩되어 있던 전자(electron)들이 소거 동작시 디트랩(Detrap)된 후 상기 터널 산화막(102)을 터널링하여 P형 기판(100)으로 빠져나감으로써 플래시 메모리 소자의 문턱 전압이 감소하게 된다.
여기서 중요한 것은 상기 블록 산화막(104)의 상부에 추가적으로 블록 질화막(105)을 증착함으로써 소거 동작시 전자 백 터널링(electron Back Tunneling) 길이를 증가시킴으로써 종래의 소노스(SONOS) 구조에서 소거 동작시 소거 동작에 불필요한 또 다른 전자들이 블록 산화막(104)을 F/N 터널링하여 트랩 질화막(103)의 전도대(conduction band)로 주입되는 현상을 지수 함수적으로 감소시킬 수 있다는 점이다.
따라서, 본 발명의 플래시 메모리 소자는 SNONOS(Silicon-Nitride-Oxide-Nitride-Oxide-Silicon) 구조를 사용함으로써 소거 동작시 전자 백 터널링 전류(Back Tunneling Current)를 효과적으로 감소시킴으로써 소거 문턱 전압이 새튜레이션(Saturation)되는 문제가 발생하지 않아 문턱 전압 윈도우(Threshold Voltage Window)를 넓힐 수 있어 플래시 메모리 소자의 효율(Performance)을 개선시킬 수 있다.
또한, 전자 백 터널링(electron Back Tunneling)에 의해 발생하는 터널 산화막(102)에서의 F/N 터널링 스트레스(Fowler Nordheim Tunneling Stress)를 효과적으로 억제시킴으로써 소거/프로그램 동작을 여러 번 반복함에 따라 문턱 전압이 변하는 현상, 특히, 내구성(Endurance) 특성을 효과적으로 개선시킬 수 있다.
뿐만 아니라 본 발명의 플래시 메모리 소자는 소거 동작시 전자 백 터널링 전류(Electron Back Tunneling Current)가 효과적으로 감소되기 때문에 상기 게이트(106)에 음의 전압(-Ve)을 인가할 경우에도 ONO 막(Tunnel Oxide-Trap Nitride-Block Oxide : 102, 103, 104)질의 항복 전압(Breakdown Voltage) 특성과 TDDB(Time Dependant Dielectric Breakdown) 특성 등을 양의 전압을 인가할 경우의 특성 정도까지 개선시킬 수 있어 소거 전압을 프로그램 전압 수준까지 증가시킬 수 있다.
도 5는 본 발명의 플래시 메모리 소자의 프로그래밍시 각층의 에너지 준위 및 정공의 이동을 나타낸 도면이다.
도 5와 같이, 본 발명의 플래시 메모리 소자의 프로그램 동작시는 상기 게이트(106)에는 소정의 양의 전압(+Vp)은 인가하고, 기판(바디, 100)은 그라운딩(GND)시킨다. 이 때, 소오스(101a) 또는 드레인(101b)은 플로우팅(floating) 또는 그라운딩(GND)시킨다.
이와 같은 바이어스 조건에서는 소노스(SONOS) 소자와 동일하게 트랩 질화막(103)의 트랩 준위에 전자가 트랩되거나 트랩 질화막(103)에 트랩되어 있던 정공(hole)이 디트랩(Detrap)된 후 실리콘 기판(100)으로 빠져나가 문턱 전압(Threshold Voltage)이 증가되는 프로그램 동작이 수행된다.
여기서 터널링된 전자 중 트랩 질화막(103)의 트랩 준위에 트랩되지 않은 전자들이 블록 산화막(104)을 F/N 터널링하여 N+ 폴리실리콘의 게이트(106)의 전도대(conduction band)로 빠져나가게 되는데, 이 과정에서 몇몇 전자들이 블록 질화막(Block nitride, 105)의 트랩 준위에 트랩될 수 있다.
그러나, 상기 블록 질화막(105)이 N+ 폴리실리콘 게이트(106)의 바로 아래 위치하고 있기 때문에 이러한 블록 질화막(105)의 트랩 준위에 트랩된 전자가 문턱 전압에 미치는 영향은 매우 미미할 뿐만 아니라 블록 질화막(105)의 트랩 준위에 트랩된 전자의 대부분은 1초 이내에 다시 N+ 폴리실리콘 게이트(106)의 전도대(conduction band)로 빠져나가기 때문에 무시할 수 있는 정도이다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.
상기와 같은 본 발명의 플래시 메모리 소자 및 이의 프로그래밍/소거 방법은 다음과 같은 효과가 있다.
첫째, SONOS 구조에 있어서, 게이트와 ONO막 사이에 블록 질화막을 추가적으로 더 구성함으로써 소거 동작시 전자 백 터널링(Electron Back Tunneling) 길이를 증가시킴으로써, SONOS 구조에서 소거 동작시 소거 동작에 불필요한 또 다른 전자의 흐름인 전자 백 FN 터널링 전류(Electron Back F/N Tunneling Current)를 지수함수적으로 감소시킬 수 있다.
둘째, 소거 동작시 전자 백 터널링 전류(Back Tunneling Current)를 효과적으로 감소시킴으로써 소거 문턱 전압이 새튜레이션(saturation)되는 문제가 발생하지 않아 문턱 전압 윈도우를 넓힐 수 있어 플래시 메모리 소자의 효울(Performance)을 개선시킬 수 있다.
셋째, 전자 백 터널링(Electron Back Tunneling)에 의해 발생하는 터널 산화막내의 F/N 터널링(Fowler Nordheim Tunneling) 스트레스(stress)를 효과적으로 억제시킴으로써 소거/프로그램 동작을 여러 번 반복함에 따라 문턱 전압이 변하는 현상, 즉, 내구성(Endurance) 특성을 효과적으로 개선시킬 수 있다.
넷째, 소거 동작시 전자 백 터널링 전류(Back Tunneling Current)가 효과적으로 감소되기 때문에 게이트에 음의 전압을 인가할 경우에도 ONO 막질의 항복 전압(Breakdown Voltage) 특성과 TDDB(Time Dependant dielectric Breakdown : 시간 의존 절연 파괴) 특성 등을 양의 전압을 인가할 경우의 특성 정도까지 개선시킬 수 있어 소거 전압을 프로그램 전압 수준까지 증가시킬 수 있다.
도 1은 종래의 소노스(SONOS) 구조의 플래시 메모리 소자를 나타낸 구조 단면도
도 2는 종래의 소노스(SONOS) 구조의 플래시 메모리 소자의 소거시 각 층의 에너지 준위 및 전자 및 정공의 이동을 나타낸 도면
도 3은 본 발명의 플래시 메모리 소자를 나타낸 구조 단면도
도 4는 본 발명의 플래시 메모리 소자의 소거시 각층의 에너지 준위 및 전자 및 정공의 이동을 나타낸 도면
도 5는 본 발명의 플래시 메모리 소자의 프로그래밍시 각층의 에너지 준위 및 정공의 이동을 나타낸 도면
*도면의 주요 부분에 대한 부호 설명*
100 : 기판 101a : 드레인
101b : 드레인 102 : 터널 산화막
103 : 트랩 질화막 104 : 블록 산화막
105 : 블록 질화막 106 : 게이트

Claims (7)

  1. 반도체 기판;
    상기 반도체 기판 표면에 형성된 ONO막;
    상기 ONO막 상에 형성된 높은 유전 상수(high K)를 갖는 블로킹 절연막;
    상기 블로킹 절연막 상에 형성된 제 1 도전형 폴리 게이트; 및
    상기 폴리 게이트 양측에 상기 반도체 기판 표면에 제 1 도전형 불순물이 주입되어 정의된 소오스/드레인 영역을 포함하여 이루어짐을 특징으로 하는 플래시 메모리 소자.
  2. 제 1항에 있어서,
    상기 블로킹 절연막은 Al2O3 또는 Ta3O5인 것을 특징으로 하는 플래시 메모리 소자.
  3. 제 1항에 있어서,
    상기 블로킹 절연막은 질화막인 것을 특징으로 하는 플래시 메모리 소자.
  4. 제 3항에 있어서,
    상기 질화막의 두께는 10~100Å의 두께인 것을 특징으로 하는 플래시 메모리 소자.
  5. 제 1항에 있어서,
    상기 ONO막은 아래에서부터 차례로 터널 산화막, 트랩 질화막, 블록 산화막인 것을 특징으로 하는 플래시 메모리 소자.
  6. 반도체 기판과, 상기 반도체 기판 표면에 형성된 ONO막과, 상기 ONO막 상에 형성된 블로킹 절연막과, 상기 블로킹 절연막 상에 형성된 폴리 게이트 및 상기 폴리 게이트 양측에 상기 반도체 기판 표면에 불순물이 도핑되어 정의된 소오스/드레인 영역을 구비한 플래시 메모리 소자의 소거 방법에 있어서,
    상기 게이트에는 음의 전압을 인가하고, 상기 기판은 그라운딩하여 상기 기판과 상기 게이트간 전계를 형성하여 상기 ONO막에 트랩된 전자를 상기 드레인 영역으로 빼주거나 상기 드레인 영역 내의 정공을 상기 ONO막에 터널링시킴을 특징으로 하는 플래시 메모리 소자의 소거 방법.
  7. 반도체 기판과, 상기 반도체 기판 표면에 형성된 ONO막과, 상기 ONO막 상에 형성된 블로킹 절연막과, 상기 블로킹 절연막 상에 형성된 폴리 게이트 및 상기 폴리 게이트 양측에 상기 반도체 기판 표면에 불순물이 도핑되어 정의된 소오스/드레인 영역을 구비한 플래시 메모리 소자의 프로그래밍 방법에 있어서,
    상기 게이트에는 양의 전압, 상기 드레인 영역에는 음의 전압을 인가하여 상기 게이트와 드레인 영역간의 오버랩 영역에 고전계를 형성하여 상기 ONO막에 전자를 트랩시키거나 상기 ONO막내에 트랩되어 있는 정공을 상기 반도체 기판측으로 터널링시킴을 특징으로 하는 플래시 메모리 소자의 프로그래밍 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8767465B2 (en) 2009-06-19 2014-07-01 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of manufacturing the same

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100771808B1 (ko) * 2006-07-05 2007-10-30 주식회사 하이닉스반도체 Ｓｏｎｏｓ 구조를 갖는 플래시 메모리 소자 및 그것의제조 방법
US8803216B2 (en) * 2006-03-20 2014-08-12 Spansion, Llc Memory cell system using silicon-rich nitride
US8809936B2 (en) * 2006-07-31 2014-08-19 Globalfoundries Inc. Memory cell system with multiple nitride layers
KR100825787B1 (ko) * 2006-08-18 2008-04-29 삼성전자주식회사 전하트랩층을 포함하는 반도체 메모리소자
US20080079061A1 (en) * 2006-09-28 2008-04-03 Advanced Micro Devices, Inc. Flash memory cell structure for increased program speed and erase speed
US20080150005A1 (en) * 2006-12-21 2008-06-26 Spansion Llc Memory system with depletion gate
KR100894098B1 (ko) 2007-05-03 2009-04-20 주식회사 하이닉스반도체 빠른 소거속도 및 향상된 리텐션 특성을 갖는 불휘발성메모리소자 및 그 제조방법
US7816727B2 (en) 2007-08-27 2010-10-19 Macronix International Co., Ltd. High-κ capped blocking dielectric bandgap engineered SONOS and MONOS
JP4599421B2 (ja) * 2008-03-03 2010-12-15 株式会社東芝 半導体装置及びその製造方法
CN102412293B (zh) * 2010-09-25 2013-09-11 上海华虹Nec电子有限公司 Sonos工艺中5伏pmos器件及制造方法
CN102543888A (zh) * 2012-02-28 2012-07-04 上海华力微电子有限公司 一种提高sonos存储器擦写速度的方法
US9412851B2 (en) * 2013-12-23 2016-08-09 United Microelectronics Corp. Method for fabricating semiconductor device including a patterned multi-layered dielectric film with an exposed edge
US10720444B2 (en) 2018-08-20 2020-07-21 Sandisk Technologies Llc Three-dimensional flat memory device including a dual dipole blocking dielectric layer and methods of making the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5585293A (en) * 1994-06-03 1996-12-17 Motorola Inc. Fabrication process for a 1-transistor EEPROM memory device capable of low-voltage operation
US6469343B1 (en) * 1998-04-02 2002-10-22 Nippon Steel Corporation Multi-level type nonvolatile semiconductor memory device
DE10228768A1 (de) * 2001-06-28 2003-01-16 Samsung Electronics Co Ltd Nicht-flüchtige Floating-Trap-Halbleiterspeichervorrichtungen, die Sperrisolationsschichten mit hohen Dielektrizitätskonstanten enthaltend, und Verfahren
US7012299B2 (en) * 2003-09-23 2006-03-14 Matrix Semiconductors, Inc. Storage layer optimization of a nonvolatile memory device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8767465B2 (en) 2009-06-19 2014-07-01 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of manufacturing the same
US9466704B2 (en) 2009-06-19 2016-10-11 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of manufacturing the same

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