KR20100107084A - 메모리 셀 - Google Patents

메모리 셀 Download PDF

Info

Publication number
KR20100107084A
KR20100107084A KR1020107021028A KR20107021028A KR20100107084A KR 20100107084 A KR20100107084 A KR 20100107084A KR 1020107021028 A KR1020107021028 A KR 1020107021028A KR 20107021028 A KR20107021028 A KR 20107021028A KR 20100107084 A KR20100107084 A KR 20100107084A
Authority
KR
South Korea
Prior art keywords
silicon carbide
carbide device
voltage
sic
type layer
Prior art date
Application number
KR1020107021028A
Other languages
English (en)
Inventor
배리 에이치. 해리슨
시마 디미트리예브
Original Assignee
큐에스 세미컨덕터 오스트레일리아 피티와이 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from AU2002951339A external-priority patent/AU2002951339A0/en
Priority claimed from AU2003900911A external-priority patent/AU2003900911A0/en
Application filed by 큐에스 세미컨덕터 오스트레일리아 피티와이 엘티디. filed Critical 큐에스 세미컨덕터 오스트레일리아 피티와이 엘티디.
Publication of KR20100107084A publication Critical patent/KR20100107084A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8213—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using SiC technology
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

단일-트랜지스터(1T) NVRAM 셀로서, 단일-트랜지스터(1T) NVRAM 셀은 비 평형 전하의 격리, 및 빠르고 비파괴적인 충전/방전 둘 다를 제공하는 실리콘 카바이드(SiC)를 이용한다. 커패시턴스 보다는 제어된 저항(그리고 많은 메모리 레벨)의 감지가 가능하도록, 셀은 실리콘 또는 SiC 둘 중 하나에 구현될 수 있는 메모리 트랜지스터를 통합한다. 1T 셀은 본 플래시 메모리, 및 특히 NOR 및 NAND 배열에서 이용되는 구조의 구현을 가능하게 하는 다이오드 격리를 가진다. 다이오드 격리를 갖는 1T 셀은 SiC 다이오드에 제한되지 않는다. 제조 방법은 SiC 기판상에 질화된 실리콘 산화물 게이트를 형성하고, 그 다음에 이온 주입을 수행하며, 그리고 자체-정렬 MOSFET의 형성을 마치는 단계를 포함한다.

Description

메모리 셀{MEMORY CELL}
본 발명은 비휘발성 메모리 셀에 관한 것으로, 특히 실리콘 카바이드 기반 메모리 셀에 관한 것이다.
현재 실리콘 기반 기술에서 동적 램(Dynamic Random Access Memory) 디바이스는 휘발성인데, 이는 저장된 정보의 주기적 리프래시(refresh)가 필요하고, 메모리 셀이 더 이상 전원 공급기에 연결되지 않으면 정보가 상실되기 때문이다.
플래시 메모리(Flash memory)는 현대 전자 시스템에 상보적인 기능을 제공한다. 플래시 메모리는 논리 상태(logic state)를 바꾸기 위해 주위의 절연 물질을 통해 충전되거나 또는 방전되는 부동 게이트(floating gate)를 이용한다. 정보 기록(writing)이 매우 오래 걸리고 특정한 수의 기록 사이클에 제한되므로 그것은 롬(ROM)이며, 그래서 그것은 RAM 응용에 사용될 수 없다. 그러나, 그것은 정보의 비휘발성 저장을 제공하므로, 그것은 임의의 전력이 메모리 셀로부터 차단될 때조차도 유지된다. 플래시 메모리는 또한 프로세싱에 의존하고, 실제로 이 프로세스 변동을 보상하기 위해 동일한 칩상에 만들어진 보정을 포함하는 마이크로 프로세스를 가짐으로써 프로세싱에 대한 조정을 할 필요가 있다.
비휘발성 램(NVRAM) 디바이스-실리콘 램의 접근 특징 및 실리콘 롬(플래시 메모리)의 보유 시간을 가지는 메모리 셀-를 형성하기 위한 시도가 있어왔고, USA 특허 6373095가 한 예이다.
발전하는 메모리 디바이스에서 또 다른 시도는 메모리 용량의 증가를 가능하게 하는 것이고, 이것을 달성하는 하나의 방법은 셀 영역(현재 DRAMs 에서 8F2)을 줄이는 것이다. F 는 최소 피쳐(minimum feature)(어떤 기술에 의해 달성될 수 있는 최소 라인 폭)이며, 8F2은 현재 기술 수준의 메모리 셀 기술 구조가 모든 셀이 8F2의 영역을 취하도록 이루어진다는 것을 나타낸다. 이 시도는 S.Okhonin, M.Nagoga, J.M. Sallese and P Fazan(IEEE Electron Device letters Vol 23 No 2 Feb 2002)에 의해 아웃트라인(outline) 되었다. DRAMs에서 이용되는 단일 트랜지스터 단일 커패시터(1T1C)의 경우에 피쳐 사이즈를 다운 스캐일링(down scaling) 하는데 제한 요소는 메모리 커패시턴스가 F에 의존한다는 것이다. 플래시는 셀당 2개의 논리 단계보다 더 많은 가능성을 가진 더 작은 단일 트랜지스터(1T)를 이용하기 때문에 더 높은 메모리 용량을 제공한다. 피쳐 사이즈의 다운 스케일링에 제한이 있는데, 부동 게이트로 주입하기에 충분한 에너지까지 전자를 가속시킬 필요에 의해 세팅되는 것이다. 추가적인 요소는 절연물(insulator)의 최소 두께에 의해 세팅되는 것인데, 그것은 절연물의 두께가 감소됨에 따라 노화(fatigue)되게 된다.
실리콘 카바이드는 실리콘으로 대부분 제조되는 반도체 디바이스를 생산하는데 광범위하게 이용되지 않는다. 실리콘 카바이드는 메모리 디바이스를 위해서가 아니라 트랜지스터 응용에서 사용하기 위해서 미국 특허 5831288, 6218254, 및 6281521에서 제안되었다.
미국 특허 6365919는 실리콘 카바이드 접합형 전계 효과 트랜지스터(JFET)를 공개한다.
미국 특허 5465249는 빠른 기록 특성을 가지면서 실질적으로 무제한 수의 기록 사이클을 가진(동적 NVRAM) 비휘발성 RAM(NVRAM)을 실현하기 위한 실리콘 카바이드 내의 1T1C 셀의 2가지 가능한 구현을 공개한다. 2가지 구현의 차이는 트랜지스터의 타입이다. 하나의 경우에는 SiC 양극 접합 트랜지스터(bipolar junction transistor, BJT) 이고, 다른 경우는 SiC 금속-산화물-반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field effect transistor)이다. 두 가지 경우에, 커패시터는 SiC 상에 금속-산화물-반도체(MOS) 커패시터로서 구현된다. 1T1C 셀이므로, 메모리는 커패시턴스를 감지함으로써 판독된다.
미국 특허 5510630은 MOSFET(축적-타입 MOSFET)에 대한 특정의 구조를 가진 SiC 기반 1T1C 셀 및 적층 폴리실리콘-유전체-금속 커패시터를 공개한다.
미국 특허 5801401, 5989958 및 6166401은 실리콘 카바이드 부동 게이트를 이용하는 ROM 디바이스를 공개한다.
작은 피쳐 사이즈를 가질 수 있으며, 플래시 메모리의 단점을 피하는 동적 NVRAM을 제공하는 것이 본 발명의 목적이다. 또 다른 목적은 더 적극적인 다운 스케일링을 하면서 전력 손실(power dissipation)의 상당한 감소가 가능한 셀을 제공하는 것이다. 이 과정은 또한 메모리 저장의 밀도를 증가시킨다.
이 목적을 위해 본 발명은 비평형 전하의 격리 및 빠르고 비 파괴적인 충전/방전을 제공하는 실리콘 카바이드를 이용하는 단일-트랜지스터(1T) NVRAM 셀을 제공한다. 커패시턴스 보다는 제어된 저항(및 많은 메모리 레벨)의 감지를 가능하게 하기 위해, 셀은 실리콘 또는 실리콘 카바이드에서 구현될 수 있는 메모리 트랜지스터를 통합한다.
본 발명은 질화된 SiO2-SiC 계면이 결과적으로 비평형 전하를 길게 보유하는 것을 실현하는 것에 부분적으로 기초를 두는데, 그것은 비휘발성 메모리 저장 디바이스 개발에 적합하다. 디바이스를 준비하는 프로세스는 직접적인 산화물 성장 또는 NO 또는 N2O 분위기에서 산화물 어닐링(annealing)에 의한 SiC-SiO2 게면의 질화에 기초한다.
본 발명의 한 실시 예는 1T 플래시 셀(종래 기술)의 수정이다. 1T 플래시 셀의 부동 게이트는 2개의 커패시터 단말기 사이의 연결로서 생각될 수 있는데, 2개의 커패시터 중 하나의 커패시터는 제어 게이트 및 부동 게이트 사이에 있으며, 다른 커패시터는 부동 게이트 및 트랜지스터의 채널 사이에 위치한다. 그 다음에, 이와 같은 본 발명의 실시 예는 SiC 다이오드에 의해 제어-게이트 측부 상의 커패시터의 대체로서 간단히 기술될 수 있다. 벌크(bulk) 및 표면 전하 발생(generation)/재결합(recombination)이 피막으로 보호된(passivated) SiC 영역에서 실질적으로 무시할만 하므로 SiC 다이오드는 대체된 커패시터에 의해 달성되는 전하 보유를 제공할 수 있다. SiC 다이오드가 대체된 커패시터에 의해 부가된 한계들을 피하면서, 빠르고 비 파괴적인 전하 제거/증착(deposition)을 제공할 수 있다는 것이 또한 중요하다. 레퍼런스 다이오드로서 다이오드를 디자인하는 것은 더 쉬운 충전 및 방전 작동을 위한 순방향 및 역방향 켜짐 전압(forward and reverse turn-on voltage)의 사용을 가능하게 한다. 다이오드 격리를 가진 이와 같은 1T 셀은 본 플래시 메모리에서 사용되는 아키텍쳐(architectures)의 직접적인 구현, 및 특별히 코드 및 데이터 저장에 대한 산업 표준으로서 달성되는 NOR 및 NAND 배열을 가능하게 한다.
그러므로 또 다른 태양에서, 본 발명은 실리콘 카바이드 디바이스가 제어 게이트 및 부동 게이트 사이의 커패시터를 대체하는 단일-트랜지스터 셀을 포함하고, 소스 및 트랜지스터의 드레인(drain) 터미널 사이의 저항을 감지함으로써 정보를 판독하는 동적 비 휘발성 랜덤 액세스 메모리를 제공한다. 실리콘 카바이드 디바이스는 다이오드, 바람직하게는 레퍼런스-타입 다이오드 또는 제어된 스위치, 바람직하게는 트랜지스터가 될 수 있다.
본 발명에서 다이오드 격리를 가진 1T 셀의 공개는 SiC 다이오드에 제한되지 않는다. 비록 SiC 다이오드가 보유 시간을 최대화하는데 필요하지만, 다른 물질의 사용은 메모리 용량의 증가 면에서 여전히 상당한 장점이 될 수 있다. 현존하는 셀에 의해 가능한 레벨 이상의 메모리-용량 증가는 통상적인 동적 RAM에서처럼 메모리 셀을 전기적으로 리프레시함으로써 정보를 주기적으로 리프레시할 필요가 있는 특정한 응용을 여전히 가능하게 한다.
본 발명의 또 다른 실시 예에서, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)가 제공되는데, 이 금속 산화물 반도체 전계 효과 트랜지스터는 워드 라인(MOSFET 게이트)을 가로지르는 비트 라인(MOSFET 드레인)을 가지고 실리콘 또는 실리콘 카바이드 내에서 구현되며, 소스가 워드 라인과 평행하다. 이 MOSFET는 단일 트랜지스터(커패시터가 더 적은) NVRAM 셀로서 동작한다. 바람직하게는 기록 동작은 접지 게이트(제로 게이트-대-기판(zero gate-to-substrate) 전압)에 의해 수행된다. 이 실시 예에서, 메모리 배열은 누설되지 않는 스위치(nonleaky switch)에 의해 접근되고, 그것은 피막으로 보호된 SiC에서 낮은 발생/재결합 비율에 의존하는 누설되지 않는 스위치의 구현이다. 비록 다른 SiC-기반 스위치(다이오드, BJT 등)가 또한 사용될 수 있지만, SiC MOSFET는 누설되지 않는 스위치의 통상적인 구현이다.
다른 실시 예에서, 셀은 저항을 감지함으로써 판독된다. 이것은 메모리 용량에서 상당한 증가를 가진 다중(multiple) 레벨을 가능하게 하는 결과를 가지며, 셀 사이즈를 다운 스케일링함에 있어서의 문제점을 제거한다.
이 구조는 4F2 피쳐 사이즈를 갖는다. 또 다른 장점은 논리 레벨이 채널 전하 때문에 채널 저항의 적어도 2개의 상태로서 구현되고, 2개 레벨의 저항값에서의 차이가 F에 엄격하게 의존하지 않는다는 것이다. 추가적인 장점은 서로 다른 양의 채널 전하에 의해 발생하는 다중 레벨 논리, 따라서 저항의 다중 레벨이다.
플래시 메모리에 비교하여 더 낮은 전압이 요구되고, 충전 및 방전의 속도가 플래시에 의한 것보다 더 크다. 본 발명의 메모리 셀은 필요하다면 셀이 몇몇(무한의) 논리 상태를 가질 수 있다는 부가된 이익을 가지고, 플래시 메모리의 어떠한 단점도 갖지 않는다. 플래시 메모리에 비해 본 발명이 갖는 또 다른 장점은 플래시 메모리에서 충전 및 방전이 파괴적이고, 물질 상태를 변화시키는 것에 반해, 본 발명에서는 피막으로 보호된 계면이 빠르고 비파괴적인 전하의 제거/증착을 제공한다는 것이다. 본 발명에서 다이오드를 통한 게이트의 충전 및 방전은 다이오드를 형성하는 물질의 전기적 성질을 변화시키지 않고, 어떤 식으로든 게이트 산화물(gate oxide)에 응력을 가하지 않는다. 본 발명의 동적 메모리 셀을 가지면 기록 사이클의 수는 충분히 높고, 방전/충전의 속도는 실시간 데이터 프로세싱이 가능하도록 충분히 빠르다. SiC-SiO2 계면의 피막보호는 전하 보유 시간을 충분히 길게 하여, 본 발명의 메모리 셀이 통상적인 RAM에서의 경우처럼 전기적으로 리프레시될 필요성을 피할 수 있다. 7년 초과의 전하 보유 시간이 본 발명에 의해 달성될 수 있다.
피막보호는 열적 SiO2 피막보호 또는 바람직하게는 NO 또는 N2O로 높은 온도에서 표면을 질화(nitriding)함으로써 이루어질 수 있다.
SiC 다이오드를 제조하기 위한 방법은 SiC 에피텍샬 층(epitaxial layers)의 에칭 및 표면 발생/재결합 비율을 감소시키도록 "약하게(mildly)" 질화된 SiC-SiO2 계면을 형성하는 본질적인 단계를 포함한다. SiC MOSFET의 제조를 위한 방법은 또한 "약하게" 질화된 게이트 산화물을 형성하고, 그 다음에 이온 주입을 수행하고, 그리고 나서 MOSFET의 형성을 마치는 중요한 단계를 포함한다. 자체-정렬 MOSFETs를 사용하는 것이 선호된다. 금속 게이트를 가진 자체-정렬 MOSFET가 되는 제조 방법은 성능 향상(F에 대한 더 좋은 다운스케일링, 감소된 전력 소모, 및 게이트 산화물을 통한 감소된 누설)을 제공한다. 자체-정렬 MOSFETs는 실리콘(폴리실리콘 또는 금속 게이트 중 하나를 가진)에서 정해진 순서에 따라 만들어진다.
SiC에서의 과제는, 자체-정렬 마스크로서 MOSFET 게이트를 갖는 이온 주입에 의해 드레인 및 소소 영역을 만든 이후에, 드레인 및 소스 영역의 도핑을 활성화하기 위해 고온의 어닐링이 필요하기 때문이다. 이온 주입은 상온에서 수행될 수 있으나, 이것은 매우 높은 어닐링 온도(>1400℃)를 요구한다. 하나의 택일적 방법은 높은 온도(약 800℃)에서 이온-주입을 수행하는 것인데, 그 경우에는 1300℃까지의 포스트 주입 어닐링 온도(the post implant annealing temperature)가 충분하다. 이에 따른 과제는 게이트 산화물에 필요한 부착을 제공하고, 고온 이온 주입을 견딜 금속(또는 금속-기반 구조)을 발견하는 것이다. 선호되는 금속은 몰리브덴이고, 이것은 뜨거운 이온 주입에 의해 자체-정렬 SiC MOSFETs의 제조를 위한 조건을 만족하는 Mo-게이트 프로세스를 가능하게 한다. 다른 적당한 물질은 P+ 폴리실리콘, 및 플래티넘 실리사이드(platinum silicides)이다. 이 선호되는 방법의 본질적인 특징은 Mo 게이트의 승화를 방지하기 위해 캐핑(capping) 유전체(예를 들면, 증착된 산화물)를 사용하고, 또한 이온 주입 동안 충전효과를 파괴하는 것을 피하기 위해 얇은 금속 필름으로 캐핑 유전체를 코팅하는 것이다.
또 다른 태양에서 본 발명은 1T 셀을 포함하는 동적 NVRAM을 제공하는데,이때, 트랜지스터는,
(a) 폴리실리콘 본체,
(b) 소스 및 드레인 영역으로서 동작하는 금속 또는 두껍게-도프된 폴리실리콘 접점(contacts), 및
(c) 격리 다이오드의 양극 또는 음극과 통합되는 SiC 게이트
에 의해 만들어진다.
중요 물질( Critical Material ) 및 기술적 고려사항
본 발명의 메모리 셀에 대한 적절한 기능은
(1) 낮은 발생/재결합 비율 및
(2) 게이트 산화물을 통한 낮은 누설
에 의해 가능하다.
낮은 발생/재결합 비율이 요구되는 것은 실리콘이 매우 긴 저장 시간을 달성하기 위해 이용될 수 없기 때문이다. 넓은 에너지 갭을 가진 많은 반도체 물질은, 적어도 벌크 재결합 비율이 관여되는 한, 이론적으로 이 요구사항을 수행할 수 있다. 그러나, 표면 재결합 비율이 충분히 감소되도록, 넓은 에너지 갭을 가지는 반도체 및 유전체 사이의 고 품질 계면을 달성하는 데 어려움이 있다. SiC의 고유 산화물(native oxide)은 실리콘-다이옥사이드, 즉, 지금까지 개발된 유일한 산업-표준 반도체-유전체 계면--실리콘-실리콘 다이옥사이드 계면에서와 같은 유전체이다. SiC는 그것의 고유 유전체와 고-품질 계면을 제공할 수 있는 유일한 넓은 에너지 갭 물질이고, 그래서 본 발명에서 누설되지 않는 스위치(다이오드 또는 트랜지스터 중 하나)의 구현은 실질적으로 실리콘 카바이드 기판에 제한된다. 많은 SiC 다중유형(polytype)(3C, 4H, 6H,...)이 있으며, 그들 각각은 기본적인 요구사항을 만족한다. 3C SiC의 에너지 갭은 약 2.4eV 이고, 그것은 다른 일반적인 다중유형(6H에 대해서 약 3.0eV 및 4H SiC 에 대해서 약 3.2 eV)에 비교하여 더 작은 값이다. 이것은 발생/재결합 비율이 모든 통상의 다중유형 중 가장 크다는 것을 의미한다. 그러나, 양호한 품질의 게이트-유전체 계면을 가진 양호한-품질의 3C 물질은 비휘발성 RAMs의 구현을 위한 충분히 낮은 발생/재결합 비율을 제공할 수 있다. 3C SiC의 매력은 그것이 Si 상에 증착될 수 있으며, 예를 들면, Hoya Advanced Semiconductor Technologies(HAST)에 의해 개발된 프로세스에 의해, Si 웨이퍼 또는 대직경(large diameter) 독립형 SiC 웨이퍼 상에 SiC 필름이 집적되는 것을 가능하게 한다. SiC 및 게이트 유전체 사이의 계면 품질은 두 개의 요구사항(낮은 표면 재결합/발생 비율 및 게이트 유전체를 통한 낮은 누설)에 필수적이다. 본 발명은 요구되는 고-품질 계면을 달성하는 하나의 방법으로서 SiC 및 게이트 유전체 사이의 계면에 대한 특정한 처리를 제공한다. 이 처리는 결과적으로 질화된(nitrided)" 계면이 되는데, 여기서 질소 원자가 제거되고 계면 결함을 피막으로 보호한다. 계면 질화(nitridation)는 높은 온도(>1000℃)의 NO 또는 N2O 분위기에서 직접적인 산화물 성장 또는 이미-성장한(pre-grown) 산화물의 어닐링에 의해 달성될 수 있다.
중요 셀 및 아키텍쳐 고려사항
셀 디자인 및 메모리 아키텍쳐에 관한 2가지 유력한 접근이 1C1T 및 1T 에 의해 표시될 것이다.
1C1T 접근은 실리콘 상의 현대 DRAMs에서 발견된다. 이런 유형의 셀에서, 트랜지스터는 서로 다른 논리 레벨을 기억하도록 전하가 저장되는 커패시터에 접근하는 스위치로서 이용된다. 트랜지스터는 커패시터에 저장된 정보/전하를 판독하는 것이 가능하도록 켜짐 모드(on-mode) 스위치로서 세팅된다. 그러므로, 커패시턴스가 이런 유형의 셀에서 감지된다고 한다. 비록 하나의 트랜지스터만이 있고, 커패시터가 트랜지스터의 상단에 적층될 수 있지만, 커패시터를 연결하는 스위치로서 트랜지스터를 사용하는 것은 트랜지스터 영역 밖에서 만들어지는 접점을 필요로 한다. 그러므로, 이 셀의 영역은 단일 트랜지스터에 의해 차지되는 영역보다 더 넓고, 통상적으로 8F2 와 같다. 따라서, 셀은 그것을 단일 트랜지스터의 영역보다 더 크지 않은 영역을 차지하는 1T 셀로부터 구별하기 위해 1C1T로 표시될 것이다 .
실리콘에 구현되는 트랜지스터를 갖는 1C1T 셀은(현대 DRAMs에서처럼) 휘발성인데, 이것은 저장된 전하가 주기적으로 리프레시 되어야 한다는 것을 의미한다. 전하는 MOSFET의 게이트 산화물(만약 게이트 산화물이 매우 얇다면) 및 MOSFET의 채널(만약 하위한계(subthreshold) 또는 오프 전류(off current)가 너무 높다면)을 통해 누설될 수 있다. 두 개의 이와같은 누설 메커니즘은 SiC에서 중요하지 않은 레벨로 최소화될 수 있다. 실리콘의 경우, 전하 누설은 또한 높은 발생/재결합 비율에 의해 나타난다. 이 누설은 사용되는 물질(현대 DRAMs에서 실리콘)의 에너지 갭에 의해 세팅되며, 셀 디자인에 의해 피할 수 없다. 만약 1C1T 셀에서 트랜지스터가 SiC에서 구현된다면, 1C1T 셀을 비휘발성 RAM으로 전환하면서, 발생/재결합 비율이 중요하지 않은 레벨로 감소될 수 있다. 이것은 미국 특허 5465249 및 5510630에서 공개된다.
비록 SiC에서 1C1T 셀의 구현이 메모리 휘발성의 문제를 해결하더라도, 메모리 용량에 관한 제한들이 존재한다: (1) 피쳐 사이즈 F 의 감소는 작은 커패시턴스를 감지하는 데 실질적인 한계에 의해 제한되고(커패시턴스가 F2에 비례한다면, 커패시턴스는 셀 영역에 비례적으로 감소된다.), (2) 트랜지스터 및 커패시터 사이의 측면 접점은 넓은 셀 영역(약 8F2)의 원인이 된다. 따라서, 1C1T 셀의 개념은 본 발명에 이용되지 않는다.
본 발명에서 공개하는 접근은 통상적으로 현대 플래시 메모리에서 발견되는 1T 셀의 개념에 관한 것이다. 이 접근의 장점은,
(1) 더 작은 셀 영역이 가능하고(4F2에 근접함)
(2) MOSFET의 저항이 감지된다면, 피쳐 사이즈 F의 다운스케일링이 감지 메커니즘에 의해 제한되며, 그리고
(3) 다중 논리 레벨이 실질적으로 실현 가능하다는 것이다.
모든 이런 장점들이 더 높은 메모리 용량을 달성하는데 도움이 되며, 더 높은 메모리 용량은 현대 DRAMs에 의한 것보다는 현대 플래시에 의해 달성된다는 사실이 증거가 된다.
플래시에서 1T 셀은 하나가 아닌 두 개의 수직으로 집적된 커패시터, 즉, 부동 게이트 및 MOSFET 채널 사이의 MOS 커패시터와 부동 게이트 및 제어 게이트 사이의 커패시터를 통합한다는 것이 분명하다. 1C1T 셀에는 단지 하나의 수직으로 집적된 커패시터가 있다. 그러나, 이것은 셀 사이즈에 관한 어떤 차이도 만들지 않는다(중요한 요소는 우리가 1C1T로 지칭하는 셀 내에 측면으로 연결된 커패시터이다).
플래시 내에 2개의 수직으로 집적된 커패시터는 전기적 측면에서 부동게이트(floating gate)를 달성하는 특정한 방법을 제시한다. 우리는 이런 유형의 부동 게이트를 커패시터-격리 게이트로 부를 수 있다. 부동 게이트를 갖는 것의 본질적인 장점은 부동 게이트 내에 트랩되는 임의의 비평형 전하가 매우 오랜 기간 동안 유지될 수 있다는 것이다. 그러므로, 이런 유형의 1T 셀은 비휘발성 메모리를 만들기 위한 기초적인 블록이 된다. 커패시터-격리 게이트의 내재적인 단점은 부동 게이트로 전하 증착 및 부동 게이트로부터의 전하 제거 두 개의 프로세스에서 전하가 커패시터 유전체(들)를 통해 통과하도록 강요되어야 한다는 사실로부터 나온다. 결과는,
(1) 충전/방전 사이클의 수가 제한되고,
(2) 충전 및 방전 시간이 상대적으로 길며,
(3) 충전/방전 메커니즘이 피쳐 사이즈(F)의 다운스케일링에 제한을 부가하는 것이 된다.
첫 번째 2개 요소는 이런 유형 메모리의 응용을 판독 전용 메모리(read-only memory)로 알려진 것으로서 제한하고, 세 번째 요소는 메모리 용량의 증가를 제한한다.
본 발명은 커패시터 격리가 필요없는, 그래서 플래시 메모리와 연관된 단점을 제거하는 1T 메모리 셀을 제공한다. 그것은 추가로 무제한 수의 사이클의 빠른 기록을 갖는 1T 비 휘발성 메모리를 가능하게 하는 피막으로 보호되는 표면을 가지는 SiC를 제공한다. 많은 수의 특정 구현이 가능한데, 특히 다이오드 격리를 갖는 1T 셀 및 게이트 격리를 가지지 않는 1T 셀이 가능하다.
도 1은 관련된 종래기술인 플래시 메모리에서 사용되는 커패시터 격리 부동 게이트를 가지는 1T 셀의 에너지-대역 다이어그램을 도시한다.
도 2는 본 발명에서 공개된 다이오드 격리를 갖는 1T 셀의 에너지-대역 다이어그램을 도시한다.
도 3은 4H SiC 상의 MOS 커패시터에 있어서, 서로 다른 온도에서 측정되는 전하-보유 시간에 대한 아레니우스(Arrhenius) 플롯을 도시한다.
도 4는 3C SiC 상의 MOS 커패시터에 있어서, 서로 다른 온도에서 측정되는 전하-보유 시간에 대한 아레니우스(Arrhenius) 플롯을 도시한다.
도 5는 본 발명에서 공개되는, 다이오드 격리를 갖는 1T 셀을 이용한 NOR 메모리 배열을 도시한다.
도 6은 순방향(VF) 및 역방향(VR) 켜짐 전압을 규정하는, 레퍼런스 다이오드에 대한 I-V 특징을 도시한다.
도 7은 바람직한 실시 예에서 다이오드 격리를 갖는 1T 셀의 단면도를 도시한다.
도 8은 NOR-타입 배열에서 이용되는 1T 셀의 배치(layout)를 도시한다.
도 9는 NOR-타입 배열에서 게이트 격리를 가지지 않는 1T 셀의 단면도를 도시한다.
도 10은 게이트 격리를 가지지 않는 1T 셀의 판독 상태를 도시한다.
도 11은 게이트 격리를 가지지 않는 1T 셀에서 논리 0의 기록을 도시한다.
도 12는 게이트 격리를 가지지 않는 1T 셀에서 논리 1의 기록을 도시한다.
도 13은 본 발명에 적용가능한 제조방법의 단계 1을 도시한다.
도 14는 본 발명에 적용가능한 제조방법의 단계 2를 도시한다.
도 15는 본 발명에 적용가능한 제조방법의 단계 3을 도시한다.
도 16은 본 발명에 적용가능한 제조방법의 단계 4를 도시한다.
도 17은 본 발명에 적용가능한 제조방법의 단계 5를 도시한다.
도 18은 본 발명에 적용가능한 제조방법의 단계 6을 도시한다.
도 19는 본 발명에 적용가능한 제조방법의 단계 8을 도시한다.
다이오드 격리를 가진 1T 셀
이 유형의 셀이 발명의 바람직한 실시 예이다. 현대 플래시 메모리에서 사용되는 커패시터-격리 1T 셀과의 차이는 부동 게이트 및 제어 게이트 사이의 커패시터가 SiC 다이오드로 대체된다는 것으로 간단히 기술될 수 있다.
도 1은 커패시터-격리 1T 셀의 단면 및 에너지-대역 다이어그램을 도시한다. 제어 게이트 및 MOSFET의 본체 사이가 제로 전압인 경우(도 1b)에 전자들이 부동 게이트 및 주위 게이트 유전체에 의해 만들어지는 퍼텐셜 우물(potential well)에 트랩(trap)된다는 것을 도시한다. 이것은, 비평형 전하가 커패시터의 유전체에 의해 양쪽 측부에 만들어지는 높은 퍼텐셜 장벽을 탈출할 수 없을 때에도, 긴 전하 보유를 가능하게 한다. 양의 전압이 제어 게이트에 적용되는 경우(도 1c)에 부동 게이트 및 어느 하나의 커패시터 유전체 사이의 장벽 높이가 변하지 않는다는 것을 도시한다. 이것은 전하 제거/증착 관점에서 문제가 된다.
도 2는 다이오드 격리를 갖는 1T 셀에 대한 단면 및 에너지-대역 다이어그램을 도시한다. 이 예에서, 다이오드는 SiC에서 NPN 구조로서 구현되고, 실리콘, 폴리실리콘, 또는 임의의 다른 반도체로부터 만들어질 수 있는 MOSFET의 본체로부터 게이트 유전체에 의해 분리된다. 제로 바이어스의 경우(도 2b)에 게이트 유전체(다이오드)에 인접한 PN 접합이 부동 게이트에 의해 만들어지는 퍼텐셜 우물(도 1b)과 유사한 방식으로 전하를 저장할 수 있는 퍼텐셜 우물을 만든다는 것을 도시한다. 원칙적으로, 실리콘 및 임의의 다른 반도체에서의 NPN 구조는 같은 에너지-대역 다이어그램을 갖는다. SiC 경우와의 차이점은 모든 누설 경로가 제거되기 때문에 비평형 전하가 퍼텐셜 우물에 보유될 수 있다는 것이다:(1)P-N 접합의 공핍층(depletion layer)에서 캐리어 발생은 넓은 에너지 갭 때문에 무시할만하고, (2)장벽 너머로 방출은 큰 장벽 높이(>1.5 eV) 때문에 무시할만하고, 그리고 (3) SiC 및 주위 유전체(SiO2) 사이의 계면에서의 발생/재결합은 무시할만하다. 이것은 커패시터-격리 1T 셀의 경우에서처럼 긴 전하-보유 시간을 가능하게 한다.
양 전압이 제어 게이트에 인가되는 경우(도 2c)에 장벽이 인가 전압에 의해 제거되고, 빠르고 비파괴적인 음전하의 제거(또는 대등하게, 양 전하의 증착)가 가능하다는 것을 도시한다. 유사하게, 제어 게이트에서의 음 전압은 제어-게이트 측부로부터 에너지 대역을 들어올림으로써 장벽을 제거하고, 음 전하의 빠르고 비파괴적인 증착을 가능하게 한다.
이것이 커패시터-격리 1T 셀의 단점을 제거하는 다이오드 및 커패시터에 의해 만들어지는 장벽 사이의 본질적인 차이다. 이것은 비휘발성 1T 메모리 셀의 사용이 동적 RAM(무제한 수의 빠른 기록 사이클)을 만드는 것을 가능하게 하는 차이다.
이전에 언급했듯이, 다이오드 격리를 가지는 공개된 1T 셀의 중대한 이슈는 빠르고 비파괴적인 전하 증착 및 제거가 아니라 전하 보유이다. 최근에 출판된 결과(Cheong, Dimitrijev, Han, "Investigation of Electron-Hole Generation in MOS Capacitors on 4H SiC",IEEE Trans. Electron Devices, vol. 50, pp. 1433-1439, June 2003)는 표면 발생(surface generation)이 4H SiC 상의 최고-품질로 질화된 계면에서조차 주요한 누설 메커니즘이 된다는 것을 나타낸다. 그러므로, 다이오드-격리 1T 셀에서 전하 보유는 SiC 상의 MOS 커패시터에서의 전하 보유를 조사함으로써 특징을 나타낸다. 4H SiC 상의 MOS 커패시터에 대한 그와 같은 연구의 결과가 도 3에 도시된다. 도시된 것처럼, 측정은 전하 발생을 가속하기 위해 높은 온도에서 수행된다. 측정 프로시져의 세부사항은 다른 곳에서 기술된다(예를 들면, Cheong and Dimitrijev, "MOS Capacitor on 4H-SiC as a Nonvolatile Memory Element",IEEE Electron Dev. Lett.,vol. 23, pp. 404-406, July 2002). 온도에 대한 아레니우스 유형 의존을 가정하면, 고온에서 전하-보유 시간에 대한 실험 결과는 상온으로 외삽될 수 있다. 이 방식에서 얻어지는 결과는 4.6 x 109 년이다. 유사한 연구가 3C SiC 상의 MOS 커패시터에 대해서 수행되었고, 그 결과가 도 4에 도시된다. 상온으로의 외삽은 7.8 년의 전하-보유 시간을 제시한다. 3C SiC에 대한 에너지 갭은 좁지만, 4H SiC 및 3C SiC에 의한 보유시간 사이의 차이는 에너지 갭이 주요한 원인이 되는 경우 갖게 되는 차이보다 훨씬 더 크다. 이 차이는 더 열등한-품질의 3C 물질을 암시하며, 그것은 추가로 3C SiC 상의 전하 보유에서의 상당한 향상이 물질 품질에서의 추가적인 향상과 함께 가능하다는 것을 의미한다.
위에서 기술하였듯이, 질화된 SiC-SiO2 계면은 공개된 1T 셀에 최대 보유시간을 제공한다. 그러나, 다이오드 격리를 가진 공개된 1T 셀은 새롭고, 질화된 SiC-SiO2 계면없이 구현되거나 또는 다른 반도체와 함께 구현될 때조차도 많은 유용한 성질을 갖는다. 예를 들면, 다이오드가 Si로 구현된다면 전하 보유 시간은 1초 이하로 떨어질 수 있으나, 높은 메모리 용량에 관련된 특징은 여전히 더 뛰어난 활성 DRAMs을 만드는데 사용될 수 있다.
메모리 셀을 판독하는 것은 플래시 메모리에서 사용되는 커패시터-격리 1T 와 유사하다. MOSFET 채널에서의 전하는 부동 게이트 내에 저장되는 전하의 양에 의존한다. 채널 내의 전하가 채널의 저항을 결정한다고 가정하면, 판독은 MOSFET 채널 양단에 전압을 인가하고, 그 결과로 생기는 전류를 감지함으로써 간단히 수행된다.
게이트-격리 다이오드는 셀이 NOR-타입 배열(도 5)에 사용될 때에도, 임의의 이웃하는 셀의 원하지 않는 외란(disturbance)없이 셀을 프로그램하는 것을 가능하게 한다. 셀의 게이트에 양 전하를 증착하기 위해, 전압 Vp가 상응하는 워드 및 비트 라인 사이에 인가된다. 이 전압은 다이오드의 순방향 켜짐 전압, VF 보다 커야한다(도 6은 레퍼런스 다이오드의 순방향, VF 및 역방향, VR 켜짐 전압을 규정한다). 만약 VP의 일부가 워드 라인 및 접지 사이에(VW=aVP 여기서 a<1), 그리고 다른 일부가 접지 및 비트 라인 사이에[VB=-(1-a)VP] 세트 된다면, 전압 VP는 선택된 다이오드의 양극 및 음극 사이에 나타날 것이다. 이것은 이 다이오드를 순방향 켜짐 모드(on mode)로 가져가며, VP-VF 에 비례하는 게이트에 양전하를 증착한다. 선택된 워드 라인과 나란한 모든 셀들의 게이트들은 VW에서 리프트될 것이나, 어떠한 다른 비트 라인들도 선택된 셀의 경우처럼, VB까지 떨어지지 않는다. 만약 VP가 VF 및 VR의 값에 의해 세트된 최대 한계 이하로 유지된다면, 이웃하는 다이오드의 어떤 것도 순방향 또는 역방향 중 어느 하나의 켜짐 모드로 되지 않을 것이다.
게이트에 서로 다른 양의 양 전하를 증착하도록 VP가 그것의 최소 및 최대값 사이에서 조정될 수 있다는 것이 중요하다. 이것은 셀에 서로 다른 논리 레벨을 세팅하기 위한 간단한 메카니즘을 제공한다.
게이트가 일단 충전되면, 역방향으로 바이어스된(reverse-biased) 다이오드에 의해 게이트의 양전하를 구속(lock)하기 위해 워드 라인은 VW=0 V 까지 떨어진다. 비트 라인은 또한 기록 사이클을 완성하기 위해 VB=0 V로 인도된다.
기록을 위한 셀을 준비하기 위해, 증착된 전하는 역방향 켜짐 모드에 있는 다이오드를 비슷한 방식으로 세팅함으로써 제거될 수 있다. 이 경우에 음전압 VN이 VP 대신 사용되어, 임의의 이웃하는 셀을 외란시키지 않으면서 음극 및 양극 사이에 VR 보다 더 큰 전압 강하를 일으킨다.
이 셀에서 다이오드 및 트랜지스터에 대한 많은 가능한 구현들이 있다. 도 7은 바람직한 구현에서의 메모리 셀 단면을 도시한다. 다이오드가 바닥(SiC 또는 Si 기판 위)에 있으며, 반면에 트랜지스터는 다이오드의 상단 위에 만들어지고, 게이트가 트랜지스터 본체 아래에 있다면, 상단-측부 아래에 나타난다는 것을 알 수 있다. 이것은 단일결정 SiC 에피택셜 층에서 다이오드의 간단한 제조를 가능하게 한다. 트랜지스터의 본체에 관련해서는, 그것은 실리콘 기술에서 잘 설정된 기법에 의해 다이오드 주위의 산화물에 증착된 폴리실리콘 필름에서 만들어질 수 있다. 폴리 실리콘 필름의 저항은 이 구조와 연관된 전계 효과를 통해 부동 게이트의 전하에 영향받는다. 공핍층-유형 또는 반전-유형(inversion-type) 전계 효과 중 하나가 사용될 수 있다.
저항을 감지하기 위해, 소스 및 드레인이 일반적인 MOSFET 구조에서 행하는 것처럼 자체 정렬 접점들(contacts)이 트랜지스터 본체를 접촉하도록 만들어진다. 이 구조는 금속(또는 폴리실리콘) 접점을 갖는 전하-제어 폴리실리콘 저항으로서 기술될 수 있다. 비록 이것이 좀더 명확한 기술(description)이 될 수 있을지라도, 전기적으로, 이 구조는 MOSFET의 역할을 수행한다.
도 7에 도시된 구조는 NPN 타입 레퍼런스 다이오드 및 도 5의 전기적 다이어그램과 매치되는 P-타입 본체를 갖는 MOSFETs를 도시한다. PNP 타입 레퍼런스 다이오드 및 P-타입 또는 N-타입 본체 중 하나를 갖는 MOSFETs 같은 다른 조합들이 또한 가능하다. 다이오드 및 MOSFETs 둘 다 또한 많은 다른 방식으로 구현될 수 있다. 예를 들면, 다이오드 구현은 쇼트키(Schottky) 접점을 포함할 수 있고, 역방향 켜짐 모드에서 애벌런치(avalanche) 발생을 이용할 수 있다.
도 7에서 도시된 구조에 대한 출발 물질은 상단에 3개의 SiC 에피텍샬층(NPN)을 갖는 SiC 또는 Si 기판이다. SiC 기판은 SiC 웨이퍼가 될 수 있고, 그 경우에 SiC에 대한 뛰어난 온도 도전성질이 매우 효과적인 열 제거를 위해 이용된다. 이것은 전력 손실 한계를 완화하는데, 그렇지 않았다면 그것은 메모리 용량 증가에 대한 제한 요소가 될 수 있다. 설정된 프로세싱 단계의 조합이 이 구조를 제조하기 위해 이용될 수 있다. 다이오드는 SiC 에피층(epilayers)의 에칭에 의해 만들어지고, 여기서 바닥 N-에피텍샬층은 워드 라인을 만들기 위해 이용된다. 게이트 산화물은 SiC 산화에 의해 만들어지며, SiC-SiO2 계면은 보유 시간을 최대로 하도록 질화된다. MOSFETs 의 본체는 폴리실리콘 증착, 도핑 및 에칭에 의해 만들어진다. 본체(소스 및 드레인)로의 접점은 금속 또는 폴리실리콘 증착 및 에칭에 의해 또는 화학적 및 기계적 연마(CMP)에 의해 만들어진다. 소스 라인 및 비트 라인은 표준 기법- 산화물 증착, 접점 홀 개방(opening) 및 필링(filling), 표준 CMP, 및 금속 증착 및 에칭-에 의해 만들어진다.
도 8은 NOR-타입 배열에서 이용되는 1T 셀의 배치를 도시한다. 도가 보여주는 것처럼, 비트 라인(MOSFETs 의 드레인)이 워드 라인(MOSFETs의 게이트)을 가로지른다. MOSFETs의 소스는 워드 라인(MOSFETs의 게이트)과 평행하게 이어진다. 이것은 4 F2의 셀 영역에 상응한다.
게이트 격리를 가지지 않은 1T 셀
어떠한 게이트 격리도 가지지 않은 1T 셀은 증가된 메모리 용량을 가지는 실리콘-기반 휘발성 DRAM을 만들기 위해 S.Okhonin, M.Nagoga, J.M. Sallese 및 P Fazan(IEEE Electron Device letters Vol 23 No 2 Feb 2002)에 의해 NOR-타입 배열에 이용되었다. 피막으로 보호된 표면을 가지며 SiC 내에 게이트 격리를 가지지 않는 1T 셀의 구현은 본 발명의 실시 예를 구성하는 비휘발성 셀을 만든다.
본 실시 예에서 메모리 셀은 MOSFET 채널에서 소수 캐리어(P-타입 기판상의 N-채널 MOSFET 경우에 전자)를 저장한다. 메모리 MOSFETs 가 공통 기판을 공유하고, 워드 라인과 나란한 모든 MOSFETs가 연결된 게이트를 갖는다고 가정하면, 표면이 VG=0 V에서 반전되지 않도록 게이트 물질을 선택하는 것이 바람직하다. 다시 말해서, 평면-대역 전압(VFB)이 N-채널 MOSFET에 대해 음이 되도록 게이트 물질을 선택하는 것이 바람직하다.
표면 발생/재결합 비율, 게이트 누설, 및 최소 피쳐(F)를 줄이기 위해, 본 실시 예에서 MOSFET의 바람직한 구현은 자체-정렬 구조(자체-정렬 게이트 및 소스/드레인 영역)로 된다. 자체-정렬 MOSFETs는 실리콘(폴리실리콘 또는 금속 게이트 중 하나)으로 만들어져 왔다. SiC 내에서의 시도는 이온 주입(ion implantation)에 의해 드레인 및 소스 영역을 만든 후에, 자체-정렬 마스크로서 MOSFET 게이트를 가진 드레인 및 소스 영역의 도핑을 활성화하기 위해 고온 어닐링이 필요하기 때문이다. 이온 주입은 실온에서 수행될 수 있지만, 이것은 매우 높은 어닐링 온도(>1400℃)를 요구한다. 하나의 택일적 방법은 높은 온도(약 800℃)에서 이온-주입을 수행하는 것인데, 그 경우에 1300℃까지의 포스트 주입 어닐링 온도(the post implant annealing temperature)가 충분하다. 이 기준을 만족하는 게이트 물질은 폴리실리콘, 몰리브덴(molybdenum), 및 플래티넘 실리사이드(platinum silicides)가 있다. 필요한 SiC 필름은 오늘날의 Si 전자공학과 융합이 가능하도록 Si 상에 증착될 수 있다.
도 9는 NOR-유형 배열에 게이트 격리를 가지지 않는 1T 셀의 단면을 도시한다. N-채널 MOSFETs의 경우에 대해, 특정한 제안은 평면-대역 전압 VFB<0 이고, 한계 전압(threshold voltage) VT>0 이 되도록 게이트 물질을 선택하는 것이다. 이것과 함께, 채널 영역은 VG=0에 대해 공핍된다(depleted). 공핍된 SiC 표면에서 음 어셉터(acceptor) 이온을 보상하도록 몇몇 양 전하가 게이트 내에 존재하지만, 이 평형 전하는 다음에 오는 고려사항에서(명확함을 위해) 무시될 것이다. P-채널 MOSFET가 이용된다면 완전히 유사한 기술(descriptions)이 유효하다는 것을 주의해라.
정보 판독: 평형 상태(공핍된 표면)는 매우 높은 채널 저항에 상응하고, 논리'0'으로서 규정된다(도 10a). 이 상태의 판독은 소스 라인을 접지에 연결하고, 비트 라인을 작은 양 전압(VB)에 연결함으로써 달성된다. 소스 및 비트 라인 사이 교차부에서의 채널-저항은 전류를 결정하고, 만일 이 MOSFET가 공핍된 채널을 갖는다면, 어떤 전류도 존재하지 않는다(논리 '0').
논리'1' 상태는 전자의 역전 층이 SiC 표면에 형성되도록(도 10b) 채널에서의 퍼텐셜을 충분히 증가시키기 위해 MOSFET 게이트 상의 추가적인 양 전하를 트래핑하여 달성된다. 판독은 상기와 같으며, 응답이 채널을 통한 현저한 전류라는(논리 '1') 차이점을 갖는다. 드레인으로 전압의 인가 및 소스의 접지는 저장된 정보에 영향을 주지 않는다는 것을 주의해라. 표면 전위의 작은 변화가 있을 것이지만, 게이트 상의 전하는 변하지 않을 것이며, 그래서 표면 SiC 조건이 판독 사이클 이후에 복구(restore)될 것이다.
저장 시간. 논리'1' 상태는 비평형이고, 그래서 자연적인 메커니즘은 구조를 평형상태로 가져가기 위해 반전-층 전자를 제거하도록 행동할 것이다. 전자 제거에 대한 2개의 가능한 메커니즘-(1) 게이트 산화물(게이트 유전체)을 통한 누설, 및 (2) 연결 회로 내에서 스위치를 통한 누설-이 있다. 고-품질 산화-SiC 계면은 누설을 충분한 수준으로 줄이도록 달성될 수 있다. 전술한 실험 결과는 충분히 낮은 벌크 및 표면-재결합 레벨이 실질적으로 누설되지 않는 스위치(SiC MOSFET로서 구현됨)를 달성하게 하는 것이 가능하다는 것을 나타낸다.
판독 동작을 위한 부동 게이트 연결. 판독 동작( 논리'1' 및 논리'0' 모두에 대한)은 접지 게이트에 의해 수행된다. 이 실시 예에서, 게이트는 스위치로서 SiC MOSFET를 이용함으로써, 전기적으로 접지로부터 끊어지고, 정보 판독 및 기록을 위한 셀의 직접적인 선택을 가능하게 한다. 정보 판독을 위해 이용되는 VB 전위에 의해 발생된 외란 이후에 게이트 상의 트랩된 전하가 셀의 상태를 복구한다는 것이 이미 기술되었다. 마찬가지로, 다음 텍스트에서 기술될 것처럼, 비트 라인(MOSFET 드레인)이 정보 기입 목적을 위한 전위에 연결될 때 셀의 상태는 변하지 않는다.
기록 논리 '0'. 논리'0'은 평형 상태(공핍된 표면)에 상응한다. 이 상태를 세트하기 위해, 선택된 워드 라인이 접지된다(도 11). 이것은, 논리 '1' 상태가 접지된 게이트에서 기록되는 것처럼, 논리'1' 상태에 있을 수 있는 연결된 MOSFETs 중 어떤 것의 상태도 변화시키지 않는다는 점에서 중요하다. 이것 이후에, 상응하는 비트 라인은 접지되고, 워드 및 게이트 라인 사이의 교차부에서 MOSFET에 대한 게이트-채널 커패시턴스를 통해 접지-대-접지(ground-to-ground) 회로를 닫는다. 이것은 채널로부터 전자를 제거한다.
기록 논리'1'. 다시 한번, 선택된 워드 라인이 먼저 접지된다. 그러나 이 경우에, 선택된 워드 라인과 나란한 소스 라인은 끊어진 채 방치되지 않고, 기판-소스 P-N 접합의 순방향-바이어스 전압보다 작은 음 전압에 연결된다. 이것은 게이트 내의 홀 밀도에 작은 증가를 일으키나, 소스에 의한 어떤 전자 주입도 없어야 하며, 그래서 공핍된 표면의 최초 상태가 비트 라인(끊어진 드레인)에 의해 선택되지 않는 논리 '0' MOSFETs로 복구된다. 다른 방식으로 설명하면, 소스-대-기판(source-to-substrate) 바이어스에 의한 음 한계-전압 시프트("역 본체 효과(inverted body effect)")는 한계 전압이 양으로 유지되고, 어떤 전자도 채널에 유도되지 않도록 제한되어야 한다. 충분히 큰 양 전압이 선택된 MOSFET의 소스-기판 N-P 접합이 순방향-바이어스 모드에서 세팅되고, 전자의 흐름이 채널을 통해 흐르도록 선택된 비트 라인(MOSFET 드레인)에 인가된다. 채널에서 전자의 존재는 한계 전압이 드레인 바이어스에 의한 음 값으로 시프트 된다는 것을 의미한다. 채널 전자가 게이트(도 5) 내에 양 전하를 유도하듯이, 게이트는 양 전하를 트랩하도록 끊어진다. 주어진 MOSFET 내의 역 본체 효과가 양에서 음의 값으로 그 자체로 한계 전압을 시프트할 정도로 충분히 강하다면 논리'1'상태를 기록하기 위한 더 간단한 프로시져가 가능하다. 그와 같은 경우에, 단일 MOSFET의 선택을 가능하게 하면서 드레인 및 게이트 라인이 서로 교차한다면, 드레인-대-게이트(drain-to-gate) 회로는 기록을 위해 이용되어야 한다. 그러므로, 게이트가 접지된 후에, 충분히 큰 음 드레인 전압이 한계 전압을 음 값(다시 한번, 드레인 전압은 드레인-대-기판 다이오드의 켜짐 전압보다 더 크지 않아야 한다)으로 시프트하도록 인가된다. 게이트-대-기판 전압이 제로라면, 전자 채널이 형성되어, 게이트 커패시턴스를 그것의 반전 레벨까지 증가시키고, 게이트 내의 양 전하를 증가시킨다.
N-채널 반전 유형 자체-정렬 MOSFET 제조 단계:
다음은 n-채널 반전 유형 자체-정렬 MOSFET에 대한 제조 프로세스를 자세히 기술한다.
1] 활성 영역 규정: 도 13 참조
1.1. 웨이퍼 세정
1.2. 스퍼터드(Sputtered) 500-nm 두께 필드 산화물(field oxide)-SiO2[3 hrs=1.1μm]
1.3. 포토레지스트 증착 & 소프트 베이킹(soft bake)
1.4. UV 노출(마스크 1)
1.5. 포토레지스트 현상(develop) & 하드 베이킹(hard bake)
1.6. 필드 산화물을 BHF 로 에칭
1.7. 포토레지스트를 에탄올로 제거
2] 게이트 산화물 성장: 도 14 참조
2.1. 웨이퍼 세정(HF 없이)***
2.2. 열적으로 50nm 게이트 산화물(질화된 산화물) 성장
[1시간 NO, 4시간 O2, 2시간 NO, 및 오버나이트 식힘]
3] 게이트 산화물에 대한 금속 접점층의 형성: 도 15 참조
3.1. 스퍼터드 1-μm 두께 Mo [55분동안 200W]
3.2. 스핀-온-글래스(spin-on-glass)(sog)[4000rpm]에 의한 200nm SiO2 증착
3.3. 200℃에서 1시간 동안 소프트 베이킹
3.4. 900℃에서 20분 동안 하드 베이킹
3.5. 700℃까지 식힘
3.6. 포토레지스트 증착 & 소프트 베이킹
3.7. UV에 노출(마스크 2)
3.8. 포토레지스트 현상 & 하드 베이킹
3.9. BHF로 SiO2(스핀-온-글래스) 에칭
3.10. Mo 에칭[1분 15초 동안 1μm 두께 Mo 에칭 가능]
4] 이온 주입(N+) : 도 16 참조
5] 주입된 이온의 활성화 및 드라이브인(drive-in): 도 17 참조
5.1. 950℃(또는 1300℃)에서 30분간 어닐링
6] 소스/드레인 창 개방: 도 18 참조
6.1. 스핀-온-글래스, SiO2 ( MO )(Ni 에칭제로부터 Mo측벽을 보호)
6.2. 포토레지스트 증착 & 소프트 베이킹
6.3. UV 노출(마스크 3)
6.4. 포토레지스트 현상 & 하드 베이킹
6.5. BHF 로 SiO2 에칭( SiO2 ( MO ), MOS-C 상의 스핀-온-글래스, MOSFET, 및 RC 테스트 구조 & RC 테스트 구조상의 질화된 산화물)
6.6. 포토레지스트를 에탄올로 제거
7] 벌크 접점 영역 준비:
7.1. 포토레지스트 증착 & 소프트 베이킹
7.2. UV 노출(마스크 4)
7.3. 포토레지스트 현상 & 하드 베이킹
7.4. Mo 에칭
7.5. 질화된 산화물 에칭
8] 소스/드레인/벌크 접점의 금속화(metallization): 도 19 참조
8.1. 스퍼터드 50nm Ni (시간= 200℃에서 40분)
8.2. 포토레지스트 증착 & 소프트 베이킹
8.3. UV 노출(마스크 5)
8.4. 포토레지스트 현상 & 하드 베이킹
8.5. Ni 에칭[Al 에칭제]
8.6. 포토레지스트 제거
요약하면, 본 발명은 SiC 내에서 달성될 수 있는 낮은 벌크 및 표면 재결합 비율을 개척한다. 이 사실은 다음과 같은 특징을 가지는 비활성 동적 랜덤-액세스 메모리(DRAM)를 제안하기 위해 이용된다.
1. 어떤 전력이 셀(메모리)에 연결되지 않을 때에도, 실질적으로 무제한 정보 저장.
2. 리프레싱을 필요로 하는 실리콘 상의 오늘날의 DRAMs(휘발성 DRAMs)에 비교할 수 있는- 빠른 판독 및 기록
3. 무한 수의 기록 사이클
4. 오늘날의 상업적 휘발성 DRAMs 보다 작은 셀 사이즈-4F2 로서, 여기서 F는 최소 피쳐 사이즈이다.
5. 오늘날의 휘발성 DRAMs 에 비교하여 F의 더 쉬운 다운스케일링. 이것은 주로 '0' 및 '1' 논리 레벨이 채널 저항의 2가지 상태로서 구현되기 때문에, 2가지 레벨 사이의 차이가 F 가 얼마나 작은지에 엄격하게 의존하지 않는다. 이것과 반대로, 2개의 커패시턴스 레벨에서 상대적으로 작은 차이가 오늘날의 휘발성 DRAMs에 이용되며, 그래서 메모리 커패시터의 다운스케일링이 하나의 제한 요소가 된다.
6. 줄어든 전력 소모
7. 다중 논리 레벨 및 그로 인한 더 높은 메모리 용량
8. 실리콘과의 완전한 양립성이 지지 전자장치가 이와 같은 좀더 원숙한 물질에서 생산되는 것을 가능하게 한다.
9. 더 높은 열적 도전성은 또한 디지털 정보의 더 높은 대량 저장을 가능하게 한다.
당업자는 본 발명의 중요한 가르침으로부터 벗어나지 않고 다양한 방법으로 많은 구성에서 본 발명이 구현될 수 있다는 것을 알 것이다.

Claims (22)

  1. 정보를 저장하기 위한 3-터미널 메모리로서,
    워드 라인에 전기적으로 접속된 제1 터미널;
    비트 라인에 전기적으로 접속된 제2 터미널;
    소스 라인에 전기적으로 접속된 제3 터미널; 및
    상기 제1 터미널과 그 외의 다른 터미널들 사이에 개재된 실리콘 카바이드 디바이스
    를 포함하고,
    상기 실리콘 카바이드 디바이스 양단의 제1 극성의 전압은 제1 값을 저장하도록 동작하고, 상기 실리콘 카바이드 디바이스 양단의 제2 극성의 전압은 제2 값을 저장하도록 동작하고,
    상기 제2 터미널과 상기 제3 터미널 사이의 저항은 상기 저장된 값을 나타내는 3-터미널 메모리.
  2. 제1항에 있어서,
    상기 실리콘 카바이드 디바이스는 N-타입 실리콘 카바이드 층, P-타입 실리콘 카바이드 층, 및 N-타입 층과 P-타입 층 사이의 N-P 접합을 포함하는 3-터미널 메모리.
  3. 제2항에 있어서,
    상기 실리콘 카바이드 디바이스는 제2 N-타입 실리콘 카바이드 층, 및 상기 P-타입 층과 제2 N-타입 층 사이의 P-N 접합을 더 포함하는 3-터미널 메모리.
  4. 제3항에 있어서,
    상기 워드 라인 및 상기 제2 N-타입 층은 동일한 재료로 형성되고, 이에 의해 상기 제1 터미널은 상기 제2 N-타입 층인 3-터미널 메모리.
  5. 제2항에 있어서,
    상기 실리콘 카바이드 디바이스는 제2 P-타입 실리콘 카바이드 층, 및 제2 P-타입 층과 상기 N-타입 층 사이의 P-N 접합을 더 포함하는 3-터미널 메모리.
  6. 제5항에 있어서,
    상기 워드 라인 및 상기 제2 P-타입 층은 동일한 재료로 형성되고, 이에 의해 상기 제1 터미널은 상기 제2 P-타입 층인 3-터미널 메모리.
  7. 제2항에 있어서,
    상기 실리콘 카바이드 디바이스와 상기 제2 터미널 및 상기 제3 터미널 사이에 개재되는 유전체를 더 포함하는 3-터미널 메모리.
  8. 제7항에 있어서,
    상기 유전체는 실리콘 산화물인 3-터미널 메모리.
  9. 제2항에 있어서,
    유전체와 상기 제2 터미널 및 상기 제3 터미널 사이에는 반도체 재료가 개재되는 3-터미널 메모리.
  10. 제9항에 있어서,
    상기 반도체 재료는 폴리실리콘인 3-터미널 메모리.
  11. 제10항에 있어서,
    상기 폴리실리콘은 전하-제어 레지스터로서 동작하는 3-터미널 메모리.
  12. 정보를 저장하기 위한 메모리 어레이로서,
    복수의 워드 라인;
    복수의 비트 라인;
    복수의 소스 라인; 및
    복수의 실리콘 카바이드 디바이스
    를 포함하고,
    각각의 실리콘 카바이드 디바이스는 연관된 워드 라인, 연관된 비트 라인 및 연관된 소스 라인에 전기적으로 접속되고,
    선택된 실리콘 카바이드 디바이스는, 상기 선택된 실리콘 카바이드 디바이스의 연관된 워드 라인에 제1 전압을 인가하고, 상기 선택된 실리콘 카바이드 디바이스의 연관된 비트 라인에 제2 전압을 인가함으로써, 제1 메모리 상태로 가역적으로 프로그래밍될 수 있고 - 상기 제1 전압은 상기 선택된 실리콘 카바이드 디바이스 양단의 전압이 음의 극성이 되도록 상기 제2 전압보다 높음 -,
    상기 선택된 실리콘 카바이드 디바이스는, 상기 선택된 실리콘 카바이드 디바이스의 연관된 워드 라인에 제3 전압을 인가하고, 상기 선택된 실리콘 카바이드 디바이스의 연관된 비트 라인에 제4 전압을 인가함으로써, 제2 메모리 상태로 가역적으로 프로그래밍될 수 있고 - 상기 제4 전압은 상기 선택된 실리콘 카바이드 디바이스 양단의 전압이 양의 극성이 되도록 상기 제3 전압보다 높음 -,
    상기 선택된 실리콘 카바이드 디바이스의 상기 메모리 상태는 상기 선택된 실리콘 카바이드 디바이스의 연관된 워드 라인과 상기 선택된 실리콘 카바이드 디바이스의 연관된 비트 라인 양단의 전류를 감지함으로써 결정될 수 있는 메모리 어레이.
  13. 제12항에 있어서,
    각각의 실리콘 카바이드 디바이스는 N-타입 실리콘 카바이드 층, P-타입 실리콘 카바이드 층, 및 N-타입 층과 P-타입 층 사이의 N-P 접합을 포함하는 메모리 어레이.
  14. 제13항에 있어서,
    각각의 실리콘 카바이드 디바이스는 제2 N-타입 실리콘 카바이드 층, 및 상기 P-타입 층과 제2 N-타입 층 사이의 P-N 접합을 더 포함하는 메모리 어레이.
  15. 제14항에 있어서,
    상기 워드 라인 및 상기 제2 N-타입 층은 동일한 재료로 형성되고, 이에 의해 상기 제1 터미널은 상기 제2 N-타입 층인 메모리 어레이.
  16. 제13항에 있어서,
    각각의 실리콘 카바이드 디바이스는 제2 P-타입 실리콘 카바이드 층, 및 제2 P-타입 층과 상기 N-타입 층 사이의 P-N 접합을 더 포함하는 메모리 어레이.
  17. 제16항에 있어서,
    상기 워드 라인 및 상기 제2 P-타입 층은 동일한 재료로 형성되는 메모리 어레이.
  18. 제13항에 있어서,
    각각의 실리콘 카바이드 디바이스는 상기 실리콘 카바이드 디바이스의 연관된 워드 라인과 유전체 층 사이에 개재되는 메모리 어레이.
  19. 제18항에 있어서,
    상기 유전체는 실리콘 산화물인 메모리 어레이.
  20. 제13항에 있어서,
    각각의 실리콘 카바이드 디바이스의 연관된 워드 라인과 비트 라인 사이에는 반도체 재료가 개재되는 메모리 어레이.
  21. 제20항에 있어서,
    상기 반도체 재료는 폴리실리콘인 메모리 어레이.
  22. 제21항에 있어서,
    상기 폴리실리콘은 전하-제어 레지스터로서 동작하는 메모리 어레이.
KR1020107021028A 2002-09-12 2003-09-12 메모리 셀 KR20100107084A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
AU2002951339 2002-09-12
AU2002951339A AU2002951339A0 (en) 2002-09-12 2002-09-12 Non volatile memory cell
AU2003900911A AU2003900911A0 (en) 2003-02-28 2003-02-28 Nonvolatile memory cell
AU2003900911 2003-02-28

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020057004311A Division KR101032870B1 (ko) 2002-09-12 2003-09-12 메모리 셀

Publications (1)

Publication Number Publication Date
KR20100107084A true KR20100107084A (ko) 2010-10-04

Family

ID=31994781

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020057004311A KR101032870B1 (ko) 2002-09-12 2003-09-12 메모리 셀
KR1020107021028A KR20100107084A (ko) 2002-09-12 2003-09-12 메모리 셀

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020057004311A KR101032870B1 (ko) 2002-09-12 2003-09-12 메모리 셀

Country Status (6)

Country Link
US (1) US7362609B2 (ko)
EP (2) EP1537585A4 (ko)
JP (2) JP2005538552A (ko)
KR (2) KR101032870B1 (ko)
TW (1) TWI320571B (ko)
WO (1) WO2004025660A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220125468A (ko) * 2021-03-05 2022-09-14 한국과학기술원 양극 접합이 삽입된 게이트 메모리 소자 및 그 제조 방법

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6534867B1 (en) * 1999-09-27 2003-03-18 Kabushiki Kaisha Toshiba Semiconductor device, semiconductor element and method for producing same
US20050104104A1 (en) * 2003-11-18 2005-05-19 Halliburton Energy Services, Inc. High temperature memory device
US20050269621A1 (en) * 2004-06-03 2005-12-08 Micron Technology, Inc. Flash memory devices on silicon carbide
US20060006393A1 (en) * 2004-07-06 2006-01-12 Ward Allan Iii Silicon-rich nickel-silicide ohmic contacts for SiC semiconductor devices
KR100744566B1 (ko) * 2006-09-08 2007-08-01 한국전자통신연구원 금속산화물을 이용한 게이트 스택, 이를 포함하는트랜지스터 일체형 메모리 소자 및 그 메모리소자의구동방법
US20080108190A1 (en) * 2006-11-06 2008-05-08 General Electric Company SiC MOSFETs and self-aligned fabrication methods thereof
US8377812B2 (en) * 2006-11-06 2013-02-19 General Electric Company SiC MOSFETs and self-aligned fabrication methods thereof
CN101221810B (zh) * 2006-11-20 2010-06-09 旺宏电子股份有限公司 栅极二极管非易失性存储器的操作
JP2008204581A (ja) * 2007-02-22 2008-09-04 Elpida Memory Inc 不揮発性ｒａｍ
KR100859488B1 (ko) * 2007-05-17 2008-09-24 주식회사 동부하이텍 비휘발성 반도체 메모리 소자 및 그 제조방법
US20090016118A1 (en) * 2007-07-12 2009-01-15 Silicon Storage Technology, Inc. Non-volatile dram with floating gate and method of operation
JP2009135291A (ja) * 2007-11-30 2009-06-18 Sanyo Electric Co Ltd 半導体メモリ装置
JP2009135290A (ja) * 2007-11-30 2009-06-18 Sanyo Electric Co Ltd 半導体メモリ装置
US20090251960A1 (en) * 2008-04-07 2009-10-08 Halliburton Energy Services, Inc. High temperature memory device
US7688117B1 (en) 2008-04-21 2010-03-30 The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration N channel JFET based digital logic gate structure
US8189364B2 (en) * 2008-12-17 2012-05-29 Qs Semiconductor Australia Pty Ltd. Charge retention structures and techniques for implementing charge controlled resistors in memory cells and arrays of memory
WO2010104918A1 (en) 2009-03-10 2010-09-16 Contour Semiconductor, Inc. Three-dimensional memory array comprising vertical switches having three terminals
US20110042685A1 (en) * 2009-08-18 2011-02-24 Qs Semiconductor Australia Pty Ltd Substrates and methods of fabricating epitaxial silicon carbide structures with sequential emphasis
US8288795B2 (en) 2010-03-02 2012-10-16 Micron Technology, Inc. Thyristor based memory cells, devices and systems including the same and methods for forming the same
US8513722B2 (en) 2010-03-02 2013-08-20 Micron Technology, Inc. Floating body cell structures, devices including same, and methods for forming same
US9646869B2 (en) 2010-03-02 2017-05-09 Micron Technology, Inc. Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
US8507966B2 (en) 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
US9608119B2 (en) 2010-03-02 2017-03-28 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
WO2011108475A1 (en) * 2010-03-04 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and semiconductor device
US8537618B2 (en) 2010-08-26 2013-09-17 Steven Jeffrey Grossman RAM memory device with NAND type interface
US8228730B2 (en) * 2010-08-31 2012-07-24 Micron Technology, Inc. Memory cell structures and methods
US8598621B2 (en) 2011-02-11 2013-12-03 Micron Technology, Inc. Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor
US8952418B2 (en) 2011-03-01 2015-02-10 Micron Technology, Inc. Gated bipolar junction transistors
US8519431B2 (en) 2011-03-08 2013-08-27 Micron Technology, Inc. Thyristors
US8772848B2 (en) 2011-07-26 2014-07-08 Micron Technology, Inc. Circuit structures, memory circuitry, and methods
US9209187B1 (en) 2014-08-18 2015-12-08 Micron Technology, Inc. Methods of forming an array of gated devices
US9224738B1 (en) 2014-08-18 2015-12-29 Micron Technology, Inc. Methods of forming an array of gated devices
US9673054B2 (en) 2014-08-18 2017-06-06 Micron Technology, Inc. Array of gated devices and methods of forming an array of gated devices
CN104966665B (zh) * 2015-05-21 2018-08-28 西安电子科技大学 一种改善SiC与SiO2界面态密度的方法
DE102015118616B3 (de) 2015-10-30 2017-04-13 Infineon Technologies Austria Ag Latchup-fester Transistor
EP3236653B1 (en) * 2016-04-19 2019-04-10 Nokia Technologies Oy Field-effect transistor array, methods of making and using a field-effect transistor array and associated computer program
US11663455B2 (en) * 2020-02-12 2023-05-30 Ememory Technology Inc. Resistive random-access memory cell and associated cell array structure
US11177280B1 (en) 2020-05-18 2021-11-16 Sandisk Technologies Llc Three-dimensional memory device including wrap around word lines and methods of forming the same
CN114974339A (zh) * 2021-02-22 2022-08-30 联华电子股份有限公司 存储器阵列
FR3120470B1 (fr) * 2021-03-05 2023-12-29 Diamfab Condensateur comprenant un empilement de couches en materiau semi-conducteur a large bande interdite

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57164574A (en) * 1981-04-02 1982-10-09 Seiko Epson Corp Semiconductor memory device
JPH0352267A (ja) * 1989-07-20 1991-03-06 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3099887B2 (ja) 1990-04-12 2000-10-16 株式会社東芝 不揮発性半導体記憶装置
US5465249A (en) * 1991-11-26 1995-11-07 Cree Research, Inc. Nonvolatile random access memory device having transistor and capacitor made in silicon carbide substrate
JPH07106450A (ja) * 1993-10-08 1995-04-21 Olympus Optical Co Ltd 強誘電体ゲートトランジスタメモリ
US5748525A (en) * 1993-10-15 1998-05-05 Advanced Micro Devices, Inc. Array cell circuit with split read/write line
US5510630A (en) 1993-10-18 1996-04-23 Westinghouse Electric Corporation Non-volatile random access memory cell constructed of silicon carbide
DE4417150C2 (de) * 1994-05-17 1996-03-14 Siemens Ag Verfahren zur Herstellung einer Anordnung mit selbstverstärkenden dynamischen MOS-Transistorspeicherzellen
JP2565137B2 (ja) * 1994-06-28 1996-12-18 日本電気株式会社 半導体装置及びその製造方法
US5455432A (en) * 1994-10-11 1995-10-03 Kobe Steel Usa Diamond semiconductor device with carbide interlayer
US5694356A (en) * 1994-11-02 1997-12-02 Invoice Technology, Inc. High resolution analog storage EPROM and flash EPROM
JP3123921B2 (ja) * 1995-05-18 2001-01-15 三洋電機株式会社 半導体装置および不揮発性半導体メモリ
JPH09148541A (ja) * 1995-11-29 1997-06-06 Fujitsu Ltd 強誘電体メモリ装置及びその駆動方法
US5719409A (en) 1996-06-06 1998-02-17 Cree Research, Inc. Silicon carbide metal-insulator semiconductor field effect transistor
KR100205309B1 (ko) * 1996-07-23 1999-07-01 구본준 비휘발성 메모리셀 및 이 비휘발성 메모리셀을 프로그래밍하는 방법
JP4075115B2 (ja) * 1996-12-25 2008-04-16 ソニー株式会社 ゲート電荷蓄積形メモリセル
US5986931A (en) 1997-01-02 1999-11-16 Caywood; John M. Low voltage single CMOS electrically erasable read-only memory
US5801401A (en) 1997-01-29 1998-09-01 Micron Technology, Inc. Flash memory with microcrystalline silicon carbide film floating gate
US5880491A (en) * 1997-01-31 1999-03-09 The United States Of America As Represented By The Secretary Of The Air Force SiC/111-V-nitride heterostructures on SiC/SiO2 /Si for optoelectronic devices
US6794255B1 (en) * 1997-07-29 2004-09-21 Micron Technology, Inc. Carburized silicon gate insulators for integrated circuits
US6031263A (en) * 1997-07-29 2000-02-29 Micron Technology, Inc. DEAPROM and transistor with gallium nitride or gallium aluminum nitride gate
US6965123B1 (en) * 1997-07-29 2005-11-15 Micron Technology, Inc. Transistor with variable electron affinity gate and methods of fabrication and use
US6121654A (en) * 1997-10-10 2000-09-19 The Research Foundation Of State University Of New York Memory device having a crested tunnel barrier
US6373095B1 (en) 1998-02-25 2002-04-16 International Business Machines Corporation NVRAM cell having increased coupling ratio between a control gate and floating gate without an increase in cell area
US6281521B1 (en) 1998-07-09 2001-08-28 Cree Research Inc. Silicon carbide horizontal channel buffered gate semiconductor devices
US6972436B2 (en) * 1998-08-28 2005-12-06 Cree, Inc. High voltage, high temperature capacitor and interconnection structures
DE19839969C2 (de) 1998-09-02 2003-02-27 Infineon Technologies Ag Siliziumcarbid-Junction-Feldeffekttransistor
US6803243B2 (en) * 2001-03-15 2004-10-12 Cree, Inc. Low temperature formation of backside ohmic contacts for vertical devices
DE50000728D1 (de) * 1999-02-22 2002-12-12 Infineon Technologies Ag Verfahren zum betrieb einer speicherzellenanordnung mit selbstverstärkenden dynamischen speicherzellen
US7145167B1 (en) * 2000-03-11 2006-12-05 International Business Machines Corporation High speed Ge channel heterostructures for field effect devices
US6429492B1 (en) * 1999-06-23 2002-08-06 Bae Systems Information And Electronic Systems Integration, Inc. Low-power CMOS device and logic gates/circuits therewith
US6218254B1 (en) 1999-09-22 2001-04-17 Cree Research, Inc. Method of fabricating a self-aligned bipolar junction transistor in silicon carbide and resulting devices
US6939756B1 (en) 2000-03-24 2005-09-06 Vanderbilt University Inclusion of nitrogen at the silicon dioxide-silicon carbide interace for passivation of interface defects
JP2002043538A (ja) * 2000-07-27 2002-02-08 Mitsubishi Electric Corp 不揮発性半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220125468A (ko) * 2021-03-05 2022-09-14 한국과학기술원 양극 접합이 삽입된 게이트 메모리 소자 및 그 제조 방법

Also Published As

Publication number Publication date
JP2011091395A (ja) 2011-05-06
EP1537585A4 (en) 2007-08-15
US20060007727A1 (en) 2006-01-12
KR20050053658A (ko) 2005-06-08
KR101032870B1 (ko) 2011-05-06
EP2296151A1 (en) 2011-03-16
JP2005538552A (ja) 2005-12-15
WO2004025660A1 (en) 2004-03-25
US7362609B2 (en) 2008-04-22
TWI320571B (en) 2010-02-11
TW200421345A (en) 2004-10-16
EP1537585A1 (en) 2005-06-08

Similar Documents

Publication Publication Date Title
KR101032870B1 (ko) 메모리 셀
KR100304248B1 (ko) 비소멸성임의접근메모리(nvram)디바이스,이디바이스에데이터를저장하는방법및이디바이스를갖는메모리장치
US7728626B2 (en) Memory utilizing oxide nanolaminates
US7630235B2 (en) Memory cells, memory devices and integrated circuits incorporating the same
US20050205921A1 (en) Gain cell type non-volatile memory having charge accumulating region charges or discharged by channel current from a thin film channel path
JP2005538552A5 (ko)
US7504286B2 (en) Semiconductor memory devices and methods for fabricating the same
TWI502586B (zh) 記憶體單元、記憶體裝置及包含有該記憶體裝置的積體電路
US20170084620A1 (en) Memory cell and fabricating method thereof
US8546862B2 (en) Memory cell, an array, and a method for manufacturing a memory cell
KR100257765B1 (ko) 기억소자 및 그 제조 방법
US6252275B1 (en) Silicon-on-insulator non-volatile random access memory device
CN100452235C (zh) 存储单元
AU2003258376B2 (en) Memory cell
AU2006203335B2 (en) Non Volatile Memory Cell
JPH04286164A (ja) 半導体メモリ

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application