KR100744566B1 - 금속산화물을 이용한 게이트 스택, 이를 포함하는트랜지스터 일체형 메모리 소자 및 그 메모리소자의구동방법 - Google Patents
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Abstract
저항형 메모리소자의 소자 면적을 축소하여 메모리의 대용량화를 위해 메모리 소자를 트랜지스터 일체형으로 구성하기 위한 게이트 스택, 메모리소자 및 구동방법을 제공한다. 그 스택, 소자 및 방법은 채널영역을 갖는 반도체 기판의 상기 채널영역을 덮도록 형성된 절연막 위에 배치되고, 인가되는 전압에 따라 절연상태에서 도전상태로 전기적 특성이 변화하는 금속산화물 박막을 포함한다. 또한 금속산화물 박막 위에 배치되어, 금속산화물 박막의 전기적 특성을 변화시킬 수 있는 게이트전극층을 구비한다.
저항형 메모리소자, 대용량화, 절연막, 금속산화물 박막
Description
도 1은 본 발명의 일 실시예에 따른 트랜지스터 일체형 비휘발성 메모리 소자의 구조를 설명하는 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 트랜지스터 일체형 비휘발성 메모리 소자의 구조를 설명하는 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 트랜지스터 일체형 비휘발성 메모리 소자의 구조를 설명하는 단면도이다.
도 4는 본 발명의 제1 내지 제3 메모리소자의 드레인 전압인가에 대한 드레인 전류의 특성을 나타낸 그래프이다.
*도면의 주요부분에 대한 부호의 설명*
100; 기판 110; 소스 영역 또는 드레인 영역
115; 채널영역 120; 절연막
125; 중간 게이트전극층 130; 금속산화물 박막
140; 게이트전극층
200, 210, 220; 제1, 제2 및 제3 게이트 스택
본 발명은 금속산화물 재료를 이용한 반도체 비휘발성 메모리 소자 및 그 구동방법에 관한 것으로, 특히 적절한 전압 신호의 인가에 의해 저항값이 변화하는 특성을 갖는 금속산화물 박막을 포함하는 전계효과 트랜지스터의 게이트 스택을 일체화한 트랜지스터 일체형 비휘발성 메모리 소자 및 그 구동방법에 관한 것이다.
반도체 메모리는 크게 휘발성 메모리와 비휘발성 메모리의 두 가지 종류로 나눌 수 있다. 휘발성 메모리는 전원을 차단하면 저장되어 있던 메모리가 모두 소멸하는 메모리이다. 반면, 비휘발성 메모리는 전원을 차단하더라도 저장된 메모리가 소멸하지 않는다. 최근 개인정보 단말기기로 대표되는 모바일 어플리케이션의 급속한 진전에 따라, 다양한 휴대기기에서의 비휘발성 메모리의 사용이 크게 증가하고 있다.
한편, 기존의 DRAM (Dynamic Random Access Memory)이나 SRAM (Static Random Access Memory)과 같은 휘발성 메모리를 비휘발성 메모리로 대체할 수 있다면, 소비전력 및 기동시간을 대폭적으로 절감할 수 있다. 이들 비휘발성 메모리 가운데, 가장 기술 개발이 많이 진행되어 있고 또한 상용화된 대부분의 메모리는 플래쉬 메모리이다. NOR형과 NAND형으로 대표되는 플래쉬 메모리는 앞서 설명한 기술적인 배경을 바탕으로 시장규모를 크게 늘리고 있다. 다만 플래쉬 메모리는 동작속도가 느리고 비교적 높은 전압을 사용해야 한다는 단점 때문에, 기존의 DRAM 또는 SRAM과 같은 범용 메모리를 대체할 수 있는 단계는 아니다. 이로 인해, 플래쉬 메모리는 디지털 카메라나 휴대전화 등 모바일 기기의 정보저장 매체로서 제한되어 사용되고 있다.
그런데, 메모리가 갖추어야 할 중요한 성능 중의 하나는 재기록 동작에 대한 신뢰성이다. 플래쉬 메모리의 경우, 재기록 동작에 대한 신뢰성이 양호하지 않다. 물론, 모바일 기기에의 응용만으로 그 사용을 한정한다면 재기록 가능 횟수의 기준을 크게 떨어뜨릴 수 있다. 하지만, 모바일 기기에서 요구되는 정도의 재기록 동작 신뢰성은 범용 PC 등의 안정된 동작을 담보할 수 없다.
또한, 최근의 휴대형 모바일 기기 및 컨버전스 기능을 갖는 디지털 기기에서 요구되는 메모리의 사양을 만족하기 위해서는, 각 메모리 모듈이 갖는 장점이 모두 활용된다. 이를 위하여, DRAM/SRAM/플래쉬 메모리 등을 적절히 조합하여 사용하는 방법을 채택하고 있다. 그러나, 이 방법은 전체 메모리 칩의 크기를 현저히 증가시킬 뿐 만 아니라, 비용 면에서도 불리하다. 다만, 고속, 고밀도, 비휘발성 등을 모두 만족하는 메모리가 존재하지 않기 때문에, 선택하고 있는 방법일 뿐이지 효율적인 방법은 아니다.
아울러, 현재와 같이 실리콘 제조 공정의 미세화가 빠르게 진행되고 있는 상황에서, 플래쉬 메모리 소자를 미세화하여 소정의 동작특성을 확보하는 데는 원리적인 한계가 있는 것으로 지적되고 있다. 향후 10년 이내에 플래쉬 메모리는 고집적화의 한계에 도달할 것으로 예상되고 있다.
이에 따라, 어떠한 기기나 용도에 대해서도 안정적으로 탑재 가능한 통합형 메모리의 등장을 강하게 요구하고 있다. 통합형 메모리는 비휘발성은 물론 고속, 저소비전력, 높은 재기록 동작 신뢰성 등을 갖출 필요가 있다. 그러나, 현재까지 이러한 성능을 모두 갖춘 반도체 메모리는 아직 상용화 되지 않았다. 따라서, 다양한 비휘발성 메모리 기술이 활발하게 연구 개발 중이며, 각 기술에 대한 발전 가능성 및 상용성을 다각적으로 모색하고 있다.
플래쉬 메모리의 동작 성능을 크게 개선하고 초미세 실리콘 소자 공정 세대에서 플래쉬 메모리를 유연하게 대체할 차세대 비휘발성 메모리 소자는 현재까지 다음의 네 가지 정도가 적극적으로 검토되고 있다. 즉, (1) 강유전체 메모리(Ferroelectric RAM, FeRAM), (2) 자기저항형 메모리(Magneto-resistive RAM, MRAM), (3) 상변화 메모리(Phase-Change RAM, PRAM), (4) 금속산화물 저항형 메모리(Resistive RAM, RRAM) 등이다. 상기 비휘발성 메모리 기술들은 각각의 장단점을 가지고 있으며, 그 중 FeRAM과 MRAM은 PRAM과 RRAM에 비해 비교적 오랜 기간 연구되어 왔다. 그럼에도 불구하고, FeRAM과 MRAM은 미세화 과정에서 소자를 효과적으로 제작할 수 없거나, 양호하고 신뢰성있는 동작특성을 담보하기 어렵다. 현재는 플래쉬 메모리를 대체하기는 곤란한 것으로 판단되고 있으며, 기타 특정 용도의 비휘발성 메모리 시장에서 사용하기 위한 기술 개발이 진행 중이다.
한편, PRAM은 현재의 기술수준에서는 플래쉬 메모리를 대체 가능한 가장 유력한 차세대 비휘발성 메모리 기술로 인정되고 있다. 다만, 동작원리상 주울열을 이용하여 상변화 재료를 가열 및 용융시키는 재료의 상변화 과정이 필연적으로 수반되기 때문에, 저소비전력화 및 고속동작에 대한 기술적인 해결방법이 요구되고 있다. 이에 비해 RRAM은 PRAM에 비해 원리적으로 고속 및 저전압 동작이 가능하다. 뿐만 아니라, 동작과정에서 과도한 열발생을 수반하지 않기 때문에 소자의 신뢰성 측면에서도 유리하다.
금속산화물을 이용한 저항형 메모리의 기본적인 성질과 스위칭 동작은 다음과 같다. 금속산화물과 상하부 금속 전극의 2단자 구조를 가지고 있는 메모리 소자에 전압을 인가하면, 소정의 크기의 전압 신호에 따라 소자의 저항값이 크게 변화한다. 저항형 메모리는 저항값의 변화를 정보의 저장에 이용하는 방식이다. 이 때 한 번 설정된 소자의 저항값은 전압을 인가하지 않더라도 그대로 보존되기 때문에 비휘발성 메모리 소자로 사용될 수 있다. 또한 소정의 읽어내기 전압을 인가하여 소자의 저항값을 판독한 후에도 저장된 정보는 소실되지 않는 비파괴형 읽어내기 동작이 가능하다는 특징을 가지고 있다. 소자의 저항값을 인가 전압에 의해 스위칭할 수 있는 금속산화물 저항형 메모리 소자에서, 저항값이 작은 경우를 "온(ON)"상태, 저항값이 큰 경우를 "오프(OFF)"상태로 정의하고 있다.
금속산화물 저항형 메모리가 최근 많은 주목을 받고 있는 이유는, 위에서 언급한 통합형 메모리가 요구하고 있는 대부분의 조건을 만족하고 있기 때문이다. 향후 적절한 재료의 선택과 공정 최적화 연구의 결과에 따라서는 저제조비용, 대용량, 고속, 저소비전력 등의 특성을 모두 겸비한 비휘발성 메모리 소자를 실현할 수 있는 가능성이 크다. 아울러, 저항형 메모리는 소자를 미세화 하는데 있어서의 현저한 기술장벽이 없는 것으로 알려져 있다.
다만, 금속산화물 저항형 메모리는 개발 초기단계이며, 어떠한 금속산화물이 최적의 재료인지, 아울러 금속산화물과 함께 사용할 전극 재료의 역할에 대해서도 명확히 알려진 바가 없다. 왜냐하면 앞서 설명한 전압 인가에 따른 저항값의 변화를 완전하게 설명할 수 있는 동작기구가 아직 규명되지 않았기 때문이다. 금속산화물 저항형 메모리를 통합형 메모리로 사용하기 위한 소정의 조건을 충분히 만족하기 위해서는 다음의 기술적인 진보가 더 수반되어야 할 것이다.
먼저 저비용화 및 대용량화를 효율적으로 수행하기 위해서는 셀 당 점유 면적을 4F2 이하로 줄일 필요가 있다. 여기서 F는 소자 설계에서 사용되는 설계 최소단위이다. 현재 이용되고 있는 하나의 저항형 메모리 소자(1R)와 하나의 스위칭 트랜지스터(1T)로 구성되는 단위 셀의 경우에도 4~6F2 정도의 셀 면적을 실현할 수 있다. 만일 1T1R의 구조를 트랜지스터 일체형 메모리 소자로 실현할 수 있다면, 메모리 소자의 대용량화 및 공정 간소화에 크게 기여하게 될 것임은 자명하다. 1T1R(PRAM, MRAM의 경우) 또는 1T1C(Capacitor, FeRAM의 경우)의 구조는 기존의 비휘발성 메모리 소자를 사용한 단위 셀의 기본구성이기 때문이다. 금속산화물 저항형 메모리를 트랜지스터 일체형으로 제작할 수 있다면, 기타 차세대 비휘발성 메모리 소자와의 기술적인 차별성을 부각할 수 있을 것이다.
FeRAM의 경우에도 강유전체 재료를 트랜지스터의 게이트 절연막에 사용한 트랜지스터 일체형 비휘발성 메모리 소자에 대한 연구가 오랜 기간 동안 이루어져 왔다. 이 소자는 강유전체의 분극을 게이트 전극에 인가하는 전압의 극성에 따라 일정 방향으로 정렬시킬 때 반도체 기판의 표면에 발생하는 전계효과에 의해 트랜지 스터의 드레인 전류가 달라지는 현상을 이용하는 것이다. 상기 소자 역시 트랜지스터 하나로 메모리 셀을 구성할 수 있어, 비휘발성 메모리의 대용량화를 실현할 후보로 거론되어 왔다. 하지만, 이 소자는 저장된 정보를 장시간 유지하는 데 치명적인 문제점이 있다고 알려지고 있다. 수많은 재료 조합과 소자 구조를 이용하여 상기 문제를 해결하기 위해 노력하고 있음에도 불구하고, 아직 실용화되지 못한 상태이다. 이것은 강유전체 트랜지스터 메모리 소자가 기본적으로 강유전체 커패시터의 특성을 이용하고 있다는 것에 기인하며, 전압 인가에 의해 기록된 강유전체의 잔류 분극은 커패시터 내부를 흐르는 누설 전류 및 소자 구조에 의해 야기되는 내부 전계 등에 의해 필연적으로 약화되기 때문이다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 저항형 메모리 소자의 소자 면적을 축소하여 메모리의 대용량화를 위해 메모리 소자를 트랜지스터 일체형으로 구성하기 위한 게이트 스택을 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 게이트 스택을 갖는 트랜지스터 일체형 비휘발성 반도체 메모리 소자를 제공하는 데 있다.
나아가, 본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 메모리 소자의 구동방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 게이트 스택은 채널영역을 갖는 반도체 기판의 상기 채널영역을 덮도록 형성된 절연막을 포함한다. 또한 상기 절연막 위에 배치되고, 인가되는 전압에 따라 절연상태에서 도전상태로 전기적 특성이 변화하는 금속산화물 박막을 포함한다. 상기 금속산화물 박막 위에 배치되어, 상기 금속산화물 박막의 상기 전기적 특성을 변화시킬 수 있는 게이트전극층을 구비한다.
상기 절연막과 상기 금속산화물 박막 사이에 배치되고, 상기 게이트전극층과 함께 상기 금속산화물 박막의 전기적 특성을 변화시킬 수 있는 중간 게이트전극층을 더 포함할 수 있다.
본 발명의 바람직한 실시예에 있어서, 상기 게이트전극층과 상기 금속산화물 박막, 상기 중간 게이트전극층, 상기 절연막의 폭이 모두 동일하게 패터닝할 수 있다. 상기 게이트전극층 및 상기 금속산화물 박막의 폭이 상기 중간 게이트전극층 및 상기 절연막의 폭보다 작게 패터닝할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 의한 메모리 소자는 상부에 채널영역을 갖는 반도체 기판과, 상기 반도체 기판의 상부에 상기 채널영역에 의해 분리되어 배치된 소스 영역 및 드레인 영역과, 상기 채널영역을 덮도록 형성된 절연막을 포함한다. 또한 상기 절연막 위에 배치되고, 인가되는 전압에 따라 절연상태에서 도전상태로 전기적 특성이 변화하는 금속산화물 박막 및 상기 금속산화물 박막 위에 배치되어, 상기 금속산화물 박막의 상기 전기적 특성을 변화시킬 수 있는 게이트전극층을 포함하고, 상기 소스 영역 및 드레인 영역에 각각 전기적으로 연결되도록 배치되는 소스 전극 및 드레인 전극을 구비한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 의한 메모리 소자의 구동방법은 상기 메모리소자에 있어서, 상기 게이트전극층에 제1 전압을 가하여 상기 금속산화물 박막과 상기 절연막을 게이트절연막으로 이용하는 OFF 상태를 정의하는 단계 및 상기 게이트전극층에 제2 전압을 가하여, 상기 절연막을 게이트절연막으로 이용하는 ON 상태를 정의하는 단계를 포함한다.
본 발명의 구동방법에 있어서, 상기 절연막과 상기 금속산화물 박막 사이에 배치된 중간 게이트전극층에 상기 게이트전극층의 전위와 동일하게 설정하거나, 상기 중간 게이트전극층과 상기 기판의 몸체 전극의 전위와 동일하게 설정하여 상기 기판에 흐르는 누설전류를 억제할 수 있다.
또한, 상기 게이트전극층 및 상기 금속산화물 박막의 폭을 상기 중간 게이트전극층 및 상기 절연막의 폭보다 작게 하여, 상기 금속산화물 박막이 갖는 용량성분을 최소화할 수 있다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에서 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 실시예 전체에 걸쳐서 동일한 참조부호는 동일한 구성요소를 나타낸다.
금속산화물을 이용한 저항형 메모리 소자의 경우, 일반적으로 OFF 상태인 고저항 상태는 일반 산화물 절연체의 역할을 하는 데 비해, ON 상태인 저저항 상태는 소자 내부에 전류 경로가 형성되어 도전체와 같은 성질을 가진다. 따라서, 상기 소 자에 이용되는 금속산화물 중에서는 금속-절연체 전이의 전형적인 성질을 가지는 재료가 다수 포함된다. 이러한 성질을 갖는 금속산화물을 트랜지스터의 게이트 절연막 상부에 적층하여 적절한 구조의 게이트 스택을 형성할 수 있다. 이렇게 제작된 소자는 금속산화물의 누설 전류 현상이나, 소자 내부에 인가되는 전계 등의 영향을 받지 않고, 게이트 스택 전체의 용량값을 전압 신호의 인가에 의해 임의로 제어할 수 있다.
도 1은 본 발명의 일 실시예에 따른 트랜지스터 일체형 비휘발성 메모리 소자(이하, 제1 메모리소자)의 구조를 설명하는 단면도이다.
도 1을 참조하면, 먼저 기판(100), 예컨대 실리콘으로 이루어지는 반도체 기판을 준비한다. 기판(100)의 상부는 채널영역(115)에 의해 상호 분리되는 소스 영역 및 드레인 영역(110)이 배치된다. 반도체 기판(100)이 p형의 도전형을 갖는 경우 소스 영역 및 드레인 영역(110)은 반대인 n형의 도전형을 갖는다. 반대로 반도체 기판(100)이 n형의 도전형을 갖는 경우에는 소스 영역 및 드레인 영역(110)은 반대인 p형의 도전 영역을 갖는다.
채널영역(115) 상부에는 본 발명의 일 실시예에 따른 제1 게이트 스택(200)이 배치된다. 즉 제1 게이트 스택(200)은 채널영역(115) 위에서 실리콘산화막과 같은 절연막(120), 금속산화물 박막(130) 및 게이트전극층(140)이 순차적으로 적층된 구조이다.
절연막(120)은 상부의 금속산화물 박막(130)과 하부의 반도체 기판(100) 사이의 양호한 계면 특성을 확보시켜 준다. 반도체 기판의 재료가 실리콘이 아닌 경 우, 절연막(120)으로 실리콘산화막 대신에 다른 절연막을 사용할 수도 있다. 이 경우, 절연막(120) 상부에 금속산화물 박막과 기판 사이의 계면 특성을 양호하게 확보할 수 있는 재료를 사용하여야 하는 것은 당연하다. 절연막(120)은 제1 두께 T1을 갖는다.
금속산화물 박막(130)은 소정의 전압 신호의 인가에 의해 산화물 박막이 갖는 저항값이 크게 변화하는 성질을 갖는 막을 의미한다. 즉, 전압을 인가하기 전에는 절연체로서의 높은 저항값을 유지하나, 일정 전압 신호가 인가된 이후에는 박막 내부에 전류 경로가 형성되어 금속과 같은 낮은 저항값을 갖는다. 낮은 저항값을 갖는 산화물 박막을 다시 절연체와 같은 높은 저항값의 상태로 되돌리기 위해서도 역시 일정한 전압 신호를 인가할 필요가 있다. 높은 저항값의 상태에서 낮은 저항값 상태로의 전이를 ON 동작, 낮은 저항값 상태에서 높은 저항값 상태로의 전이를 OFF 동작이라고 정의한다. 또한 ON 동작에 필요한 전압을 ON 전압(Von), OFF 동작에 필요한 전압을 OFF 전압(Voff) 이라고 정의한다.
일반적으로 ON 전압과 OFF 전압은 상이하며, 경우에 따라서는 극성이 다를 수도 있다. 또한 금속산화물 박막(130)의 종류에 따라 인가해야 할 전압의 크기 및 폭이 다를 수 있다. 금속산화물 박막(130)이 높은 저항값을 갖는 OFF 상태에서는 금속산화물 박막(130)이 절연막(120)과 함께 게이트 절연막으로서 작용한다. 그러나, 금속산화물 박막(130)에 ON 전압이 인가되면, 금속산화물 박막(130)은 도전성 막으로 변하고, 더 이상 용량성분으로서의 역할을 하지 않기 때문에 절연막(120)만 이 게이트 절연막으로서 작용한다.
상기 금속산화물 박막(130)은 크게 세 가지 종류의 산화물 박막으로 선택할 수 있다. 첫 번째로 상기 금속산화물 박막(130)은 전이금속을 포함하는 물질, 구체적으로 전이금속 산화물로 형성하는 것이 바람직하다. 예를 들면, 전이금속 산화물은 니켈 산화물(NiO), 티타늄 산화물(TiO2), 하프늄 산화물(HfO2), 니오븀 산화물(NbO2), 아연 산화물(ZnO), 지르코늄 산화물(ZrO2), 코발트 산화물(CoO), 구리 산화물(Cu2O)이 있다. 두 번째로 금속산화물 박막(130)은 두 가지 이상의 금속 원소를 포함하는 강상관 전자계의 산화물로 형성하는 것이 바람직하다. 구체적으로, 강상관 전자계의 산화물은 프라세오듐 칼슘 망간 산화물(Pr1-xCaxMnO3), 비스무스 칼슘 망간 산화물(Bi1-xCaxMnO3), 란탄 칼슘 망간 산화물(La1-xCaxMnO3)이 있다.
세 번째로 금속산화물 박막(130)은 페로브스카이트계 결정 구조를 갖는 산화물 재료에 소정의 금속원소가 불순물로 도핑된 금속산화물로 형성하는 것이 바람직하다. 예컨대, 도핑된 금속산화물은 니오븀이 도핑된 스트론튬 티탄 산화물(Nb-SrTiO3), 크롬이 도핑된 스트론튬 지르코늄 산화물(Cr-SrZrO3)이 있다. 이때, 금속산화물 박막(130)은 제2 두께 T2를 갖는다.
한편, 전계효과 트랜지스터의 게이트 절연막의 두께는 실리콘 산화막의 환산 두께로 나타내는 것이 일반적이다. 왜냐하면, 비유전율과 막 두께가 다른 두 가지 이상의 물질로 구성된 게이트 스택을 갖는 전계효과 트랜지스터의 동작특성을 용이 하게 예측하여, 소자의 구조를 설계하는 데 편의를 도모할 수 있기 때문이다. 따라서 절연막(120) 및 금속산화물 박막(130)의 전체 두께 (T1+T2)를 실리콘 산화막의 환산두께 (Tox)로 나타낼 필요가 있다. 실리콘 산화막의 환산두께는 아래의 수학식 1에 의해 계산된다.
여기서 3.9는 절연막(120)으로서 실리콘 산화막의 비유전율이며, ε은 금속산화물 박막이 OFF 상태일 때의 비유전율이다. 상기 수학식 1에서 얻은 Tox는 전계효과 트랜지스터의 게이트 스택이 비유전율과 막 두께가 다른 두 가지의 이상의 물질로 구성되어 있다고 하더라도, 전체가 Tox의 두께를 갖는 실리콘 산화막 하나의 재료로 구성되어 있다고 간단하게 가정할 수 있는 기준을 제시한다.
상기 수학식 1에 의해 바람직한 실리콘 산화막의 환산두께(Tox)를 얻기 위한 금속산화물 박막(130)의 제2 두께(T2)와 비유전율(ε)을 알 수 있다. 상기 비유전율(ε)은 게이트 스택을 구성하는 금속산화물 박막(130)의 재료의 종류에 의해 결정될 수 있다. 제2 두께(T2)는 금속산화물 박막(130)의 증착시 적절한 공정변수의 제어를 통해 조절될 수 있다. 금속산화물 박막(130)은 다양한 박막 형성방법을 통해 형성할 수 있다. 박막 형성방법은 금속산화물 박막(130)의 종류에 따라 다를 수 있다. 또한, 소정의 전압 신호의 인가에 의해 산화물 박막이 갖는 저항값이 크게 변화하는 성질을 가장 효율적으로 이용할 수 있도록, 박막 형성방법을 최적화 하는 것이 바람직하다. 대표적으로 생각할 수 있는 금속산화물 박막(130)의 형성방법은, 반응성 스퍼터링 증착법, 전자빔 증착법, 레이저 펄스 증착법, 분자선 에피택시법 등의 진공 장치를 이용하는 방법이 사용될 수 있으며, 금속 유기물 소스를 사용하는 화학적 기상 증착법 및 금속 유기물 용액을 사용하는 스핀코팅법도 사용될 수 있다.
게이트전극층(140)은 트랜지스터 일체형 비휘발성 메모리 소자의 상부 게이트 전극으로 작용하므로 전극으로서 충분히 낮은 저항을 가진다. 동시에 상기 금속산화물 박막(130)의 메모리 특성을 효과적으로 발현시키는 재료를 사용하여 형성하는 것이 바람직하다. 또한, 게이트전극층(140)은 금속산화물 박막(130)의 재료에 따라 적절하게 선택되어야 하며, 금속산화물 박막(130)의 종류에 따라 최적의 게이트전극층(140)의 재료가 선택될 수 있다. 사용할 수 있는 대표적인 재료의 예로는, 백금(Pt), 은(Ag), 금(Au), 티타늄(Ti), 구리(Cu), 팔라듐(Pd) 등이 있으며, 그 이외에도 다양한 금속전극을 사용할 수 있다. 또한 경우에 따라서는 도전성을 가지는 산화물 전극이 사용될 수도 있다.
한편, 소스 영역 및 드레인 영역(110)은 소스 전극 및 드레인 전극(도시하지 않음)과 전기적으로 연결된다. 소스 전극, 드레인 전극 및 게이트 전극(도시하지 않음)은 층간 절연막(도시하지 않음)에 의해 각각 전기적으로 분리된다.
제1 메모리 소자의 동작 원리를 설명하면 다음과 같다. 먼저 금속산화물 박막(130)이 도전성을 띠지 않는OFF 상태에서 소정의 비유전율을 갖는 유전 특성을 보이는 경우, 금속산화물 박막(130)은 절연막(120)과 함께 전계효과 트랜지스터의 게이트 절연막으로서 작용한다. 따라서 전체 게이트 절연막의 두께는 상기 수학식 1에 의해 계산되는 실리콘 산화막의 환산두께(Tox)가 된다. 한편, 게이트전극층(140)에 소정의 ON 전압이 인가되면 금속산화물 박막(130)의 저항상태가 크게 변화하여 금속산화물 박막(130)은 도전성 막으로 그 성질이 변화한다. 이에 따라, 절연막(120)만이 전계효과 트랜지스터의 게이트 절연막으로서 작용한다. 이때 전체 게이트 절연막의 두께는 실리콘산화막의 환산두께에서 실리콘 산화막의 제1두께인 T1으로 줄어든다.
이 두 상태는 적절한 ON 전압과 OFF 전압을 게이트전극층(140)에 인가함에 따라 달라질 수 있으며, 일단 게이트 전압이 인가된 이후에는 게이트전극층(140)에 전압을 인가하지 않더라도 변화된 상태를 유지하게 된다. 위에서 설명한 바와 같이 금속산화물 박막(130)이 큰 저항을 갖는 OFF 상태에서는 전체 게이트 절연막의 두께가 증가함에 따라, 소스 영역과 드레인 영역(110) 사이에 흐르는 전류량도 상대적으로 작아지게 된다. 반면, 금속산화물 박막(130)이 도전성을 갖는 ON 상태에서는 전체 게이트 절연막의 두께가 감소하여 소스 영역과 드레인 영역(110) 사이에 흐르는 전류량은 상대적으로 커진다.
따라서 본 발명의 제1메모리 소자의 동작에 있어서, 동일한 게이트 전압을 인가한 경우, 드레인 전류의 크기가 서로 다른 두 가지 상태를 이용할 수 있다. 따라서 제1 메모리소자는 비휘발성 메모리 소자로 사용할 수 있다. 상기 금속산화물 의 도전성의 차이에 따라 제1 게이트 스택의 두께가 변화하는 것은 결국 트랜지스터의 문턱전압을 제어하는 역할을 한다. 금속산화물 박막(130)과 절연막(120)의 두께를 적절하게 설계하는 방법에 의해, 본 발명의 제1 메모리소자가 ON 상태와 OFF 상태일 때, 트랜지스터의 문턱전압을 임의로 설계할 수도 있다.
도 2는 본 발명의 다른 실시예에 따른 트랜지스터 일체형 비휘발성 메모리 소자(이하, 제2 메모리소자)를 설명하는 단면도이다. 도 2에 있어서 도 1과 동일한 참조 부호는 동일 요소를 지칭하며, 따라서 여기에서는 이들에 대한 상세한 설명은 생략한다.
도 2를 참조하면, 기판(100) 및 채널영역(115)의 구성 및 구조는 상기 도 1에서 설명한 바와 동일하다. 채널영역(115)의 상부에는 본 발명의 다른 실시예에 따른 제2 게이트 스택(210)이 배치된다. 제2 게이트 스택(210)은 채널영역(115) 위에 절연막(120), 예컨대 실리콘 산화막, 중간 게이트전극층(125), 금속산화물 박막(130) 및 게이트전극층(140)이 순차적으로 적층되는 구조를 갖는다. 따라서 도 1에서 설명한 제1 게이트 스택(200)과는 절연막(120)과 금속산화물 박막(130) 사이에 상기 중간 게이트전극층(125)이 삽입된다는 점이 상이하다.
중간 게이트전극층(125)은 제2 메모리소자의 기능성을 향상시키는 역할을 한다. 중간 게이트전극층(125)이 기여하는 효과는 다음의 두 가지이다.
중간 게이트전극층(125)이 기여하는 첫 번째 효과는 중간 게이트전극층(125)의 도입이 금속산화물 박막(130)의 안정적이고 우수한 특성을 확보하는 데 도움을 준다. 금속산화물 박막(130)은 본 발명의 제2 메모리소자를 구성하는 가장 중요한 재료이며, 그 동작에 있어서 저항값이 크게 변화하는 특성을 갖는다. 따라서, 금속산화물 박막(130)은 본 발명의 제2 메모리 소자의 양호한 동작을 결정짓는 중요한 요소이다. 한편, 통상적으로 보고되고 있는 저항형 메모리 소자에서 금속산화물 박막(130)은 하부 금속 전극층 위에 형성된다. 금속산화물 박막(130)의 재료의 종류에 따라서, 박막(130)이 형성되는 하부의 층의 종류가 금속산화물 박막(130)의 결정성 및 미세 구조에 큰 영향을 미친다는 사실이 알려져 있다.
도 1의 제1 메모리 소자의 제1 게이트 스택(200)에 의하면, 금속산화물 박막(130)은 절연막(120) 상부에 형성되며, 이러한 구조는 경우에 따라서 금속산화물 박막(130)의 품질의 저하 또는 저항 변화 특성의 차이를 야기할 수 있다. 아울러, 금속산화물 박막(130)의 형성 과정에서, 금속산화물 박막(130)과 절연막(120) 사이에 예기치 않은 계면이 형성되어, 본 발명에 따른 트랜지스터 일체형 비휘발성 메모리 소자의 동작을 열화시킬 수 있다.
이러한 점에서 도 2에 도시된 중간 게이트전극층(125)은 통상적인 저항형 메모리가 갖는 상부금속 전극층-금속산화물 박막-하부금속 전극층의 구조를 동일하게 이용한다. 이에 따라, 금속산화물 박막(130)의 특성을 예상대로 반영할 것으로 기대되며, 결과적으로 본 발명의 제2 메모리 소자의 양호한 동작을 기대할 수 있다.
중간 게이트전극층(125)이 기여하는 두 번째 효과는 중간 게이트전극층(125)의 도입에 의해 본 발명의 제2 메모리 소자의 동작방법을 보다 확장할 수 있다. 제2 메모리 소자의 동작에서는 소스 전극, 드레인 전극, 게이트 전극, 바디 전극의 네 전극을 이용하여 소자의 트랜지스터 특성 및 메모리 특성을 실현한다. 경우에 따라서는, 제2 게이트 스택(210)의 상부를 구성하는 게이트전극층(140)-금속산화물 박막(130)-중간 게이트전극층(125)에 인가되는 전압을 독립적으로 제어하는 것이 효과적일 수 있다. 예를 들면, 소정의 쓰기 동작에 의해 어떤 메모리 상태를 가지고 있는 제2 메모리 소자는 트랜지스터로서 구동할 때 충분한 전류를 흘리면서도 소자가 가진 메모리 상태를 그대로 유지하는 것이 바람직하다. 이를 위해, 트랜지스터의 구동 시에만 게이트전극층(140)과 중간 게이트 전극(125)의 전위를 동일하게 설정하는 것이 가능하다. 다른 예를 들면, 금속산화물 박막(130)의 저항값을 변화시키기 위해 게이트전극층(140)에 인가하는 ON 전압과 OFF 전압의 크기가 제2 메모리소자의 문턱전압보다 큰 경우, 중간 게이트전극층(125)과 트랜지스터의 바디 전극의 전위를 동일하게 설정하여, 소자의 메모리 상태를 변화시키는 동작에 있어서 소스 영역과 드레인 영역(110)에 흐르는 누설전류의 양을 줄일 수 있다.
제2 메모리소자의 중간 게이트전극층(125)은 메모리 소자의 구동 자유도를 확장함으로써, 소자의 기능성을 향상시키는 데 도움을 줄 수 있을 것이다.
한편, 중간 게이트전극층(125)을 구성하는 재료는 앞서 설명한 게이트전극층(140)과 마찬가지로, 전극으로서 충분히 낮은 저항을 가진다. 동시에 금속산화물 박막(130)의 메모리 특성을 효과적으로 발현시키는 재료를 사용하여 형성하는 것이 바람직하다. 아울러, 중간 게이트전극층(125)은 절연막(120) 상부에 형성되므로, 절연막(120)과의 양호한 계면을 형성하는 재료로 선택하는 것이 바람직하다.
제2 게이트 스택(210)을 제외한 본 발명의 제2 메모리 소자의 구조 및 형성방법은 도 1에서 설명한 바와 동일하다.
도 3은 본 발명의 또 다른 실시예에 따른 트랜지스터 일체형 비휘발성 메모리 소자(이하, 제3 메모리소자)를 설명하는 단면도이다. 도 3에 있어서 도 1과 동일한 참조 부호는 동일 요소를 지칭하며, 따라서 여기에서는 이들에 대한 상세한 설명은 생략한다.
도 3을 참조하면, 기판(100) 및 채널영역(115)의 구성 및 구조는 상기 도 1에서 설명한 바와 동일하다. 채널영역(115)의 상부에는 본 발명의 또 다른 실시예에 따른 제3 게이트 스택(220)이 배치된다. 제3 게이트 스택(220)은 채널영역 위에서 절연막(120), 중간 게이트전극층(125), 금속산화물 박막(130) 및 게이트전극층(140)이 순차적으로 적층된 구조이다. 금속산화물 박막(130) 및 게이트전극층(140)의 크기가 상기 절연막(120)과 중간 게이트전극층(125)보다 작게 패터닝된다. 따라서 도 1에서 설명한 제1 게이트 스택(200)과는 절연막(120)과 금속산화물 박막(130) 사이에 중간 게이트전극층(125)이 삽입된다는 점과, 금속산화물 박막(130) 및 금속 게이트전극층(140)이 절연막(120) 및 중간 게이트전극층(125)보다 작게 패터닝되는 구조라는 점이 상이하다.
앞에서 설명한 바와 같이 작게 패터닝하면, 본 발명의 제3 메모리 소자의 기능성을 향상시킨다. 작게 패터닝된 금속산화물 박막(130)과 게이트전극층(140)을 포함하는 제3 게이트 스택(220)이 기여하는 효과는 다음과 같다.
통상적으로 저항형 메모리 소자에 사용되어 전압의 인가에 따라 저항값의 변화 특성을 보이는 금속산화물 박막(130)은 도전성을 갖지 않는 상태에서는 실리콘 산화막보다 큰 유전율을 갖는 산화물 재료인 경우가 많다. 예를 들면, 티타늄 산화 물, 지르코늄 산화물, 스트론튬 티탄 산화물 등은 그 결정상태에 따라서 달라지기는 하지만 20이상의 비유전율을 가지며, 이것은 실리콘 산화막의 비유전율 3.9에 비해 5배 이상 큰 값이다. 이처럼 비유전율이 크게 상이한 두 가지 절연막 재료로 구성된 상기 게이트 스택에 있어서, 게이트 전극에 인가되는 전압은 그 대부분이 절연막(120)에 인가될 것으로 예상된다. 왜냐하면, 전체 게이트 절연막이 가지는 용량성분은 금속산화물 박막(130)이 가지는 용량성분과 절연막(120)이 가지는 용량성분이 직렬로 연결된 것과 같다. 용량의 직렬연결에서 각 용량이 갖는 전하량은 일정하며, 따라서 전압 분배의 원리에 의해 작은 용량을 갖는 절연막(120)에 대부분의 전압이 걸리게 된다.
상기 고찰에 의하면, 본 발명에 따른 트랜지스터 일체형 비휘발성 메모리 소자가 ON 상태에서 OFF 상태로 전이하는 경우에는 문제가 발생하지 않는다. 그러나, OFF 상태에서 ON 상태로 전이하는 경우, 금속산화물 박막(130)의 저항값이 다시 낮아지는 상태로 만들기 위해 인가하는 ON 전압은 절연막(120)에 인가되는 전압을 포함해야 한다. 이에 따라, 상당히 큰 전압을 게이트 전극에 인가해야 한다는 것을 의미한다. 물론, 형성하고자 하는 금속산화물 박막(130)의 두께를 제어하여 금속산화물 박막(130)의 용량을 작게 할 수는 있다. 그러나, 실질적인 두께를 고려할 때, 통상적으로 사용하는 두께보다 5~6배 이상의 두께를 갖는 금속산화물 박막(130)을 형성하는 것은 상기 게이트 스택에 바람직하지 않다.
상기 문제를 해결하기 위한 방법의 하나로 도 2에서 참조한 바와 같이, 중간 게이트전극층(125)을 마련하여 이를 독립적으로 구동하는 방법을 생각할 수 있다. 하지만, 이 방법은 도 2의 제2 게이트 스택(210)이 갖는 기대효과에도 불구하고, 제5의 전극 단자를 마련해야 하는 등 공정상의 복잡성을 수반한다. 따라서, 상기 문제를 해결하기 위한 또 다른 방법으로서, 금속산화물 박막(130)과 금속 게이트전극층(140)을 중간 게이트전극층(125)과 절연막(120)보다 작게 패터닝하여 전체 게이트 절연막을 구성하는 용량성분 중에서 금속산화물 박막(130)이 갖는 용량성분을 가능한 한 작게 만드는 것이다. 금속산화물 박막(130)의 비유전율과 두께를 이용하면, 본 발명의 제3 메모리 소자의 동작전압을 최적화할 수 있는 상하 면적비를 도출할 수 있다.
이러한 점에서 도 3에 도시된 제3 게이트 스택(220)은 전체 게이트 절연막의 용량성분의 구성을 최적화함으로써, 본 발명에 따른 트랜지스터 일체형 비휘발성 메모리 소자의 동작 전압을 절감하는 데 크게 기여할 수 있을 것으로 기대된다.
한편, 금속산화물 박막(130)과 게이트전극층(140)을 작게 패터닝하는 방법은 통상적으로 반도체 공정에서 사용되는 방법을 선택할 수 있다. 대표적으로는, 적절한 마스크를 사용하고 적절한 식각 조건을 이용한 건식 및 습식 식각 공정에 의해 상기 패터닝 공정을 수행하는 것이 가능하다. 아울러, 경우에 따라서는 레지스트 패턴을 먼저 형성하고 금속산화물 박막(130) 및 게이트전극층(140)을 형성하여 패터닝을 수행하는 리프트 오프 공정을 사용할 수도 있다. 제3 게이트 스택(220)에서는 절연막(120) 상부에 중간 게이트전극층(125)이 존재하기 때문에 패터닝 공정에 있어서 절연막(120)의 열화 현상을 막을 수 있을 것으로 기대된다.
제3 게이트 스택(220)을 제외한 본 발명의 제3 메모리 소자의 구조 및 형성 방법은 도 1에서 설명한 제1 메모리소자와 동일하다.
도 4는 제1 내지 제3 메모리 소자의 드레인 전압 인가에 대한 드레인 전류의 특성을 나타낸 그래프이다.
도 4에 도시된 바와 같이, 금속산화물 박막(130)이 도전성을 띠지 않는 OFF 상태보다 금속산화물 박막(130)이 도전성을 갖는 ON 상태가 소정의 게이트 전압이 인가된 상태에서 드레인 전압에 따른 드레인 전류가 더 크다. 이는 앞서 설명한 바와 같이, 금속산화물 박막(130)이 도전성을 띠지 않는 경우, 금속산화물 박막(130)이 하부의 절연막(120)과 함께 전계효과 트랜지스터의 게이트 절연막으로서 작용하기 때문이다. 반대로 금속산화물 박막(130)이 도전성을 띠게 되는 경우에는 절연막(120) 만의 상대적으로 얇은 게이트 절연막이 형성되기 때문이다.
다만, 이와 같은 트랜지스터의 메모리 동작을 효과적으로 실현하기 위해서는 드레인 전압에 따른 드레인 전류의 차이를 유발하기 위한 게이트 전압의 인가 조건을 적절하게 정하는 것이 바람직하다. 그 이유는 본 발명에 따른 트랜지스터 일체형 비휘발성 메모리 소자가 게이트 전압의 크기에 의해 ON 또는 OFF 상태를 갖는 동작을 수행하기 때문이다. 즉, 일단 ON 또는 OFF 전압의 인가에 의해 소정의 정보를 기록한 후, 저장된 정보를 드레인 전류의 크기의 차를 통해 읽어내기 위해서는 적절한 크기의 게이트 전압을 소자의 게이트 전극에 인가해야 할 필요가 있다. 이때 인가하는 게이트 전압은 ON 또는 OFF 동작에 필요한 게이트 전압보다 작게 설정하는 것이 바람직하다. 만일, 저장된 정보를 읽어내기 위한 동작의 실현을 위해 과도하게 높은 게이트 전압을 인가하여 드레인 전류의 차이를 도출하게 되면, 이미 저장된 정보를 파괴하여 더 이상 동일한 정보를 읽어낼 수 없게 할 수 있기 때문이다. 다시 말해서, 본 발명에 따른 트랜지스터 일체형 메모리 소자의 메모리 동작을 실현하는 데 있어서, 이전에 저장해 놓은 정보를 파괴하지 않고 비파괴형의 읽어내기 동작을 가능하게 하기 위해서는 읽어내기 전압(Vread)을 ON 전압 또는 OFF 전압보다 충분히 작게 설정하는 것이 바람직하다.
상기 메모리 동작에 있어서는, 앞서 설명한 동작 원리에 의해 저장된 정보의 상태에 따라 드레인 전류의 차이를 도출하는 것이 가능하다. 그러나, 본 발명에 따른 트랜지스터 일체형 비휘발성 메모리 소자는, 정보를 저장하는 메모리의 기능과 트랜지스터의 기능을 동시에 구현하는 것이 특징이다. 따라서 정보를 저장하고 있는 상태에서도 충분한 드레인 전류를 흘려야 할 경우가 있을 것이다. 하지만, 저장된 정보의 파괴를 막기 위해 게이트 전압을 충분히 낮은 상태로 유지하여, 읽어내기 동작을 수행하는 경우에는 트랜지스터가 유발하는 드레인 전류가 충분히 큰 값이 될 것이라고 말할 수는 없다. 이 문제를 해결하기 위해서는 다음의 두 가지 동작 방법을 선택하는 것이 바람직하다.
첫 번째 방법은 제1 내지 제3 메모리 소자에 적용할 수 있는 방법으로, 읽어내기 동작을 파괴형으로 수행하는 것이다. 즉, 전체 회로의 동작에 필요한 충분한 드레인 전류를 도출하기 위해서, 읽어내기 동작에서도 충분한 게이트 전압을 인가하는 방법이다. 다만, 이 경우에는 게이트 전압의 크기에 따라 이미 저장된 정보가 소실되거나 반전할 수도 있기 때문에, 읽어내기 동작을 수행한 후에는 반드시 동일 한 정보를 다시 쓰는 동작을 수반하는 것으로 문제를 해결할 수 있다.
두 번째 방법은 제2 내지 제3 메모리 소자에서 적용할 수 있는 방법으로, 이들 소자의 특징인 중간 게이트전극층(125)을 활용하는 방법이다. 즉, 메모리 소자의 읽어내기 동작 시, 게이트 전극의 전위와 중간 게이트전극층(125)의 전위를 일정하게 하여, 실제 금속산화물 박막(130)에는 전위의 차이가 발생하지 않도록 하는 것이다. 물론, 이 방법에서는 중간 게이트전극층(125)에도 전기적 신호를 인가할 수 있도록 별도의 전극 패드를 마련하는 것이 필요하기는 하나, 읽어내기 동작에서 충분한 게이트 전압을 인가하여 충분한 양의 드레인 전류를 도출하면서도, 이미 저장된 정보를 파괴하지 않는 비파괴형 읽어내기 동작이 가능하다는 장점이 있다.
이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
본 발명에 따른 트랜지스터 일체형 비휘발성 메모리 소자에 의하면, 저항 변화 특성을 갖는 금속산화물 박막을 실리콘 산화막 상부 또는 중간 금속 전극층 상부에 배치시킴으로써 금속산화물 박막의 저항 상태에 따라 게이트 절연막의 두께를 변화시킬 수 있으며, 이에 따라 단일 전계효과 트랜지스터만으로도 서로 다른 양의 전류를 흐르도록 할 수 있다.
본 발명에 따른 트랜지스터 일체형 비휘발성 메모리 소자는 절연막, 예컨대 실리콘산화막 위에 형성된 금속산화물 박막 또는 실리콘산화막 위에 형성된 중간 게이트전극층, 그 상부에 형성된 금속산화물 박막을 포함한다. 이에 따라, 스위치 트랜지스터의 게이트 절연막을 일반적인 실리콘 산화막과 저항상태의 변화에 따라 정보를 저장할 수 있는 금속산화물 박막과의 적층함으로써, 저항형 메모리소자의 소자 면적을 축소하여 메모리의 대용량화를 용이하게 실현할 수 있다.
본 발명에 따른 트랜지스터 일체형 비휘발성 메모리 소자의 구동방법을 적절히 선택함으로써, 저장된 정보를 반복하여 읽어내는 동작에 있어서도 이미 저장된 정보가 파괴되지 않는 비파괴형 읽어내기 동작을 실현할 수 있다. 뿐만 아니라, 다양한 메모리 소자 사례를 통해, 메모리 기능을 갖는 트랜지스터의 전류 도출 능력을 향상시키고, 메모리 저장에 필요한 구동 전압을 최적화하여 적절한 구동방법을 선택할 수 있다.
Claims (18)
- 채널영역을 갖는 반도체 기판의 상기 채널영역을 덮도록 형성된 절연막;상기 절연막 위에 배치되고, 인가되는 전압에 따라 절연상태에서 도전상태로 전기적 특성이 변화하는 금속산화물 박막; 및상기 금속산화물 박막 위에 배치되어, 상기 금속산화물 박막의 상기 전기적 특성을 변화시킬 수 있는 게이트전극층을 구비하는 것을 특징으로 하는 게이트 스택.
- 제1항에 있어서,상기 절연막과 상기 금속산화물 박막 사이에 배치되고, 상기 게이트전극층과 함께 상기 금속산화물 박막의 전기적 특성을 변화시킬 수 있는 중간 게이트전극층을 더 포함하는 것을 특징으로 하는 게이트 스택.
- 제2항에 있어서,상기 게이트전극층과 상기 금속산화물 박막, 상기 중간 게이트전극층, 상기 절연막의 폭이 모두 동일하게 패터닝된 것을 특징으로 하는 게이트 스택.
- 제2항에 있어서,상기 게이트전극층 및 상기 금속산화물 박막의 폭이 상기 중간 게이트전극층 및 상기 절연막의 폭보다 작게 패터닝된 것을 특징으로 하는 게이트 스택.
- 제1항에 있어서,상기 반도체 기판은 실리콘 기판이고, 상기 절연막은 실리콘 산화막인 것을 특징으로 하는 게이트 스택.
- 제1항에 있어서, 상기 금속산화물 박막은 전이금속 산화물, 강상관 전자계 산화물 또는 페르브스카이트계 결정에 금속원소가 도핑된 금속산화물 중에서 선택된 어느 하나인 것을 특징으로 하는 게이트 스택.
- 제6항에 있어서,상기 전이금속 산화물은 니켈 산화물(NiO), 티타늄 산화물(TiO2), 하프늄 산화물(HfO2), 니오븀 산화물(NbO2), 아연 산화물(ZnO), 지르코늄 산화물(ZrO2), 코발트 산화물(CoO), 구리 산화물(Cu2O) 중에서 선택된 적어도 어느 하나로 이루어진 것을 특징으로 하는 게이트 스택.
- 제6항에 있어서,상기 강상관 전자계 산화물은 프라세오듐 칼슘 망간 산화물(Pr1-xCaxMnO3), 비 스무스 칼슘 망간 산화물(Bi1-xCaxMnO3), 란탄 칼슘 망간 산화물(La1-xCaxMnO3) 중에서 선택된 적어도 어느 하나로 이루어진 것을 특징으로 하는 게이트 스택.
- 제6항에 있어서,상기 금속원소가 도핑된 금속산화물은 니오븀이 도핑된 스트론튬 티탄 산화물(Nb-SrTiO3) 또는 크롬이 도핑된 스트론튬 지르코늄 산화물(Cr-SrZrO3) 중에서 선택된 적어도 하나로 이루어진 것을 특징으로 하는 게이트 스택.
- 상부에 채널영역을 갖는 반도체 기판;상기 반도체 기판의 상부에 상기 채널영역에 의해 분리되어 배치된 소스 영역 및 드레인 영역;상기 채널영역을 덮도록 형성된 절연막;상기 절연막 위에 배치되고, 인가되는 전압에 따라 절연상태에서 도전상태로 전기적 특성이 변화하는 금속산화물 박막; 및상기 금속산화물 박막 위에 배치되어, 상기 금속산화물 박막의 상기 전기적 특성을 변화시킬 수 있는 게이트전극층; 및상기 소스 영역 및 드레인 영역에 각각 전기적으로 연결되도록 배치되는 소스 전극 및 드레인 전극을 구비하는 것을 특징으로 하는 메모리 전계효과 트랜지스터.
- 제10항에 있어서,상기 절연막과 상기 금속산화물 박막 사이에 배치되고, 상기 게이트전극층과 함께 상기 금속산화물 박막의 전기적 특성을 변화시킬 수 있는 중간 게이트전극층을 더 포함하는 것을 특징으로 하는 메모리 전계효과 트랜지스터.
- 제11항에 있어서,상기 게이트전극층과 상기 금속산화물 박막, 상기 중간 게이트전극층, 상기 절연막의 평면상의 크기가 모두 동일하게 패터닝된 것을 특징으로 하는 메모리 전계효과 트랜지스터.
- 제11항에 있어서,상기 게이트전극층 및 상기 금속산화물 박막의 평면상의 크기가 상기 중간 게이트전극층 및 상기 절연막의 평면상의 크기보다 작게 패터닝된 것을 특징으로 하는 메모리 전계효과 트랜지스터.
- 채널영역을 갖는 반도체 기판의 상기 채널영역을 덮도록 형성된 절연막;상기 절연막 위에 배치되고, 인가되는 전압에 따라 절연상태에서 도전상태로 전기적 특성이 변화하는 금속산화물 박막; 및상기 금속산화물 박막 위에 배치되어, 상기 금속산화물 박막의 상기 전기적 특성을 변화시킬 수 있는 게이트전극층을 구비하는 것을 특징으로 하는 게이트 스택을 포함하는 메모리 전계효과 트랜지스터에 있어서,상기 게이트전극층에 제1 전압을 가하여, 상기 금속산화물 박막과 상기 절연막을 게이트절연막으로 이용하는 OFF 상태를 정의하는 단계; 및상기 게이트전극층에 제2 전압을 가하여, 상기 절연막을 게이트절연막으로 이용하는 ON 상태를 정의하는 단계를 포함하는 것을 특징으로 하는 메모리 전계효과 트랜지스터 구동방법.
- 제14항에 있어서, 상기 절연막과 상기 금속산화물 박막 사이에 배치된 중간 게이트전극층과 상기 게이트전극층의 전위를 동일하게 설정하여, 트랜지스터의 충분한 드레인 전류를 확보하면서도 소자가 가진 메모리 상태를 그대로 유지하는 것을 특징으로 하는 메모리 전계효과 트랜지스터의 구동방법.
- 제14항에 있어서, 상기 중간 게이트전극층과 상기 기판의 몸체 전극의 전위를 동일하게 설정하여 상기 기판에 흐르는 누설전류를 억제하는 것을 특징으로 하는 메모리 전계효과 트랜지스터 구동방법.
- 제14항에 있어서, 상기 게이트전극층 및 상기 금속산화물 박막의 폭을 상기 중간 게이트전극층 및 상기 절연막의 폭보다 작게 하여, 상기 금속산화물 박막이 갖는 용량성분을 최소화하고, 소자의 동작전압을 절감하는 것을 특징으로 하는 메 모리 전계효과 트랜지스터의 구동방법.
- 제14항에 있어서, 상기 게이트전극층에 가해진 전압에 의해 상기 반도체 기판의 상부에 상기 채널영역에 의해 분리되어 배치된 소스 영역 및 드레인 영역을 흐르는 드레인 전류를 증가시키는 것을 특징으로 하는 메모리 전계효과 트랜지스터의 구동방법.
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