KR960032759A - 메모리 장치 - Google Patents

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Abstract

메모리 장치는 기판(1007) 상에 한 도전형의 제1반도체 영역(1003), 상기 제1반도체 영역과 접하는 상기 한 도전형과 반대인 도전형의 제2 및 제3반도체 영역, 상기 제2반도체 영역과 상기 제3반도체 영역을 분리시키는 영역 위에 절연층을 통해 설치되는 제1전극(1002), 및 상기 제1전극(1002) 위에 절연층 (1004)을 통해 설치되는 제2전극(1001)을 포함하고, 상기 제1전극의 측면에서, 상기 제1전극(1002)과 상기 제2전극(1001) 사이의 저항값은 고저항 상태로부터 저저항 상태로 변환될 수 있어서 대용량, 저코스트, 기입 용량, 고속 기입 및 판독, 고신뢰성 및 저소비 전력 등을 실현할 수 있다.

Description

메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 및 제3도 본 발명의 메모리 장치의 양호한 실시예를 각각 설명하는 단면도.
제8도는 본 발명의 양호한 메모리 장치를 각각 도시한 개략 등가 회로도.

Claims (51)

  1. 메모리 소자를 갖는 메모리 장치에 있어서, 한 도전형의 제1반도체 영역, 상기 제1반도체 영역과 접하는 상기 한 도전형과 반대인 도전형의 제2 및 제3반도체 영역, 상기 제2반도체 영역과 상기 제3반도체 영역을 분리시키는 영역 위에 절연층을 통해 설치되는 제1전극, 및 상기 제1전극 위에 절연층을 통해 설치되는 제2전극을 기판 상에 구비하되, 상기 메모리 소자는 상기 제1전극의 측면에서 영역 L을 갖고 있고, 상기 영역 l의 저항값은 상기 제1전극과 상기 제2전극 사이에서 고저항 상태로부터 저저항 상태로 변화될 수 있는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 영역 L은 상기 제1전극 내에 형성된 애퍼츄어의 측면에 설치되는 것을 특징으로 하는 메모리.
  3. 제1항에 있어서, 상기 영역 L은 실리콘 원자, 및 산소 원자 또는 질소 원자중 한 원자를 갖는 재료로 이루어지는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서, 상기 영역 L은 실리콘 원자, 산소 원자 및 질소 원자를 갖는 재료로 이루어지는 것을 특징으로 하는 메모리.
  5. 제1항에 있어서 상기 제1전극과 상기 제2전극 사이에 끼워진 상기 영역 L의 두께는 10A 내지 300A의 범위인 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서, 상기 제1전극과 상기 제2전극 사이에 끼워진 상기 영역 L의 두께는 30A 내지 200A인 것을 특징으로 하는 메모리 장치.
  7. 제1항에 있어서, 상기 제1전극과 상기 제2전극 사이에 끼워진 상기 영역 L의 두께는 50A 내지 150A의 범위인 것을 특징으로 하는 메모리 장치.
  8. 제1항에 있어서, 상기 영역 L은 탄탈(Ta)을 포함하는 절연재를 갖는 것을 특징으로 하는 메모리 장치.
  9. 제8항에 있어서, 상기 절연재는 탄탈 산화물을 갖는 것을 특징으로 하는 메모리 장치.
  10. 제1항에 있어서, 상기 제1전극은 폴리실리콘을 가짐 것을 특징으로 하는 메모리 장치.
  11. 제10항에 있어서, 상기 폴리실리콘은 금속을 포함하는 것을 특징으로 하는 메모리 장치.
  12. 제11항에 있어서, 상기 금속은 고융점 금속인 것을 특징으로 하는 메모리 장치.
  13. 제11항에 있어서, 상기 금속은 텅스텐, 티타늄, 탄탈 및 몰리브덴으로 이루어진 군으로부터 선택된 적어도 하나인 것을 특징으로 하는 메모리 장치.
  14. 제1항에 있어서, 상기 제1전극은 고융점 금속인 것을 특징으로 하는 메모리 장치.
  15. 제1항에 있어서, 상기 제1전극이 텅스텐, 티타늄, 탄탈 및 몰리브덴으로 이루어진 군으로부터 선택된 적어도 하나의 금속을 포함하는 것을 특징으로 하는 메모리 장치.
  16. 제1항에 있어서, 상기 영역 L이 상기 제1전극의 산화 또는 질화에 의해 형성되는 것을 특징으로 하는 메모리 장치.
  17. 제16항에 있어서, 상기 제1전극은 폴리실리콘을 갖는 것을 특징으로 하는 메모리 장치.
  18. 제16항에 있어서, 상기 제1전극은 고융점 금속인 것을 특징으로 하는 메모리 장치.
  19. 제16항에 있어서, 상기 제1전극은 텅스텐, 티타늄, 탄탈 및 몰리브덴으로 이루어진 군으로부터 선택된 적어도 하나의 금속을 포함하는 것을 특징으로 하는 메모리 장치.
  20. 제17항에 있어서, 상기 폴리실리콘은 텅스텐, 티타늄, 탄탈 및 몰리브덴으로 이루어진 군으로부터 선택되는 적어도 하나의 금속을 포함하는 것을 특징으로 하는 메모리 장치.
  21. 제16항에 있어서, 상기 제1전극은 실리사이드 또는 폴리사이드(polyside)인 것을 특징으로 하는 메모리 장치.
  22. 제1항에 있어서, 상기 제1전극은 폴리실리콘을 갖는 것을 특징으로 하는 메모리 장치.
  23. 제1항에 있어서, 상기 제1전극은 고융점 금속인 것을 특징으로 하는 메모리 장치.
  24. 제1항에 있어서, 상기 제1전극은 텅스텐, 티타늄 탄탈 및 몰리브덴으로 이루어진 군으로부터 선택된 적어도 하나의 금속을 포함하는 것을 특징으로 하는 메모리 장치.
  25. 제22항에 있어서, 상기 폴리실리콘이 텅스텐, 티타늄, 탄탈 및 몰리브덴으로 이루어진 군으로부터 선택된 적어도 하나의 금속을 포함하는 것을 특징으로 하는 메모리 장치.
  26. 제1항에 있어서, 상기 제1전극은 실리사이드 또는 폴리사이드인 것을 특징으로 하는 메모리 장치.
  27. 제1항에 있어서, 상기 제1전극과 상기 제2전극 사이에 형성되는 주용량 값은 상기 제1전극 의 두께에 의존하는 것을 특징으로 하는 메모리 장치.
  28. 제1항에 있어서, 상기 저항값의 변화는 상기 제2전극에 인가되는 전압에 의해 이루어지는 것을 특징으로 하는 메모리 장치.
  29. 제1항에 있어서, 다수의 상기 메모리 소자를 갖는 것을 특징으로 하는 메모리 장치.
  30. 제29항에 있어서, 상기 다수의 메모리 소자 중 제i메모리 소자의 제2 또는 제3반도체 영역은 제(i+1) 메모리 소자의 제3 또는 제2반도체 영역과 전기적으로 접속되는 것을 특징으로 하는 메모리 장치.
  31. 제1항에 있어서, 상기 기판은 절연층 위에 Si층을 갖는 기판인 것을 특징으로 하는 메모리 장치.
  32. 제29항에 있어서, 상기 메모리 소자는 매트릭스 형상으로 배치되는 것을 특징으로 하는 메모리 장치.
  33. 제32항에 있어서, 배선들은 상기 메모리 소자의 배열의 한 방향으로 상기 제2전극을 공통으로 접속하기 위해 설치되고, 상기 배선에 직교하는 방향으로 설치된 상기 메모리 소자의 제1반도체 영역이 공통으로 접속되며, 각 어레이의 제1반도체 영역이 다른 어레이의 것과 전기적으로 분리되는 것을 특징으로 하는 메모리 장치.
  34. 제1항에 있어서, 상기 제1전극과, 상기 제1, 제2 및 제3반도체 영역을 갖는 반도체 영역에 의해 형성된 용량은 상기 제2전극과 상기 제1전극에 의해 형성된 용량보다 큰 것을 특징으로 하는 메모리 장치.
  35. 제1항에 있어서, 상기 제1전극과 상기 제2전극 사이에 형성된 용량이 포토리소그래피의 제약을 받지 않는 경우에 감소될 수 있는 구조를 갖는 것을 특징으로 하는 메모리 장치.
  36. 제1항에 있어서, 상기 제1전극이 다결정 Si를 포함하는 재료로 이루어진 것을 특징으로 하는 메모리 장치.
  37. 제1항에 있어서, 상기 제1, 제2 및 제3반도체 영역을 포함하는 반도체 영역과 상기 제1전극 사이의 절연층이 Si, N 및 O를 갖는 막으로 구성되는 것을 특징으로 하는 메모리 장치.
  38. 제1항에 있어서, 상기 메모리 장치의 일부로서 상이한 구조의 메모리 소자를 갖는 것을 특징으로 하는 메모리 장치.
  39. 제1항에 있어서, 상기 메모리 장치의 주변회로는 CMOS 회로인 것을 특징으로 하는 메모리 장치.
  40. 제1항에 있어서, 상기 제1전극 및 상기 제2전극이 매트릭스 형상으로 배치되는 것을 특징으로 하는 메모리 장치.
  41. 제40항에 있어서, 상기 매트릭스의 교차점에서의 상기 제1전극과 상기 제2전극 사이의 저항값을 고저항 상태로부터 저저항 상태로 변화하는 영역이 설치되는 것을 특징으로 하는 메모리 장치.
  42. 제1항에 있어서, 다수의 상기 메모리 소자를 갖고 있고, 정보를 기억할 메모리 소자에서는 상기 제1반도체 영역이 소망의 전원에 접속되고 정보를 기억하지 않을 메모리 소자에서는 상기 제1반도체 영역이 부동 상태로 유지되는 것을 특징으로 하는 메모리 장치.
  43. 제28항에 있어서, 정보가 메모리 소자에 기입되는 경우에 상기 제2전극에 인가되는 제1전압 V1이 정보가 상기 메모리 소자로부터 판독되는 경우에는 상기 제2전극에 인가되는 제2전압 V2보다 크게 설정되는 것을 특징으로 하는 메모리 장치.
  44. 제1항에 있어서, 상기 메모리 소자와 상이한 구조의 제2메모리 소자를 갖고 있고, 기입 데이터를 상기 메모리 소자와 상기 제2메모리 소자에 기입하고 상기 양 메모리 소자로부터 상기 기입데이타를 판독하며 2개의 소자로부터의 판독 결과를 서로 조합(collating)하는 수단을 갖는 것을 특징으로 하는 메모리 장치.
  45. 제39항에 있어서, 부동 게이트를 통해 다수의 게이트 전극을 갖는 회로가 상기 주변회로의 적어도 일부로 형성되는 것을 특징으로 하는 메모리 장치.
  46. 제42항에 있어서, 정보의 기입 및 비기입 동작이 다음 조건 하에 실행되고;
    {CFG/(CFG+CCG)} ㆍ V1≥VBD
    {CCG/(CFG+CCG)} ㆍ V1<Vth
    V1<Vth
    여기에서, VBD는 상기 제1전극과 상기 제2전극 사이의 저항값이 고저항 상태로부터 저장항 상태로 변화하는 경우에는 상기 제1전극과 상기 제2전극 사이의 전압이고; Vth는 사기 제2 및 제3반도체 영역이 주전극 영역, 상기 제1반도체 영역이 제어전극, 상기 제1전극이 제어 전극일 때 형성되는 절연 게이트형 트랜지스터의 임계 값이며: CFG는 상기 제1전극과, 상기 제1, 제2 및 제3반도체 영역 사이에 형성되는 용량이고; CCG는 상기 제1전극과 상기 제2전극 사이에 형성되는 용량이고; V1,V2는 각각 기입 및 판독시 상기 제2전극에 인가되는 전압인 것을 특징으로 하는 메모리 장치.
  47. 제44항에 있어서, 상기 조합 결과에 따라 기입하는 영역이 상기 메모리 소자에 설치되는 것을 특징으로 하는 메모리 장치.
  48. 제44항에 있어서, 상기 조합결과에 따라 기입될 수 있는 영역이 상기 메모리 소자에 더 설치되는 것을 특징으로 하는 메모리 장치.
  49. 제1항에 있어서, 외부 장치로 송신하고 외부 장치로부터 수신하는 입력 및 출력 수단을 더 포함하는 것을 특징으로 하는 메모리 장치.
  50. 제1항에 있어서, 패키지되는 것을 특징으로 하는 메모리 장치.
  51. 제49항에 있어서, 상기 입력 및 출력 수단이 반도체 레이저 및 광검출기인 것을 특징으로 하는 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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