CN100452235C - 存储单元 - Google Patents
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Abstract
一种利用碳化硅(SiC)，以提供不平衡的电荷隔离以及快速和非破坏性的充电/放电的一晶体管(1T)NVRAM单元。为了能够检测受控制的电阻(和许多存储器电平)而不是电容器，单元引入可以用硅或SiC实现的存储晶体管。1T单元具有二极管隔离，以便能够实现在目前的快闪存储器中使用的结构，特别是NOR和NAND阵列。具有二极管隔离的1T单元并不局限于SiC二极管。制造方法包括在SiC衬底上形成氮化的二氧化硅栅极，并随后进行离子注入，然后完成自对准MOSFET形成的步骤。
Description
技术领域
本发明涉及非易失性存储单元，尤其涉及以碳化硅为基础的存储单元。
背景技术
因为必须定期刷新存储的信息，并且当存储单元不再连接到电源时，信息会丢失，所以在当前以硅为基础的技术中的动态随机存取存储器件是易失性的。
在现代的电子系统中快闪存储器提供互补功能。快闪存储器使用浮栅，其通过周围的绝缘材料充电或放电来改变逻辑状态。它是只读存储器(ROM)，因为写入信息费时太长并且限于一定数量的写入循环，所以不能用于RAM应用。然而，它提供了信息的非易失性存储，即使电源与存储单元断开，信息也会被保持。快闪存储器也取决于工艺，并且实际上需要通过同一个芯片上的具有内置修正的微处理器来补偿这些工艺波动，以对工艺进行调整。
已经试图形成非易失性随机存取存储器(NVRAM)器件——具有硅RAM的存取特性并具有硅ROM(快闪存储器)的保留时间的存储单元——并且美国专利6373095是一个例子。
在开发存储器件中的另一个挑战是增加存储容量，实现该目标的一个方法是减小单元面积(在当前的DRAM中为8F2)。F是最小特征(通过某种技术可以实现的最小线宽)，8F2表明目前发展水平的存储单元的结构为每个单元占用8F2的面积。该挑战已经由S.Okhonin、M.Nagoga、J.M.Sallese和P Fazan(IEEE Electron Device letters Vol 23No 2 Feb 2002)进行了略述。在DRAM中使用一个晶体管一个电容器(1T1C)单元的情况下，按比例缩小特征尺寸的限制因素是：存储容量取决于F。快闪存储器提供更高的存储容量，因为它使用每个单元具有2个以上逻辑电平可能性的较小的一晶体管(1T)单元。尽管如此，由于需要把电子加速到足以注入到浮栅中的能量，所以存在对按比例缩小特征尺寸的限制。由随着绝缘体厚度减小而疲劳的绝缘体的最小厚度设定了另一个因素。
没有广泛地使用碳化硅来生产主要以硅制造的半导体器件。在美国专利5831288、6218254和6281521中已经提出把碳化硅用于晶体管应用，而不是用于存储器件。
美国专利6365919公开了碳化硅结场效应晶体管(JFET)。
美国专利5465249公开了两种可能的以碳化硅实现1T1C单元的方式，以实现具有快速写入和实际上无限次数的写入循环(动态NVRAM)的非易失性RAM(NVRAM)。两个实现方式之间的差别在于晶体管的类型：在一种情况下为SiC双极结晶体管(BJT)，在另一种情况下为SiC金属氧化物半导体场效应晶体管(MOSFET)。在两种情况下，实现电容器作为SiC上的金属氧化物半导体(MOS)电容器。作为1T1C单元，通过检测电容器读取存储器。
美国专利5510630公开了基于SiC的具有用于MOSFET(累积型MOSFET)和层叠多晶硅-介质-金属电容器的特殊结构的1T1C单元。
美国专利5801401、5989958和6166401公开了使用碳化硅浮栅的ROM器件。
本发明的一个目的是提供一种能够具有较小的特征尺寸并且避免快闪存储器的缺点的动态NVRAM。另一个目的是提供一种能够更大幅度地按比例缩小并显著地降低功率消耗的单元。这毫无疑问也将增加存储器件的密度。
发明内容
为此，本发明利用碳化硅提供一种一个晶体管(1T)的NVRAM单元，以提供不平衡的电荷隔离以及快速和非破坏性的充电/放电。为了能够检测受控制的阻抗(和许多存储器电平)而不是电容器，单元引入可以用硅或碳化硅实现的存储晶体管。
本发明部分地以如下情况的实现为基础，即，氮化的SiO2-SiC界面导致不平衡电荷的长期保留，这适于开发非易失性存储器存储器件。制备器件的工艺以通过在NO或N2O环境中的直接氧化物生长或氧化物退火进行的SiC-SiO2界面的氮化为基础。
本发明的一个实施例是1T快闪存储器单元(现有技术)的改进。可以认为1T快闪存储器单元的浮栅是连接在两个电容器端子之间——一个电容器在控制栅极与浮栅之间，另一个电容器在浮栅与晶体管的沟道之间。然后，可以把本发明的本实施例简单地描述成SiC二极管对控制栅极侧上的电容器的替换。SiC二极管可以提供通过被替换的电容器取得的电荷保留，因为在钝化的SiC区域中体与表面电荷的产生/复合实际上可以忽略。重要地，SiC二极管也可以提供快速和非破坏性的电荷除去/蓄积，避免由被替换的电容器施加的限制。设计二极管作为参考二极管，能够使用正向和反向导通电压，用于更容易的充电和放电操作。具有二极管隔离的该1T单元能够直接地实现在本快闪存储器中使用的结构，特别是确定为用于代码和数据存储的工业标准的NOR和NAND阵列。
因此，在本发明的另一个方案中提供包括一个晶体管单元的动态非易失性随机存取存储器，其中碳化硅器件代替控制栅极与浮栅之间的电容器，并且通过检测晶体管的源极与漏极端之间的电阻读取信息。碳化硅器件可以是二极管最好是参考型二极管，或者可以是控制开关最好是晶体管。在本发明中公开的具有二极管隔离的1T单元并不局限于SiC二极管。虽然SiC二极管为最大化保持时间所必需，但是就增加存储容量而言，使用其它材料仍然可以具有显著的优点。即使需要如常规动态RAM那样通过电刷新存储单元周期性地刷新信息，存储容量增至高于现有的单元可以实现的水平仍然允许独特的应用。
在本发明的另一个实施例中，提供一种以硅或碳化硅实现的金属氧化物半导体场效应晶体管(MOSFET)，位线(MOSFET漏极)与字线(MOSFET栅极)交叉，并且源极与字线平行。该MOSFET作为单晶体管(电容器更小)NVRAM单元。最好用接地的栅极(零栅极到衬底电压)进行写入操作。在本实施例中，通过无泄漏开关访问存储器阵列，并且正是无泄漏开关的实现依赖于钝化的SiC中的低产生/复合率。虽然也可以使用其它基于SiC的开关(二极管、BJT等)，但是SiC MOSFET仍然是无泄漏开关的典型实现。
在任何一个实施例中，通过检测电阻读单元。这具有允许多个电平的结果，由此增加了存储容量并消除了按比例缩小单元尺寸中的问题。
该结构具有4F2的特征尺寸。另一个优点是实现逻辑电平作为由沟道电荷引起的沟道电阻的至少两个状态，并且两个电平的电阻值的差别不严格地取决于F。另一个优点是由不同数量的沟道电荷产生的多电平逻辑，并由此产生电阻的多个电平。
与快闪存储器相比，需要更低的电压，并且充电和放电的速度大于快闪存储器。本发明的存储单元没有快闪存储器的缺点，而具有额外的好处，即，如果需要则单元可以具有几个(无限的)逻辑状态。本发明相对于快闪存储器具有的另一个优点是在快闪存储器中，充电和放电是破坏性的，并且改变材料状态，而在本发明中，钝化的界面提供快速和非破坏性的电荷除去/蓄积。在本发明中，栅极通过二极管的充电和放电不改变形成二极管的材料的电特性，并且不以任何方式压迫栅极氧化物。对于本发明的动态存储单元，写入循环的次数足够高，并且放电/充电的速度足够快以允许用于实时数据处理。SiC-SiO2界面的钝化产生足够长的电荷保持时间，以避免本发明的存储单元如常规RAM的情况那样需要电刷新。用本发明可实现超过7年的电荷保持时间。钝化可以通过热SiO2钝化，或最好通过用NO或N2O在高温下氮化表面。
制造SiC二极管的方法包括SiC外延层的蚀刻，以及形成″柔和″氮化的SiC-SiO2界面以便减小表面产生/复合率必需的步骤。制造SiCMOSFET的方法还包括形成″柔和″氮化的栅极氧化物必需的步骤，并随后进行离子注入，然后完成MOSFET的形成。最好使用自对准的MOSFET。
产生具有金属栅极的自对准的MOSFET的制造方法提供性能改善(更好的按比例缩小F、降低的功耗以及减少通过栅极氧化物的泄漏)。通常用硅(用多晶硅或金属栅极)制造自对准MOSFET。用SiC的挑战是由于在通过用MOSFET栅极作为自对准掩模进行离子注入来形成漏极和源极区之后需要高温退火以激活漏极和源极区的掺杂。可以在室温下进行离子注入，但是这要求非常高的退火温度(＞1400℃)。替代方法是在高温下(大约800℃)进行离子注入，在这样情况下，高达1300℃的后注入退火温度是足够的。对此的挑战是发现一种对于栅极氧化物具有必要的附着力并且能够承受高温离子注入的金属(或基于金属的结构)。首选的金属是钼，并且这允许满足通过热离子注入制造自对准的SiC MOSFET的条件的Mo栅极工艺。其它合适的材料为P+多晶硅和铂的硅化物。该优选方法的基本特征是帽盖介质(例如，淀积的氧化物)的使用，以防止Mo栅极的升华，以及通过薄金属膜涂敷帽盖介质，以避免在离子注入期间破坏电荷效果。
在本发明的另一个方案中，提供由1T单元构成的动态NVRAM，其中晶体管形成如下：
(a)多晶硅体，
(b)作为源极和漏极区的金属或重掺杂的多晶硅接触，以及
(c)与隔离二极管的阳极或阴极结合的SiC栅极。
关键材料和工艺上的考虑
通过以下实现本发明的存储单元的正确功能
(1)低产生/复合率以及
(2)通过栅极氧化物的低渗漏。
对低产生/复合率的要求是硅不能用来实现非常长的存储时间的原因。至少就关心的体复合率而言，许多具有宽能隙的半导体材料理论上可以满足该要求。然而，困难在于在具有宽能隙的半导体与介质之间实现高质量的界面，从而充分地降低表面复合率。SiC的自然氧化物是二氧化硅，与在迄今仅开发的工业标准半导体-介质界面相同的介质——硅-二氧化硅界面。SiC是唯一能够以其自然介质提供高质量界面的宽能隙材料，因此在本发明中无泄漏开关(二极管或晶体管)的实现实际上限于碳化硅衬底。存在许多SiC多型体(polytype)(3C、4H、6H、…)，并且它们中的每一个都满足必要的要求。3C SiC的能隙是大约2.4eV，与其它的普通(common)多型体(6H大约3.0eV，4H SiC大约3.2eV)相比为较小的值。这意味着产生/复合率在所有普通多型体当中是最大的。然而，具有优质栅极介质界面的良好质量的3C材料可以提供足够低的产生/复合率，用于实现非易失性RAM。3CSiC的诱人之处是它可以淀积在硅上，允许结合在Si晶圆上的SiC膜或者例如通过由Hoya Advanced Semiconductor Technologies(HAST)开发的工艺的大直径的独立SiC晶圆。SiC与栅极介质之间的接触面的质量对两种要求(低表面复合/产生率和通过栅极介质的低泄漏)是必需的。本发明提供SiC与栅极介质之间的接触面的特殊处理，作为实现所需的高质量接触面的一种手段。该处理导致″氮化″的接触面，其中氮原子除去并钝化了界面的缺陷。通过直接氧化物生长或通过在高温下(＞1000℃)在NO或N2O环境中的预生长氧化物的退火来实现接触面氮化。
关键单元和结构的考虑
就单元设计和存储器结构而言的两个主要方法将由1C1T和1T标明。
在现代的硅上DRAM中发现了1C1T方法。在这类单元中，晶体管用作访问存储电荷以记住不同的逻辑电平的电容器的开关。晶体管设置为在导通模式下的开关以便允许读出存储在电容器中的信息/电荷。因此，据说在这类单元中检测电容器。虽然仅有一个晶体管，并且电容器重叠在晶体管之上，但是使用作为连接电容器的开关的晶体管使在晶体管区域外制造的接触成为必需。因此，该单元的面积大于由单个晶体管占据的面积，并且通常等于8F2。相应地，单元被标为1C1T，以将它与占有的面积不大于单个晶体管的面积的1T单元相区别。
具有用硅实现的晶体管的1C1T单元(如在现代DRAM中)是易失性的，意味着存储的电荷必须周期性地刷新。电荷可以穿过MOSFET的栅极氧化物泄漏(如果栅极氧化物太薄)以及穿过MOSFET沟道泄漏(如果亚阈值或关断电流过高)。在SiC中这两种泄漏机制可以最小化到可忽略的程度。在硅的情况下，还由于高产生/复合率造成电荷泄漏的出现。该泄漏由所用材料(在现代DRAM中为硅)的能隙确定，并且不能通过单元设计来避免。如果用SiC实现1C1T单元中的晶体管，则产生/复合率可以降低到可忽略的程度，将1C1T单元转换为非易失性RAM。这在美国专利5465249和5510630中公开了。
虽然用SiC实现1C1T单元解决了存储器易失性的问题，但是与存储容量有关的限制依然存在：(1)特征尺寸F的减小受检测小电容器的实际极限的限制(假定电容器量与F2成比例，则电容器量与单元面积成比例地减小)，(2)晶体管与电容器之间的横向接触导致较大的单元面积(大约8F2)。因此，在本创新中未使用1C1T单元的概念。
在本发明中公开的方法涉及通常在现代快闪存储器中发现的1T单元的概念。该方法的优点为
(1)可以实现更小的单元面积(接近4F2)，
(2)假定检测MOSFET的电阻，则特征尺寸F的按比例缩小不受检测机制的限制，以及
(3)多重逻辑电平是实际上可行的。
所有这些优点有助于实现更高的存储容量，如由现代快闪存储器实现的存储容量高于由现代DRAM实现的存储容量的事实证明的那样。
应该阐明，在快闪存储器中的1T单元不是引入一个而是两个垂直集成的电容器：在浮栅与MOSFET沟道之间的MOS电容器以及在浮栅与控制栅极之间的电容器。在1C1T单元中仅有一个垂直集成的电容器。然而，就单元尺寸而言这没有产生任何不同(关键因素是我们称作1C1T的单元中的横向连接的电容器)。
在快闪存储器中的两个垂直集成的电容器提供了实现电学中的浮栅的特殊方法。我们可以称这类浮栅为电容器隔离栅。具有浮栅的主要优点是在浮栅中捕获的任何不平衡电荷可以保持非常长的一段时间。因此，这类1T单元成为构造非易失性存储器的基本块。电容器隔离栅的固有缺点从在电荷蓄积到浮栅和从浮栅中除去电荷的过程中必须迫使电荷穿过电容器介质的事实中显露出来。结果是：
(1)充电/放电循环的次数是有限的，
(2)充电和放电时间较长，
(3)充电/放电机制给按比例缩小特征尺寸(F)施加了限制。
前两个因素限制这类存储器应用到大家所熟悉的只读存储器，而第三个因素限制存储容量的增加。
本发明提供1T存储单元而不需要电容器隔离，因此，消除了与快闪存储器有关的缺点。本发明还提供具有钝化表面的SiC，其允许具有无数次循环的快速写入的1T非易失性存储单元。许多特殊的实现是可能的，特别是具有二极管隔离的1T单元和没有栅极隔离的1T单元。
附图说明
参考附图说明本发明的优选实施例，其中：
图1示出了相应的现有技术：用在快闪存储器中的具有电容器隔离浮栅的1T单元的能带图；
图2示出了在本发明中公开的具有二极管隔离的1T单元的能带图；
图3是在不同温度下测得的4H SiC上的MOS电容器的电荷保持时间的阿赫纽斯曲线(Arrhenius plot)；
图4是在不同温度下测得的3C SiC上的MOS电容器的电荷保持时间的阿赫纽斯曲线；
图5是使用在本发明中公开的具有二极管隔离的1T单元的NOR存储器阵列；
图6是参考二极管的I-V特性，定义了正向(VF)和反向(VR)导通电压；
图7是在优选实现中的具有二极管隔离的1T单元的剖视图；
图8是用在NOR型阵列中的1T单元的布图；
图9是在NOR型阵列中没有栅极隔离的1T单元的剖面图；
图10说明了没有栅极隔离的1T单元的读出状态；
图11说明了在没有栅极隔离的1T单元中逻辑0的写入；
图12说明了在没有栅极隔离的1T单元中逻辑1的写入；
图13说明了适用于本发明的制造方法的步骤1；
图14说明了适用于本发明的制造方法的步骤2；
图15说明了适用于本发明的制造方法的步骤3；
图16说明了适用于本发明的制造方法的步骤4；
图17说明了适用于本发明的制造方法的步骤5；
图18说明了适用于本发明的制造方法的步骤6；
图19说明了适用于本发明的制造方法的步骤8。
具体实施方式
具有二极管隔离的1T单元
这类单元是本发明的优选实施例。与用在现代快闪存储器中的电容器隔离1T单元的差别可以简单地说明如下：在浮栅与控制栅极之间的电容器用SiC二极管代替。
图1示出了电容器隔离1T单元的剖面和能带图。控制栅极与MOSFET的体之间零电压的情况(图1b)显示出电子被捕获在由浮栅和周围的的栅极介质产生的势阱中。这允许长的电荷保持时间，因为甚至不平衡电荷也逃不出由两侧上的电容器介质产生的高电位势垒。正电压加到控制栅极的情况(图1c)显示出浮栅与任何一个电容器的介质之间的势垒高度没有改变。就电荷除去/蓄积而言，这引起问题。
图2示出了具有二极管隔离的1T单元的剖面和能带图。在该例子中，实现二极管作为SiC中的NPN结构，通过栅极介质把其与由硅、多晶硅或任何其它半导体产生的MOSFET的体分开。零偏压的情况(图2b)显示出与栅极介质(二极管)相邻的PN结产生势阱，该势阱可以以与由浮栅(图1b)产生的势阱相似的方式存储电荷。原则上，在硅和任何其它半导体中的NPN结构具有相同的能带图。与SiC情况的差别在于因为消除了所有的泄漏通道，所以可以在势阱中保持不平衡电荷：(1)由于宽能隙可以忽略PN结的耗尽层中的载流子产生，(2)由于较大的势垒高度(＞1.5eV)可以忽略越过势垒的发射，(3)可以忽略SiC与周围介质(SiO2)之间的界面处的产生/复合。这允许长的电荷保持时间，正如在电容器隔离1T单元的情况下。
正电压加到控制栅极的情况(图2c)显示出外加电压消除了势垒，允许快速和非破坏性的除去负电荷(或相当于蓄积正电荷)。类似地，在控制栅极的负电压通过从控制栅极侧提高能带来消除势垒，允许快速和非破坏性的蓄积负电荷。这是由电容器与消除电容器隔离1T单元的缺点的二极管产生的势垒之间的本质区别。这是允许使用非易失性1T存储单元以产生动态RAM(无数次的快速写入周期)的差别。
如前所述，所公开的具有二极管隔离的1T单元的关键问题不是快速和非破坏性的电荷蓄积和除去，而是电荷保持。最近发表的结果(Cheong，Dimitrijev，Han，″Investigation of Electron-Hole Generationin MOS Capacitors on 4H SiC″，IEEE Trans.Electron Devices，vol.50，pp.1433-1439，June 2003)显示出即使在4H SiC上的最高质量的氮化界面中表面产生也是主要泄漏机制。因此，二极管隔离1T单元中的电荷保持的特点在于研究SiC上的MOS电容器中的电荷保持。图3示出了这一对于4H SiC上的MOS电容器研究的结果。可以看到，在高温下进行测量，以加速电荷产生。在别处说明了测量过程的细节(例如Cheong和Dimitrijev，″MOS Capacitor on 4H-SiC as a Nonvolatile MemoryElement″，IEEE Electron Dev.Lett.，vol.23，pp.404-406，July 2002)。假设阿赫纽斯型依靠温度，可以把高温下电荷保持时间的试验结果推延到室温。这样得到的结果是4.6×109年。对3C SiC上的MOS电容器进行类似的研究，并且结果显示在图4中。推延到室温给出了7.8年的电荷保持时间。3C SiC的能隙更窄，但是4H SiC与3C SiC的保持时间之间的差别大于如果能隙是主要原因而应该具有的差别。该差别表示质量差的3C材料，还意味着材料质量进一步提高可以显著的改善3C SiC上的电荷保持。
如上所述，氮化SiC-SiO2界面给公开的1T单元提供最大保持时间。然而，公开的具有二极管隔离的1T单元是新颖的，并即使当不用氮化的SiC-SiO2界面来实现或用其它半导体来实现时，也具有许多有用的特性。例如，如果用Si实现二极管，则电荷保持时间降低到低于一秒，但是与高存储容量有关的特性仍然可以用来产生出众的易失性DRAM。
读存储单元类似于用在快闪存储器中的电容器隔离1T。在MOSFET沟道中的电荷取决于存储在浮栅中的电荷的数量。假定沟道中的电荷决定沟道的电阻，读只不过是通过把电压加到MOSFET沟道的两端并检测所得到的电流来进行。
即使当在NOR型阵列(图5)中使用这些单元时，栅极隔离二极管也允许单元编程而不会对任何相邻的单元造成不必要的干扰。为了在单元的栅极蓄积正电荷，电压VP加在相应的字与位线之间。该电压必须大于二极管的正向导通电压，VF(图6定义了参考二极管的正向VF和反向VR导通电压)。如果在字线与地之间设定VP的一部分(VW＝aVP，其中a＜1)，并且在地与位线之间设定其它部分[VB＝-(1-a)VP]，则在选定的二极管的阳极与阴极之间出现电压VP。这导致该二极管进入正向导通模式，并且在栅极蓄积正电荷，其与VP-VF成比例。沿选定字线的所有单元的栅极将上升到VW，然而，没有其它位线如选择单元的情况那样降低到VB。如果VP保持低于由VF和VR的值设定的最高限制，则没有邻近的二极管进入到正向或反向导通模式。同样，沿选定位线的所有单元的漏极降低到VB＜0，但是未选定的单元的栅极没有上升到VP，因此没有邻近单元将进入到正向或反向导通模式。
重要地，可以在最小和最大值之间调节VP，以在栅极蓄积不同数量的正电荷。这提供了用于设置单元不同逻辑电平的简单机制。
一旦栅极充电，字线降低到VW＝0V，通过反向偏置二极管锁定栅极的正电荷。位线也处于VB＝0V，以完成写入周期。
为了准备单元写入，可以通过类似的方法设置二极管处于反向导通模式，除去蓄积的电荷。在这种情况下，使用负的VN电压代替VP，以使阴极与阳极之间的压降大于VR，同时没有干扰任何相邻的单元。
该单元中的二极管和晶体管有许多可能的实现方式。图7示出了在优选实现方式中存储单元的剖面图。可见二极管在底部(在SiC或Si衬底上)，而晶体管建立在二极管的顶部上，并且假定栅极在晶体管的体下面，则看上去是颠倒的。这使得能够在单晶SiC的外延层中简单制造二极管。就关心的晶体管的体而言，可以通过在硅工艺中成熟的技术在沉积在围绕二极管的氧化物上的多晶硅膜中产生。多晶硅膜的电阻通过与该结构有关的场效应受浮栅的电荷的影响。可以使用耗尽型或反型场效应。为了检测电阻，产生自对准的接触，以接触晶体管的体，如在普通MOSFET结构中的源极和漏极那样。该结构可描述为具有金属(或多晶硅)接触的电荷控制的多晶硅电阻。虽然这是更明确的说明，但是该结构在电学上起MOSFET的作用。
图7所示的结构示出了NPN型参考二极管和具有P型体的MOSFET，以配合图5中的电气图。其它组合也是可能的，例如，PNP型参考二极管和具有P型或N型体的MOSFET。也可以以许多其它方式实现二极管和MOSFET。例如，二极管实现方式可以包括肖特基接触并且可以利用在反向导通模式中产生的雪崩。
用于图7所示结构的原材料为SiC或在顶部具有三个SiC外延层(NPN)的Si衬底。SiC衬底可以是SiC晶圆，在这样的情况下，利用SiC优秀的导热性进行非常有效的散热。这减轻了功耗限制，否则可能成为增加存储容量的限制因素。确定的工艺步骤的组合可用来制造该结构。通过蚀刻SiC外延层产生二极管，其中底部N外延层用来产生字线。通过氧化SiC产生栅极氧化物，氮化SiC-SiO2界面来最大化保持时间。通过多晶硅淀积、掺杂和蚀刻产生MOSFET的体。通过金属或多晶硅淀积和蚀刻或化学和机械抛光(CMP)产生体的接触(源极和漏极)。通过标准技术产生源极线和位线：氧化物淀积、接触孔开口和填充、标准CMP以及金属淀积和蚀刻。
图8说明用在NOR型阵列中的1T单元的布图。如图所示，位线(MOSFET的漏极)与字线(MOSFET的栅极)交叉。MOSFET的源极平行于字线(MOSFET的栅极)。这对应于4F2的单元面积。
没有栅极隔离的1T单元
没有任何栅极隔离的1T单元由S.Okhonin、M.Nagoga、J.M.Sallese和P Fazan(IEEE Electron Device letters Vol 23No 2 Feb 2002)用在NOR型阵列中，以产生存储容量增加的基于硅的易失性DRAM。以具有钝化表面的SiC实现没有栅极隔离的1T单元产生了构成本发明的实施例的非易失性单元。
在本实施例中的存储单元在MOSFET沟道中存储少数载流子(在P型衬底上的N沟道MOSFET的情况下为电子)。假定存储器MOSFET共用相同的衬底，并且沿字线的全部MOSFET具有相连的栅极，最好选择栅极材料，从而在VG＝0V时表面不反转。换句话说，最好选择栅极材料，从而平坦带状电压(VFB)对于N沟道MOSFET是负的。
为了降低表面产生/复合率、栅极泄漏和最小特征(F)，本实施例中的MOSFET的优选实现方式为自对准结构(自对准的栅极和源极/漏极区)。已经用硅(具有多晶硅或金属栅极)制造了自对准MOSFET。对于SiC的挑战是由于在用MOSFET栅极作为自对准掩模进行离子注入形成漏极和源极区之后需要高温退火以激活漏极和源极区的掺杂。可以在室温下进行离子注入，但是这要求非常高的退火温度(＞1400℃)。替代方法是在高温下(大约800℃)进行离子注入，在这样情况下，高达1300℃的后注入退火温度是足够的。满足该指标的栅极材料包括多晶硅、钼和铂的硅化物。需要的SiC膜可以淀积在Si上，以允许与今天的硅电子学结合。
图9示出了在NOR型阵列中没有栅极隔离的1T单元的剖视图。对于N沟道MOSFET的情况，特殊的建议是选择栅极材料，从而平坦带状电压VFB＜0，阈值电压VT＞0。对此，对于VG＝0沟道区是耗尽的。在栅极中存在一些正电荷，以补偿在耗尽的SiC表面中的负受主离子，但是在下面的讨论中将忽略该平衡电荷(为了清楚起见)。注意，如果使用P沟道MOSFET，完全类似的说明是有效的。
信息读出：平衡状态(耗尽的表面)对应于非常高的沟道电阻，并且定义为逻辑′0′(图10a)。通过连接源极线到地，位线连接到小的正电压(VB)，实现该状态的读出。在源极与位线之间的交叉点(cross)的沟道电阻决定电流，并且如果该MOSFET具有耗尽的沟道，则没有电流(逻辑′0′)。
通过在MOSFET栅极上捕获额外的正电荷，以充分地增加沟道中的电势，从而在SiC表面形成电子的反型层实现逻辑′1′状态(图10b)。读出是相同的，差别在于响应是穿过沟道的显著的电流(逻辑′1′)。注意，施加到漏极的电压和源极接地不影响存储的信息。将有小的表面电势的变化，但是栅极上的电荷不会改变，因此在读出周期之后将恢复表面SiC的状态。
存储时间。逻辑′1′状态是不平衡的，因此自然机制将消除反型层电子，以使结构成为平衡的。存在两种可能的除去电子的机制：(1)通过栅极氧化物(栅极介质)的泄漏，以及(2)通过连接电路中的开关的泄漏。可以实现高质量的氧化物-SiC界面从而把泄漏降低到足够小的程度。较早讨论的试验结果显示，足够低的主体和表面复合程度能够实现几乎无泄漏的开关(如SiC MOSFET实现的)。
连接浮栅用于写入操作。用接地的栅极进行写入操作(用于逻辑′1′和逻辑′0′)。在本实施例中，通过使用SiC MOSFET作为开关，栅极与地是电分离的，以允许直接选择用于信息读出和写入的单元。已经说明了栅极上的捕获电荷在由用于信息读出的VB电势引起的干扰之后恢复单元的状态。同样，当位线(MOSFET漏极)连接到用于信息写入的电势时，不改变单元的状态，如在下文中说明的那样。
写入逻辑′0′。逻辑′0′对应于平衡状态(耗尽表面)。为了设定该状态，选定的字线接地(图11)。重要地，这不改变相连的可能处于逻辑′1′状态的MOSFET中的任何一个的状态，因为逻辑′1′状态也用栅极接地写入。此后，相应的位线接地，通过处于字与栅极线之间的交叉点的MOSFET的栅极-沟道电容器闭合地到地电路。这从沟道消除了电子。
写入逻辑′1′。同样，选定的字线首先接地。然而，在这种情况下，沿选定字线的源极线不再断开，而是连接到刚好小于衬底-源极PN结的正向偏置电压的负电压。这导致栅极中的空穴密度的少量增加，但是应该没有通过源极注入电子，从而在没有被位线选择(漏极断开)的逻辑′0′MOSFET中恢复耗尽表面的初始状态。用另一个方式解释，应该限制由于源极到衬底偏置(″反转体效应(inverted body effect)″)引起的负阈值电压偏移，从而阈值电压保持为正，并且没有在沟道中感应出电子。把足够大的正电压施加到选定的位线(MOSFET漏极)上，从而把选定的MOSFET的源极-衬底N-P结设置在正向偏置模式中，并且电子的电流流过沟道。注意，沟道中电子的存在意味着阈值电压由漏极偏置偏移到负值。因为沟道电子在栅极中感应出正电荷(图5)，所以断开栅极以捕获正电荷。如果给定的MOSFET中的反转体效应足够强，以至于独自将阈值电压从正偏移到负值，则可以实现写入逻辑′1′状态的更简单的过程。在那种情况下，假定漏极和栅极线彼此交叉允许选择单个MOSFET，则漏极到栅极电路必须用于写入。因此，在栅极接地之后，施加足够大的负漏极电压，将阈值电压偏移到负值(同样，漏极电压不应该大于漏极到衬底二极管的导通电压)。假定栅极到衬底电压为零，则形成电子沟道，增加栅极电容器到其反转水平(inversion level)，并增加栅极中的正电荷。
N沟道反转型自对准MOSFET制造步骤：
以下详细说明N沟道反转型自对准MOSFET的制造工艺。
1]定义有源区：参见图13
1.1.清洁晶圆
1.2.溅射500nm厚的场氧化物-SiO2[3小时＝1.1μm]
1.3.淀积光刻剂&软烘焙
1.4.UV曝光(掩模1)
1.5.显影光刻剂&硬烘焙
1.6.用BHF蚀刻场氧化物
1.7.用乙醇除去光刻剂
2]生长栅极氧化物：参见图14
2.1.清洁晶圆(不用HF)***
2.2.热生长50nm栅极氧化物(氮化的氧化物)
[1小时NO，4小时O2，2小时NO，并整夜冷却]
3]形成栅极氧化物的金属接触层：参见图15
3.1.溅射1μm厚的Mo[200W 55分钟]
3.2.通过玻璃上旋涂(spin-on-glass)(sog)[4000rpm]淀积200nm的SiO2
3.3.软烘焙@200℃1小时
3.4.硬烘焙@900℃20分钟
3.5.冷却到700℃
3.6.淀积光刻剂&软烘焙
3.7.UV曝光(掩模2)
3.8.显影光刻剂&硬烘焙
3.9用BHF蚀刻SiO2(玻璃上旋涂)
3.10.蚀刻Mo[1分15秒可以蚀刻1μm厚的Mo]
4]离子注入(N+)：参见图16
5]激活&驱动注入的离子：参见图17
5.1.在950℃下退火30分钟
6]打开源极/漏极窗口：参见图18
6.1.玻璃上旋涂，SiO2(Mo)(保护Mo侧壁不受Ni蚀刻剂的影响)
6.2.淀积光刻剂&软烘焙
6.3.UV曝光(掩模3)
6.4.显影光刻剂&硬烘焙
6.5.用BHF蚀刻SiO2(SiO2(Mo)，MOS-C上的玻璃上旋涂，MOSFET和RC测试结构& RC测试结构上的氮化的氧化物)
6.6.用乙醇除去光刻剂
7]制备主体接触区：
7.1.淀积光刻剂&软烘焙
7.2.UV曝光(掩模4)
7.3.显影光刻剂&硬烘焙
7.4.蚀刻Mo
7.5.蚀刻氮化的氧化物
8]源极/漏极/主体接触的金属化：参见图19
8.1.溅射500nm的Ni(时间＝40min@200℃)
8.2.淀积光刻剂&软烘焙
8.3.UV曝光(掩模5)
8.4.显影光刻剂&硬烘焙
8.5.蚀刻Ni[Al蚀刻剂]
8.6.除去光刻剂
总之，本发明充分利用了可以用SiC实现的低主体和表面复合率。利用该事实提出了具有以下特征的非易失性动态随机存取存储器(DRAM)：
1.即使当没有电源连接到单元(存储器)时，也几乎无限期的信息存储。
2.可与当今需要刷新的硅上DRAM(易失性DRAM)相比的快速读和写。
3.无限次数的写入循环。
4.比当今商业的易失性DRAM更小的单元尺寸——4F2，其中F是最小特征尺寸。
5.与当今的易失性DRAM相比更容易按比例缩小F。这主要是由于实现′0′和′1′逻辑电平作为沟道电阻的两个状态，因此两个电平之间的差别并不严格地取决于F多么小。与此相反，在当今的易失性DRAM中利用了两个电容器水平中的较小差别，因此按比例缩小存储电容器已经成为限制因素。
6.降低功耗。
7.多个逻辑电平，和因此形成的更高的存储容量。
8.与硅的全兼容性允许支持用这种更成熟的材料生产的电子设备。
9.更高的导热率还允许更大容量存储数字信息。
本领域的技术人员将认识到，可以不脱离本发明的关键学说的情况下，在许多结构中以各种方式实现本发明。
Claims (18)
1、易失性随机存取存储器，包括一晶体管单元，其中二极管代替在控制栅极与浮栅之间的电容器，并且通过检测晶体管的源极和漏极端之间的电阻来读取信息。
2、动态非易失性随机存取存储器，包括具有晶体管栅极的二极管隔离的一晶体管单元，其中通过二极管进行的栅极充电和放电不改变形成该二极管的材料的电气特性，并且不使栅极氧化物处于受力状态。
3、如权利要求2所述的动态非易失性随机存取存储器，其中写入循环的次数足够高并且充电和放电的速度足够快，以允许实时数据处理。
4、动态非易失性随机存取存储器，包括一晶体管单元，其中碳化硅器件代替在控制栅极与浮栅之间的电容器，并且通过检测晶体管的源极和漏极端之间的电阻来读取信息。
5、如权利要求4所述的动态非易失性随机存取存储器，其中所述碳化硅器件为二极管。
6、如权利要求4所述的动态非易失性随机存取存储器，其中所述碳化硅器件为受控开关。
7、如权利要求4所述的动态非易失性随机存取存储器，其中所述碳化硅为3C SiC晶圆。
8、如权利要求5所述的动态非易失性随机存取存储器，其中以碳化硅实现二极管，该碳化硅的SiC-SiO2界面被钝化以产生足够长的电荷保持时间，从而避免需要电刷新的1T存储单元。
9、如权利要求5所述的动态非易失性随机存取存储器，其中当超过正向和反向导通电压时，隔离二极管是具有正向和反向导通操作的参考型二极管。
10、如权利要求7所述的动态非易失性随机存取存储器，其中电荷保持时间大于7年。
11、如权利要求8所述的动态非易失性随机存取存储器，其中在富有NO或N2O的环境中氮化所述SiC-SiO2界面。
12、一种由一晶体管单元构成的动态非易失性随机存取存储器，其中利用下述部分来制造所述晶体管：
(a)多晶硅体，
(b)作为源极和漏极区的金属或重掺杂的多晶硅接触，以及
(c)与隔离二极管的阳极或阴极集成在一起的SiC栅极。
13、如权利要求12所述的非易失性随机存取存储器，其中所述晶体管包括栅极，且栅极材料是从钼、P+多晶硅和铂的硅化物中选出的。
14、如权利要求12所述的动态非易失性随机存取存储器，其中在NO或N2O存在的环境中通过直接氧化物生长或通过对预生长的氧化物进行退火来制备碳化硅晶体管的栅极氧化物。
15、一种制造如权利要求11或14所述的动态非易失性随机存取存储器的方法，该方法包括在碳化硅衬底上形成氮化后的二氧化硅栅极，并且随后进行离子注入，然后完成MOSFET的形成的步骤。
16、如权利要求15所述的方法，其中通过在高温下、在NO或N2O环境中进行氮化来钝化所述SiC-SiO2界面。
17、如权利要求15所述的方法，其中所述碳化硅为3C SiC晶圆。
18、易失性随机存取存储器包括具有晶体管栅极的二极管隔离的一晶体管单元。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: SHUNT SEMICONDUCTOR AUSTRALIA PTY LTD Free format text: FORMER OWNER: GRIFFITH UNIVERSITY Effective date: 20100317 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20100317 Address after: Australia Patentee after: Split semiconductor Bp Australia Limited Address before: Queensland, Australia Patentee before: Griffith University |
|
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090114 Termination date: 20110912 |