KR100927602B1 - 금속-절연체 전이(ｍｉｔ) 물질 기반의 메모리 셀 및 그메모리 셀의 제조방법 - Google Patents

금속-절연체 전이(ｍｉｔ) 물질 기반의 메모리 셀 및 그메모리 셀의 제조방법 Download PDF

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Abstract

본 발명은 소형화가 가능하며, 높은 전류 이득 특성을 가지는 스위칭 트랜지스터 소자 및 박막형 저항소자로 구성된 메모리 셀 및 그 메모리 셀의 제조방법을 제공한다. 또한, 열적으로 안정되고 고속 동작이 가능하며, 주변 회로 CMOS 공정과 쉽게 연계할 수 있는 메모리 셀 그 메모리 셀의 제조방법을 제공한다. 그 메모리 셀은 기판; 상기 기판 상에 형성된 금속-절연체 전이(Metal-Insulator Transition: MIT) 물질을 기반으로 하는 3 단자 스위칭 소자; 및 상기 기판 상으로 형성되고 상기 스위칭 소자의 어느 한 단자에 전기적으로 연결된 MIT 물질을 기반으로 하는 저항 소자;를 포함한다.
MIT 트랜지스터, MIT 채널층, 모트(Mott) 전계효과 트랜지스터, 저항형 메모리 셀, 박막형 저항

Description

금속-절연체 전이(ＭＩＴ) 물질 기반의 메모리 셀 및 그 메모리 셀의 제조방법{Memory cell based on metal-insulator transition(MIT) material and method of fabricating the same memory cell}
본 발명은 MIT 소자 및 그 제조 방법에 대한 것으로, 특히 MIT 물질을 기반으로 하는 스위칭 소자 및 저항 소자를 구비한 메모리 셀 및 그 제조 방법에 관한 것이다.
초소형 및 초고속을 목적으로 개발되고 있는 종래의 트랜지스터로는 대표적으로 금속-산화물 반도체 전계효과 트랜지스터(MOSFET: Metal-Oxide Semiconductor Field Effect Transistor)와 IBM에서 개발한 모트 트랜지스터 (Mott Transistor)가 있다.
또한, 기존의 DRAM은 하나의 모스 트랜지스터와 하나의 캐패시터(1-MOS TR/1-Capacitor) 구조의 단위 메모리 셀(Cell) 구조로 이루어져 있는데, 소자의 크기가 작아짐에 따라, 모스 트랜지스터의 누설전류가 증가하고, 캐패시터 형성 공정의 난이도가 점점 올라가게 되어 높은 수율을 가지는 메모리 셀의 제작이 매우 어려워지고 있다. 따라서 메모리 셀의 크기를 줄일 수 있고, 기존의 메모리 소자를 대체할 수 있으며, 비휘발성 특성을 가지는 메모리 소자의 필요성이 크게 요구되고 있다. 그와 더불어 동작 속도를 높이기 위해서는 전류 이득도 높아야 한다.
그러나 종래의 2 종류의 스윗칭 소자로 사용하는 트랜지스터는 전류 채널 층으로 반도체 영역을 이용하므로, 채널 층의 면적을 감소시킬 경우에 면적의 감소에 따라 전류 이득 또한 감소한다는 문제점이 있다. 그에 따라, 전류 이득을 높이기 위해서는 불가피하게 전류 증폭을 유도하는 게이트를 복수 개 사용하는 다중 게이트 구조를 사용하여야만 한다. 또한, 상기한 종래의 트랜지스터들은 반도체 특성을 이용하므로, p-n 접합 형성 및 다중 게이트 구조 형성 등으로 인하여 상당한 면적을 필요로 하며, 반도체가 가진 운반자(Carrier)의 수는 한정되어 있으므로 구조의 변경에도 불구하고 그 전류 이득에 일정한 한계를 가진다는 단점이 있다.
따라서, 본 발명이 이루고자 하는 과제는 소형화가 가능하며, 높은 전류 이득 특성을 가지는 스위칭 트랜지스터 소자 및 박막형 저항소자로 구성된 메모리 셀 및 그 메모리 셀의 제조방법을 제공하는 데에 있다. 또한, 본 발명의 다른 과제는 열적으로 안정되고 고속 동작이 가능하며, 주변 회로 CMOS 공정과 쉽게 연계할 수 있는 메모리 셀 그 메모리 셀의 제조방법을 제공하는 데 있다.
본 발명은 상기 과제를 달성하기 위하여, 기판; 상기 기판 상에 형성된 금속-절연체 전이(Metal-Insulator Transition: MIT) 물질을 기반으로 하는 3 단자 스위칭 소자; 및 상기 기판 상으로 형성되고 상기 스위칭 소자의 어느 한 단자에 전기적으로 연결된 MIT 물질을 기반으로 하는 저항 소자;를 포함하는 MIT 물질 기반의 메모리 셀을 제공한다.
본 발명에 있어서, 상기 3 단자 스위칭 소자는 상기 기판 상으로 형성된 게이트 전극; 상기 게이트 상으로 형성된 게이트 절연막; 상기 게이트 상부 위치의 상기 게이트 절연막 상으로 형성되고 전기장에 변화에 의해서 불연속 MIT를 일으키는 스위칭용 MIT 박막; 및 상기 게이트 절연막 상으로 형성되고 상기 스위칭용 MIT 박막 양 측면에 콘택하여 서로 대향하게 형성된 소스 및 드레인 전극;을 포함할 수 있다. 한편, 상기 저항 소자는 상기 드레인 전극; 상기 드레인 전극 상에 형성되고 상기 드레인 전극에 오믹 콘택(Ohmic Contact)을 연결되고 저항용 MIT 박막; 및 상 기 저항용 MIT 박막 상으로 형성되고 상기 저항용 MIT 박막과 오믹 콘택을 통해 연결된 상단 전극;를 포함할 수 있다.
본 발명에 있어서, 상기 기판 상으로 실리콘 산화막이 더 형성될 수 있고, 또한, 상기 스위칭용 MIT 박막, 게이트, 소스, 및 드레인 전극 상부로 절연막이 더 형성될 수 있다. 또한, 상기 기판은 실리콘 기판일 수 있고, 상기 드레인 전극은 크롬(Cr)층 및 금(Au)층으로 형성된 2중층일 수 있다.
본 발명에 있어서, 상기 소스 및 드레인 전극은 고농도로 도핑된 폴리 실리콘으로 형성될 수 있고, 상기 스위칭용 MIT 박막 및 저항용 MIT 박막은 VO2 또는 NiO, TiO2, 및 SrZrO3 를 포함하는 TMO(Transition Metal Oxide) 중 어느 하나로 형성될 수 있는데, 상기 저항용 MIT 박막은 NDR(Negative Differential Resistance) 특성을 갖는 다. 또한, 상기 스위칭용 MIT 박막은 다결정 VO2로 형성되고, 40 ~ 100 nm 정도의 두께를 가질 수 있다.
본 발명은 또한 상기 과제를 달성하기 위하여, 기판; 상기 기판 상으로 형성된 게이트 전극; 상기 게이트 상으로 형성된 게이트 절연막; 상기 게이트 상부 위치의 상기 게이트 절연막 상으로 형성되고 전기장에 변화에 의해서 불연속 MIT를 일으키는 스위칭용 MIT 박막; 상기 게이트 절연막 상으로 형성되고 상기 스위칭용 MIT 박막 양 측면에 콘택하여 서로 대향하게 형성된 소스 및 드레인 전극; 상기 드레인 전극 상에 형성되고 상기 드레인 전극에 오믹 콘택(Ohmic Contact)을 연결되고 저항용 MIT 박막; 및 상기 저항용 MIT 박막 상으로 형성되고 상기 저항용 MIT 박막과 오믹 콘택을 통해 연결된 상단 전극;를 포함하는 것을 특징으로 하는 MIT 물질 기반의 메모리 셀을 제공한다.
더 나아가 본 발명은 상기 과제를 달성하기 위하여, 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극이 형성된 기판 전면으로 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상으로, 소정 간격 이격된 소스 및 드레인 전극을 형성하는 단계; 상기 소스 및 드레인 전극 사이에 전기장에 변화에 의해서 불연속 MIT를 일으키는 스위칭용 금속-절연체 전이(MIT) 박막, 및 상기 드레인 전극 상에 저항용 MIT 박막을 형성하는 단계; 및 상기 저항용 MIT 박막 상에 상단 전극을 형성하는 단계;를 포함하는 MIT 물질 기반의 메모리 셀의 제조 방법을 제공한다.
본 발명에 있어서, 상기 게이트 전극 형성 전에 상기 기판 상으로 실리콘 산화막을 형성하는 단계, 및 상기 상단 전극 형성 단계 이후에 상기 소스 및 드레인 전극 상으로 절연막을 형성하는 단계;를 더 포함할 수 있다. 이와 같이 형성된 MIT 물질 기반의 메모리 셀은 상기 게이트, 소스 및 드레인 전극, 및 스위칭용 MIT 박막이 3단자 스위칭 소자를 구성하고, 상기 드레인 전극, 저항용 MIT 박막, 및 상단 전극이 저항 소자를 구성하게 된다.
본 발명에 있어서, 상기 드레인 전극 및 상단 전극은 상기 저항용 MIT 박막에 오믹 콘택을 통해 연결시킨다. 또한, 상기 소스 및 드레인 전극은 고농도로 도핑된 폴리 실리콘으로 형성하거나, 상기 드레인 전극을 크롬(Cr)층 및 금(Au)층의 2 중층으로 형성할 수 있는데, 저온기상증착(Low Temperature Chemically Vapor Deposition: LTCVD) 방법을 통해 형성한 후, 포토-리소그라피(photo-lithography) 공정 및 건식 식각 공정을 통해 형성할 수 있다.
본 발명에 있어서, 상기 스위칭용 MIT 박막 및 저항용 MIT 박막은 스퍼터링(Sputtering), ALD(Atomic Layer Deposition), 졸-겔(Sol-Gel) 방법 중 어느 하나의 방법을 통해 동시 또는 순차적으로 형성할 수 있다. 또한, 상기 스위칭용 MIT 박막 및 저항용 MIT 박막은 VO2 또는 NiO, TiO2, 및 SrZrO3 를 포함하는 TMO(Transition Metal Oxide) 중 어느 하나로 형성할 수 있다. 특히, 상기 스위칭용 MIT 박막은 다결정 VO2로 형성하는 경우, 공정 온도 350 ~ 370 ℃, 및 산소 유량 변화 5 ~ 6 sccm에서 스퍼터링(Sputtering) 또는 졸-겔(Sol-Gel) 방법을 통해 40 ~ 100 nm 두께로 형성할 수 있다.
본 발명에 따른 MIT 물질 기반 메모리 셀 및 그 제조방법은 스위칭용 MIT 박막을 기존의 p-n 접합 형태의 반도체 전류 채널층 대신 사용함으로써, 크기의 제한 없이 높은 전류 이득을 가지며, 온-오프(on/off) 스위칭 속도가 매우 빠른 스위칭 소자를 구현할 수 있게 한다. 또한, 메모리 셀을 구성하는 스위칭용 MIT 박막 및 저항용 MIT 박막의 두께(Thickness), 길이(Length)와 폭(Width)을 스케일 다운(Scale-down)함으로써, 메모리 셀 자체의 미세화가 가능한 특징이 있다.
더 나아가, 본 발명에 따른 MIT 물질 기반 메모리 셀 및 그 제조방법은 종래의 사파이어 기판 대신에 열 전도율이 뛰어난 실리콘 기판을 사용함으로써, 내부에서 발생하는 열에 의하여 스위칭용 MIT 박막 및 저항용 MIT 박막의 특성 변화가 생 기는 것을 방지할 수 있는 장점이 있다. 또한, 본 발명의 메모리 셀은 하부 게이트 방식의 스위칭 소자를 사용하는 구조를 가짐으로써, 낮은 온도에서 금속-절연체 상전이 스위칭 소자와 저항소자를 제작할 수 있고, 그에 따라 후반부 공정에 의해 형성되는 VO2 박막의 특성 변화를 방지할 수 있는 장점이 있다.
한편, 본 발명에 따른 MIT 물질 기반 메모리 셀 및 그 제조방법은 실리콘 기판을 사용함으로써 저비용 대면적으로 메모리 셀의 제작을 가능케 하고, 기존의 잘 정립된 실리콘 기반의 CMOS 공정 기술과 쉽게 연계됨으로써, 메모리 소자를 용이하게 제작할 수 있게 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 이하의 설명에서 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1a은 본 발명의 MIT 물질 기반의 단위 메모리 셀에 대한 회로도이다.
도 1a를 참조하면, 본 발명의 MIT(Metal-Insulator Transition) 물질 기반의 메모리 셀은 기본적으로 스위칭 소자(100) 및 저항 소자(200)를 포함하는데, 이러한 스위칭 소자(100) 및 저항 소자(200)는 MIT 물질 박막을 기반으로 형성된다. 여기서, MIT 물질 박막은 소정 전기장, 즉 소정 전압이나 전류에서 절연체에서 금속으로 특성이 전이되는 특성을 갖는다. 한편, 이러한 스위칭 소자(100) 및 저항 소자(200)는 하나의 기판 상에 함께 형성된다. 그에 대한 설명은 도 2에 대한 부분에서 좀더 상세히 설명한다.
도 1b는 도 1a의 단위 메모리 셀이 어레이 형태로 구성되었을 때 주변회로를 포함한 전체 메모리 셀에 대한 회로도이다.
도 1b를 참조하면, 본 발명의 전체 메모리 셀은 도 1a의 단위 메모리 셀이 다수게 어레이 형태로 배치되고 비트라인(B/L) 및 워드라인(W/L)이 형성됨으로써, DRAM과 유사하게 비트라인(B/L) 및 워드라인(W/L)을 통해 개별 단위 메모리 셀로 데이터 입출력을 시킬 수 있는 구조로 형성될 수 있다. 여기서, S/A(sense amplifier, 300)는 일종의 디텍터로서 기준 전압(REF)을 통해 메모리 셀에 저장된 데이터를 읽는데 사용된다.
도 2는 본 발명의 일 실시예에 따른 MIT 물질 기반 메모리 셀에 대한 단면도이다.
도 2를 참조하면, 본 실시예에 따른 MIT 물질 기반 메모리 셀은 기판(110), 기판 상에 형성된 실리콘 산화막(115), 실리콘 산화막(115) 상의 게이트 전극(120), 실리콘 산화막(115) 및 게이트 전극(120) 상으로 형성된 게이트 절연막(130), 게이트 절연막(130) 상으로 형성된 소스 및 드레인 전극(140, 150), 소스 및 드레인 전극(140, 150) 사이로 게이트 절연막(130) 상에 형성된 스위칭용 MIT 박막(160), 드레인 전극(150) 상에 형성된 저항용 MIT 박막(170), 저항용 박막(170) 상의 상단 전극(180), 및 소스 및 드레인 전극(140, 150)과 스위칭용 MIT 박막(160)을 덮는 상부 절연막(190)을 포함한다.
여기서, 기판(110) 상으로 형성된 게이트 전극(120), 게이트 절연막(130), 소스 및 드레인 전극(140, 150) 및 스위칭용 MIT 박막(160)이 스위칭 소자(100)를 구성하는데, 스위칭용 MIT 박막(160)이 전류 채널층을 구성한다. 한편, 드레인 전극(150), 저항용 MIT 박막(170) 및 상단 전극(180)이 저항 소자(200)를 구성한다. 드레인 전극(150)은 스위칭 소자(100)와 저항 소자(200)를 전기적으로 연결한다. 드레인 전극(150)은 스위칭 소자(100)에서 드레인 전극으로서 기능함과 동시에 저항 소자(200)에서 하단 전극으로서 기능을 한다.
기판(110)은 열전도율이 뛰어난 실리콘(silicon) 기판을 사용함이 바람직하다. 특히, 열적으로 불안정한 특성을 가지는 VO2 박막을 스위칭용 MIT 박막(160)으로 사용되는 경우, 열전도율이 나쁜 종래의 사파이어 기판을 사용하지 아니하고, 열전도율이 매우 좋은 실리콘(Silicon) 기판을 사용함으로써, 소자 구동을 위하여 고전압을 인가할 때에 소자 내부에서 발생되는 열에 의한 특성 저하를 방지할 수 있다. 게이트(120), 게이트 절연막(130), 소스 전극(140), 드레인 전극(150), 및 스위칭용 MIT 박막(160)은 기판(110) 위로 형성된 실리콘 산화막(115) 상에 형성되는데, 실리콘 산화막(115)은 열산화(Thermal Oxidation) 방법을 통해 형성된다.
게이트(120)는 텅스텐-실리사이드(W/Si)를 사용하여 100 nm의 두께로 형성될 수 있다. 예컨대, 게이트 절연막(130)은 100 nm의 두께를 가지는 실리콘 산화막을 사용할 수 있다. 게이트 절연막(130)이 게이트(120)와 스위칭용 MIT 박막(160) 사이에 위치함은 물론이다. 소스 전극(140) 및 드레인 전극(150)은 크롬(Cr)층 및 금(Au)층으로 구성된 이중층을 이용하여 형성될 있으며, 이러한 이중층의 두께는 200 nm정도로 형성될 수 있다. 크롬층은 게이트 절연막(130)과 Au층 사이에 위치하며, 접착도 향상을 위하여 사용되는데, 두께는 50nm 정도일 수 있다.
스위칭용 MIT 박막(160)은 전기장에 변화에 따라 금속에서 절연체로 또는 절연체에서 금속으로 그 상태가 변화함으로써, 전류가 통과되거나 차단되는 채널층의 기능을 한다. 스위칭용 MIT 박막(160)은 소스 전극(140) 및 드레인 전극(150) 사이에 위치하며, 이들에 콘택하여 형성된다. 스위칭용 MIT 박막(160)은 일례로 VO2 박막을 사용하여 두께 40 내지 100 nm, 길이 3 ㎛, 및 폭 10 ㎛ 정도가 되도록 형성될 수 있다.
게이트(120)에 일정한 전압이 인가되면, 스위칭용 MIT 박막(160) 내부로 충전 캐리어(Hole)가 유기되고 금속-절연체 상전이가 발생하여, 상당량의 전류가 흐르는 전도성 채널(미도시)이 스위칭용 MIT 박막(160)의 하단에 형성된다.
한편, 저항 소자(200)에도 저항용 MIT 박막(170)이 형성되는데, 스위칭용 MIT 박막(160)보다는 두껍게 형성되어 메모리 소자로서 이용된다. 저항 소자(200)에 사용되는 저항용 MIT 박막(170)은 메모리 소자로서 기능하기 위하여 NDR(Negative Differential Resistance) 특성을 갖는다. 한편, 이러한 NDR 특성을 위해 저항용 MIT 박막(170)의 상하로 위치하는 드레인 전극(150) 및 상단 전극(180)은 저항용 MIT 박막(170)과 오믹 콘택(Ohmic Contact)을 통해 연결된다.
이하에서는 본 실시예에 따른 MIT 물질 기반 스위칭 소자와 저항 소자로 구성된 저항형 메모리(Resistance Random Access Memory: ReRAM) 셀의 작동 원리를 간단히 설명한다.
소스 전극(140) 및 드레인 전극(150)에 일정 전압을 인가하여, 스위칭용 MIT 박막(160)에 소정 크기의 전위(Electronic Potential)가 생성되도록 한다. 그리고, 게이트(120)에 전압(Vg)을 인가하면, 게이트 절연체(130)에 의해 유기된(Induced) 저농도의 충전 캐리어인 정공(Hole)이 스위칭용 MIT 박막(160)으로 주입된다. 정공이 주입된 스위칭용 MIT 박막(160)에는 급격한 금속-절연체 상전이 현상에 의해 전도성 채널이 형성된다. 이와 같은 전도성 채널을 통하여 소스 전극(140)과 드레인 전극(150) 사이에 상당량의 전류가 흐르게 되고, On/Off 기능의 게이팅(Gating) 작용을 하는 스위칭 소자로서 동작하게 된다.
이러한 스위칭 소자의 드레인 전극(150)에 연결된 저항용 MIT 박막(170)은 양단, 즉 드레인 전극(150) 및 상단 전극(180) 사이에 나타나는 전류(I)-전압(V) 히스테리시스(Hysteresis) 특성, 즉 전압에 따라 전류가 급격히 감소하는 MIT현상의 NDR(Negative Differential Resistance) 거동을 나타냄으로써, 이러한 특성을 이용하여, “1”과 “0”의 데이터를 읽고(Read), 쓰고(Write) 하는 메모리 소자의 데이터 저장 노드로 이용될 수 있다.
이하, 본 발명의 MIT 물질 기반 메모리 셀 구조를 제작하는 방법을 설명한다.
도 3a ~ 3e는 본 발명의 다른 실시예에 따른 MIT 물질 기반 메모리 셀에 대한 제조 방법을 보여주는 단면도들이다.
도 3a를 참조하면, 본 실시예에 따른 메모리 셀 제조방법은 반도체 소자의 CMOS공정과 공정 연계성을 고려하여 열전도성이 우수한 단결정 실리콘 기판(110)을 모재로 사용한다. 모재인 단결정 실리콘 기판(110)에 절연체인 실리콘 산화막(115)을 100nm의 두께로 열산화(Thermal Oxidation) 방법으로 성장시키고, 실리콘 산화막(115) 표면 위에 게이트 전극(120)을 텅스텐 실리사이드 (W/Si)를 사용하여 100 nm의 두께로 형성한다. 한편, 게이트 전극(120)은 고농도로 도핑된(Doped) 폴리실리콘(Polysilicon)를 사용하여 100 nm의 두께로 형성할 수도 있다.
도 3b를 참조하면, 실리콘 산화막(115) 및 게이트 전극(120) 상부로 게이트 절연막(130)을 형성하는데, 게이트 절연막(130)은 실리콘 산화막(SiO2)으로 저온(Low Temperature, 500℃ 이하) CVD(Chemical Vapour Deposition) 방법을 사용하여 100 nm의 두께로 형성할 수 있다. 소스 전극(140) 및 드레인 전극(150)은 고농도로 도핑(Doping)된 다결정 실리콘 박막을 LT(Low Temperature) CVD 방법으로 각각 증착시키고, 포토-레지스트(Photo-resist) 패터닝과 이방성 드라이 에칭을 통하여 형성한다.
또한, 이베포레이터(Evaporator)장비를 사용하여 크롬(Cr)층과 금(Au)층의 이중층을 200 nm 정도의 두께로 증착한 후에 리프트 오프(Lift-off) 공정을 이용하여 형성할 수도 있다. 크롬(Cr)층은 게이트 절연막(130)과 금(Au)층 사이의 접착도를 향상시키기 위하여 사용되며, 그 두께는 약 50 nm정도로 형성할 수 있다.
도 3d를 참조하면, 스위칭용 MIT 박막(160)과 저항용 MIT 박막(170)은 각각 스퍼터링(Sputtering), ALD(Atomic Layer Deposition), 졸-겔(Sol-Gel) 방법 등으로 동시에 형성하거나, 순차적으로 형성할 수 있다. 동시에 형성시킬 경우, 상기한 스위칭용 MIT 박막(160)과 저항용 MIT 박막(170) 각각의 특성이 나타낼 수 있도록 막의 두께와 넓이(길이와 폭)를 고려하여야 한다. 즉, 스위칭용 MIT 박막(160)은 인가되는 전기장에 따라 적정 전압 또는 전류에서 MIT가 발생할 수 있어야 하며, 저항용 MIT 박막(170)의 경우, 소정 두께 이상으로 형성함으로써, 저장 매체로서 NDR 특성을 가져야 한다.
한편, 스위칭용 MIT 박막(160) 및 저항용 MIT 박막(170)을 순차적으로 형성할 수도 있는데, 순차적으로 형성하는 경우에는 공정 단계가 좀 길어지는 면이 있기는 하지만 각각의 박막의 특성을 두께로 용이하게 조절할 수 있다는 장점이 있다.
스위칭용 MIT 박막(160)은 VO2 박막으로서 포토-레지스트 패터닝 후 건식 이방성 식각 방법을 사용하여 두께 40 내지 100 nm, 길이 3 ㎛ 및 폭 10 ㎛ 정도로 형성할 수 있다. 또한, 저항용 MIT 박막(170)은 드레인 전극(150) 상에 VO2을 사용 하여 두께 90 내지 100 nm 및 면적 10 ㎛2정도로 형성할 수 있다.
도 3e를 참조하면, 저항용 MIT 박막(170) 상에 상단 전극(180) 및 상부 절연막(190)을 각각 순서대로 형성한다. 상단 전극(180)은 소스 및 드레인 전극(140, 150)과 같이 이베포레이터(Evaporator) 장비를 사용하여 크롬(Cr)층과 금(Au)층의 이중층을 200 nm 정도의 두께로 증착한 후에 리프트-오프(Lift-off) 공정을 이용하여 패턴을 형성하는 방법으로 형성할 수 있다.
도 4a는 도 2의 MIT 물질 기반 메모리 셀에서 스위칭 소자 부분을 좀더 상세하게 보여주는 단면도로서, 도 2의 참조번호 100부분을 좀더 상세하게 보여주고 있다. 각 구성부분에 대한 설명은 도 2 및 도 3a ~ 도 3e에 대한 부분에서 상세히 설명하였으므로 여기서는 생략한다. 한편, 본 도면에서는 상부 절연막(190)은 도시되지 않았으며, 스위칭용 MIT 박막(160)으로 채널층이 형성됨을 점선을 통해 보여주고 있다.
도 4b는 도 2의 MIT 물질 기반 메모리 셀에서 저항 소자 부분을 좀더 상세하게 보여주는 단면도로서, 도 2의 참조번호 200부분을 좀더 상세하게 보여주고 있다. 각 구성부분에 대한 설명은 도 2 및 도 3a ~ 도 3e에 대한 부분에서 상세히 설명하였으므로 역시 생략한다.
이하 본 발명의 MIT 물질 기반 메모리 셀, 즉 저항형 메모리(ReRAM) 소자의 제조 방법의 특징을 설명하면 다음과 같다.
만일 종래기술인 MOSFET 제조 방법과 유사하게 스위칭 소자를 제조할 경우에 는, 먼저 스위칭용 MIT 박막을 형성한 후, PECVD(plasma enhanced chemical vapor deposition) 방법과 같은 고온 증착 공정을 사용하여 게이트 절연막을 증착한 후, 소스, 드레인 및 게이트 전극을 형성하게 된다. 이와 같이 스위칭 소자를 제조하면, 고온에서 이루어지는 후속 공정에 의하여, 하부에 이미 형성된 열에 민감한 스위칭용 MIT 박막에 특성 변화가 일어날 수 있다. 이와 같은 문제점을 방지하기 위하여, 본 발명에 의한 스위칭 소자는 상기한 바와 같이, 500℃ 미만의 LTCVD 방법을 통해 고농도 도핑된 폴리 실리콘과 실리콘 옥사이드를 증착하여 스위칭 소자를 제조한다. 이와 같은 방법으로 제작된 스위칭 소자와 저항 소자는 열적으로 안정되어 고신뢰성의 메모리 소자를 구현할 수 있도록 한다.
한편, VO2 박막을 사용하여 스위칭용 MIT 박막 및 저항용 MIT 박막을 형성할 때에, 박막의 성장 조건을 설명하면 다음과 같다.
스위칭용 MIT 박막(160)은 365 ℃에서 스퍼터링(Sputtering) 이나 졸-겔(Sol-Gel) 방법으로 50 nm 두께 정도로 성장된 VO2 박막을 이용한다. 이와 같이 박막 성장 온도를 365 ℃로, 산소 유량 변화를 5.0 sccm로 설정하여 성장된 VO2 박막의 투과 전자 조사 현미경 사진 및 X-Ray 회절(diffraction peak) 분석 결과에 의하면 다결정질(Polycrystalline)의 구조임을 알 수 있다. 또한 상기한 성장 조건에서 그레인(grain)의 크기가 크며, 표면이 평탄하여 특성이 좋은 VO2 박막을 얻을 수 있음을 확인할 수 있다. 즉, 결정 격자면 (011) 및 (012) 면에서 VO2 피크(Peak) 가 형성되어 있으므로, 상기한 성장 조건에서 다결정 형태의 VO2 박막이 형성됨을 알 수 있다.
한편, 성장 온도 350 내지 370 ℃ 및 산소 유량 변화 5 내지 6 sccm에서 성장된 VO2 박막도 전술한 바와 같이 우수한 특성을 가짐을 실험을 통하여 확인할 수 있었다. 그러나 성장 온도가 350 ℃보다 낮은 경우에는 그레인 크기가 감소하고, 표면이 평탄하지 아니하며, 비정질(Amorphous) 상태가 되는 문제점이 있으며, 성장 온도가 370 ℃보다 높은 경우에는 산소 결핍층인 V2O3 등이 형성되는 문제점이 있다. 또한, 산소 유량이 5 sccm보다 낮은 경우에는 산소 결핍층인 V2O3 등이 형성되는 문제점이 있으며, 산소 유량이 6 sccm보다 높은 경우에는 가늘고 긴 그레인들이 증가하는 현상으로부터 파악될 수 있듯이, 산소가 다량 함유되어 있는 V2O5 또는 V3O7이 생성된다는 문제점이 있다.
이하, 도 5, 6 및 7을 참조하여, 본 발명의 제 1 실시 예에 따른 금속-절연체 상전이 스위칭 소자 및 저항소자로 구성된 메모리 셀 소자의 동작 특성을 간단히 설명한다.
도 5는 도 4a의 스위칭 소자에서 소스 및 드레인 전극 사이에 인가되는 전압에 따른 전류 특성곡선을 나타낸 그래프로서, 스위칭용 MIT 박막(160)으로 소스 및 드레인 전극(140, 150)을 통해 인가한 전압에 따른 전류 특성곡선이다. 한편, 여기서 그래프의 단위는 임의의 스케일(Arbitrary Scale Unit: A.U.) 또는 상대 스케일 로 표현되고 있다.
도 5를 참조하면, A 지점에서부터 전압을 증가시키면 B 지점의 전압에서 전류가 갑자기 증가하는(Current Jump) MIT 현상이 발생하며, C 지점까지 전류가 증가하는 특성을 보인다. 따라서, 이러한 전류(I)-전압(V) 특성을 이용하여 본 실시예의 스위칭 소자(100) 부분을 메모리 소자의 스위칭 소자로 사용하는 것이 가능하다. 상기한 I-V 특성곡선은 스위칭용 MIT 박막(160)의 두께와 면적의 크기에 따라 달라지게 되므로 메모리 소자의 특성에 맞추어 조정하여 사용하는 것이 바람직하다.
도 6은 도 4a의 스위칭 소자에서 게이트 인가전압을 변화시키면서 소스 및 드레인 전극 사이에 인가되는 전압에 따른 전류 특성곡선을 나타낸 그래프로서, 게이트 인가전압(Vg) 및 소스-드레인 전극 사이의 전압(Vds)에 따른 드레인 전류(Ids)의 변화를 나타내는 그래프이다. 그래프의 단위는 역시 임의의 스케일(A.U.)이다.
도 6을 참조하면, 본 그래프는 소스-드레인 전극 사이의 전압(Vds)은 0에서 20 V까지 변화시키고, 게이트 전극의 인가전압(Vg)은 0에서 -10 V까지 -2 V 간격으로 변화시키면서, 상온에서 드레인 전류(Ids)의 변화를 측정한 결과를 보여주고 있다.
게이트에 전압을 인가하지 않고, 즉 Vg = 0 V인 상태에서, 소스-드레인 전극 사이의 전압(Vds)만을 0에서 20 V까지 변화시킬 경우, 소스-드레인 전극 사이의 전 압 Vds =는 I지점 예컨대 15 V에서 드레인 전류(Ids)가 갑자기 증가하는(Current Jump) 현상이 관측되며, 이러한 드레인 전류(Ids)의 급격한 변화는 도 5에서 설명한 바와 같이 스위칭용 MIT 박막의 MIT 특성에 기인한다.
소스-드레인 전극 사이의 전압(Vds) 인가와 함께 게이트 전압(Vg)을 0에서 -10 V까지 -2 V 간격으로 변화시킬 경우, 드레인 전류(Ids)가 급격히 증가하는 지점은 I => Ⅱ => Ⅲ => Ⅳ => Ⅵ 순서로 천이하는 것도 관측할 수 있다. 이는 게이트 전압(Vg)을 0 V에서 -2 V 만큼씩 변화시키면서 고전류 이득 특성을 제어할 수 있음을 의미한다. 예컨대, 소스-드레인 전압(Vds)을 12 V로 설정한 경우에, 게이트 전압(Vg)을 0 V로 설정하면 스위칭용 MIT 박막의 MIT 전압이 15V정도 이므로 드레인 전류(Ids)는 0에 근접하고 스위칭 소자는 오프(off) 상태가 되고, 게이트 전압(Vg)을 -2 V로 설정하면 스위칭용 MIT 박막의 MIT 전압이 10V정도이므로, 드레인 전류(Ids)는 MIT에 의해 큰 값을 가지므로 스위칭 소자는 온(on) 상태가 된다. 한편, 여기서 측정시 트랜지스터 소자를 보호하기 위해 최대 드레인 전류값을 최대 20 mA 까지만 흐르도록 제한하였다.
도 7은 도 4b의 저항 소자에서 저항용 MIT 박막 양단에 인가된 전압에 따른 전류 특성곡선을 나타낸 그래프로서, 저항용 MIT 박막(170)의 양단 전극, 즉 드레인 전극 및 상단 전극(150, 180)에 인가한 전압에 따른 전류 특성곡선을 나타낸 그 래프이다. 역시 그래프의 단위는 임의의 스케일(A.U.)이다.
도 7을 참조하면, 전압을 증가시키면 ①지점에서부터 ②지점을 거쳐 ③지점에서 전류가 갑자기 증가하는 현상을 보이면서, ④지점까지 증가하는 특성을 보이고, 다시 ④지점에서 인가한 전압을 감소시키면 ⑤지점을 거쳐 ①지점으로 줄어드는 히스테리시스 특성을 나타내고 있다. 한편, 저항용 MIT 박막(170)은 인가전압을 없애면 즉 플로팅 상태가 되면 그 저항값을 그대로 유지하는 특성을 갖는다. 따라서, 이러한 저항용 MIT 박막(170)의 전류(I)-전압(V) 히스테리시스 특성을 이용하여, “1”과 “0”의 데이터를 읽고(Read), 쓰고(Write) 하는 메모리소자의 데이터 저장 노드로 사용할 수 있다.
도면상 데이터의 읽기(Read) 전압은 ⑥ 및 ⑦ 사이의 전압에서 가능하며, 데이터의 쓰기(Write)는 ⑦지점 이상에서 실행된다. 한편, 도시되지는 않았지만 저항용 MIT 박막(170)에 ⑧지점 이상의 전압을 가하면, 저항이 다시 증가하여 리셋(reset) 상태로 돌아간다. 즉 "0" 상태로 돌아간다.
한편, 상기한 I-V 특성곡선은 저항용 MIT 박막(170)의 두께와 면적의 크기에 따라 달라지게 되므로 데이터의 Read, Write, 및 Reset 등의 전압 범위를 메모리 소자의 특성에 맞추어 조정 가능하다.
이상에서 설명한 바와 같이 본 발명에 따른 MIT 물질 기반 메모리 셀 및 그 제조방법은 스위칭용 MIT 박막을 기존의 pn 접합 형태의 반도체 전류 채널층 대신 사용함으로써, 크기의 제한 없이 높은 전류 이득을 가지며, 온-오프(on/off) 스위칭 속도가 매우 빠른 스위칭 소자를 구현할 수 있도록 한다. 또한, 그 스위칭용 MIT 박막 및 저항용 MIT 박막의 두께(Thickness), 길이(Length)와 폭(Width)을 스케일 다운(Scale-down)할 수 있으므로 메모리 셀 자체의 미세화가 가능하다.
더 나아가, 본 발명에 따른 MIT 물질 기반 메모리 셀 및 그 제조방법은 종래의 사파이어 기판 대신에 열 전도율이 뛰어난 실리콘 기판을 사용함으로써, 내부에서 발생하는 열에 의하여 스위칭용 MIT 박막 및 저항용 MIT 박막의 특성 변화가 생기는 것을 방지할 수 있다. 또한, 본 발명의 메모리 셀은 하부 게이트 방식의 스위칭 소자를 사용하는 구조를 가짐으로써, 낮은 온도에서 금속-절연체 상전이 스위칭 소자와 저항소자를 제작할 수 있고, 그에 따라 후반부 공정에 의해 형성되는 VO2 박막의 특성 변화를 방지할 수 있다.
한편, 본 발명에 따른 MIT 물질 기반 메모리 셀 및 그 제조방법은 실리콘 기판을 사용함으로써 저비용 대면적으로 메모리 셀의 제작을 가능케 하고, 또한, 기존에 잘 정립된 실리콘 기반의 CMOS 공정 기술과 쉽게 연계됨으로써, 메모리 소자의 제작이 용이하다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1a은 본 발명의 MIT 물질 기반의 단위 메모리 셀에 대한 회로도이다.
도 1b는 도 1a의 단위 메모리 셀이 어레이 형태로 구성되었을 때 주변회로를 포함한 전체 메모리 셀에 대한 회로도이다.
도 2는 본 발명의 일 실시예에 따른 MIT 물질 기반 메모리 셀에 대한 단면도이다.
도 3a ~ 3e는 본 발명의 다른 실시예에 따른 MIT 물질 기반 메모리 셀에 대한 제조 방법을 보여주는 단면도들이다.
도 4a는 도 2의 MIT 물질 기반 메모리 셀에서 스위칭 소자 부분을 좀더 상세하게 보여주는 단면도이다.
도 4b는 도 2의 MIT 물질 기반 메모리 셀에서 저항 소자 부분을 좀더 상세하게 보여주는 단면도이다.
도 5는 도 4a의 스위칭 소자에서 소스 및 드레인 전극 사이에 인가되는 전압에 따른 전류 특성곡선을 나타낸 그래프이다.
도 6은 도 4a의 스위칭 소자에서 게이트 인가전압을 변화시키면서 소스 및 드레인 전극 사이에 인가되는 전압에 따른 전류 특성곡선을 나타낸 그래프이다.
도 7은 도 4b의 저항 소자에서 저항용 MIT 박막 양단에 인가된 전압에 따른 전류 특성곡선을 나타낸 그래프이다.
<도면에 주요부분에 대한 설명>
100: 스위칭 소자 110: 기판
115: 실리콘 산화막 120: 게이트 전극
130: 게이트 절연막 140: 소스 전극
150: 드레인 전극 160: 스위칭용 MIT 박막
170: 저항용 MIT 박막 180: 상단 전극
190: 상부 절연막 200: 저항 소자
300: S/A

Claims (20)

  1. 기판; 상기 기판 상에 형성된 금속-절연체 전이(Metal-Insulator Transition: MIT) 물질을 기반으로 하는 3 단자 스위칭 소자; 및
    상기 기판 상으로 형성되고 상기 스위칭 소자의 어느 한 단자에 전기적으로 연결된 MIT 물질을 기반으로 하는 저항 소자;를 포함하고,
    상기 3 단자 스위칭 소자는
    상기 기판 상으로 형성된 게이트 전극;
    상기 게이트 상으로 형성된 게이트 절연막;
    상기 게이트 상부 위치의 상기 게이트 절연막 상으로 형성되고 전기장에 변화에 의해서 불연속 MIT를 일으키는 스위칭용 MIT 박막; 및
    상기 게이트 절연막 상으로 형성되고 상기 스위칭용 MIT 박막 양 측면에 콘택하여 서로 대향하게 형성된 소스 및 드레인 전극;을 포함하며,
    상기 저항 소자는
    상기 드레인 전극;
    상기 드레인 전극 상에 형성되고 상기 드레인 전극에 오믹 콘택(Ohmic Contact)을 통해 연결된 저항용 MIT 박막; 및
    상기 저항용 MIT 박막 상으로 형성되고 상기 저항용 MIT 박막과 오믹 콘택을 통해 연결된 상단 전극;를 포함하는 것을 특징으로 하는 MIT 물질 기반의 메모리 셀.
  2. 삭제
  3. 삭제
  4. 제1 항에 있어서,
    상기 기판 상으로 실리콘 산화막이 더 형성되어 있고,
    상기 스위칭용 MIT 박막, 게이트, 소스, 및 드레인 전극 상부로 절연막이 더 형성되어 있는 것을 특징으로 하는 MIT 물질 기반의 메모리 셀.
  5. 제1 항에 있어서,
    상기 기판은 실리콘 기판이고,
    상기 드레인 전극은 크롬(Cr)층 및 금(Au)층으로 형성된 2중층인 것을 특징으로 하는 MIT 물질 기반의 메모리 셀.
  6. 제1 항에 있어서,
    상기 소스 및 드레인 전극은 고농도로 도핑된 폴리 실리콘으로 형성된 것을 특징으로 하는 MIT 물질 기반의 메모리 셀.
  7. 제1 항에 있어서,
    상기 스위칭용 MIT 박막 및 저항용 MIT 박막은 VO2 또는 NiO, TiO2, 및 SrZrO3 를 포함하는 TMO(Transition Metal Oxide) 중 어느 하나로 형성되고,
    상기 저항용 MIT 박막은 NDR(Negative Differential Resistance) 특성을 갖는 것을 특징으로 하는 MIT 물질 기반의 메모리 셀.
  8. 제7 항에 있어서,
    상기 스위칭용 MIT 박막은 다결정 VO2로 형성되고, 40 ~ 100 nm의 두께를 갖는 것을 특징으로 하는 MIT 물질 기반의 메모리 셀.
  9. 제1 항에 있어서,
    상기 소스 및 드레인 전극은 저온기상증착(Low Temperature Chemically Vapor Deposition: LTCVD) 방법을 통해 형성되고,
    상기 스위칭용 MIT 박막 및 저항용 MIT 박막은 스퍼터링(Sputtering), ALD(Atomic Layer Deposition), 졸-겔(Sol-Gel) 방법 중 어느 하나의 방법을 통해 동시 또는 순차적으로 형성된 것을 특징으로 하는 MIT 물질 기반의 메모리 셀.
  10. 삭제
  11. 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극이 형성된 기판 전면으로 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상으로, 소정 간격 이격된 소스 및 드레인 전극을 형성하는 단계;
    상기 소스 및 드레인 전극 사이에 전기장에 변화에 의해서 불연속 MIT를 일으키는 스위칭용 금속-절연체 전이(MIT) 박막, 및 상기 드레인 전극 상에 저항용 MIT 박막을 형성하는 단계; 및
    상기 저항용 MIT 박막 상에 상단 전극을 형성하는 단계;를 포함하고,
    상기 게이트 전극 형성 전에 상기 기판 상으로 실리콘 산화막을 형성하는 단계, 및
    상기 상단 전극 형성 단계 이후에 상기 소스 및 드레인 전극 상으로 절연막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 MIT 물질 기반의 메모리 셀의 제조 방법.
  12. 삭제
  13. 제11 항에 있어서,
    상기 게이트, 소스 및 드레인 전극, 및 스위칭용 MIT 박막이 3단자 스위칭 소자를 구성하고,
    상기 드레인 전극, 저항용 MIT 박막, 및 상단 전극이 저항 소자를 구성하는 것을 특징으로 하는 MIT 물질 기반의 메모리 셀의 제조 방법.
  14. 제11 항에 있어서,
    상기 드레인 전극 및 상단 전극은 상기 저항용 MIT 박막에 오믹 콘택을 통해 연결시키는 것을 특징으로 하는 MIT 물질 기반의 메모리 셀의 제조 방법.
  15. 제11 항에 있어서,
    상기 소스 및 드레인 전극은 고농도로 도핑된 폴리 실리콘으로 형성하거나,
    상기 드레인 전극을 크롬(Cr)층 및 금(Au)층의 2 중층으로 형성하는 것을 특징으로 하는 MIT 물질 기반의 메모리 셀의 제조 방법.
  16. 제11 항에 있어서,
    상기 소스 및 드레인 전극은 저온기상증착(Low Temperature Chemically Vapor Deposition: LTCVD) 방법을 통해 형성하는 것을 특징으로 하는 MIT 물질 기반의 메모리 셀의 제조 방법.
  17. 제11 항에 있어서,
    상기 소스 및 드레인 전극은 포토-리소그라피(photo-lithography) 공정 및 건식 식각 공정을 통해 형성하는 것을 특징으로 하는 MIT 물질 기반의 메모리 셀의 제조 방법.
  18. 제11 항에 있어서,
    상기 스위칭용 MIT 박막 및 저항용 MIT 박막은 스퍼터링(Sputtering), ALD(Atomic Layer Deposition), 졸-겔(Sol-Gel) 방법 중 어느 하나의 방법을 통해 동시 또는 순차적으로 형성하는 것을 특징으로 하는 MIT 물질 기반의 메모리 셀의 제조 방법.
  19. 제11 항에 있어서,
    상기 스위칭용 MIT 박막 및 저항용 MIT 박막은 VO2 또는 NiO, TiO2, 및 SrZrO3 를 포함하는 TMO(Transition Metal Oxide) 중 어느 하나로 형성하는 것을 특징으로 하는 MIT 물질 기반의 메모리 셀의 제조 방법.
  20. 제19 항에 있어서,
    상기 스위칭용 MIT 박막은 다결정 VO2로 형성하고,
    공정 온도 350 ~ 370 ℃, 및 산소 유량 변화 5 ~ 6 sccm에서 스퍼터링(Sputtering) 또는 졸-겔(Sol-Gel) 방법을 통해 40 ~ 100 nm 두께로 형성하는 것을 특징으로 하는 MIT 물질 기반의 메모리 셀의 제조 방법.
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