KR101899793B1 - 디램 셀 소자 및 그 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 24
- 238000003860 storage Methods 0.000 claims abstract description 102
- 230000005641 tunneling Effects 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000010408 film Substances 0.000 claims description 79
- 239000012535 impurity Substances 0.000 claims description 61
- 238000000034 method Methods 0.000 claims description 59
- 229910052751 metal Inorganic materials 0.000 claims description 32
- 239000002184 metal Substances 0.000 claims description 32
- 239000010409 thin film Substances 0.000 claims description 28
- 229910052710 silicon Inorganic materials 0.000 claims description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 26
- 239000010703 silicon Substances 0.000 claims description 26
- 210000000746 body region Anatomy 0.000 claims description 23
- 238000000151 deposition Methods 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 16
- 238000000059 patterning Methods 0.000 claims description 14
- 230000008569 process Effects 0.000 description 28
- 238000010586 diagram Methods 0.000 description 21
- 230000004888 barrier function Effects 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 9
- 230000008859 change Effects 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 8
- 239000002019 doping agent Substances 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 230000007423 decrease Effects 0.000 description 7
- 230000005669 field effect Effects 0.000 description 7
- 230000014759 maintenance of location Effects 0.000 description 7
- 229910044991 metal oxide Inorganic materials 0.000 description 7
- 150000004706 metal oxides Chemical class 0.000 description 7
- 239000010931 gold Substances 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 238000005137 deposition process Methods 0.000 description 5
- 150000002739 metals Chemical class 0.000 description 5
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000001590 oxidative effect Effects 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229910052718 tin Inorganic materials 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- -1 polycrystalline Ge Inorganic materials 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
-
- H01L27/10802—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Abstract
디램 셀 소자 및 그 제조방법이 개시된다. 개시된 디램 셀 소자는, 절연층이 형성된 기판, 절연층으로 둘러싸인 제1 게이트, 제1 게이트 상에 형성된 제1 게이트 절연막, 제1 게이트 절연막의 상부에 위치하는 메인 바디, 메인 바디의 양측에 각각 형성된 소스 및 드레인, 메인 바디에 형성된 제2 게이트 절연막, 제2 게이트 절연막 상에 형성된 제2 게이트 및 메인 바디와 제1 게이트 절연막 사이에 형성되고, 메인 바디로부터 터널링에 의해 정공을 저장하는 정공저장 바디를 포함한다.
Description
본 발명은 디램 셀 소자 및 그 제조방법에 관한 것으로, 하나의 트랜지스터로 구현된 디램 셀 소자 및 그 제조방법에 관한 것이다.
일반적으로 디램(DRAM)은 하나의 트랜지스터와 하나의 커패시터(1T/1C)를 이용하여 1 비트의 정보를 기록하는 셀 소자로 구성되어, 미세화 과정에서 트랜지스터뿐만 아니라 커패시터도 미세화해야 하는 어려움이 있어 고집적화에 한계가 있었다.
최근에는 커패시터 없이 하나의 트랜지스터만으로 1 비트의 정보를 저장할 수 있는 셀이 구현되는 1T 디램의 연구가 활발하게 진행되고 있다. 1T 디렘 셀은 기존 1T/1C 디램 셀에 비하여 미세화가 쉽고, 동작속도가 빠르며 CMOS 공정에 통합되기 쉬우므로 생산비용을 감소할 수 있다는 장점을 가진다.
이러한 1T 디램의 동작은 플로팅 바디에 정공의 저장 유무를 통하여 '1'과 '0'을 구분하기 때문에 정공을 저장하기 위한 다양한 프로그래밍 방법들이 제안되고 있다.
이들 중 가장 전통적인 프로그래밍 방법은 MOSFET(모스 전게 효과 트랜지스터(Metal Oxide Silicon Field Effect transistor))에 전류가 흐르도록 게이트에 전압을 인가한 후, 드레인에 높은 전압을 인가하여 충돌 이온화(impact ionization)을 통해 정공을 생성하여 바디에 저장하는 것이다.
이 이외에도, 리드 동작 시에 큰 센싱 마진을 가지는 BJT(Bipolar Junction Transistor)동작 기반의 프로그래밍 방법과, 프로그램 동작 시에 전력 소모가 작은 GIDL(Gate Induced Drain Leakage) 기반의 프로그램 방법이 있다.
그러나, 종래 프로그래밍 방법들 중 MOSFET 기반의 이온화 충돌 프로그래밍 방법이나, BJT 동작 기반의 프로그래밍 방법은 리드 동작보다 프로그램 동작 시에 전력소모는 작을 수는 있으나, GIDL 전류 크기가 상대적으로 작기 때문에 빠르게 프로그래밍하기 위해서는 높은 게이트 전압이 필요하다는 문제점이 있다.
본 발명은 터널링 전계효과 트랜지스터를 이용한 디램 셀 소자 및 그 제조방법을 제공하고자 한다.
이상과 같은 목적을 달성하기 위한 본 발명의 일 실시예에 따른 디램 셀 소자는, 절연층이 형성된 기판; 상기 절연층으로 둘러싸인 제1 게이트; 상기 제1 게이트 상에 형성된 제1 게이트 절연막; 상기 제1 게이트 절연막의 상부에 위치하는 메인 바디; 상기 메인 바디의 양측에 각각 형성된 소스 및 드레인; 상기 메인 바디에 형성된 제2 게이트 절연막; 상기 제2 게이트 절연막 상에 형성된 제2 게이트; 및 상기 메인 바디와 상기 제1 게이트 절연막 사이에 형성되고, 상기 메인 바디로부터 터널링에 의해 정공을 저장하는 정공저장 바디를 포함한다.
상기 소스 및 드레인은 N형 불순물 도핑층(N+영역)이고, 상기 메인 바디는 P형 불순물 도핑층(P-영역)이고, 상기 정공저장 바디는 상기 메인 바디보다 고농도로 도핑된 P형 불순물 도핑층(P+영역)일 수 있다.
상기 제2 게이트와 드레인에 기 설정된 제1 양의 전압이 인가되고, 상기 제1 게이트에 기 설정된 제1 음의 전압이 인가되는 경우, 터널링 현상에 의해 상기 메인 바디의 정공이 상기 정공저장 바디로 이동되어 상기 정공저장 바디의 정공이 증가함으로써 프로그램(writing '1') 동작을 수행할 수 있다.
상기 제2 게이트와 드레인이 접지되거나 플로팅되고, 상기 제1 게이트에 상기 제1 음의 전압보다 작은 기 설정된 제2 음의 전압이 인가되는 경우, 상기 정공저장 바디로 이동된 정공이 유지됨으로써 홀드(hold) 동작을 수행할 수 있다.
상기 제2 게이트는 접지되거나 플로팅되고, 상기 제1 게이트는 기 설정된 제2 양의 전압이 인가되며, 상기 드레인은 상기 제2 양의 전압보다 작은 기 설정된 제3 양의 전압이 인가되는 경우, 상기 정공저장 바디의 정공이 상기 메인 바디로 이동되어 상기 정공저장 바디의 정공이 감소함으로써 이레이즈 (writing '0') 동작을 수행할 수 있다.
상기 제2 게이트와 드레인은 상기 제3 양의 전압보다 작은 제4 양의 전압이 인가되고, 상기 제1 게이트는 접지되거나 플로팅되는 경우, 상기 정공저장 바디에 저장된 정공의 증감에 따른 상기 드레인과 상기 소스 사이에 흐르는 전류를 센싱함으로써 리드(read) 동작을 수행할 수 있다.
상기 메인 바디는 상기 정공저장 바디의 상부에 수직으로 적층될 수 있다.
상기 메인 바디, 상기 정공저장 바디 및 상기 제1 게이트는 동심 상에 위치하고, 상기 정공저장 바디는 상기 메인 바디와 같거나 큰 폭을 가질 수 있다.
상기 소스 및 드레인은 상기 메인 바디와 동일 평면 상에 위치하고, 상기 메인 바디와 함께 정공저장 바디의 상부에 수직으로 적층되고, 상기 제1 게이트는 상기 정공저장 바디와 같거나 작은 폭을 가질 수 있다.
상기 절연층은 상기 제1 게이트에 전압을 인가하는 패턴이 형성될 수 있다.
상기 소스 및 드레인은 P형 불순물 도핑층(P+영역)이고, 상기 메인 바디는 N형 불순물 도핑층(N-영역)이고, 상기 정공저장 바디는 상기 메인 바디보다 고농도로 도핑된 N형 불순물 도핑층(N+영역)일 수 있다.
또한, 본 발명의 다른 실시 예에 따른 디램 셀 소자는, 절연층이 형성된 기판; 상기 절연층으로 둘러싸인 제1 게이트; 상기 제1 게이트 상에 형성된 제1 게이트 절연막; 상기 절연막의 상부에 위치하고, 동일한 도전형으로 도핑된 액티브층; 상기 액티브층에 형성된 제2 게이트 절연막; 상기 제2 게이트 절연막 상에 형성된 제2 게이트; 및 상기 액티브층과 상기 제1 게이트 절연막 사이에 형성되고, 상기 액티브층으로부터 터널링에 의해 정공을 저장하는 정공저장 바디를 포함한다.
상기 액티브층은 N형 불순물 도핑층(N+영역)이고, 상기 정공저장 바디는 P형 불순물 도핑층(P+영역)일 수 있다.
상기 액티브층은 P형 불순물 도핑층(P+영역)이고, 상기 정공저장 바디는 N형 불순물 도핑층(N+영역)일 수 있다.
상기 액티브층은 전체적으로 동일한 타입의 불순물이 돌일한 농도로 주입된 단일 불순물 영역을 형성하고, 상기 제2 게이트의 양측에 형성된 소스 및 드레인과 전기적으로 연결될 수 있다.
한편, 본 발명의 일 실시 예에 따른 디램 셀 소자의 제조방법은, 기판에 제1 절연층을 증착하는 단계; 상기 제1 절연층에 제1 게이트 영역을 패터닝 및 식각하는 단계; 상기 제1 게이트 영역에 제1 게이트 및 제1 게이트 절연막을 형성하는 단계; 상기 제1 게이트 절연막의 상부에 정공저장 바디영역을 패터닝 및 식각하는 단계; 상기 정공저장 바디영역에 실리콘 박막을 성장하고 불순물을 도핑하는 단계; 정공저장 바디영역의 상부에 실리콘 박막을 성장하고, 소스, 드레인, 메인 바디의 불순물을 도핑하는 단계; 상기 메인 바디의 상부에 제2 게이트 절연막을 형성하는 단계; 및 상기 제2 게이트 절연막의 상부에 제2 게이트를 증착하고, 상기 소스 및 드레인 컨택 메탈을 증착하는 단계를 포함한다.
상기 정공저장 바디영역을 패터닝 및 식각하는 단계 이전에, 상기 제1 게이트 절연막 및 상기 제1 절연층의 상면에 제2 절연층을 증착하는 단계를 더 포함할 수 있다.
상기 소스 및 드레인의 도핑은 N형 불순물 도핑층(N+영역)으로 형성하고, 상기 메인바디의 도핑은 P형 불순물 도핑층(P-영역)으로 형성하고, 상기 정공저장 바디영역의 도핑은 상기 메인 바디보다 고농도로 도핑된 P형 고농도 도핑층(P+영역)으로 형성할 수 있다.
또한, 본 발명의 다른 실시예에 따른 디램 셀 소자 제조방법은, 기판에 제1 절연층을 증착하는 단계; 상기 제1 절연층에 제1 게이트 영역을 패터닝 및 식각하는 단계; 상기 제1 게이트 영역에 제1 게이트 및 제1 게이트 절연막을 형성하는 단계; 상기 제1 게이트 절연막의 상부에 정공저장 바디영역을 패터닝 및 식각하는 단계; 상기 정공저장 바디영역의 상부에 동일한 타입의 불순물이 도핑된 액티브층을 형성하는 단계; 상기 액티브층의 상부에 제2 게이트 절연막을 형성하는 단계; 및 상기 제2 게이트 절연막의 상부에 제2 게이트를 증착하고, 소스 및 드레인 컨택 메탈을 증착하는 단계를 포함한다.
상기 액티브층은 전체적으로 동일한 타입의 불순물이 동일한 농도로 주입되고, 상기 소스 및 드레인 컨택 메탈에 전기적으로 연결되어 무접합될 수 있다.
본 발명의 다양한 실시 예에 따르면, 커패시터 없이 하나의 트랜지스터를 이용한 디램 셀 소자를 제공할 수 있다. 아울러, 전하(정공 및 전자)의 밴드 간 터널링 현상을 이용하여 프로그램 시 저전력, 저전압 및 고속 동작이 가능하며, 홀드 동작에서의 에너지 장벽에 의한 홀의 유출이 차단되기 때문에 보유시간(retention time)을 높일 수 있다.
또한, 본 발명의 다양한 실시예들에 따른 디램 셀 소자의 정공저장 바디의 상부는 MOSFET(Metal Oxide Silicon Field Effect transistor)을 형성하는 일반적인 실리콘 기반 CMOS(Complementary Metal-Oxide Semiconductor)공정에 통합하여 생산 비용을 감소할 수 있으므로, 가격 경쟁력의 우위와 공정기술 호환성 측면에서 기존의 디램 셀 소자보다 유리한 효과가 있다.
도 1은 본 발명의 제1 실시예에 따른 디램 셀 소자를 나타내는 단면도이다.
도 2는 본 발명의 제 1 실시예에 따른 디램 셀 소자의 제작 과정을 나타내는 층상 단면도이다.
도 3은 도 1에 도시한 본 발명의 제1 실시예에 따른 디램 셀 소자의 밴드 간 터널링 동작 원리를 나타내는 단면도이다.
도 4는 도 3에 도시한 본 발명의 제1 실시예에 따른 디램 셀 소자의 프로그램 동작에서의 에너지 밴드를 나타내는 도면이다.
도 5는 도 3에 도시한 본 발명의 제1 실시예에 따른 디램 셀 소자의 홀드 동작에서의 에너지 밴드를 나타내는 도면이다.
도 6 및 도 7은 도 3에 도시한 본 발명의 제1 실시예에 따른 디램 셀 소자의 리드 동작에서의 에너지 밴드를 나타내는 도면이다.
도 8은 도 3에 도시한 본 발명의 제1 실시예에 따른 디램 셀 소자의 이레이즈 동작에서의 에너지 밴드를 나타내는 도면이다.
도 9는 본 발명의 제1 실시예에 따른 디램 셀 소자의 동작들의 시간에 대한 드레인 전류의 크기를 나타내는 그래프이다.
도 10은 도 3에 도시한 본 발명의 제1 실시예에 따른 디램 셀 소자의 프로그램, 이레이즈, 리드 동작에서의 문턱 전압의 변화를 나타내는 그래프이다.
도 11은 도 3에 도시한 본 발명의 제1 실시예에 따른 디램 셀 소자의 프로그램 후 홀드 시간에 따른 전류 마진의 변화를 나타내는 그래프이다.
도 12는 본 발명의 제2 실시예에 따른 디램 셀 소자의 층상 단면도이다.
도 13은 본 발명의 제3 실시예에 따른 디램 셀 소자의 층상 단면도이다.
도 14는 본 발명의 제1 내지 제3 실시예들에 따른 디램 셀 소자의 제조 방법을 설명하기 위한 흐름도이다.
도 15는 본 발명의 제4 실시예에 따른 디램 셀 소자를 나타내는 단면도이다.
도 16은 본 발명의 제4 실시예에 따른 디램 셀 소자의 제작 과정을 나타내는 층상 단면도이다.
도 17은 도 15에 도시한 본 발명의 제4 실시예에 따른 디램 셀 소자의 밴드 간 터널링 동작 원리를 나타내는 단면도이다.
도 18은 도 17에 도시한 본 발명의 제4 실시예에 따른 디램 셀 소자의 프로그램 동작에서의 에너지 밴드를 나타내는 도면이다.
도 19는 도 17에 도시한 본 발명의 제4 실시예에 따른 디램 셀 소자의 홀드 동작에서의 에너지 밴드를 나타내는 도면이다.
도 20 및 도 21은 도 17에 도시한 본 발명의 제4 실시예에 따른 디램 셀 소자의 리드 동작에서의 에너지 밴드를 나타내는 도면이다.
도 22는 도 17에 도시한 본 발명의 제4 실시예에 따른 디램 셀 소자의 이레이즈 동작에서의 에너지 밴드를 나타내는 도면이다.
도 23은 본 발명의 제4 실시예에 따른 디램 셀 소자의 동작들의 시간에 대한 드레인 전류의 크기를 나타내는 그래프이다.
도 24는 도 17에 도시한 본 발명의 제4 실시예에 따른 디램 셀 소자의 프로그램, 이레이즈, 리드 동작에서의 문턱 전압의 변화를 나타내는 그래프이다.
도 25는 도 17에 도시한 본 발명의 제4 실시예에 따른 디램 셀 소자의 프로그램 후 홀드 시간에 따른 전류 마진의 변화를 나타내는 그래프이다.
도 26은 본 발명의 제4 실시예에 따른 디램 셀 소자의 제조 방법을 설명하기 위한 흐름도이다.
도 2는 본 발명의 제 1 실시예에 따른 디램 셀 소자의 제작 과정을 나타내는 층상 단면도이다.
도 3은 도 1에 도시한 본 발명의 제1 실시예에 따른 디램 셀 소자의 밴드 간 터널링 동작 원리를 나타내는 단면도이다.
도 4는 도 3에 도시한 본 발명의 제1 실시예에 따른 디램 셀 소자의 프로그램 동작에서의 에너지 밴드를 나타내는 도면이다.
도 5는 도 3에 도시한 본 발명의 제1 실시예에 따른 디램 셀 소자의 홀드 동작에서의 에너지 밴드를 나타내는 도면이다.
도 6 및 도 7은 도 3에 도시한 본 발명의 제1 실시예에 따른 디램 셀 소자의 리드 동작에서의 에너지 밴드를 나타내는 도면이다.
도 8은 도 3에 도시한 본 발명의 제1 실시예에 따른 디램 셀 소자의 이레이즈 동작에서의 에너지 밴드를 나타내는 도면이다.
도 9는 본 발명의 제1 실시예에 따른 디램 셀 소자의 동작들의 시간에 대한 드레인 전류의 크기를 나타내는 그래프이다.
도 10은 도 3에 도시한 본 발명의 제1 실시예에 따른 디램 셀 소자의 프로그램, 이레이즈, 리드 동작에서의 문턱 전압의 변화를 나타내는 그래프이다.
도 11은 도 3에 도시한 본 발명의 제1 실시예에 따른 디램 셀 소자의 프로그램 후 홀드 시간에 따른 전류 마진의 변화를 나타내는 그래프이다.
도 12는 본 발명의 제2 실시예에 따른 디램 셀 소자의 층상 단면도이다.
도 13은 본 발명의 제3 실시예에 따른 디램 셀 소자의 층상 단면도이다.
도 14는 본 발명의 제1 내지 제3 실시예들에 따른 디램 셀 소자의 제조 방법을 설명하기 위한 흐름도이다.
도 15는 본 발명의 제4 실시예에 따른 디램 셀 소자를 나타내는 단면도이다.
도 16은 본 발명의 제4 실시예에 따른 디램 셀 소자의 제작 과정을 나타내는 층상 단면도이다.
도 17은 도 15에 도시한 본 발명의 제4 실시예에 따른 디램 셀 소자의 밴드 간 터널링 동작 원리를 나타내는 단면도이다.
도 18은 도 17에 도시한 본 발명의 제4 실시예에 따른 디램 셀 소자의 프로그램 동작에서의 에너지 밴드를 나타내는 도면이다.
도 19는 도 17에 도시한 본 발명의 제4 실시예에 따른 디램 셀 소자의 홀드 동작에서의 에너지 밴드를 나타내는 도면이다.
도 20 및 도 21은 도 17에 도시한 본 발명의 제4 실시예에 따른 디램 셀 소자의 리드 동작에서의 에너지 밴드를 나타내는 도면이다.
도 22는 도 17에 도시한 본 발명의 제4 실시예에 따른 디램 셀 소자의 이레이즈 동작에서의 에너지 밴드를 나타내는 도면이다.
도 23은 본 발명의 제4 실시예에 따른 디램 셀 소자의 동작들의 시간에 대한 드레인 전류의 크기를 나타내는 그래프이다.
도 24는 도 17에 도시한 본 발명의 제4 실시예에 따른 디램 셀 소자의 프로그램, 이레이즈, 리드 동작에서의 문턱 전압의 변화를 나타내는 그래프이다.
도 25는 도 17에 도시한 본 발명의 제4 실시예에 따른 디램 셀 소자의 프로그램 후 홀드 시간에 따른 전류 마진의 변화를 나타내는 그래프이다.
도 26은 본 발명의 제4 실시예에 따른 디램 셀 소자의 제조 방법을 설명하기 위한 흐름도이다.
본 발명에 대하여 구체적으로 설명하기에 앞서, 본 명세서 및 도면의 기재 방법에 대하여 설명한다.
먼저, 본 명세서 및 청구범위에서 사용되는 용어는 본 발명의 다양한 실시 예들에서의 기능을 고려하여 일반적인 용어들을 선택하였다 하지만, 이러한 용어들은 당 분야에 종사하는 기술자의 의도나 법률적 또는 기술적 해석 및 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 일부 용어는 출원인이 임의로 선정한 용어도 있다. 이러한 용어에 대해서는 본 명세서에 정의된 의미로 해석될 수 있으며, 구체적인 용어 정의가 없으면 본 명세서의 전반적인 내용 및 당해 기술분야의 통상적인 기술 상식을 토대로 해석될 수도 있다.
또한, 본 명세서에 첨부된 각 도면에 기재된 동일한 참조번호 또는 부호는 실질적으로 동일한 기능을 수행하는 부품 또는 구성요소를 나타낸다. 설명 및 이해의 편의를 위해서 서로 다른 실시 예들에서도 동일한 참조번호 또는 부호를 사용하여 설명한다. 즉, 복수의 도면에서 동일한 참조 번호를 가지는 구성요소를 모두 도시되어 있다고 하더라도, 복수의 도면들이 하나의 실시 예를 의미하는 것은 아니다.
또한, 본 명세서 및 청구범위에서는 구성요소들 간의 구별을 위하여 "제1", "제2" 등과 같이 서수를 포함하는 용어가 사용될 수 있다. 이러한 서수는 동일 또는 유사한 구성요소들을 서로 구별하기 위하여 사용하는 것이며 이러한 서수 사용으로 인하여 용어의 의미가 한정 해석되어서는 안 된다. 일 예로, 이러한 서수와 결합된 구성요소는 그 숫자에 의해 사용 순서나 배치 순서 등이 제한되어서는 안 된다. 필요에 따라서는, 각 서수들은 서로 교체되어 사용될 수도 있다.
본 명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "구성되다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 본 발명의 실시 예에서, 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적인 연결뿐 아니라, 다른 매체를 통한 간접적인 연결의 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 포함한다는 의미는, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 이용하여 본 발명에 대하여 구체적으로 설명한다. 도 1은 본 발명의 제1 실시예에 따른 디램 셀 소자를 나타내는 단면도이고, 도 2는 본 발명의 제1 실시예에 따른 디램 소자의 제작 과정을 나타내는 층상 단면도이다.
이하에서 사용하는 "증착", "성장" 등의 용어는 반도체 물질 층을 형성한다는 의미와 같은 의미로 쓰이는 것이고, 본 발명의 다양한 실시 예들을 통해 형성되는 층 혹은 박막은 유기금속기상증착(metal-organic chamical vapor deposition: MOCVD)법 또는 분자선 성장(molecular beam epitaxy: MBE)법을 이용하여 성장용 챔버(chamber) 내에서 성장될 수 있으며, 이 밖에도 PECVD, APCVD, LPCVD, UHCVD, PVD, 전자빔 방식, 저항 가열방식 등 다양한 방식에 의해 증착되어 형성될 수 있다.
유기금속화학증착(MOCVD) 방식을 이용할 경우, MOCVD 반응 챔버의 용적에 따라, 그 안에 주입되는 기체의 유속을 결정할 수 있으며, 기체의 종류, 유속 반응 챔버 내부의 압력, 온도 조건 등에 따라 성장되는 박막의 두께, 표면 거칠기, 도펀트의 도핑된 농도 등의 특성이 달라질 수 있다. 특히, 고온일수록 박막의 우수한 결정성을 얻을 수 있는데, 이는 반응 기체의 물성, 반응이 일어나는 온도 등을 고려하여 제한적으로 결정되어야할 사항이다. 특히, 정밀한 성장을 위해선 ALD(Atomic layer deposition) 방식을 이용할 수 있다. ALD 방식에 의하면 박막 성장이 원자 단위로 제어될 수 있다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 디램 셀 소자(100)는 제1 절연층(20)이 형성된 기판(10)과 제1 절연층(20)으로 둘러싸인 제1 게이트(30), 제1 게이트(30)의 상부에 형성된 정공저장 바디(40), 정공저장 바디(40)의 상부에 형성된 메인 바디(45), 메인 바디(45)의 양측에 각각 형성된 소스(42) 및 드레인(48), 그리고 메인 바디(45)의 상부에 형성된 제2 게이트(60)를 포함한다.
또한, 본 발명의 제1 실시예에 따른 디램 셀 소자(100)는 제1 게이트(30)와 정공저장 바디(40) 사이에는 제1 게이트 절연막(35)이 형성되고, 제2 게이트(60)와 메인 바디(45) 사이에 제2 게이트 절연막(65)이 형성될 수 있다. 아울러, 상기 제1 게이트 절연막(35) 및 상기 제1 절연층(20)의 상면에 제2 절연층(25)이 형성될 수 있다.
구체적으로, 이하에서는 본 발명의 제1 실시예에 따른 디램 셀 소자(100)의 제작 과정을 살펴보기로 한다.
먼저, 도 2a를 참조하면, 본 발명의 제1 실시예에 따른 디램 소자(100)는, 기판(10)에 제1 절연층(20)이 일정 두께로 형성된다. 이때, 기판(10)은 실리콘, 실리콘 게르마늄, 인장 실리콘(strained silicon), 인장 실리콘 게르마늄, 실리콘 카바이드(silicon carbide), 또는 Ⅲ-Ⅴ족 화합물 중 어느 하나로 구성될 수 있다.
제1 절연층(20)은 산화물(oxide)를 포함할 수 있다. 일례로, 제1 절연층(20)은 실리콘 산화막(SiO2) 또는 고유전막(높은 유전상수를 갖는 유전막(high-k))일 수 있다.
도 2b를 참조하면, 제1 절연층(20)의 상면에 제1 게이트 영역(31)의 패터닝 및 식각을 수행한다.
여기서, 패턴이란, 복수 개의 금속 박막이 1 내지 2 마이크로미터의 간격을 두고, 그 폭은 각각 수 백 나노미터인 패턴일 수 있다. 금속 박막이 형성되지 않고 제1 절연층(20)이 노출된 영역에서 식각 공정이 이루어지게 된다.
일례로, 패턴은 포토레지스트 및 식각 공정을 순차적으로 적용하여 형성할 수 있다. 구체적으로, 금속 박막의 상부에 포토레지스트를 도포하고, 도포된 포토레지스트를 마스크를 통하여 패턴 형태로 노광시켜 노광된 부분의 포토레지스트를 변성시킨 후 현상한다. 현상 후 포토레지스트가 제거된 부위를 습식 또는 건식 식각하여 최종적인 박막 패턴을 형성할 수 있다.
제1 게이트 영역(31)은 제1 절연층(20)의 중앙부에 형성될 수 있다. 제1 게이트(30)는 제1 게이트 영역(31)에 다결정 실리콘을 증착하여 형성될 수 있으나 이에 한정하지 않으며, 다결정 SiGe, 다결정 Ge, 비정질 실리콘, 비정질 SiGe를 사용하거나, 다양한 금속과의 실리사이드, 각종 금속산화물, TaN, TiN, WN 등과 같은 이원계 금속 등을 사용할 수도 있다.
구체적으로, 제1 게이트(30)는 n-타입 도펀트로 도핑된 n-타입 폴리 실리콘 또는 p-타입 도펀트로 도핑된 p-타입 폴리 실리콘 박막일 수 있다.
제1 게이트(30)는 제1 절연층(20)의 중앙부에 형성되어, 제1 절연층(20)으로 둘러싸여 배치될 수 있다. 제1 게이트(30)는 후술하는 제2 게이트(60) 간의 전류 흐름을 통해 메인 바디(45)로부터 정공저장 바디(40) 또는 정공저장 바디(40)로부터 메인 바디(45)로 정공을 터널링시킬 수 있다.
이후, 제1 게이트(30)의 상면은 화학적 기계 연마(Chemical Mechanical Polishing)를 통해 평탄화될 수 있다. 아울러, 제1 절연층(20)에는 제1 게이트(30)에 전압을 인가하는 패턴이 형성될 수 있다.
도 2c를 참조하면, 제1 게이트(30)의 상면에 제1 게이트 절연막(35)을 증착할 수 있다. 제1 게이트 절연막(35)은 폴리 실리콘 박막으로 이루어진 제1 게이트(30)를 산화시켜 형성된 산화막인 SiO2로 구현될 수도 있다. 제1 게이트 절연막(35)은 제1 게이트(30)와 상부에 위치한 정공저장 바디(40)의 절연을 위한 구성으로, 제1 게이트(40)와 정공저장 바디(40) 사이에 위치할 수 있다.
또한, 제1 게이트 절연막(35)과 제1 절연층(20) 상부에 제2 절연층(25)을 증착할 수 있다. 제2 절연층(25)은 일정한 두께를 가지도록 상술한 제1 절연층(20)과 동일한 재료로 형성될 수 있다.
다음으로, 정공저장 바디영역(41)을 패터닝 및 식각을 수행한다. 정공저장 바디영역(41)에 실리콘 박막을 성장시키고 불순물을 도핑하여 정공저장 바디(40)를 형성할 수 있다.
정공저장 바디(40)는 제1 게이트(30)와 동심 상에 위치할 수 있으며, 제1 게이트(30)의 상부에 제1 게이트 절연막(35)을 매개로 수직하도록 적층될 수 있다. 일례로, 정공저장 바디(40)는 P형 불순물 고농도 도핑층(P+ 영역, 예컨대 도핑농도가 5×1018 cm-3)일 수 있다. 정공저장 바디(40)는 메인 바디(45)와 같은 폭을 가질 수 있다.
다음으로, 정공저장 바디(40)의 상면은 화학적 기계 연마(Chemical Mechanical Polishing)를 통해 이웃하는 제2 절연층(25)과 대응되는 두께를 가지도록 평탄화될 수 있다.
도 2d 및 2e를 참조하면, 제2 절연층(25)과 정공저장 바디(40)의 상면에 실리콘 박막(50)을 일정 두께로 성장시킨다. 다음으로, 실리콘 박막(50)에 메인 바디와, 메인 바디(45)의 양측에 각각 소스(42) 및 드레인(48)이 형성되도록 불순물을 도핑한다.
일례로, 소스(42) 및 드레인(48)은 N형 불순물 고농도 도핑층(N+ 영역, 예컨대 도핑농도가 5×1018 cm-3)일 수 있고, 메인 바디(45)는 P형 불순물 저농도 도핑층(P-형 영역, 예컨대, 도핑농도: 1×1015 cm-3)일 수 있다. 즉, 정공저장 바디(40)는 메인 바디(45)보다 고농도로 도핑된 P형 불순물 도핑층(P+영역)일 수 있다. 이 경우, 소스(42) 및 드레인(48)은 메인 바디(45)와 동일 평면상에 위치하고, 소스(42) 및 드레인(48)을 제외한 메인 바디(45)만이 정공저장 바디(40)의 상부에 수직으로 적층되도록 형성될 수 있다.
한편, 본 발명의 실시예들은 메인 바디(45), 소스(42), 드레인(48) 및 정공저장 바디(40)는 정공저장 바디(40)의 저장수단(정공 또는 전자)에 따라 각 영역이 모두 반대되는 타입으로 형성될 수 있다. 일례로, 소스(42) 및 드레인(48)은 P형 불순물 고농도 도핑층(P+형 영역), 메인 바디(45)는 N형 불순물 저농도 도핑층 (N-형 영역), 정공저장 바디(40)은 N형 불순물 고농도 도핑층(N+형 영역)으로 각각 형성될 수 있다.
도 2f를 참조하면, 메인 바디(45)의 상면에 제2 게이트 절연막(65)을 증착시킨다. 다음으로, 제2 게이트 절연막(65)의 상면에 제2 게이트(60)를 형성하고, 소스(42) 및 드레인(48)의 상면에 각각의 컨택 메탈들(43, 49)을 증착시킨다.
이때, 제1 게이트(30), 정공저장 바디(40), 메인 바디(45) 및 제2 게이트(60)는 동심 상에 위치하도록 형성될 수 있다.
여기서, 소스(42)의 컨택 메탈(43)(또는 소스 메탈)은 외부 소자와 소스(42)를 전기적으로 접속시킬 수 있다. 일례로, 소스 메탈(43)은 소스(42)와 오믹 컨택(ohmic contact) 형성을 위해 티타늄(Ti), 알루미늄(Al), 니켈(Ni) 및 금(Au) 등의 금속으로 구성될 수 있다. 여기서, 오믹 컨택이란 비정류 또는 저항 접촉으로서, I-V곡선이 일반적인 옴의 법칙을 따르는 경우라 할 수 있다.
드레인(48)은 메인 바디(45)를 매개로 소스(42)와 일정 거리를 두고 배치되며, 소스(42)에서 공급된 캐리어가 외부 소자로 나갈 수 있도록 통로로서 동작하여 드레인 전류를 발생시킬 수 있다. 일례로, 드레인(48)은 N형 도펀트로 도핑되어 저항을 낮출 수 있다. 일례로, N형 도펀트는 Si, Ge, Sn, Se, Te 등일 수 있다. 드레인(48)의 컨택 메탈(49)(또는 드레인 메탈)은 외부 소자와 드레인(48)을 전기적으로 접속시킬 수 있다. 드레인 메탈(49)은 소스 메탈(43)과 마찬가지로, 드레인(48)과 오믹 컨택을 위해 티타늄(Ti), 알루미늄(Al), 니켈(Ni) 및 금(Au) 등의 금속으로 구성될 수 있다.
끝으로, 도시하지는 않았으나, 패시베이션(passivation) 산화막 증착 및 후공정 과정을 수행할 수 있다.
한편, 제2 게이트 절연막(65) 및 제2 게이트(60)는 상술한 제1 게이트 절연막(35) 및 제1 게이트(30)와 대응되도록 형성될 수 있다. 다만, 제1 및 제2 게이트 절연막(35, 65) 및 제1 및 제2 절연층(20, 25)은 실리콘 표면을 열산화시켜 형성된 산화막으로 이루어지거나, 산화막을 증착시켜 형성될 수 있다.
이하에서는, 도 3 내지 도 7을 참조하여, 앞서 설명한 본 발명의 일 실시예에 따른 디램 셀 소자(100)의 동작원리에 대하여 설명하기로 한다.
도 3은 도 1에 도시한 본 발명의 제1 실시예에 따른 디램 셀 소자의 밴드 간 터널링 동작 원리를 나타낸 단면도이고, 도 4는 도 3에 도시한 본 발명의 제1 실시예에 따른 디램 셀 소자의 프로그램 동작에서의 에너지 밴드를 나타내는 도면이다.
구체적으로, 도 3은 밴드 간 터널링 동작을 설명하기 위해, 도 1에 도시한 본 발명의 제1 실시예에 따른 디램 셀 소자의 구성 중 적층순서를 기준으로 제1 게이트, 제1 게이트 절연막, 정공저장 바디, 메인 바디/소스/드레인, 제2 게이트 절연막 및 제2 게이트를 도시한 단면도이다. 도 4는 도 3에 도시한 Y-Y' 및 X-X' 단면에서의 에너지 밴드도를 나타낸 그래프이다.
도 3 및 도 4를 참조하면, 본 발명의 제1 실시예에 따른 디램 셀 소자(100)의 프로그램(writing '1') 동작은 제2 게이트(60)와 드레인(48)에 기 설정된 제1 양의 전압이 인가되고, 제1 게이트(30)에 기 설정된 제1 음의 전압이 인가되는 경우, 터널링 현상에 의해 메인 바디(45)의 정공이 정공저장 바디(40)로 이동되어 정공저장 바디(40)의 정공이 증가함으로써 수행할 수 있다.
예컨대, 도 4a 참조를 참조하면, 제2 게이트(60)와 드레인(48)에는 1.0V의 전압을 인가하고, 제1 게이트(30)에는 -1.5V의 전압을 인가할 경우, P-형 메인 바디(45)와 접합하고 있는 P+형 정공저장 바디(40) 사이에서 에너지 밴드 경사가 증가하게 되며 밴드 간의 간격이 좁아져 P-형 메인 바디(45)에 있던 정공이 P+형 정공저장 바디(40)로 밴드 간 터널링 현상에 의하여 이동하게 된다.
도 4b 참조를 참조하면, 프로그래밍 동작은 밴드 간 터널링 현상에 의하여 P-형 메인 바디(45)의 정공 농도를 감소시키며(반대로 P-형 메인 바디(45)의 전자 농도가 상승), 나타난 X-X' 단면의 에너지 밴드도와 같이 드레인(48)과 소스(42) 사이 메인 바디(45)(채널 영역)에서 에너지 장벽이 감소하는 현상이 발생한다.
이에 문턱 전압이 크게 낮아지게 되어 드레인(48)과 소스(42) 사이의 전류인 드레인 전류(Drain current)가 높게 상승한다. 밴드 간 터널링 현상을 기반으로 프로그램 동작이 수행되므로, 저전력, 저전압 및 고속 동작이 가능하다. 이는, 일반적으로 밴드 간 터널링 효과를 통한 전하의 이동이 드리프트 혹은 확산 이동에 비하여 상대적으로 낮은 전압 범위에서 고속 이동이 가능하기 때문이다.
도 5는 도 3에 도시한 본 발명의 제1 실시예에 따른 디램 셀 소자의 홀드 동작에서의 에너지 밴드를 나타내는 도면이다. 구체적으로, 도 5a는 도 3에 도시한 Y-Y' 단면의 홀드 '1' 동작에서의 에너지 밴드도이고, 도 5b는 도 3에 도시한 Y-Y' 단면의 홀드 '0' 동작에서의 에너지 밴드도이다.
본 발명의 제1 실시예에 따른 디램 셀 소자(100)의 홀드(hold) 동작은 제2 게이트(60)와 드레인(48)이 접지되거나 플로팅되고, 제1 게이트(30)에 제1 음의 전압보다 기 설정된 제2 음의 전압이 인가되는 경우, 정공저장 바디(40)로 이동된 정공이 유지됨으로써 수행할 수 있다.
예컨대, 홀드 동작은 정공저장 바디(40)에 정공을 가두거나 제거하여 리드 동작을 수행하기 전에 전하 상태를 유지하기 위한 동작으로 디램 셀의 보유시간(retention time)특성을 결정한다. 따라서 홀드 동작은 프로그래밍 혹은 이레이즈 상태에 따라서 각각 홀드 '1'의 경우와 홀드 '0'의 동작으로 나뉘며, 이와 같은 홀드 동작을 수행하기 위해서는 제1 게이트(30)는 -0.4V를 인가하고 나머지 제2 게이트(60)와 드레인(48)은 접지 혹은 플로팅된 상태에서 동작을 수행한다.
도 5a를 참조하면, 홀드 '1' 동작 수행 시에는 정공저장 바디(40)에 저장되어 있는 정공들이 에너지 밴드 장벽에 의하여 메인 바디(45)로 이동하지 못하고 저장 및 유지될 수 있다.
도 5b를 참조하면, 홀드 '0' 동작 수행 시에는 정공저장 바디(40)와 메인 바디(45) 사이에 발생하는 공핍층에 의하여 메인 바디(45)에서 정공저장 바디(40)로 이동 가능한 정공의 유입을 방지할 수 있다.
즉, 본 발명의 제1 실시 예에 따른 디램 셀 소자(100)의 구조에 의하면, 밴드 장벽과 공핍층의 차단에 의하여 정공저장 바디(40)에 갇힌 정공들의 유출 및 유입을 최대한 차단할 수 있다. 따라서, 드레인 전류는 흐르지 않는 상태에서 보유시간을 높일 수 있다.
도 6 및 도 7은 도 3에 도시한 본 발명의 제1 실시예에 따른 디램 셀 소자의 리드 동작에서의 에너지 밴드를 나타내는 도면이다. 구체적으로, 도 6a은 도 3에 도시한 Y-Y' 단면의 리드 '1' 동작에서의 에너지 밴드도이고, 도 6b 도 3에 도시한 X-X' 단면의 리드 '1' 동작에서의 에너지 밴드도이다. 그리고, 도 7a는 도 3에 도시한 Y-Y' 단면의 리드 '0' 동작에서의 에너지 밴드도이고, 도 7b 도 3에 도시한 X-X' 단면의 리드 '0' 동작에서의 에너지 밴드도이다.
본 발명의 제1 실시예에 따른 디램 셀 소자(100)의 리드(read) 동작은 제2 게이트(60)와 드레인(48)은 제3 양의 전압보다 작은 제4 양의 전압이 인가되고, 제1 게이트(30)는 접지되거나 플로팅되는 경우, 정공저장 바디(40)에 저장된 정공의 증감에 따른 드레인(48)과 소스(42) 사이에 흐르는 전류를 센싱함으로써 리딩할 수 있다.
여기서, 리드 동작은 전공저장 바디(40)에 정공이 저장되어 있는지 여부를 읽기 위한 동작이라 말할 수 있다. 일례로, 제2 게이트(60)에 0.2V의 전압을 인가하고 제1 게이트(30)는 접지 혹은 플로팅된 상태를 만든 다음, 드레인(48)에 0.2V의 전압을 인가하고 드레인(48)과 소스(43) 사이에 흐르는 드레인 전류를 센싱함으로써, 정공의 저장 상태를 리딩할 수 있다. 본 발명의 일 실시예에 따른 리드 동작은 전하저장 바디(40)에 정공의 저장 유무에 따라서 리드 '1'과 리드 '0'으로 구분 가능하다.
예컨대, 도 6a 및 도 6b를 참조하면, 전공저장 바디(40)에 정공이 저장되어 있는 상태의 경우(프로그램(write '1') 상태의 디램 셀 소자의 경우)에는 정공 농도가 낮아진 상태이며, 이에 메인 바디(40)의 에너지 밴드가 내려가게 되어 문턱전압의 감소와 함께 드레인 전류의 증가가 발생하게 된다.
도 7a 및 도 7b를 참조하면, 리드 '0' (이레이즈(write '0') 상태의 디램 셀 소자의 경우)의 상태일 때는, 제2 게이트(60)에 의한 전위 변동 이외에 추가적인 정공저장 바디(40)의 정공에 의한 전위 변동이 없게 되어 채널 영역의 에너지 밴드의 장벽이 리드 '1' 시보다 작게 낮아지고, 문턱전압의 상대적으로 낮은 감소와 함께 리드 '1' 시보다 더 낮은 드레인 전류가 발생하게 된다.
도 8은 도 3에 도시한 본 발명의 제1 실시예에 따른 디램 셀 소자의 이레이즈 동작에서의 에너지 밴드를 나타내는 도면이다. 구체적으로, 도 8은 도 3에 도시한 Y-Y' 단면의 이레이즈(write '0')에서의 에너지 밴드도이다.
도 8에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 디램 셀 소자(100)의 이레이징(writing '0')은 제2 게이트는 접지되거나 플로팅되고, 제1 게이트(30)는 기 설정된 제2 양의 전압이 인가되며, 드레인(48)은 제2 양의 전압보다 작은 기 설정된 제3 양의 전압이 인가되는 경우, 정공저장 바디(40)의 정공이 메인 바디(45)로 이동되어 정공저장 바디(40)의 정공이 감소함으로써 수행할 수 있다.
일례로, 이레이즈 동작은 정공저장 바디(40)에 저장된 정공을 메인 바디(45)로 배출시키기 위한 것이므로, 제1 게이트(30)에 1V의 전압을 인가하고 드레인(48)에 0.5 V의 전압을 인가하며, 제2 게이트(60)는 접지 혹은 플로팅된 상태를 만들어 준다.
이와 같은 전압 인가를 통하여 메인 바디(45)의 에너지 밴드가 내려오게 되면서 기존 형성되어 있던 정공의 움직임을 제한하던 에너지 장벽이 감소하게 된다. 이에 따라, 정공저장 바디(40)에 저장되어 있던 정공이 메인 바디(45)로 드리프트 현상에 의하여 배출되게 된다.
아래의 표 1은 앞서 설명한 프로그램, 이레이즈, 리드, 홀드 각각의 동작에서의 제1 게이트(30), 제2 게이트(40) 및 드레인(48)에 각각 전가되는 전압을 예시한 표이다.
| 본 발명의 제1 실시예에 따른 디램 셀 소자의 전압 인가 예시 | ||||
| 동작 | 프로그램(write'1') | 이레이즈(write'0') | 리드('1', '0') | 홀드('1', '0') |
| 제1 게이트 전압(V) | -1.5 | 1 | 0 | -0.4 |
| 제2 게이트 전압(V) | 1 | 0 | 0.2 | 0 |
| 드레인 전압(V) | 1 | 0.5 | 0.2 | 0 |
도 9는 본 발명의 제1 실시예에 따른 디램 셀 소자의 동작들의 시간에 대한 드레인 전류의 크기를 나타내는 그래프이다. 구체적으로, 도 9a는 본 발명의 일 실시예에 따른 디램 셀 소자의 프로그램 동작, 홀드 동작, 리드 동작 및 이레이즈 동작이 300K의 온도에서 각각 20nm 시간 동안의 드레인 전류 값을 측정한 그래프이고, 도 9b는 도 9a와 동일 조건에서 홀드 동작 시간만을 100nm 시간으로 증가하여 드레인 전류 값을 측정한 그래프이다.
도 10은 도 3에 도시한 본 발명의 제1 실시예에 따른 디램 셀 소자의 프로그램, 이레이즈, 리드 동작에서의 문턱 전압의 변화를 나타내는 그래프이고, 도 11은 도 3에 도시한 본 발명의 제1 실시예에 따른 디램 셀 소자의 프로그램 후 홀드 시간에 따른 전류 마진의 변화를 나타내는 그래프이다.
앞서 설명한 바와 같이, 본 발명의 제1 실시예에 따른 디램 셀 소자(100)는 프로그램 동작, 홀드 동작, 리드 동작 및 이레이즈 동작을 수행할 수 있다.
도 9 내지 도 11을 참조하면, 프로그램(write '1') 동작을 수행할 경우, 드레인(48)과 소스(42) 사이 메인 바디(45)(채널영역)에서 에너지 장벽이 감소하는 현상이 발생한다. 이에 문턱전압이 크게 낮아지게 되고, 드레인(48)과 소스(42) 사이의 전류인 드레인 전류(Drain current)가 높게 상승하는 것을 확인할 수 있다.
홀드 동작 수행 시에는 전산모사(Simulation)를 통해 추출한 전류 마진 특성에서 드레인 전류 감소량이 50%가 되는 지점을 기준으로 잡는다면, 850ms의 매우 우수한 보유시간을 가지는 것으로 나타난다. 특히, 도 11에 도시한 바와 같이 현재 국제반도체기술(ITRS) 로드맵이 제시하고 있는 보유시간 64ms 기준에 비하여 약 13배 이상의 매우 높은 수치임을 확인할 수 있다.
아울러, 프로그램(write '1') 상태의 디램 셀 소자의 리드 동작 수행 시에는 정공 농도가 낮아진 상태이며, 이에 메인 바디의 에너지 밴드가 내려가게 되어 드레인 전류의 증가가 발생하게 된다.
또한, 이레이즈(write '0') 상태의 디램 셀 소자의 리드 동작 수행시에는 제2 게이트에 의한 전위 변동 이외에 추가적인 정공저장 바디의 정공에 의한 전위 변동이 없게 되어 채널 영역의 에너지 밴드의 장벽이 리드 '1' 시보다 작게 낮아지고, 리드 '1' 시보다 더 낮은 드레인 전류가 발생하게 된다.
특히, 도 9b에 도시한 바와 같이, 홀드 시간을 임의로 100ms의 조건을 설정하고 이에 따른 각 동작모드 별 드레인 전류의 크기를 확인한 결과, 홀드 시간을 증가시킬 경우에도 신뢰성이 높은 결과를 확인할 수 있다. 즉, 밴드 장벽과 공핍층의 차단에 의하여 정공 저장바디에 갇힌 정공들의 유출 및 유입을 최대한 차단할 수 있으므로, 드레인 전류가 흐르지 않는 상태에서 보유시간을 높일 수 있다.
도 12는 본 발명의 제2 실시예에 따른 디램 셀 소자의 층상 단면도이고, 도 13은 본 발명의 제3 실시예에 따른 디램 셀 소자의 층상 단면도이다. 이하에서는, 설명의 편의상 도 1 내지 도 11을 통해 상술한 본 발명의 제1 실시예에 따른 디램 셀 소자(100)의 제작 과정과 차이점을 중심으로 기술하며, 생략된 설명은 상술한 내용으로 대체될 수 있다.
먼저, 도 12를 참조하면, 본 발명의 제2 실시예에 따른 디램 셀 소자(200)의 정공저장 바디(40a)는 제1 절연층(20)이 형성된 기판(10)과 제1 절연층(20)으로 둘러싸인 제1 게이트(30), 제1 게이트(30)의 상부에 형성된 정공저장 바디(40a), 정공저장 바디(40a)의 상부에 형성된 메인 바디(45), 메인 바디(45)의 양측에 각각 형성된 소스(42) 및 드레인(48), 그리고 메인 바디(45)의 상부에 형성된 제2 게이트(60)를 포함한다. 또한, 제1 게이트(30)와 정공저장 바디(40a) 사이에는 제1 게이트 절연막(35)이 형성되고, 제2 게이트(60)와 메인 바디(45) 사이에 제2 게이트 절연막(65)이 형성될 수 있다.
이 경우, 메인 바디(45)는 정공저장 바디(40a)의 상부에 수직으로 적층될 수 있다. 메인 바디(45)와 정공저장 바디(40a) 및 제1 게이트(30)는 서로 동심 상에 위치하고, 정공저장 바디(40a)는 메인 바디(45)보다 큰 폭을 가질 수 있다. 예컨대, 소스(42), 드레인(48) 및 메인 바디(45) 모두는 정공저장 바디(40a)의 상부에 수직으로 적층될 수 있으며, 정공저장 바디(40a)의 폭은 소스(42), 드레인(48) 및 메인 바디(45)를 합한 폭과 동일할 수 있다. 제1 게이트(30)는 정공저장 바디(40a)보다 작은 폭을 가질 수 있으며, 메인 바디(45) 및 제2 게이트(60)와 동일한 폭을 가질 수 있다.
한편, 도 13과 같이 본 발명의 제3 실시예에 따른 디램 셀 소자(300)의 제1 게이트(31b)는 정공저장 바디(41a)와 같은 폭을 가지도록 형성될 수도 있다.
앞서 설명한 본 발명의 다양한 실시예들은 제1 게이트(30, 30b), 정공저장 바디(40, 40a)의 폭이 변화될 수 있음을 보여주는 예시들이다. 즉, 본 발명의 디램 셀 소자들(100, 200, 300)은 메인 바디(45)의 하부에 정공저장 바디(40, 40a) 및 제1 게이트(30, 31b)가 형성되면 족할 뿐, 각 영역들의 대소관계는 이에 한정하지 않는다.
아울러, 제1 게이트 및 정공저장 바디의 폭이 동일할 경우, 포트 리소그라피 공정 과정에서 사용되는 마스크를 통합하여 사용이 가능하므로, 이에 대한 생산 비용의 감소도 가능하다.
즉, 도시하지는 않았으나, 제1 게이트(30, 30b)는 메인 바디(45)보다 크고 정공저장 바디(40, 40a)보다 작은 폭을 가질 수도 있고, 정공저장 바디(40, 40a)는 메인 바디(45)의 양측에 각각 위치한 소스(42) 및 드레인(48)의 양단보다 작은 영역을 형성할 수도 있다.
한편, 본 발명의 실시예들에 설명한 디램 셀 소자들(100, 200, 300)은 제2 절연층(25, 25a, 25b)의 증착을 생략하여 제1 절연층(20, 20b)만을 증착한 후, 순차적으로 제1 게이트(30, 30b)와 제1 게이트 절연막(35) 및 정공저장 바디(40, 40a)를 형성할 수도 있다. 아울러, 제2 절연층(25, 25a, 25b)이 형성될 경우, 제1 게이트 절연막(35)의 증착 과정이 생략될 수 있다. 아울러, 제1 게이트는 정공저장바디와 메인 바디 간의 수직방향의 터널링이 발생할 수 있다면, 각 영역의 폭이 가변될 수도 있다.
도 14는 본 발명의 제1 내지 제3 실시예들에 따른 디램 셀 소자의 제조 방법을 설명하기 위한 흐름도이다.
도 14를 참조하면, 먼저, 실리콘 기판 위에 더미 실리콘 산화막(dummy silicon-oxide)을 증착하고(S100), 패터닝과 폴리 실리콘 증착 공정을 이용하여 제1 게이트를 형성한다(S200).
이후, 추가적인 더미 실리콘 산화막, 제1 게이트 절연막 증착을 수행하고(S300), 실리콘 박막 성장공정과 불순물 도핑을 통하여 정공저장 바디를 형성한다(S400). 이 경우, 제1 게이트는 정공 저장 바디와 같거나 작은 폭을 가지도록 형성될 수 있다.
다음으로, 실리콘 박막 성장을 한 번 더 진행하고, 소스, 메인 바디, 드레인 영역에 불순물을 도핑한다(S500). 이 경우, 정공저장 바디는 메인 바디와 같거나 큰 폭을 가지도록 형성될 수 있다.
이후, 메인 바디의 상부에 제2 게이트 절연막 증착을 수행하여 제2 게이트를 형성하고, 소스, 드레인 컨택 메탈을 증착함으로써 디램 셀 소자를 제공할 수 있다(S600).
본 발명의 디램 셀 소자의 제조 공정 중 정공저장 바디를 형성한 이후의 일련의 공정들은 기존의 실리콘 MOSFET(모스 전계 효과 트랜지스터(Metal Oxide Silicon Field Effect transistor))을 제작하는 과정을 통하여 최종 디램 셀 소자가 제조될 수 있다. 이와 같은 공정 과정은 기존 CMOS(Complementary Metal-Oxide Semiconductor)공정에 통합하여 생산 비용을 감소할 수 있다. 아울러, 추가적으로 정공의 보유 시간을 늘리기 위하여 별도의 Ⅲ-Ⅴ족 화합물 반도체 물질(Ge, InGaAs, InP, InAs 등)을 본 발명에 단일접합 또는 동종접합(homojunction) 또는 이종접합(heterojunction)의 형태로 적용할 수도 있다.
지금까지 예를 들어 설명한 내용은 주로 N 채널 MOSFET 구조를 이용한 디램 셀 소자에 대한 내용이었으나, P 채널 MOSFET 구조를 이용한 디램 셀 소자에 대하여도 대칭 구조를 통해 실시 가능할 수 있다. 이러한 대칭 구조의 디램 셀 소자는 앞서 설명한 본 발명의 실시예들에 따른 기본적인 원리 및 동작이 상기 설명한 바와 동일할 수 있으나, 이에 따른 전류 특성, 전압 인가 특성은 다를 수 있다.
본 발명의 다양한 실시예들을 통해 커패시터 없이 하나의 트랜지스터를 이용한 디램 셀 소자를 제공할 수 있다. 본 발명의 디램 셀 소자는 P-형 메인 바디에서 하단부 P+형 정공저장 바디로 발생하는 정공의 밴드 간 터널링 현상을 이용하여 '1'과 '0'을 구분하는 프로그래밍 동작을 수행할 수 있다. 이와 같은 터널링 현상을 이용하기에 프로그램 시 저전력, 저전압 및 고속 동작이 가능하며, 추가적으로 홀드 동작에서의 에너지 장벽에 의한 홀의 유출이 차단되기 때문에 보유시간(retention time)을 높일 수 있다.
또한, 본 발명의 다양한 실시예들에 따른 디램 셀 소자의 정공저장 바디의 상부는 MOSFET을 형성하는 일반적인 실리콘 기반 CMOS 공정에 통합하여 생산 비용을 감소할 수 있으므로, 가격 경쟁력의 우위와 공정기술 호환성 측면에서 기존의 디램 셀 소자보다 유리하다.
도 15는 본 발명의 제4 실시예에 따른 디램 셀 소자를 나타내는 단면도이고, 도 16은 본 발명의 제4 실시예에 따른 디램 셀 소자의 제작 과정을 나타내는 층상 단면도이다.
이하에서는, 설명의 편의상 도 1 내지 도 14를 통해 상술한 본 발명의 제1 내지 제3 실시예에 따른 디램 셀 소자(100, 200, 300)의 차이점을 중심으로 기술하며, 생략된 설명은 상술한 내용으로 대체될 수 있다. 그리고, 이하에서 설명하는 제4 실시예의 구조는 제2 내지 제3 실시예의 구조를 가질 수 있다.
또한, 이하에서 설명하는 전하저장 영역은 정공저장 바디와 제1 게이트를 포함한 영역이라 의미라 할 수 있고, 무접합 전계 효과 트랜지스터(JLFET(Junctionless Field-Effect Transistor)영역은 전하 저장영역의 상부에 형성되는 소스, 드레인, 메인 바디 및 제2 게이트를 포함한 영역이라 의미할 수 있다.
아울러, 이하에서 사용되는 “무접합”은 전계효과 트랜지스터 구조(MOSFET)에서 도전형을 달리하는 소스, 드레인, 메인 바디를 형성함에 따른 pn 접합이 없는 것을 의미할 수 있다.
도 15를 참조하면, 본 발명의 제4 실시예에 따른 디램 셀 소자(400)는 제1 절연층(20)이 형성된 기판(10)과 제1 절연층(20)으로 둘러싸인 제1 게이트(30), 제1 게이트(30)의 상부에 형성된 정공저장 바디(40), 정공저장 바디(40)의 상부에 형성된 메인 바디(450), 메인 바디(450)의 양측에 각각 형성된 소스(420) 및 드레인(480), 그리고 메인 바디(450)의 상부에 형성된 제2 게이트(60)를 포함한다.
또한, 본 발명의 제4 실시예에 따른 디램 셀 소자(400)는 제1 게이트(30)와 정공저장 바디(40) 사이에는 제1 게이트 절연막(35)이 형성되고, 제2 게이트(60)와 메인 바디(45) 사이에 제2 게이트 절연막(65)이 형성될 수 있다. 아울러, 상기 제1 게이트 절연막(35) 및 상기 제1 절연층(20)의 상면에 제2 절연층(25)이 형성될 수 있다.
구체적으로, 이하에서는 본 발명의 제4 실시예에 따른 디램 셀 소자(400)의 제작 과정을 살펴보기로 한다.
먼저, 도 16a를 참조하면, 본 발명의 제4 실시예에 따른 디램 소자(100)는, 기판(10)에 제1 절연층(20)이 일정 두께로 형성된다. 이때, 기판(10)은 실리콘, 실리콘 게르마늄, 인장 실리콘(strained silicon), 인장 실리콘 게르마늄, 실리콘 카바이드(silicon carbide), 또는 Ⅲ-Ⅴ족 화합물 중 어느 하나로 구성될 수 있다.
제1 절연층(20)은 산화물(oxide)를 포함할 수 있다. 일례로, 제1 절연층(20)은 실리콘 산화막(SiO2) 또는 고유전막(높은 유전상수를 갖는 유전막(high-k))일 수 있다.
도 16b를 참조하면, 제1 절연층(20)의 상면에 제1 게이트 영역(31)의 패터닝 및 식각을 수행한다.
여기서, 패턴이란, 복수 개의 금속 박막이 1 내지 2 마이크로미터의 간격을 두고, 그 폭은 각각 수 백 나노미터인 패턴일 수 있다. 금속 박막이 형성되지 않고 제1 절연층(20)이 노출된 영역에서 식각 공정이 이루어지게 된다.
일례로, 패턴은 포토레지스트 및 식각 공정을 순차적으로 적용하여 형성할 수 있다. 구체적으로, 금속 박막의 상부에 포토레지스트를 도포하고, 도포된 포토레지스트를 마스크를 통하여 패턴 형태로 노광시켜 노광된 부분의 포토레지스트를 변성시킨 후 현상한다. 현상 후 포토레지스트가 제거된 부위를 습식 또는 건식 식각하여 최종적인 박막 패턴을 형성할 수 있다.
제1 게이트 영역(31)은 제1 절연층(20)의 중앙부에 형성될 수 있다. 제1 게이트(30)는 제1 게이트 영역(31)에 다결정 실리콘을 증착하여 형성될 수 있으나 이에 한정하지 않으며, 다결정 SiGe, 다결정 Ge, 비정질 실리콘, 비정질 SiGe를 사용하거나, 다양한 금속과의 실리사이드, 각종 금속산화물, TaN, TiN, WN 등과 같은 이원계 금속 등을 사용할 수도 있다.
구체적으로, 제1 게이트(30)는 n-타입 도펀트로 도핑된 n-타입 폴리 실리콘 또는 p-타입 도펀트로 도핑된 p-타입 폴리 실리콘 박막일 수 있다.
제1 게이트(30)는 제1 절연층(20)의 중앙부에 형성되어, 제1 절연층(20)으로 둘러싸여 배치될 수 있다. 제1 게이트(30)는 후술하는 제2 게이트(60) 간의 전류 흐름을 통해 메인 바디(45)로부터 정공저장 바디(40) 또는 정공저장 바디(40)로부터 메인 바디(45)로 정공을 터널링시킬 수 있다.
이후, 제1 게이트(30)의 상면은 화학적 기계 연마(Chemical Mechanical Polishing)를 통해 평탄화될 수 있다. 아울러, 제1 절연층(20)에는 제1 게이트(30)에 전압을 인가하는 패턴이 형성될 수 있다.
도 16c를 참조하면, 제1 게이트(30)의 상면에 제1 게이트 절연막(35)을 증착할 수 있다. 제1 게이트 절연막(35)은 폴리 실리콘 박막으로 이루어진 제1 게이트(30)를 산화시켜 형성된 산화막인 SiO2로 구현될 수도 있다. 제1 게이트 절연막(35)은 제1 게이트(30)와 상부에 위치한 정공저장 바디(40)의 절연을 위한 구성으로, 제1 게이트(40)와 정공저장 바디(40) 사이에 위치할 수 있다.
또한, 제1 게이트 절연막(35)과 제1 절연층(20) 상부에 제2 절연층(25)을 증착할 수 있다. 제2 절연층(25)은 일정한 두께를 가지도록 상술한 제1 절연층(20)과 동일한 재료로 형성될 수 있다.
다음으로, 정공저장 바디영역(41)을 패터닝 및 식각을 수행한다. 정공저장 바디영역(41)에 실리콘 박막을 성장시키고 불순물을 도핑하여 정공저장 바디(40)를 형성할 수 있다.
정공저장 바디(40)는 제1 게이트(30)와 동심 상에 위치할 수 있으며, 제1 게이트(30)의 상부에 제1 게이트 절연막(35)을 매개로 수직하도록 적층될 수 있다. 일례로, 정공저장 바디(40)는 P형 불순물 고농도 도핑층(P+ 영역, 예컨대 도핑농도가 5×1018 cm-3)일 수 있다.
다음으로, 정공저장 바디(40)의 상면은 화학적 기계 연마(Chemical Mechanical Polishing)를 통해 이웃하는 제2 절연층(25)과 대응되는 두께를 가지도록 평탄화될 수 있다.
도 16d를 참조하면, 제2 절연층(25)과 정공저장 바디(40)의 상면에 동일한 타입의 불순물이 도핑된 액티브층(410)을 형성한다. 일례로, 액티브층(410)은 N형 불순물 고농도 도핑층(N+형 영역, 예컨대, 도핑농도 : 5×1018 cm- 3)일 수 있고, 정공저장 바디는 P형 불순물 고농도 도핑층 (P+형 영역, 예컨대, 도핑농도 : 5×1018 cm-3)으로 각각 형성 할 수 있다. 이때, N형 불순물은 5족 불순물로서, 비소(As), 인(P), 비스무스(Bi), 안티몬(Sb) 등을 사용할 수 있으며, 이들을 단독 또는 2종 이상 혼합하여 사용할 수 있다.
그러나, 하단부 전하저장 영역에서의 저장 수단에 따라 (정공 혹은 전자) 각 영역이 모두 반대되는 타입으로 형성될 수 있다. 일례로, 액티브층(410)은 P형 불순물 고농도 도핑층 (P+형 영역), 정공저장 바디는 N형 불순물 고농도 도핑층 (N+형 영역)으로 각각 형성 할 수 있다. 이때, P형 불순물은 3족 불순물로서, 알루미늄(Al), 붕소(B), 인듐(In), 갈륨(Ga) 등을 사용할 수 있으며, 이들을 단독 또는 2종 이상 혼합하여 사용할 수 있다.
아울러, 액티브층(410)은 전체적으로 동일한 타입의 불순물이 동일한 농도로 주입될 수 있다. 불순물 주입은 액티브층(410)이 하부부터 상부까지 동일한 극성의 불순물이 실질적으로 동일한 농도로 균일하게 주입될 수 있도록 이온화 에너지를 변화시켜가면서 최적화시킬 수 있다.
또한, 액티브층(410)에 주입된 불순물이 액티브층 내에서 균일하게 퍼질 수 있도록 900 내지 1100도 온도의 급속 어닐링 공정을 추가로 실시할 수도 있다.
도 16e를 참조하면, 메인 바디(45)의 상면에 제2 게이트 절연막(65)을 증착시킨다. 다음으로, 제2 게이트 절연막(65)의 상면에 제2 게이트(60)를 형성하고, 소스(42) 및 드레인(48)의 상면에 각각의 컨택 메탈들(43, 49)을 증착시킨다.
여기서, 소스(42)의 컨택 메탈(43)(또는 소스 메탈)은 외부 소자와 소스(42)를 전기적으로 접속시킬 수 있다. 일례로, 소스 메탈(43)은 소스(42)와 오믹 컨택(ohmic contact) 형성을 위해 티타늄(Ti), 알루미늄(Al), 니켈(Ni) 및 금(Au) 등의 금속으로 구성될 수 있다. 여기서, 오믹 컨택이란 비정류 또는 저항 접촉으로서, I-V곡선이 일반적인 옴의 법칙을 따르는 경우라 할 수 있다.
끝으로, 도시하지는 않았으나, 패시베이션(passivation) 산화막 증착 및 후공정 과정을 수행할 수 있다.
한편, 제2 게이트 절연막(65) 및 제2 게이트(60)는 상술한 제1 게이트 절연막(35) 및 제1 게이트(30)와 대응되도록 형성될 수 있다. 다만, 제1 및 제2 게이트 절연막(35, 65) 및 제1 및 제2 절연층(20, 25)은 실리콘 표면을 열산화시켜 형성된 산화막으로 이루어지거나, 산화막을 증착시켜 형성될 수 있다.
즉, 본 발명의 제4 실시예에 따른 디램 셀 소자는 정공저장 바디와 제1 게이트를 포함하는 전하저장 영역과, 정하 저장영역의 상부에 형성되는 소스, 드레인, 메인 바디 및 제2 게이트를 포함하는 무접합 전계 효과 트랜지스터(JLFET(Junctionless Field-Effect Transistor)영역을 포함할 수 있다.
도 17은 도 15에 도시한 본 발명의 제4 실시예에 따른 디램 셀 소자의 밴드 간 터널링 동작 원리를 나타내는 단면도이고, 도 18은 도 17에 도시한 본 발명의 제4 실시예에 따른 디램 셀 소자의 프로그램 동작에서의 에너지 밴드를 나타내는 도면이고, 도 19는 도 17에 도시한 본 발명의 제4 실시예에 따른 디램 셀 소자의 홀드 동작에서의 에너지 밴드를 나타내는 도면이다. 도 20 및 도 21은 도 17에 도시한 본 발명의 제4 실시예에 따른 디램 셀 소자의 리드 동작에서의 에너지 밴드를 나타내는 도면이고, 도 22는 도 17에 도시한 본 발명의 제4 실시예에 따른 디램 셀 소자의 이레이즈 동작에서의 에너지 밴드를 나타내는 도면이다.
아래의 표 2는 본 발명의 제4 실시예에 따른 디렘 셀 소자의 전압 인가를 예시한 표이다. 이하에서는, 표 2의 전압 인가 예시에 따른 디렘 셀 소자의 동작을 도 17 내지 도 25를 참조하여 설명하기로 한다.
| 본 발명의 제4 실시예에 따른 디램 셀 소자의 전압 인가 예시 | ||||
| 동작 | 프로그램(write'1') | 이레이즈(write'0') | 리드('1', '0') | 홀드('1', '0') |
| 제1 게이트 전압(V) | -1.5 | 1.5 | -0.5 | -0.5 |
| 제2 게이트 전압(V) | 1 | 0 | 0.5 | 0 |
| 드레인 전압(V) | 1 | 1 | 0.5 | 0 |
도 17, 도 18a 및 도 18b에 대한 설명은 도 3, 도 4a, 4b와 대응되므로, 이에 대한 설명은 생략한다. 도 18c는 밴드 간 터널링 동작 원리를 나타내는 도면이다. 도 18c를 참조하면, 도 18a 및 도 18b를 통해 공핍층(490)이 감소하고, 메인 바디(450)가 증가됨을 알 수 있다.
또한, 도 19 내지 도 21은 도 5 내지 7에 기재한 영역의 명칭만 상이할 뿐, 동작에 대한 설명과 대응되므로, 이에 대한 설명은 생략한다.
도 22a는 도 17에 도시한 Y-Y' 단면의 이레이즈(write '0')에서의 에너지 밴드도이고, 도 22b는 밴드 간 터널링 동작 원리를 나타내는 도면이다.
본 발명의 제4 실시예에 따른 디램 셀 소자의 이레이즈 동작은 P+형 정공저장 바디에 저장된 정공을 N+형 바디 영역으로 배출시키기 위한 것이므로, 표 2와 같이 제1 게이트에 양의 전압 (예컨대, 1.5 V)과 드레인에 작은 양의 전압 (예컨대, 1 V)을 인가하고 제2 게이트에는 접지 혹은 플로팅된 상태를 만들어 준다.
도 22a를 참조하면, 전압 인가를 통하여 P+형 정공 저장 영역의 에너지 밴드가 하강하고, N+형 바디 영역의 에너지 밴드가 상승하게 되면서 기존 형성되어 있던 정공의 움직임을 제한하던 에너지 장벽이 감소하게 된다. 이에 P+형 정공저장 영역에 저장되어 있던 정공이 N+형 바디 영역으로 드리프트 현상에 의하여 배출되게 된다. 이후 N+형 바디 영역으로 이동된 정공들은 소스, 드레인, 메인 바디가 동일한 불순물 도핑 농도를 가지는 JLFET의 특성 상, 소스로 이동하게 되며, 반대로 소스에 존재하는 전자들은 드레인 전류에 의하여 메인 바디로 유입되게 된다.
도 22b에서 확인 가능한 본 현상에 의해 N+형 메인 바디(450)의 전자 농도의 높은 상승이 발생할 수 있다. 이에 따라, 공핍층(490)이 감소하여 메인 바디 채널이 증가할 수 있다.
도 23a는 본 발명의 제4 실시예에 따른 디램 셀 소자의 프로그램 동작, 홀드 동작, 리드 동작 및 이레이즈 동작이 300K의 온도에서 각각 10nm 시간 동안의 드레인 전류 값을 측정한 그래프이고, 도 23b는 도 23a와 동일 조건에서 홀드 동작 시간만을 100nm 시간으로 증가하여 드레인 전류 값을 측정한 그래프이다.
도 24는 도 17에 도시한 본 발명의 제4 실시예에 따른 디램 셀 소자의 프로그램, 이레이즈, 리드 동작에서의 문턱 전압의 변화를 나타내는 그래프이고, 도 25는 도 17에 도시한 본 발명의 제4 실시예에 따른 디램 셀 소자의 프로그램 후 홀드 시간에 따른 전류 마진의 변화를 나타내는 그래프이다.
도 23 내지 도 25를 참조하면, 본 발명의 제 4 실시예에 따른 디램 셀 소자의 홀드 동작에서 전류 마진 특성에서 드레인 전류 감소량이 50%가 되는 지점을 기준으로 잡는다면, 약 540 ms의 매우 우수한 보유시간을 가지는 것으로 나타난다. 이는 현재 ITRS 로드맵이 제시하고 있는 보유시간 64 ms 기준에 비하여 약 8배 이상의 매우 높은 값이다
또한, 리드 동작은 전하 저장 영역에 정공의 저장 유무에 따라서 리드 ‘1’과 리드 ‘0’으로 구분 가능하다. 예컨대, 전하 저장 영역에 정공이 저장되어 있는 상태의 경우 (‘1’, 프로그래밍 된 1T-DRAM 셀의 경우) P+형 정공 저장 영역에 저장되어 있는 정공들에 의하여 N+형 바디 영역의 정공 농도가 낮아진 상태이며, 이에 N+형 바디 영역의 에너지 밴드가 내려가게 되어 문턱전압의 감소와 함께 드레인 전류의 증가가 발생하게 된다.
이와 반대로 리드 ‘0’ (이레이즈 된 1T-DRAM 셀의 경우)의 상태일 때는, 바디 채널 영역의 제2 게이트에 의한 공핍층 영역의 변동 이외에 추가적인 하단부 전하 저장영역의 정공에 의한 전위 변동이 없게 되어 채널 영역의 에너지 밴드의 장벽이 리드 ‘1’ 시보다 적게 낮아지며, 문턱전압의 상대적으로 낮은 감소와 함께 리드 ‘1’ 시보다 더 낮은 드레인 전류가 발생하게 된다.
아울러, 프로그램(write '1') 상태에서는, N+형 바디 영역의 전자 농도가 상승함에 따라 문턱전압이 낮아지게 되어 드레인 영역과 소스 영역 사이의 전류인 드레인 전류(Drain current)가 높게 상승하는 것을 확인할 수 있다.
한편, 이레이즈(write '0') 상태에서는, N+형 바디 영역의 전자 농도의 높은 상승이 발생하게 되며, 이에 따라 문턱전압이 크게 낮아지게 되어 드레인 영역과 소스 영역 사이의 전류인 드레인 전류(Drain current)가 상승하는 것을 확인할 수 있다.
도 26은 본 발명의 제4 실시예에 따른 디램 셀 소자의 제조 방법을 설명하기 위한 흐름도이다.
도 26을 참조하면, 먼저, 실리콘 기판 위에 더미 실리콘 산화막(dummy silicon-oxide)을 증착하고(S1000), 패터닝과 폴리 실리콘 증착 공정을 이용하여 제1 게이트를 형성한다(S2000).
이후, 추가적인 더미 실리콘 산화막, 제1 게이트 절연막 증착을 수행하고(S3000), 실리콘 박막 성장공정과 불순물 도핑을 통하여 정공저장 바디를 형성한다(S4000). 이 경우, 제1 게이트는 정공 저장 바디와 같거나 작은 폭을 가지도록 형성될 수 있다.
다음으로, 별도의 소스, 드레인 영역 형성 없이 동일한 도전형으로 도핑된 실리콘 박막의 액티브층을 형성한다(S5000).
이후, 메인 바디의 상부에 제2 게이트 절연막 증착을 수행하여 제2 게이트를 형성하고, 소스, 드레인 컨택 메탈을 증착함으로써 디램 셀 소자를 제공할 수 있다(S6000).
본 발명의 제4 실시예에 따른 디램 셀 소자는, 소스, 메인 바디, 드레인이 모두 동일한 도핑농도로 이루어짐에 따라, 메인 바디로 전류의 흐름이 형성된다. 이에 기존 MOSFET의 게이트 하단부 형성되는 채널 전류가 아닌 바디 벌크 영역으로 흐르는 벌크 전류가 트랜지스터의 동작을 수행하는 핵심 부분이다.
또한, 이와 같은 특성을 기반으로 일반적으로 MOSFET 공정에서 필수적인 정확한 P/N접합을 형성하기 위한 추가 공정이 필요하지 않으므로, 불순물 도핑과정에서 발생 가능한 다양한 공정적인 문제점과 비용을 최소화 할 수 있는 장점을 지니고 있으며, JLFET이 지니고 있는 Thermal budget에 대한 이득과 단채널 효과 (SCEs ; short-channel-effects)의 저항성을 가지는 장점도 지니고 있다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해 되어져서는 안될 것이다.
10 : 기판 20 : 제1 절연층
25 : 제2 절연층 30 : 제1 게이트
35 : 제1 게이트 절연막 40 : 정공저장 바디
42 : 소스 45 : 메인 바디
48 : 드레인 60 : 제2 게이트
65 : 제2 게이트 절연막 100 : 디램 셀 소자
25 : 제2 절연층 30 : 제1 게이트
35 : 제1 게이트 절연막 40 : 정공저장 바디
42 : 소스 45 : 메인 바디
48 : 드레인 60 : 제2 게이트
65 : 제2 게이트 절연막 100 : 디램 셀 소자
Claims (20)
- 절연층이 형성된 기판;
상기 절연층으로 둘러싸인 제1 게이트;
상기 제1 게이트 상에 형성된 제1 게이트 절연막;
상기 제1 게이트 절연막의 상부에 위치하는 메인 바디;
상기 메인 바디의 양측에 각각 형성된 소스 및 드레인;
상기 메인 바디에 형성된 제2 게이트 절연막;
상기 제2 게이트 절연막 상에 형성된 제2 게이트; 및
상기 메인 바디와 상기 제1 게이트 절연막 사이에 형성되고, 상기 메인 바디로부터 터널링에 의해 정공을 저장하는 정공저장 바디를 포함하며,
상기 제2 게이트와 드레인이 접지되거나 플로팅되고, 상기 제1 게이트에 기설정된 제1 음의 전압보다 작은 기 설정된 제2 음의 전압이 인가되는 경우, 상기 정공저장 바디로 이동된 정공이 유지됨으로써 홀드(hold) 동작을 수행하는, 디램 셀 소자. - 제1항에 있어서,
상기 소스 및 드레인은 N형 불순물 도핑층(N+영역)이고,
상기 메인 바디는 P형 불순물 도핑층(P-영역)이고,
상기 정공저장 바디는 상기 메인 바디보다 고농도로 도핑된 P형 불순물 도핑층(P+영역)인, 디램 셀 소자. - 제2항에 있어서,
상기 제2 게이트와 드레인에 제1 양의 전압이 인가되고, 상기 제1 게이트에 상기 제1 음의 전압이 인가되는 경우, 터널링 현상에 의해 상기 메인 바디의 정공이 상기 정공저장 바디로 이동되어 상기 정공저장 바디의 정공이 증가함으로써 프로그램(writing '1') 동작을 수행하는, 디램 셀 소자. - 삭제
- 제2항에 있어서,
상기 제2 게이트는 접지되거나 플로팅되고, 상기 제1 게이트는 기 설정된 제2 양의 전압이 인가되며, 상기 드레인은 상기 제2 양의 전압보다 작은 기 설정된 제3 양의 전압이 인가되는 경우, 상기 정공저장 바디의 정공이 상기 메인 바디로 이동되어 상기 정공저장 바디의 정공이 감소함으로써 이레이즈 (writing '0') 동작을 수행하는, 디램 셀 소자. - 제5항에 있어서,
상기 제2 게이트와 드레인은 상기 제3 양의 전압보다 작은 제4 양의 전압이 인가되고, 상기 제1 게이트는 접지되거나 플로팅되는 경우, 상기 정공저장 바디에 저장된 정공의 증감에 따른 상기 드레인과 상기 소스 사이에 흐르는 전류를 센싱함으로써 리드(read) 동작을 수행하는, 디램 셀 소자. - 제1항에 있어서,
상기 메인 바디는 상기 정공저장 바디의 상부에 수직으로 적층되는, 디램 셀 소자. - 제7항에 있어서,
상기 메인 바디, 상기 정공저장 바디 및 상기 제1 게이트는 동심 상에 위치하고,
상기 정공저장 바디는 상기 메인 바디와 같거나 큰 폭을 가지는, 디램 셀 소자. - 제8항에 있어서,
상기 소스 및 드레인은 상기 메인 바디와 동일 평면 상에 위치하고, 상기 메인 바디와 함께 정공저장 바디의 상부에 수직으로 적층되고,
상기 제1 게이트는 상기 정공저장 바디와 같거나 작은 폭을 가지는, 디램 셀 소자. - 제1항에 있어서,
상기 절연층은 상기 제1 게이트에 전압을 인가하는 패턴이 형성되는, 디램 셀 소자. - 제1항에 있어서,
상기 소스 및 드레인은 P형 불순물 도핑층(P+영역)이고,
상기 메인 바디는 N형 불순물 도핑층(N-영역)이고,
상기 정공저장 바디는 상기 메인 바디보다 고농도로 도핑된 N형 불순물 도핑층(N+영역)인, 디램 셀 소자. - 절연층이 형성된 기판;
상기 절연층으로 둘러싸인 제1 게이트;
상기 제1 게이트 상에 형성된 제1 게이트 절연막;
상기 제1 게이트 절연막의 상부에 위치하고, 동일한 도전형으로 도핑된 액티브층;
상기 액티브층에 형성된 제2 게이트 절연막;
상기 제2 게이트 절연막 상에 형성된 제2 게이트; 및
상기 액티브층과 상기 제1 게이트 절연막 사이에 형성되고, 상기 액티브층으로부터 터널링에 의해 정공을 저장하는 정공저장 바디를 포함하며,
상기 제2 게이트와 액티브층이 접지되거나 플로팅되고, 상기 제1 게이트에 기설정된 제1 음의 전압보다 작은 기 설정된 제2 음의 전압이 인가되는 경우, 상기 정공저장 바디로 이동된 정공이 유지됨으로써 홀드(hold) 동작을 수행하는, 디램 셀 소자. - 제12항에 있어서,
상기 액티브층은 N형 불순물 도핑층(N+영역)이고,
상기 정공저장 바디는 P형 불순물 도핑층(P+영역)인, 디램 셀 소자. - 제12항에 있어서,
상기 액티브층은 P형 불순물 도핑층(P+영역)이고,
상기 정공저장 바디는 N형 불순물 도핑층(N+영역)인, 디램 셀 소자. - 제12항에 있어서,
상기 액티브층은 전체적으로 동일한 타입의 불순물이 돌일한 농도로 주입된 단일 불순물 영역을 형성하고, 상기 제2 게이트의 양측에 형성된 소스 및 드레인과 전기적으로 연결되는, 디램 셀 소자. - 기판에 제1 절연층을 증착하는 단계;
상기 제1 절연층에 제1 게이트 영역을 패터닝 및 식각하는 단계;
상기 제1 게이트 영역에 제1 게이트 및 제1 게이트 절연막을 형성하는 단계;
상기 제1 게이트 절연막의 상부에 정공저장 바디영역을 패터닝 및 식각하는 단계;
상기 정공저장 바디영역에 실리콘 박막을 성장하고 불순물을 도핑하는 단계;
정공저장 바디영역의 상부에 실리콘 박막을 성장하고, 소스, 드레인, 메인 바디의 불순물을 도핑하는 단계;
상기 메인바디의 상부에 제2 게이트 절연막을 형성하는 단계; 및
상기 제2 게이트 절연막의 상부에 제2 게이트를 증착하고, 상기 소스 및 드레인 컨택 메탈을 증착하는 단계를 포함하는, 디램 셀 소자 제조방법. - 제16항에 있어서,
상기 정공저장 바디영역을 패터닝 및 식각하는 단계 이전에, 상기 제1 게이트 절연막 및 상기 제1 절연층의 상면에 제2 절연층을 증착하는 단계를 더 포함하는, 디램 셀 소자 제조방법. - 제16항에 있어서,
상기 소스 및 드레인의 도핑은 N형 불순물 도핑층(N+영역)으로 형성하고,
상기 메인바디의 도핑은 P형 불순물 도핑층(P-영역)으로 형성하고,
상기 정공저장 바디의 도핑은 상기 메인 바디보다 고농도로 도핑된 P형 고농도 도핑층(P+영역)으로 형성하는, 디램 셀 소자 제조방법. - 기판에 제1 절연층을 증착하는 단계;
상기 제1 절연층에 제1 게이트 영역을 패터닝 및 식각하는 단계;
상기 제1 게이트 영역에 제1 게이트 및 제1 게이트 절연막을 형성하는 단계;
상기 제1 게이트 절연막의 상부에 정공저장 바디영역을 패터닝 및 식각하는 단계;
상기 정공저장 바디영역의 상부에 동일한 타입의 불순물이 도핑된 액티브층을 형성하는 단계;
상기 액티브층의 상부에 제2 게이트 절연막을 형성하는 단계; 및
상기 제2 게이트 절연막의 상부에 제2 게이트를 증착하고, 소스 및 드레인 컨택 메탈을 증착하는 단계를 포함하는, 디램 셀 소자 제조방법. - 제19항에 있어서,
상기 액티브층은 전체적으로 동일한 타입의 불순물이 동일한 농도로 주입되고, 상기 소스 및 드레인 컨택 메탈에 전기적으로 연결되어 무접합되는, 디램 셀 소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/KR2018/000946 WO2018135914A1 (ko) | 2017-01-23 | 2018-01-22 | 디램 셀 소자 및 그 제조방법 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170010330 | 2017-01-23 | ||
| KR20170010330 | 2017-01-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180087091A KR20180087091A (ko) | 2018-08-01 |
| KR101899793B1 true KR101899793B1 (ko) | 2018-11-05 |
Family
ID=63228139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170041029A KR101899793B1 (ko) | 2017-01-23 | 2017-03-30 | 디램 셀 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101899793B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113488470B (zh) * | 2021-07-08 | 2023-12-26 | 长鑫存储技术有限公司 | 半导体存储装置及其制作方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100230358B1 (ko) * | 1996-03-26 | 1999-11-15 | 윤종용 | 실리콘-온-인슐레이터 소자 및 그 제조방법 |
-
2017
- 2017-03-30 KR KR1020170041029A patent/KR101899793B1/ko active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100230358B1 (ko) * | 1996-03-26 | 1999-11-15 | 윤종용 | 실리콘-온-인슐레이터 소자 및 그 제조방법 |
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| Publication number | Publication date |
|---|---|
| KR20180087091A (ko) | 2018-08-01 |
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