KR101494981B1 - 메모리 셀 구조 및 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 25
- 239000003989 dielectric material Substances 0.000 claims abstract description 21
- 239000012212 insulator Substances 0.000 claims description 51
- 239000000463 material Substances 0.000 claims description 38
- 230000005641 tunneling Effects 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 239000007769 metal material Substances 0.000 claims description 3
- 239000002707 nanocrystalline material Substances 0.000 claims description 3
- 239000000758 substrate Substances 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 229910017107 AlOx Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- -1 TaSi Substances 0.000 description 3
- 229910003134 ZrOx Inorganic materials 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- 229910004200 TaSiN Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000000354 decomposition reaction Methods 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910003070 TaOx Inorganic materials 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HWEYZGSCHQNNEH-UHFFFAOYSA-N silicon tantalum Chemical compound [Si].[Ta] HWEYZGSCHQNNEH-UHFFFAOYSA-N 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
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Abstract
메모리 셀 구조 및 방법이 여기서 개시된다. 하나 이상의 메모리 셀은 전하 저장 노드를 갖는 트랜지스터와, 상기 트랜지스터의 채널 영역과 상기 전하 저장 노드 사이에 위치하는 유전 물질과, 상기 전하 저장 노드에 연결되는 다이오드의 제 1 전극을 포함하며, 상기 채널 영역은 소스 영역과 드레인 영역 사이에 위치한다.
Description
본 발명은 일반적으로 반도체 메모리 소자, 방법, 및 시스템에 관한 것이고, 특히, 메모리 셀 구조 및 방법에 관한 것이다.
컴퓨터 또는 다른 전자 장치의 내부, 반도체, 집적 회로로 메모리 소자가 통상적으로 제공된다. 다른 것들 중에서도, RAM, ROM, DRAM, SDRAM, 플래시 메모리, 상변화 RAM(PCRAM) 및 저항 RAM(RRAM)과 같은 가변 저항 메모리, 및 스핀 토크 전달 RAM(STT RAM)과 같은 자기 RAM(MRAM)을 포함한, 서로 다른 많은 타입의 메모리가 존재한다.
플래시 메모리 셀과 같은 일부 메모리 셀은 1-트랜지스터(1T) 메모리 셀일 수 있다. 플래시 메모리 셀의 일례가 도 1에 도시된다. 플래시 메모리 셀(103)은 제어 게이트(120)에 용량성으로 연결되는 부동 게이트(116)를 포함하는 적층 게이트 구조를 갖는다. 부동 게이트(116) 및 제어 게이트(120)는 종종 폴리실리콘 물질로 형성되고, 유전 물질(118)(가령, 인터폴리 유전체)에 의해 분리되며, 유전 물질의 두께는 약 150 내지 300 옹스트롬일 수 있다.
플래시 셀(103)은 P- 기판(101)의 웰 영역(well region) 내부에 N+ 드레인 영역(112) 및 N+ 소스 영역(110)을 포함한다. 셀(103)은 기판(101)의 채널 영역 위에 (예를 들어, 기판(101)의 채널 영역과 부동 게이트(116) 사이에) 놓이는 터널 옥사이드층(114)을 또한 포함한다. 터널 옥사이드층(114)은 종종 실리콘 다이옥사이드이고, 약 70 내지 120 옹스트롬의 두께를 가질 수 있다.
작동 시에, 소스 단자를 접지하고, (예를 들어, 도시되지 않는 비트 라인을 통해) 드레인(112)에 5 내지 10 볼트 신호를 인가하며, 그리고 예를 들어, 18 내지 20볼트의, 고-프로그래밍 전압을 제어 게이트(120)에 인가함으로써 셀(103)이 프로그래밍될 수 있다. 제어 게이트(120)에 인가되는 고전압은 터널 옥사이드(114) 간에 높은 전기장을 생성하여, 터널 옥사이드(114)를 가로지르기에 충분한 에너지를 갖는, 고온 전자를 채널 내에 발생시킨다. 이러한 고온 전자는 그 후 부동 게이트(116)에서 트래핑되어, 트랜지스터에 대한 높은 임계 전압으로 나타나고, 이는 OFF(예를 들어, 비-전도) 상태로 프로그래밍되는 셀(103)에 대응할 수 있다.
제어 게이트(120) 및 드레인 영역(112)을 접지시키고 기판(101)의 P-웰 영역 또는 소스 영역(110)에 고전압(가령, 18 내지 20 볼트)을 인가함으로써, 셀(103)이 소거될 수 있다. 큰 전압차는 부동 게이트(116) 상에 트래핑된 전자를, 파울러-노드하임 터널링(Fowler-Nordheim tunneling)으로 알려진 메커니즘에 의해 얇은 옥사이드층(114)을 통해 터널링하게 한다.
플래시 메모리 셀(103)과 같은 1-트랜지스터 메모리 셀은 성능 측면에서 많은 단점을 갖는다. 예를 들어, 터널 옥사이드(114)를 통한 터널링을 통해 셀을 프로그래밍 및/또는 소거하는 데 사용되는 비교적 높은 전압(가령, 18 내지 20V)은 메모리 셀(103)의 스케일링 기능을 감소시킬 수 있다. 또한, 비교적 얇은 터널 옥사이드(114)는 시간에 따라 (복수의 프로그램/소거 사이클을 거치면서) 분해될 수 있고, 이는 셀(103)의 신뢰도에 영향을 미칠 수 있다.
메모리 셀 구조 및 방법이 여기서 개시된다. 하나 이상의 메모리 셀은 전하 저장 노드를 갖는 트랜지스터와, 상기 트랜지스터의 채널 영역과 상기 전하 저장 노드 사이에 위치하는 유전 물질과, 상기 전하 저장 노드에 연결되는 다이오드의 제 1 전극을 포함하며, 상기 채널 영역은 소스 영역과 드레인 영역 사이에 위치한다.
하나 이상의 실시예는 제 1 전압으로 다이오드를 바이어스시켜서 상기 다이오드를 통해 트랜지스터의 전하 저장 노드에 전하를 추가하는 단계와, 제 2 전압으로 상기 다이오드를 바이어스시켜서 상기 전하 저장 노드로부터 상기 다이오드를 통해 전하를 제거하는 단계를 포함한다. 상기 다이오드의 제 1 전극은 상기 전하 저장 노드에 연결된다. 상기 제 1 전압 및 제 2 전압은 상기 트랜지스터의 채널 영역과 상기 전하 저장 노드 사이에서 유전 물질을 통한 전하의 터널링을 제공하기에 불충분하다.
본 발명의 실시예는 다른 이점들 중에서도, 이전 방식에 비해, 메모리 셀의 작동(가령, 프로그래밍, 판독, 및/또는 소거)과 관련된 전압의 감소와 같은 다양한 이점을 제공한다. 작동 전압 감소는 터널 옥사이드 두께 감소 및/또는 터널 옥사이드 물질의 분해 감소와 같은 요인들로 인해 종래의 메모리 셀에 비해 신뢰도 및 확장성이 증가된 메모리 셀을 도출할 수 있다.
도 1은 종래 기술에 따른 메모리 셀의 단면도를 도시한다.
도 2는 본 발명의 하나 이상의 실시예에 따른 메모리 셀의 단면도를 도시한다.
도 3A는 본 발명의 하나 이상의 실시예에 따른 소거 상태와 프로그래밍 상태에서의 메모리 셀을 도시한다.
도 3B는 도 3A에 도시되는 메모리 셀에 대응하는 전류 대 전압 곡선을 도시하는 도면이다.
도 4는 본 발명의 실시예에 따른 하나 이상의 메모리 셀을 갖는 메모리 어레이의 일부분을 도시한다.
도 5A는 본 발명의 하나 이상의 실시예에 따른 다이오드에 대응하는 에너지 대역도다.
도 5B는 도 5A의 다이오드와 관련된 전류 밀도 대 전압을 나타내는 곡선이다.
도 2는 본 발명의 하나 이상의 실시예에 따른 메모리 셀의 단면도를 도시한다.
도 3A는 본 발명의 하나 이상의 실시예에 따른 소거 상태와 프로그래밍 상태에서의 메모리 셀을 도시한다.
도 3B는 도 3A에 도시되는 메모리 셀에 대응하는 전류 대 전압 곡선을 도시하는 도면이다.
도 4는 본 발명의 실시예에 따른 하나 이상의 메모리 셀을 갖는 메모리 어레이의 일부분을 도시한다.
도 5A는 본 발명의 하나 이상의 실시예에 따른 다이오드에 대응하는 에너지 대역도다.
도 5B는 도 5A의 다이오드와 관련된 전류 밀도 대 전압을 나타내는 곡선이다.
여기 도면에서의 도면부호 호칭 규약에 따르면, 첫 번째 자리는 도면번호에 대응하고, 나머지 자리는 도면 내 요소 또는 구성요소를 식별한다. 서로 다른 도면 간에 유사한 요소 또는 구성요소는 유사한 자리의 이용에 의해 식별될 수 있다. 예를 들어, (226)은 도 2의 요소(26)을 나타낼 수 있고, 유사한 요소는 도 4에서 (426)으로 표시될 수 있다. 이와 같이, 여기서 다양한 실시예에 도시되는 요소들은, 본 발명의 다수의 추가적인 실시예를 제공하도록 추가, 교환, 및/또는 제거될 수 있다. 추가적으로, 이와 같이, 도면에 제공되는 요소들의 비율 및 상대적 축적은 본 발명의 실시예를 나타내고자 하는 것이며, 제한적인 측면에서 간주되어서는 안된다.
도 2는 본 발명의 하나 이상의 실시예에 따른 메모리 셀(211)의 단면도를 도시한다. 메모리 셀(211)은 기판(201)에 형성되는 트랜지스터를 포함한다. 기판(201)은 다른 것들 중에서도, 실리콘 기판, SOI(silicon on insulator) 기판, 또는 SOS(silicon on sapphire) 기판일 수 있다. 트랜지스터는 채널 영역(213)에 의해 분리되는 소스 영역(210) 및 드레인 영역(212)을 포함한다. 본 예에서, 트랜지스터는 p-타입 기판(201) 내에 형성되고, N+ 소스 영역(210) 및 N+ 드레인 영역(212)을 포함하지만, 실시예는 이에 제한되지 않는다.
메모리 셀(211)의 트랜지스터는 기판(201) 상에 형성되는, 그리고, 채널 영역(213)과 전하 저장 노드(224) 사이에 위치하는, 유전 물질(222)을 포함한다. 다양한 실시예에서, 유전 물질(222)은 터널 옥사이드 물질(가령, SiO2)일 수 있고, 저장 노드(224)는 트랜지스터의 부동 게이트일 수 있다. 전하 저장 노드(224)는 전하를 저장하기에 적합한 다른 물질 중에서도, 금속 물질, 폴리실리콘 물질, 또는 나노결정 물질일 수 있다. 일례로서, 일부 실시예에서, 전하 저장 노드(224)는 전하 트랩 플래시(CTF)일 수 있다.
하나 이상의 실시예에서, 메모리 셀(211)은 트랜지스터의 전하 저장 노드(224)에 연결되는 제 1 전극(가령, 하부 전극)을 갖는 다이오드(226)를 포함한다. 아래 더 설명되는 바와 같이, 다이오드(226)는 다양한 실시예에서, 금속-절연체 다이오드일 수 있다. 금속-절연체 다이오드는 다이오드의 두 전극 사이에(예를 들어, 애노드와 캐소드 사이에) 하나 이상의 절연 물질을 포함할 수 있다. 예를 들어, 다이오드(226)는 금속-절연체-절연체-금속 다이오드(MIIM 다이오드) 또는 금속-절연체-절연체-절연체-금속 다이오드(MIIIM)일 수 있다. 여기서 사용되는 바와 같이, "금속-절연체 다이오드"라는 용어는 다이오드의 전극들 사이에 하나 이상의 절연 물질을 갖는 다이오드를 포함한다. 실시예는 특정 타입의 다이오드(226)에 제한되지 않는다. 예를 들어, 다이오드(226)는 일부 실시예에서, PIN 다이오드, 제너 다이오드, 쇼트키 다이오드, 공진 터널링 다이오드(RTD), 또는 사이리스터일 수 있다.
작동 시에, 메모리 셀(103)의 작동과 유사하게, 셀(211)을 프로그래밍 또는 소거하기 위해, 전하 저장 노드(224)로부터 전하가 추가 및/또는 제거될 수 있다. 예를 들어, 전하 저장 노드(224)에 의해 저장되는 전하의 양을 변경시키면 트랜지스터의 임계 전압(Vt)이 변화하고, 이는 메모리 셀의 특정 로직 상태를 표시할 수 있다. 메모리 셀(211)의 상태는 다이오드(226)(가령, 상부 전극)에 제공되는 특정 전압에 따라 소스(210) 및 드레인(212) 사이의 전류를 감지함으로써 결정(가령, 판독)될 수 있다. 예를 들어, 도 4와 연계하여 아래에서 더 설명되는 바와 같이, 다이오드(226)의 제 2 전극은 메모리 셀(211)에 대응하는 액세스 라인(가령, 워드 라인)에 연결될 수 있고, 드레인(212)은 데이터/감지 라인(가령, 비트 라인)에 연결될 수 있으며, 소스(210)는 접지에 연결될 수 있다. 판독 전압이 워드 라인에 인가될 수 있고, 트랜지스터의 Vt에 좌우되는 비트 라인의 전류/전압을 감지함으로써 셀(211)의 상태가 결정될 수 있다.
도 1에 도시되는 1-트랜지스터 플래시 메모리 셀(103)과 달리, 1-트랜지스터 메모리 셀(211)은 유전 터널 물질(222)을 통해 고온 전자 주입 및/또는 파울러-노드하임 터널링을 통해 작동하지 않는다. 대신에, 본 발명의 실시예는 유전 물질(222)을 통하는 대신에, 전도 다이오드(226)를 통한 전도 경로를 통해(예를 들어, 다이오드(226)의 하나 이상의 절연 물질을 통한 전하 터널링을 통해) 전하 저장 노드(222)에 전하를 추가하거나 및/또는 전하 저장 노드(222)로부터 전하를 제거할 수 있다.
메모리 셀(211)의 다이오드(226) 작동과 관련된 전압이 도 1에 도시되는 셀(103)과 같은 메모리 셀 작동과 관련된 전압보다 낮기 때문에, 메모리 셀(211)은 유전 터널 물질(222)의 전력 소모 감소 및 분해 감소를 제공할 수 있다. 유전 물질(222)의 분해 감소는 또한, 셀(103)과 관련된 터널 물질(114)에 비해 유전 물질(222)을 더 얇게 할 수 있다. 예를 들어, 물질(222)이 일부 실시예에서, 약 40-60 옹스트롬의 두께를 가질 수 있다.
도 3A는 본 발명의 하나 이상의 실시예에 따른 소거 상태 및 프로그래밍 상태의 메모리 셀을 도시한다. 도 2에 도시되는 메모리 셀(211)과 유사하게, 도 3A에 도시되는 메모리 셀은 기판(301) 내에 형성되는 트랜지스터를 포함한다. 본 예에서, 트랜지스터는 p-타입 기판(301) 내에 형성되고, N+ 소스 영역(310) 및 N+ 드레인 영역(312)을 포함한다. 트랜지스터는 기판(301) 상에 형성되는, 그리고, 채널 영역(313)과 전하 저장 노드(324) 사이에 위치하는, 유전 물질(322)을 포함한다. 본 예에서, 전하 저장 노드(324)는 트랜지스터의 부동 게이트다. 부동 게이트(324)는 전하 저장에 적합한 다른 물질들 중에서도, 금속 물질, 폴리실리콘 물질, 또는 나노결정 물질일 수 있다.
도 3A에 도시되는 메모리 셀은 부동 게이트(324)에 연결되는 제 1 전극(327)을 갖는 다이오드(326)를 포함한다. 본 예에서, 다이오드(326)는 제 1 전극(327)과 제 2 전극(329) 사이에 위치하는 절연체 스택(330)을 갖는 금속-절연체 다이오드다. 절연체 스택(330)은 제 1 절연 물질(328-1) 및 제 2 절연 물질(328-2)을 포함한다. 이와 같이, 다이오드(326)는 본 예에서, MIIM 다이오드다.
도 3A의 좌측부는 소거 상태의 메모리 셀을 도시하고, 도 3A의 우측부는 프로그래밍 상태의 메모리 셀을 도시한다. 셀을 소거 상태로 배치하기 위해, 다이오드(326)는 부동 게이트(324)로부터 절연체 스택(330)을 통해 전하(가령, 전자)를 제거하도록 바이어스될 수 있다. 셀을 프로그래밍 상태로 배치하기 위해, 다이오드(326)는 절연체 스택(330)을 통해 부동 게이트(324)에 전하를 추가하도록 바이어스될 수 있다.
본 발명의 하나 이상의 메모리 셀 실시예에 대응하는 다이오드(326)의 특정 구조는 예를 들어, 메모리 셀의 프로그래밍 및/또는 소거를 위해 요망되는 전류 레벨과 같은 다양한 요인들에 따라 좌우될 수 있다. 요망 전류 레벨은 요망 프로그래밍 시간과 같은 요인들에 좌우될 수 있다. 예를 들어, 나노초(ns) 또는 밀리초(ms) 수준으로 프로그래밍 시간을 실현하기 위해, 약 5kA/cm2 내지 약 5mA/cm2의 전류 밀도가 사용될 수 있다. 실시예는 특정 프로그래밍 시간 및/또는 전류 밀도 요건에 제한되지 않는다. 특정 프로그래밍/소거 시간을 실현하는 데 사용되는 전류 밀도는 다른 요인들 중에서도, 부동 게이트(324)의 두께, 크기, 및/또는 물질 타입을 포함한 다양한 요인들에 따라 좌우될 수 있다.
하나 이상의 실시예에서, 다이오드(326)는 탄탈륨 실리사이드/실리콘 옥사이드/지르코늄 옥사이드/티타늄 나이트라이드(TaSi/SiOx/ZrOx/TiN) MIIM 다이오드 또는 탄탈륨 실리콘 나이트라이드/실리콘 옥사이드/하프늄 옥사이드/티타늄 나이트라이드(TaSiN/SiOx/HfOx/TiN) MIIM 다이오드와 같은, 비대칭 MIIM 다이오드일 수 있다. 하나 이상의 실시예에서, 다이오드(326)는 티타늄 나이트라이드/실리콘 나이트라이드/알루미늄 옥사이드/하프늄 옥사이드/티타늄 나이트라이드(TiN/Si3N4/AlOx/HfOx/TiN) MIIIM 다이오드 또는 탄탈륨 실리사이드/실리콘 나이트라이드/알루미늄 옥사이드/지르코늄 옥사이드/탄탈륨 실리사이드(TaSi/Si3N4/AlOx/ZrOx/TaSi) MIIIM 다이오드와 같은, 대칭 MIIIM 다이오드일 수 있다. 대칭 다이오드는 (예를 들어, 상부/하부 전극의 일함수가 동일하도록) 두 전극 모두 동일 물질로 구성되는 다이오드를 의미하고, 비대칭 다이오드는 서로 다른 물질로 제조되는 전극들을 포함한다. 실시예는 이러한 예에 제한되지 않는다. 예를 들어, 다이오드(326)를 위한 다양한 구조는 여기서 설명되는 실시예에 따라, 메모리 셀을 프로그래밍, 판독, 및/또는 소거하는데 적합한 대응 전류 밀도 대 전압 신호를 생성할 수 있다.
도 3B는 도 3A에 도시되는 메모리 셀에 대응하는 전류 대 전압 곡선을 나타내는 도면이다. 도면은 드레인-소스 전류(Ids) 대 다이오드(326) 양단의 전압(Vd)을 도시한다. 곡선(332)은 소거 상태의 셀에 대한 전류 대 전압 곡선을 나타내고, 곡선(333)은 프로그래밍 상태의 셀에 대한 전류 대 전압 곡선을 나타낸다. 위에서 설명한 바와 같이, 메모리 셀의 상태는 다이오드(326)에 인가되는 특정 전압(Vd)에 따라 전류 Ids를 감지함으로써 결정될 수 있다. 곡선(332, 333) 간의 차이는 셀이 프로그래밍 상태(가령, 전자가 절연체 스택(330)을 통해 부동 게이트(324) 상에 저장됨)또는 소거 상태(예를 들어, 전자가 부동 게이트(324)로부터 절연체 스택(330)을 통해 제거됨)인지에 따른 메모리 셀의 서로 다른 임계 전압(Vt)에 기인한다.
도 4는 본 발명의 실시예에 따른 하나 이상의 메모리 셀을 갖는 메모리 어레이(400)의 일부분을 도시한다. 도 4의 실시예는 NAND 플래시 구조와 유사한 구조를 도시한다. 그러나, 실시예는 본 예에 제한되지 않는다. 도 4에 도시되는 바와 같이, 메모리 어레이(400)는 액세스 라인(가령, 워드 라인(405-1, 405-2,..., 405-N)) 및 대응하는 감지 라인(가령, 로컬 비트 라인(407-1, 407-2,..., 407-M))을 포함한다. 디지털 환경의 어드레싱을 돕기 위해, 워드 라인(405-1, 405-2,..., 405-N)의 수 및 로컬 비트 라인(407-1, 407-2,..., 407-M)의 수가 2의 소정의 멱수일 수 있다(가령, 256 워드 라인 x 4096 비트 라인).
메모리 어레이(400)는 NAND 스트링(409-1, 409-2,..., 409-M)을 포함한다. 각각의 NAND 스트링은 메모리 셀(411-1, 411-2,..., 411-N)을 포함하고, 각각의 메모리 셀은 각자의 워드 라인(405-1, 405-2,..., 405-N)과 연계된다. 각각의 NAND 스트링(409-1, 409-2,..., 409-M)(및 그 구성요소 메모리 셀) 또한 로컬 비트 라인(407-1, 407-2,..., 407-M)과 연계된다. 각각의 NAND 스트링(409-1, 409-2,..., 409-M)의 메모리 셀(411-1, 411-2,..., 411-N)은 소스 선택 게이트(SGS)(가령, 전계 효과 트랜지스터(FET)(413))와 드레인 선택 게이트(SGD)(가령, FET(419)) 사이에서 소스-드레인 간에 직렬로 연결된다. 각각의 소스 선택 게이트(413)는 소스 선택 라인(417) 상의 신호에 따라 공통 소스(423)에 각자의 NAND 스트링(409)을 선택적으로 연결하도록 구성되고, 각각의 드레인 선택 게이트(419)는 드레인 선택 라인(415) 상의 신호에 따라 각자의 NAND 스트링(409)을 각자의 비트 라인(407)에 선택적으로 연결하도록 구성된다.
도 4에 도시되는 실시예에 도시되는 바와 같이, 소스 선택 게이트(413)의 소스는 공통 소스 라인(423)에 연결된다. 소스 선택 게이트(413)의 드레인은 대응하는 NAND 스트링(409-1)의 메모리 셀(411-1)의 소스에 연결된다. 드레인 선택 게이트(419)의 드레인은 드레인 접촉부(421-1)의 대응하는 NAND 스트링(409-1)에 대한 로컬 비트 라인(407-1)에 연결된다. 드레인 선택 게이트(419)의 소스는 대응하는 NAND 스트링(409-1)의 최종 메모리 셀(411-N)의 드레인에 연결된다.
메모리 셀(411-1, 411-2,..., 411-N)은 도 2에 도시되는 메모리 셀(211)과 같은 메모리 셀일 수 있다. 예를 들어, 하나 이상의 실시예에서, 메모리 셀(411-1, 411-2,..., 411-N)의 구조는 소스, 드레인, 부동 게이트, 또는 다른 전하 저장 노드(424) 및 다이오드(426)를 갖는 트랜지스터를 포함한다. 메모리 셀(411-1, 411-2,..., 411-N)의 다이오드(426)는 전하 저장 노드(424)에 연결되는 제 1 전극과, 각자의 워드 라인(405-1, 405-2,..., 405-N)에 연결되는 제 2 전극을 갖는다.
이와 같이, 메모리 셀(411-1, 411-2,..., 411-N)의 "칼럼"은 NAND 스트링(409-1, 409-2,..., 409-M)을 구성하고, 주어진 로컬 비트 라인(407-1, 407-2,..., 407-M)에 각각 연결된다. 메모리 셀(411-1, 411-2,..., 411-N)의 "로우"(row)는 주어진 워드 라인(405-1, 405-2,..., 405-N)에 공통적으로 연결되는 메모리 셀이다. "칼럼" 및 "로우"라는 용어의 사용이, 특별히 선형을 의미하는 것은 아니다(예를 들어, 수직 및/또는 수평, 메모리 셀의 배향). 메모리 셀의 스트링이 선택 게이트들 사이에서 병렬로 연결된다는 점을 제외하곤, NOR 어레이 구조가 마찬가지로 펼쳐질 수 있다.
메모리 어레이(400)의 작동은 도 1과 연계하여 설명한 셀(103)과 같은, NAND 플래시 메모리 셀의 어레이의 작동과 유사할 수 있다. 예를 들어, 표적(가령, 선택된) 워드 라인(가령, 405-1, 405-2,..., 405-N)에 연결되는 셀들의 서브세트가 그룹으로 함께 프로그래밍 및/또는 판독될 수 있다. 프로그램 작동 중, 프로그램 작동을 목표로 하는 메모리 셀과 관련하여 선택된 워드 라인은, (가령, 메모리 셀이 연결된 비트 라인에 제공되는 금지 전압을 통해) 프로그래밍 금지되지 않을 경우 선택된 워드 라인에 연결되는 메모리 셀의 데이터 상태를 변화시키도록 설계된 제 1 전압(가령, 프로그램 전압)을 수신할 것이다. (가령, 선택된 워드 라인을 통해) 다이오드(426)의 상부 전극에 인가되는 프로그램 전압은 부동 게이트(424)에 전하를 추가하기 위해 다이오드를 통해 전도 경로를 생성하도록 다이오드(426)를 활성화(가령, 턴-온)시키기에 충분한 전압이다. 다양한 실시예에서, 프로그램 전압은 메모리 셀의 터널링 유전 물질(가령, 도 2에 도시되는 물질(222) 또는 도 3A에 도시되는 물질(322))을 통해 전자의 터널링을 제공하기에 충분치 못하다. 일례로서, 프로그램 전압은 약 3-5볼트의 크기를 가질 수 있다.
소거 작동을 수행하기 위해, 메모리 셀(411-1, 411-2,..., 411-N)의 다이오드(426)는 프로그래밍 전압과는 반대의 극성인 소거 전압으로 바이어스될 수 있다. 소거 전압은 부동 게이트(422)로부터 전하를 제거하기 위해 다이오드(426)를 통해 전도 경로를 생성하도록 다이오드를 활성화시키기에 충분하다. 프로그램 전압과 유사하게, 소거 전압은 셀의 터널링 유전 물질을 통해 전자의 터널링을 제공하기에 충분치 못하다. 이와 같이, 소거 전압은 다이오드(426)의 절연체 물질을 통해(예를 들어, 도 3A에 도시되는 절연체 스택(330)을 통해) 전자 터널링을 생성하기에 충분하지만, 트랜지스터의 채널 영역과 부동 게이트(422) 사이에 위치하는 유전 물질을 통해 고온 전자 주입 및/또는 파울러-노드하임 터널링을 제공하기에는 불충분하다. 소거 전압은 예를 들어, 약 3 내지 5볼트일 수 있다. 그러나, 프로그램 및/또는 소거 전압의 크기는 다른 요인들 중에서도, 다이오드(426)의 구조 및 요망 프로그래밍 전류, 및/또는 요망 프로그래밍 속도와 같은 다양한 요인에 따라 변할 수 있다.
판독 작동과 같은 감지 작동 중, (예를 들어, 비트 라인의 현재 변화 및/또는 결정된 전압을 통해) 선택된 셀에 연결되는 비트 라인의 전도가, 선택된 셀의 상태를 결정하기 위해, 감지될 수 있다. 감지 작동은 프로그램 및/또는 소거 전압보다 훨씬 낮은 크기의 전압에서 (가령, 선택된 워드 라인(405-1, 405-2,..., 405-N)을 통해) 다이오드(426)를 바이어스시키는 단계와, 그 후, 선택된 메모리 셀에 대응하는 비트 라인(가령, 비트 라인(407-1)) 상의 전압 및/또는 전류를 감지하는 단계를 포함할 수 있다. 판독 작동은 비트 라인(가령, 407-1)을 프리차징하는 단계와, 전도하기 시작하는 선택된 셀의 방전을 감지하는 단계를 교대로 포함할 수 있다. 일례로서, 다이오드(426) 양단에 인가되는 판독 전압은 -1 내지 -2 볼트일 수 있지만, 실시예는 특정 판독 전압에 제한되지 않는다.
메모리 셀(411-1, 411-2,..., 411-N)은 비휘발성 메모리 셀일 수 있다. 그러나, 일부 실시예에서, 메모리 셀(411-1, 411-2,.., 411-N)은 셀의 저장된 상태를 유지하기 위해 전력이 요구되도록 휘발성일 수 있다.
도 5A는 본 발명의 하나 이상의 실시예에 따른 다이오드에 대응하는 에너지 대역도(550)다. 대역도(550)는 도 2에 도시되는 다이오드(226)와 같은 다이오드에 대응할 수 있다. 도 5A에 도시되는 예에서, 다이오드는 상부 전극(TE)과 하부 전극(BE) 사이에 3개의 절연 물질(I1, I2, I3)의 스택을 갖는 MIIIM 다이오드다. 일례로서, 상부 및/또는 하부 전극은 TaSi, TiN, TaSiN, 또는 도핑된 폴리실리콘 물질과 같은 물질일 수 있다. 절연체 스택은 SiOx, ZrOx, HfOx, AlOx, Si3N4, TaOx, LaOx, 및 SiON과 같은 다양한 옥사이드 및/또는 나이트라이드 물질을 포함한, 그러나, 이에 제한되지 않는, 서로 다른 다양한 절연체 물질을 포함할 수 있다. 하나 이상의 실시예에서, 절연체 스택의 절연체(I1, I2, I3)는 옥사이드-나이트라이드-옥사이드(ONO) 구조를 가질 수 있다. 절연체 물질(I1, I2, I3) 중 적어도 하나는 하나 이상의 실시예에서, 고-K 유전 물질일 수 있다.
실시예는 특정 다이오드 구조에 제한되지 않는다. 예를 들어, 일부 실시예는 절연체 스택 내 3개보다 많거나 적은 절연체 물질을 갖는 다이오드를 포함할 수 있다.
본 예에서, 제 1 절연체(I1) 및 제 3 절연체(I3)는 약 5 옹스트롬의 두께를 갖고, 제 2 절연체(I2)는 10 옹스트롬의 두께를 갖는다. 그러나, 절연체(I1, I2, I3)의 크기는 다른 요인들 중에서도, 절연체 물질의 타입과, 요망 전류 밀도 대 전압 곡선과 같은 요인들에 따라 변할 수 있다.
에너지 대역도(550)는 역방향 바이어스 하에 MIIIM 다이오드를 도시한다(가령, 상부 전극의 전위가 하부 전극의 전위보다 낮다). 이러한 역방향 바이어스 하에서, 전자는 위에서 설명한 바와 같이, (예를 들어, 상부 전극으로부터 하부 전극으로) 다이오드의 절연체 물질을 통해 터널링을 일으킬 수 있고, 하부 전극에 연결되는 전하 저장 노드(예를 들어, 도 2에 도시되는 전하 저장 노드(224) 또는 도 4에 도시되는 부동 게이트(424))에 저장될 수 있다. 대역도(550)에 도시되지 않지만, 다이오드 양단에 인가되는 순방향 바이어스는 (예를 들어, 메모리 셀을 소거하고자) 저장 노드로부터 전하를 제거하기 위해, 메모리 셀의 전하 저장 노드로부터 절연체 스택을 통해 전자의 터널링을 유도하는 데 사용될 수 있다.
도 5B는 도 5A의 다이오드와 관련된 전류 밀도 대 전압을 나타내는 도면(560)이다. 곡선(562)은 역방향 바이어스 하에 금속-절연체 다이오드를 나타내고, 곡선(562)은 순방향 바이어스 하에 금속-절연체 다이오드를 나타낸다. 본 예에서, 다이오드는 순방향 및 역방향 바이어스 곡선들이 대칭이도록 대칭 다이오드지만, 실시예는 본 예에 제한되지 않는다. 예를 들어, 본 발명의 실시예는 순방향 및 역방향 바이어스 곡선이 비대칭이도록 다양한 비대칭 구조를 갖는 다이오드를 포함할 수 있다.
도면(560)은 여기서 설명되는 하나 이상의 메모리 셀(가령, 도 2에 도시되는 메모리 셀(211))에 따라 사용될 수 있는 다이오드의 전류 밀도 대 전압 반응의 일례를 나타낸다. 작동 시에, 다이오드는 메모리 셀을 프로그래밍하기 위해 제 1 전압(가령, Vwrite(566))으로 바이어스될 수 있다. 기록 전압(566)은 메모리 셀의 전하 저장 노드에 신속하게 전하를 축적하기 위해 다이오드의 절연체 스택을 통해 적절한 전류를 제공하기에 충분하다. 본 예에서, Vwrite(566)은 약 -4V로서, 약 1x106 A/cm2의 전류 밀도를 제공한다. 다양한 실시예에서, 프로그래밍 전압(566)과 관련된 전류 밀도는 적어도 1x104 A/cm2다. 그러나, 전류 밀도는 다른 요인들 중에서도, 다이오드의 구조 및/또는 셀에 대한 요망 프로그래밍 시간에 기초하여 변할 수 있다.
다이오드는 메모리 셀을 소거하기 위해 제 2 전압(가령, Verase(568))으로 바이어스될 수 있다. 즉, 소거 전압(568)은 메모리 셀의 전하 저장 노드로부터 전하를 신속하게 제거하기 위해, 다이오드의 절연체 스택을 통해 적절한 전류를 제공하기에 충분하다. 본 예에서, Verase(568)는 약 4볼트로서, 약 1x106 A/cm2의 전류 밀도를 제공한다.
다양한 실시예에서, 기록 전압(가령, Vwrite(566)) 및 소거 전압(가령, Verase(568))은 트랜지스터의 채널 영역과 전하 저장 노드 사이에서 유전 물질(가령, 터널 옥사이드 물질)을 통한 전하의 터널링을 제공하기에 불충분하다. 예를 들어, 소거 전압 및 기록 전압은 일부 실시예에서, 약 5 볼트 미만의 크기를 가질 수 있다. 기록 전압(566) 및/또는 소거 전압(568)으로 다이오드를 바이어스시킴으로써, 기판의 웰 영역과 다이오드의 상부 전극 사이에 특정 전압차를 생성할 수 있다. 터널 옥사이드 물질을 통한 고온 전자 주입 및/또는 파울러-노드하임 터널링을 진행하기에 불충분한 전압에서 메모리 셀의 다이오드를 바이어스시킴으로써, 다른 이점들 중에서도, 터널 옥사이드 물질의 분해를 방지할 수 있다.
메모리 셀의 상태를 판독하기 위해, 다이오드는 제 3 전압(가령, Vread(567))으로 바이어스될 수 있다. 판독 전압(567)은, 판독 작동 중 다이오드를 통해 저전류 유동을 갖는 것이 바람직하기에, 기록 전압(566) 및 소거 전압(568)보다 크기가 작다. 본 예에서, Vread(567)는 약 -2볼트로서, 약 1x102 A/cm2의 전류 밀도를 제공한다. 다양한 실시예에서, 판독 전압(567)과 관련된 전류 밀도는 1x102 A/cm2보다 크지 않다. 예를 들어, 금속-절연체 다이오드의 상부 전극에 인가되는 판독 전압에 따라, 트랜지스터의 드레인과 소스 사이의 전류를 감지함으로써 로직 상태(예를 들어, 로직 "0" 또는 "1")가 결정될 수 있다.
메모리 셀 구조 및 방법이 여기서 설명된다. 하나 이상의 메모리 셀은 전하 저장 노드를 갖는 트랜지스터와, 상기 트랜지스터의 채널 영역과 전하 저장 노드 사이에 위치하는 유전 물질과, 상기 전하 저장 노드에 연결되는 다이오드의 제 1 전극을 포함하고, 상기 채널 영역은 소스 영역과 드레인 영역 사이에 위치한다.
하나 이상의 실시예는 제 1 전압으로 다이오드를 바이어스시켜서 상기 다이오드를 통해 트랜지스터의 전하 저장 노드에 전하를 추가하는 단계와, 제 2 전압으로 상기 다이오드를 바이어스시켜서 상기 전하 저장 노드로부터 상기 다이오드를 통해 전하를 제거하는 단계를 포함한다. 다이오드의 제 1 전극은 전하 저장 노드에 연결된다. 또한, 제 1 전압 및 제 2 전압은 트랜지스터의 채널 영역과 전하 저장 노드 사이에서 유전 물질을 통해 전하의 터널링을 제공하기에 불충분하다.
구체적인 실시예들이 여기서 도시되고 설명되었으나, 당 업자라면 동일 결과를 얻도록 연산되는 구성이, 도시되는 구체적 실시예를 대체할 수 있음을 이해할 수 있을 것이다. 본 개시사항은 본 발명의 다양한 실시예의 적응예 또는 변형예를 커버하는 것을 의도한다. 위 설명은 실례를 드는 것일 뿐, 제한적인 방식이 아니다. 위 실시예들의 조합과, 여기서 구체적으로 설명하지 않은 다른 실시예들은, 위 설명을 살핀 후 당 업자에게 명백할 것이다. 본 발명의 다양한 실시예의 범위는 위 구조 및 방법이 사용되는 다른 응용예를 포함한다. 따라서, 본 발명의 다양한 실시예의 범위는 첨부된 청구범위를 참조하여 결정되어야 하고, 이와 함께, 이러한 청구범위의 자격을 갖는 그 동등물의 완전한 범위를 참조하여 결정되어야 한다.
앞서의 상세한 설명에서, 다양한 특징이 개시사항을 간소화시키기 위한 용도로 단일 실시예에서 함께 군을 이룬다. 본 개시내용의 방법은 본 발명의 개시되는 실시예들이 각 청구항에 명시적으로 언급되는 것보다 맣은 특징들을 이용하여야 한다는 의도를 반영하는 것으로 해석되어서는 안된다. 대신에, 다음의 청구범위가 반영하듯이, 발명의 대상은 개시되는 단일 실시예의 모두에 미치지 못하는 특징들에 있다. 따라서, 다음의 청구범위는 상세한 설명 내에 통합되고, 각각의 청구항은 개별적인 실시예로 자체적으로 성립된다.
Claims (29)
- 전하 저장 노드를 포함하는 트랜지스터와,
소스 영역과 드레인 영역 사이에 위치하는 상기 트랜지스터의 채널 영역과, 상기 전하 저장 노드 사이에 위치하는 유전 물질과,
상기 전하 저장 노드에 연결되는 다이오드의 제 1 전극
을 포함하되, 상기 다이오드는 상기 제 1 전극과 제 2 전극 사이에 위치하는 제 1 절연체 물질 및 제 2 절연체 물질을 적어도 구비한 금속-절연체 다이오드이고, 상기 다이오드는 4V의 크기를 갖는 제 1 인가 전압에 따라 적어도 1x104 A/cm2의 제 1 전류 밀도를 제공하도록 구성되는
메모리 셀. - 제 1 항에 있어서,
상기 금속-절연체 다이오드는 상기 제 1 전극과 제 2 전극 사이에 위치하는 적어도 3개의 절연체 물질의 스택을 포함하는
메모리 셀. - 제 1 항에 있어서,
상기 전하 저장 노드는 상기 트랜지스터의 부동 게이트인
메모리 셀. - 제 1 항에 있어서,
상기 금속-절연체 다이오드의 제 2 전극은 상기 메모리 셀에 대응하는 워드 라인에 연결되는
메모리 셀. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 소스 영역 및 드레인 영역 중 적어도 하나는 상기 메모리 셀에 대응하는 비트 라인에 연결되는
메모리 셀. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 저장 노드는 금속 물질, 폴리실리콘 물질, 및 나노결정 물질을 포함하는 그룹으로부터 선택되는 물질을 포함하는
메모리 셀. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 저장 노드에 전하를 제공하는 상기 금속-절연체 다이오드를 통한 전도 경로를 포함하는
메모리 셀. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 전하 저장 노드로부터 전하를 제거하는 상기 금속-절연체 다이오드를 통한 전도 경로를 포함하는
메모리 셀. - 유전 물질에 의해 채널 영역으로부터 분리되는 부동 게이트를 갖는 트랜지스터와,
상기 부동 게이트에 연결되는 다이오드의 제 1 전극
을 포함하되,
상기 다이오드는 금속-절연체 다이오드, PIN 다이오드, 제너 다이오드, 쇼트키 다이오드, 및 공진 터널링 다이오드(RTD)를 포함하는 그룹으로부터 선택된 다이오드이고, 상기 다이오드는 4V의 크기를 갖는 제 1 인가 전압에 따라 적어도 1x104 A/cm2의 제 1 전류 밀도를 제공하도록 구성되는
메모리 셀. - 제 9 항에 있어서,
상기 다이오드는 상기 금속-절연체 다이오드이고, 상기 금속-절연체 다이오드는 상기 금속-절연체 다이오드의 상기 제 1 전극 및 제 2 전극 사이에 위치하는 절연체 스택의 제 1 및 제 2 절연체 물질을 포함하는
메모리 셀. - 제 10 항에 있어서,
상기 부동 게이트에 전하를 제공하고 상기 부동 게이트로부터 전하를 제거하는 절연체 스택을 통한 전도 경로를 포함하는
메모리 셀. - 제 10 항에 있어서,
상기 절연체 스택은 상기 제 1 및 제 2 전극 사이에 위치하는 제 3 절연체 물질을 적어도 포함하는
메모리 셀. - 삭제
- 제 9 항에 있어서,
상기 다이오드는 2V의 크기를 갖는 제 2 인가 전압에 따라 1x102 A/cm2 이하의 제 2 전류 밀도를 제공하도록 구성되는
메모리 셀. - 제 10 항에 있어서,
상기 절연체 스택은 ONO(옥사이드-나이트라이드-옥사이드) 스택인
메모리 셀. - 제 9 항 내지 제 12 항 중 어느 한 항에 있어서,
상기 부동 게이트로부터 상기 채널 영역을 분리시키는 유전 물질의 두께는 60 옹스트롬 미만인
메모리 셀. - 제 1 전압으로 다이오드를 바이어스시켜서 상기 다이오드를 통해 트랜지스터의 전하 저장 노드에 전하를 추가하는 단계와,
제 2 전압으로 상기 다이오드를 바이어스시켜서 상기 전하 저장 노드로부터 상기 다이오드를 통해 전하를 제거하는 단계
를 포함하되,
상기 다이오드의 제 1 전극은 상기 전하 저장 노드에 연결되고,
상기 제 1 전압 및 제 2 전압은 상기 트랜지스터의 채널 영역과 상기 전하 저장 노드 사이에서 유전 물질을 통한 전하의 터널링을 제공하기에 불충분하며,
상기 다이오드는 상기 다이오드의 상기 제 1 전극과 제 2 전극 사이에 적어도 2개의 절연체 물질의 스택을 포함하는 금속-절연체 다이오드이고, 상기 다이오드는 4V의 크기를 갖는 인가 전압에 따라 적어도 1x104 A/cm2의 전류 밀도를 제공하도록 구성되는
메모리 셀 작동 방법. - 제 17 항에 있어서,
상기 제 1 전압으로 다이오드를 바이어스시켜서 상기 다이오드를 통해 트랜지스터의 전하 저장 노드에 전하를 추가하는 단계는, 메모리 셀을 프로그래밍하는 단계를 포함하는
메모리 셀 작동 방법. - 제 18 항에 있어서,
상기 제 2 전압으로 상기 다이오드를 바이어스시켜서 상기 전하 저장 노드로부터 상기 다이오드를 통해 전하를 제거하는 단계는 메모리 셀을 소거하는 단계를 포함하는
메모리 셀 작동 방법. - 제 17 항 내지 제 19 항 중 어느 한 항에 있어서,
상기 제 1 전압 및 제 2 전압은 5V 미만의 크기를 갖는
메모리 셀 작동 방법. - 제 17 항 내지 제 19 항 중 어느 한 항에 있어서,
상기 제 1 전압 및 제 2 전압보다 크기가 작은 제 3 전압으로 상기 다이오드를 바이어스함에 따라 상기 트랜지스터의 소스와 드레인 사이의 전류를 감지함으로써 상기 메모리 셀의 상태를 결정하는 단계를 포함하는
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Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/872,368 | 2010-08-31 | ||
| US12/872,368 US8228730B2 (en) | 2010-08-31 | 2010-08-31 | Memory cell structures and methods |
| PCT/US2011/001484 WO2012030380A2 (en) | 2010-08-31 | 2011-08-24 | Memory cell structures and methods |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130079500A KR20130079500A (ko) | 2013-07-10 |
| KR101494981B1 true KR101494981B1 (ko) | 2015-02-23 |
Family
ID=45697104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020137006505A KR101494981B1 (ko) | 2010-08-31 | 2011-08-24 | 메모리 셀 구조 및 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US8228730B2 (ko) |
| KR (1) | KR101494981B1 (ko) |
| CN (1) | CN103119718B (ko) |
| TW (1) | TWI514552B (ko) |
| WO (1) | WO2012030380A2 (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8441881B1 (en) * | 2010-07-02 | 2013-05-14 | T-Ram Semiconductor | Tracking for read and inverse write back of a group of thyristor-based memory cells |
| US8228730B2 (en) * | 2010-08-31 | 2012-07-24 | Micron Technology, Inc. | Memory cell structures and methods |
| US9318336B2 (en) | 2011-10-27 | 2016-04-19 | Globalfoundries U.S. 2 Llc | Non-volatile memory structure employing high-k gate dielectric and metal gate |
| US20160093672A1 (en) * | 2014-09-26 | 2016-03-31 | Qualcomm Incorporated | Logic high-k/metal gate 1t-1c rram mtp/otp devices |
| JP5756971B1 (ja) * | 2014-10-31 | 2015-07-29 | 株式会社フローディア | アンチヒューズメモリおよび半導体記憶装置 |
| JP6500200B2 (ja) * | 2015-02-25 | 2019-04-17 | 株式会社フローディア | 半導体記憶装置 |
| KR102494126B1 (ko) | 2016-04-26 | 2023-02-02 | 삼성전자주식회사 | 커패시터를 포함하는 반도체 소자 |
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2010
- 2010-08-31 US US12/872,368 patent/US8228730B2/en active Active
-
2011
- 2011-08-24 CN CN201180045020.5A patent/CN103119718B/zh active Active
- 2011-08-24 WO PCT/US2011/001484 patent/WO2012030380A2/en active Application Filing
- 2011-08-24 KR KR1020137006505A patent/KR101494981B1/ko active IP Right Grant
- 2011-08-31 TW TW100131345A patent/TWI514552B/zh active
-
2012
- 2012-07-20 US US13/554,278 patent/US8498156B2/en active Active
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| TWI514552B (zh) | 2015-12-21 |
| US20120280302A1 (en) | 2012-11-08 |
| CN103119718A (zh) | 2013-05-22 |
| KR20130079500A (ko) | 2013-07-10 |
| CN103119718B (zh) | 2016-04-13 |
| WO2012030380A2 (en) | 2012-03-08 |
| US8498156B2 (en) | 2013-07-30 |
| US20120051132A1 (en) | 2012-03-01 |
| TW201214680A (en) | 2012-04-01 |
| US8228730B2 (en) | 2012-07-24 |
| WO2012030380A3 (en) | 2012-05-24 |
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
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|
| FPAY | Annual fee payment |
Payment date: 20190130 Year of fee payment: 5 |
|
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Payment date: 20200203 Year of fee payment: 6 |