CN103119718B - 存储器单元结构和方法 - Google Patents
存储器单元结构和方法 Download PDFInfo
- Publication number
- CN103119718B CN103119718B CN201180045020.5A CN201180045020A CN103119718B CN 103119718 B CN103119718 B CN 103119718B CN 201180045020 A CN201180045020 A CN 201180045020A CN 103119718 B CN103119718 B CN 103119718B
- Authority
- CN
- China
- Prior art keywords
- diode
- memory cell
- electrode
- voltage
- charge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000015654 memory Effects 0.000 title claims abstract description 126
- 238000000034 method Methods 0.000 title claims abstract description 21
- 239000000126 substance Substances 0.000 claims abstract description 19
- 239000012212 insulator Substances 0.000 claims description 46
- 238000007667 floating Methods 0.000 claims description 29
- 239000011810 insulating material Substances 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 24
- 230000004044 response Effects 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 239000002210 silicon-based material Substances 0.000 claims description 5
- 239000003989 dielectric material Substances 0.000 claims description 4
- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 239000007769 metal material Substances 0.000 claims description 3
- 239000002159 nanocrystal Substances 0.000 claims description 3
- 239000000758 substrate Substances 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 230000008859 change Effects 0.000 description 7
- 239000002784 hot electron Substances 0.000 description 5
- 230000005641 tunneling Effects 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000006731 degradation reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 3
- 229910003134 ZrOx Inorganic materials 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910004200 TaSiN Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910003070 TaOx Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008521 reorganization Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- HWEYZGSCHQNNEH-UHFFFAOYSA-N silicon tantalum Chemical compound [Si].[Ta] HWEYZGSCHQNNEH-UHFFFAOYSA-N 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
在本文中描述存储器单元结构和方法。一个或一个以上存储器单元包括：晶体管，其具有电荷存储节点；电介质材料，其定位于所述晶体管的所述电荷存储节点与沟道区之间，所述沟道区定位于源极区与漏极区之间；以及二极管的第一电极，其耦合到所述电荷存储节点。
Description
技术领域
本发明大体上涉及半导体存储器装置、方法和系统，且更特定来说，涉及存储器单元结构和方法。
背景技术
通常将存储器装置提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包括随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、快闪存储器、电阻可变存储器(例如，相变随机存取存储器(PCRAM)和电阻性随机存取存储器(RRAM))，和磁性随机存取存储器(MRAM)(例如，自旋力矩转移随机存取存储器(STTRAM))，以及其它存储器。
一些存储器单元(例如，快闪存储器单元)可为1-晶体管(1T)存储器单元。在图1中展示快闪存储器单元的实例。快闪存储器单元103具有包括电容性耦合到控制栅极120的浮动栅极116的堆叠式栅极结构。浮动栅极116和控制栅极120常由多晶硅材料形成，且由可厚约150埃到300埃的电介质材料118(例如，多晶硅间电介质(interpolydielectric))分离。
快闪单元103包括在P衬底101的阱区内的N+漏极区112和N+源极区110。单元103还包括上覆于衬底101的沟道区上(例如，在浮动栅极116与衬底101的沟道区之间)的隧道氧化物层114。隧道氧化物层114常为二氧化硅且可厚约70埃到120埃。
在操作中，可通过将源极端子接地、将5伏到10伏的信号施加到漏极112(例如，经由未图示的位线)和将(例如)18伏到20伏的高编程电压施加到控制栅极120来编程单元103。施加到控制栅极120的高电压产生跨越隧道氧化物114的高电场，从而在沟道中产生具有足够能量来横越隧道氧化物114的热电子。接着将这些热电子捕集于浮动栅极116中，从而导致晶体管的较高阈值电压，所述较高阈值电压可对应于单元103正被编程为OFF(例如，非导电)状态中。
可通过将控制栅极120和漏极区112接地以及将高电压(例如，18伏到20伏)施加到源极区110或衬底101的P阱区来擦除单元103。大电压差导致在浮动栅极116上捕集的电子通过被称为福勒-诺丁汉姆(Fowler-Nordheim)隧穿的机制而穿隧通过薄氧化物层114。
例如快闪存储器单元1)3的1-晶体管存储器单元具有在性能方面的数个缺点。举例来说，用以经由隧穿通过氧化物114来编程和/或擦除单元的相对高电压(例如，18V到20V)可减低缩放存储器单元103的能力。而且，相对薄的隧道氧化物114可随时间的流逝(例如，经过多个编程/擦除循环)而降级，其可影响单元103的可靠性。
发明内容
附图说明
图1说明根据现有技术的存储器单元的横截面图。
图2说明根据本发明的一个或一个以上实施例的存储器单元的横截面图。
图3A说明根据本发明的一个或一个以上实施例的处于擦除状态和编程状态中的存储器单元。
图3B为说明对应于图3A中所展示的存储器单元的电流对电压曲线的图。
图4说明具有根据本发明的实施例的一个或一个以上存储器单元的存储器阵列的一部分。
图5A为对应于根据本发明的一个或一个以上实施例的二极管的能带图。
图5B为说明与图5A的二极管相关联的电流密度对电压的图。
具体实施方式
在本文中描述存储器单元结构和方法。一个或一个以上存储器单元包括：晶体管，其具有电荷存储节点；电介质材料，其定位于所述晶体管的所述电荷存储节点与沟道区之间，所述沟道区定位于源极区与漏极区之间；以及二极管的第一电极，其耦合到所述电荷存储节点。
一个或一个以上实施例包括：用第一电压偏置二极管以经由所述二极管将电荷添加到晶体管的电荷存储节点；以及用第二电压偏置所述二极管以经由所述二极管从所述电荷存储节点移除电荷。所述二极管的第一电极耦合到所述电荷存储节点。而且，所述第一电压和所述第二电压不足以提供电荷通过所述晶体管的所述电荷存储节点与沟道区之间的电介质材料的隧穿。
与先前方法相比，本发明的实施例提供各种益处，例如，减小与操作(例如，编程、读取和/或擦除)存储器单元相关联的电压，以及其它益处。操作电压的减小可导致与先前的存储器单元相比具有增加的可缩放性和可靠性的存储器单元，这归因于例如减小的隧道氧化物厚度和/或隧道氧化物材料的减小的降级等因素。
本文中的诸图遵循第一数字对应于图式图号且剩余数字识别图式中的元件或组件的编号惯例。不同图之间的相似元件或组件可通过使用相似数字来识别。举例来说，在图2中，226可参考元件“26”，且在图4中，可将相似元件参考为426。如应了解，可添加、交换和/或消除在本文中各种实施例中所展示的元件以便提供本发明的若干额外实施例。另外，如应了解，图中所提供的元件的比例和相对尺度意欲说明本发明的实施例，且不应认为具有限制性意义。
图2说明根据本发明的一个或一个以上实施例的存储器单元211的横截面图。存储器单元211包括形成于衬底201中的晶体管。衬底201可为硅衬底、绝缘体上硅(SOI)衬底或蓝宝石上硅(SOS)衬底以及其它衬底。晶体管包括被沟道区213分离的源极区210和漏极区212。在此实例中，晶体管形成于p型衬底201中且包括N+源极区210和N+漏极区212；然而，实施例不受如此限制。
存储器单元211的晶体管包括形成于衬底201上且位于沟道区213与电荷存储节点224之间的电介质材料222。在各种实施例中，电介质材料222可为隧道氧化物材料(例如，SiO2)且存储节点224可为晶体管的浮动栅极。电荷存储节点224可为金属材料、多晶硅材料或纳米晶体材料，以及适合于存储电荷的其它材料。作为实例，在一些实施例中，电荷存储节点224可为电荷捕集闪存(CTF)。
在一个或一个以上实施例中，存储器单元211包括二极管226，二极管226具有耦合到晶体管的电荷存储节点224的第一电极(例如，底部电极)。如下文进一步描述，在各种实施例中，二极管226可为金属-绝缘体二极管。金属-绝缘体二极管可包括在二极管的两个电极之间(例如，在阳极与阴极之间)的一个或一个以上绝缘材料。举例来说，二极管226可为金属-绝缘体-绝缘体-金属二极管(MIIM二极管)或金属-绝缘体-绝缘体-绝缘体-金属二极管(MIIIM)。如本文中所使用，术语“金属-绝缘体二极管”包括在二极管的电极之间具有一个或一个以上绝缘材料的二极管。实施例不限于特定类型的二极管226。举例来说，在一些实施例中，二极管226可为PIN二极管、齐纳二极管、肖特基二极管、共振隧穿二极管(RTD)或晶闸管。
在操作中，可与存储器单元103的操作类似地将电荷添加到电荷存储节点224和/或从电荷存储节点224移除电荷以便对存储器单元211进行编程或擦除。举例来说，改变电荷存储节点224所存储的电荷的量会改变晶体管的阈值电压(Vt)，所述阈值电压可指示存储器单元的特定逻辑状态。可通过感测响应于被提供到二极管226(例如，提供到顶部电极)的特定电压的在源极210与漏极212之间的电流来确定(例如，读取)存储器单元211的状态。举例来说，如下文结合图4进一步描述，二极管226的第二电极可耦合到对应于存储器单元211的存取线(例如，字线)，漏极212可耦合到数据/感测线(例如，位线)，且源极210可耦合到接地。可将读取电压施加到字线且可通过感测位线的电流/电压来确定单元211的状态，此取决于晶体管的Vt。
与图1中所说明的1-晶体管快闪存储器单元103不同，1-晶体管存储器单元211不经由通过电介质隧道材料222的福勒-诺丁汉姆(Fowler-Nordheim)隧穿和/或热电子注入来操作。而是，本发明的实施例可经由通过二极管226而非通过电介质材料222的导电路径(例如，经由通过二极管226的一个或一个以上绝缘体材料的电荷隧穿)将电荷添加到电荷存储节点224和/或从电荷存储节点224移除电荷。
因为与操作存储器单元211的二极管226相关联的电压低于与操作存储器单元(例如，图1中所展示的单元103)相关联的电压，所以存储器单元211可提供减少的电力消耗和电介质隧道材料222的减少的降级。电介质材料222的减少的降级还可允许电介质材料222比与单元103相关联的隧道材料114薄。举例来说，在一些实施例中，材料222可具有约40埃到60埃的厚度。
图3A说明根据本发明的一个或一个以上实施例的处于擦除状态和编程状态中的存储器单元。类似于图2中所展示的存储器单元211，图3A中所说明的存储器单元包括形成于衬底301中的晶体管。在此实例中，晶体管形成于p型衬底301中且包括N+源极区310和N+漏极区312。晶体管包括形成于衬底301上且位于沟道区313与电荷存储节点324之间的电介质材料322。在此实例中，电荷存储节点324为晶体管的浮动栅极。浮动栅极324可为金属材料、多晶硅材料或纳米晶体材料，以及适合于存储电荷的其它材料。
图3A中所说明的存储器单元包括具有耦合到浮动栅极324的第一电极327的二极管326。在此实例中，二极管326为具有定位于第一电极327与第二电极329之间的绝缘体堆叠330的金属-绝缘体二极管。绝缘体堆叠330包括第一绝缘材料328-1和第二绝缘材料328-2。因而，在此实例中，二极管326为MIIM二极管。
图3A的左侧说明处于擦除状态中的存储器单元且图3A的右侧说明处于编程状态中的存储器单元。为了将存储器单元置于擦除状态中，可偏置二极管326以经由绝缘体堆叠330从浮动栅极324移除电荷(例如，电子)。为了将单元置于编程状态中，可偏置二极管326以经由绝缘体堆叠330将电荷添加到浮动栅极324。
对应于本发明的一个或一个以上存储器单元实施例的二极管326的特定配置可取决于各种因素，例如(例如)编程和/或擦除存储器单元所要的电流电平。所要的电流电平可取决于若干因素，例如所要的编程时间。举例来说，为了实现纳秒(ns)级到毫秒(ms)级的编程时间，可使用约5kA/cm2到约5mA/cm2的电流密度。实施例不限于特定编程时间和/或电流密度要求。用以实现特定编程/擦除时间的电流密度可取决于各种因素，包括材料的类型、大小和/或浮动栅极324的厚度，以及其它因素。
在一个或一个以上实施例中，二极管326可为不对称的MIIM二极管，例如硅化钽/氧化硅/氧化锆/氮化钛(TaSi/SiOx/ZrOx/TiN)MIIM二极管或氮化硅钽/氧化硅/氧化铪/氮化钛(TaSiN/SiOx/HfOx/TiN)MIIM二极管。在一个或一个以上实施例中，二极管326可为对称的MIIM二极管，例如氮化钛/氮化硅/氧化铝/氧化铪/氮化钛(TiN/Si3N4/A1Ox/HfOx/TiN)MIIIM二极管或硅化钽/氮化硅/氧化铝/氧化锆/硅化钽(TaSi/Si3N4/A1Ox/ZrOx/TaSi)MIIIM二极管。对称的二极管指代具有相同材料的两个电极(例如，使得顶部/底部电极的功函数相同)的二极管，而非对称的二极管包括由不同材料制成的电极。实施例不限于这些实例。举例来说，二极管326的各种结构可产生适合于编程、读取和/或擦除根据本文中所描述的实施例的存储器单元的对应电流密度对电压信号。
图3B为说明对应于图3A中所展示的存储器单元的电流对电压曲线的图。所述图说明漏极-源极电流(Ids)对跨越二极管326的电压(Vd)。曲线332表示针对处于擦除状态中的单元的电流对电压曲线，而曲线333表示针对处于编程状态中的单元的电流对电压曲线。如上文所描述，可通过感测响应于施加到二极管326的特定电压Vd的电流Ids来确定存储器单元的状态。曲线332与曲线333之间的差异是归因于存储器单元的不同阈值电压(Vt)，阈值电压取决于是编程单元(例如，经由绝缘体堆叠330将电子存储于浮动栅极324上)还是擦除单元(例如，经由绝缘体堆叠330从浮动栅极324移除电子)。
图4说明具有根据本发明的实施例的一个或一个以上存储器单元的存储器阵列400的一部分。图4的实施例说明类似于NAND快闪架构的架构。然而，实施例不限于此实例。如图4中所展示，存储器阵列400包括存取线(例如，字线405-1、405-2、...、405-N)和对应感测线(例如，局部位线407-1、407-2、...、407-M)。为了容易在数字环境中寻址，字线405-1、405-2、...、405-N的数目和局部位线407-1、407-2、...、407-M的数目可为2的某个幂(例如，256个字线乘4,096个位线)。
存储器阵列400包括NAND串409-1、409-2、...、409-M。每一NAND串包括存储器单元411-1、411-2、...、411-N，每一存储器单元与相应字线405-1、405-2、...、405-N相关联。每一NAND串409-1、409-2、...、409-M(和其构成的存储器单元)还与局部位线407-1、407-2、...、407-M相关联。在源极选择栅极(SGS)(例如，场效晶体管(FET)413)与漏极选择栅极(SGD)(例如，FET419)之间源极到漏极地串联连接每一NAND串409-1、409-2、...、409-M的存储器单元411-1、411-2、...、411-N。每一源极选择栅极413经配置以响应于源极选择线417上的信号而选择性地将相应NAND串409耦合到共同源极423，而每一漏极选择栅极419经配置以响应于漏极选择线415上的信号而选择性地将相应NAND串409耦合到相应位线407。
如图4中所说明的实施例中所展示，源极选择栅极413的源极连接到共同源极线423。源极选择栅极413的漏极连接到对应NAND串409-1的存储器单元411-1的源极。漏极选择栅极419的漏极在漏极接点421-1处连接到用于对应NAND串409-1的局部位线407-1。漏极选择栅极419的源极连接到对应NAND串409-1的最后一个存储器单元411-N的漏极。
存储器单元411-1、411-2、...、411-N可为存储器单元，例如图2中所说明的存储器单元211。举例来说，在一个或一个以上实施例中，存储器单元411-1、411-2、...、411-N的建构包括具有源极、漏极、浮动栅极或其它电荷存储节点424的晶体管，以及二极管426。存储器单元411-1、411-2、...、411-N的二极管426具有耦合到电荷存储节点424的第一电极和耦合到相应字线405-1、405-2、...、405-N的第二电极。
因而，存储器单元411-1、411-2、...、411-N的“列”组成NAND串409-1、409-2、...、409-M且分别耦合到给定局部位线407-1、407-2、...、407-M。存储器单元411-1、411-2、...、411-N的“行”为共同耦合到给定字线405-1、405-2、...、405-N的那些存储器单元。术语“列”和“行”的使用未打算暗示特定线性(例如，存储器单元的垂直和/或水平定向)。将类似地布置NOR阵列架构，不同之处在于将在选择栅极之间并联地耦合存储器单元的串。
存储器阵列400的操作可类似于NAND快闪存储器单元(例如，结合图1描述的单元103)的阵列的操作。举例来说，耦合到目标(例如，选定)字线(例如，405-1、405-2、...、405-N)的单元的子集可作为一群组一起编程和/或读取。在编程操作期间，与以编程操作为目标的存储器单元相关联的选定字线将接收第一电压(例如，编程电压)，所述第一电压经设计以在选定字线未被禁止编程(例如，经由提供到存储器单元所耦合到的位线的禁止电压)的情况下改变耦合到所述选定字线的存储器单元的数据状态。施加到二极管426的顶部电极(例如，经由所述选定字线)的编程电压为足以激活(例如，接通)二极管426来产生通过二极管的导电路径以将电荷添加到浮动栅极424的电压。在各种实施例中，编程电压不足以提供电子通过存储器单元的隧穿电介质材料(例如，图2中所展示的材料222或图3A中所展示的材料322)的隧穿。作为实例，编程电压可具有约3伏到5伏的量值。
为了执行擦除操作，可用在极性上与编程电压相反的擦除电压来偏置存储器单元411-1、411-2、...、411-N的二极管426。擦除电压足以激活二极管来产生通过二极管426的导电路径以从浮动栅极422移除电荷。类似于编程电压，擦除电压不足以提供电子通过单元的隧穿电介质材料的隧穿。因而，擦除电压足以产生通过二极管426的绝缘体材料(例如，通过图3A中所展示的绝缘体堆叠330)的电子隧穿，但不足以提供通过位于晶体管的浮动栅极422与沟道区之间的电介质材料的福勒-诺丁汉姆(Fowler-Nordheim)隧穿和/或热电子注入。举例来说，擦除电压可为约3伏到5伏。然而，编程和/或擦除电压的量值可取决于各种因素(例如，二极管426的配置和所要的编程电流和/或所要的编程速度，以及其它因素)而变化。
在感测操作(例如，读取操作)期间，可感测耦合到选定单元的位线的导通(例如，经由位线的经确定的电压和/或电流改变)，以便确定选定单元的状态。感测操作可涉及以量值上低于编程和/或擦除电压的电压偏置二极管426(例如，经由选定字线405-1、405-2、...、405-N)且接着感测对应于选定存储器单元的位线(例如，位线407-1)上的电压和/或电流。或者，读取操作可包括对位线(例如，407-1)进行预充电且在选定单元开始导通的情况下感测放电。作为实例，跨越二极管426所施加的读取电压可为约-1伏到-2伏；然而，实施例不限于特定读取电压。
存储器单元411-1、411-2、...、411-N可为非易失性存储器单元。然而，在一些实施例中，存储器单元411-1、411-2、...、411-N可为易失性的，使得需要电力来维持单元的所存储状态。
图5A为对应于根据本发明的一个或一个以上实施例的二极管的能带图550。图550可对应于二极管，例如图2中所展示的二极管226。在图5A中所说明的实例中，二极管为在顶部电极(TE)与底部电极(BE)之间具有三个绝缘体材料(I1、I2和I3)的堆叠的MIIIM二极管。作为实例，顶部和/或底部电极可为例如TaSi、TiN、TaSiN的材料，或经掺杂多晶硅材料。绝缘体堆叠可包括各种不同绝缘体材料，包括(但不限于)各种氧化物和/或氮化物材料，例如SiOx、ZrOx、HfOx、A1Ox、Si3N4、TaOx、LaOx和SiON。在一个或一个以上实施例中，绝缘体堆叠的绝缘体I1、I2和I3可具有氧化物-氮化物-氧化物(ONO)配置。在一个或一个以上实施例中，绝缘体材料I1、I2和I3中的至少一者可为高K电介质材料。
实施例不限于特定二极管配置。举例来说，一些实施例可包括在绝缘体堆叠中具有三种以上或三种以下绝缘体材料的二极管。
在此实例中，第一(I1)和第三(I3)绝缘体具有约5埃的厚度且第二绝缘体(I2)具有约10埃的厚度。然而，绝缘体I1、I2和I3的尺寸可取决于若干因素(例如，绝缘体材料的类型和所要电流密度对电压曲线，以及其它因素)而变化。
能带图550说明在反向偏压下的MIIIM二极管(例如，顶部电极的电位低于底部电极的电位)。在此反向偏压下，电子可隧穿通过二极管的绝缘体材料(例如，从顶部电极到底部电极)且可存储于如上文所论述的耦合到底部电极的电荷存储节点(例如，图2中所展示的电荷存储节点224或图4中所展示的浮动栅极424)中。虽然未在图550中展示，但跨越二极管所施加的正向偏压可用以诱发电子从存储器单元的电荷存储节点通过绝缘体堆叠的隧穿以便从存储节点移除电荷(例如，擦除存储器单元)。
图5B为说明与图5A的二极管相关联的电流密度对电压的图560。曲线562表示在反向偏压下的金属-绝缘体二极管且曲线564表示在正向偏压下的金属-绝缘体二极管。在此实例中，二极管为对称二极管，使得正向偏压和反向偏压曲线是对称的；然而，实施例不限于此实例。举例来说，本发明的实施例可包括具有各种非对称配置的二极管，使得正向偏压和反向偏压曲线将为非对称的。
图560表示可根据本文中所描述的一个或一个以上存储器单元(例如，图2中所展示的存储器单元211)来使用的二极管的电流密度对电压响应的一个实例。在操作中，可以第一电压(例如，Vwrite566)偏置二极管以便编程存储器单元。写入电压566足以提供通过二极管的绝缘体堆叠的适合电流以便快速地将电荷积聚于存储器单元的电荷存储节点上。在此实例中，Vwrite566为约-4伏，其提供约1×106A/cm2的电流密度。在各种实施例中，与编程电压566相关联的电流密度为至少1×104A/cm2。然而，电流密度可基于二极管的配置和/或单元的所要编程时间以及其它因素而变化。
可以第二电压(例如，Verase568)偏置二极管以便擦除存储器单元。即，擦除电压568足以提供通过二极管的绝缘体堆叠的适合电流以便快速地从存储器单元的电荷存储节点移除电荷。在此实例中，Verase568为约4伏，其提供约1×106A/cm2的电流密度。
在各种实施例中，写入电压(例如，Vwrite566)和擦除电压(例如，Verase568)不足以提供电荷通过晶体管的电荷存储节点与沟道区之间的电介质材料(例如，隧道氧化物材料)的隧穿。举例来说，在一些实施例中，擦除电压和写入电压可具有低于约5伏的量值。用写入电压566和/或擦除电压568偏置二极管可包括在二极管的顶部电极与衬底的阱区之间产生特定电压差。以不足以促进通过隧道氧化物材料的福勒-诺丁汉姆(Fowler-Nordheim)隧穿和/或热电子注入的电压偏置存储器单元的二极管可防止隧道氧化物材料的降级，以及具有其它益处。
为了读取存储器单元的状态，可用第三电压(例如，Vread567)偏置二极管。读取电压567在量值上低于写入电压566和擦除电压568，这是因为需要在读取操作期间具有通过二极管的较低的电流流动。在此实例中，Vread567为约-2伏，其提供约1×102A/cm2的电流密度。在各种实施例中，与读取电压567相关联的电流密度不超过1×102A/cm2。可(例如)通过感测响应于施加到金属-绝缘体二极管的顶部电极的读取电压的在晶体管的源极与漏极之间的电流来确定逻辑状态(例如，逻辑“0”或“1”)。
在本文中描述存储器单元结构和方法。一个或一个以上存储器单元包括：晶体管，其具有电荷存储节点；电介质材料，其定位于所述晶体管的所述电荷存储节点与沟道区之间，所述沟道区定位于源极区与漏极区之间；以及二极管的第一电极，其耦合到所述电荷存储节点。
一个或一个以上实施例包括：用第一电压偏置二极管以经由所述二极管将电荷添加到晶体管的电荷存储节点；以及用第二电压偏置所述二极管以经由所述二极管从所述电荷存储节点移除电荷。所述二极管的第一电极耦合到所述电荷存储节点。而且，所述第一电压和所述第二电压不足以提供电荷通过所述晶体管的所述电荷存储节点与沟道区之间的电介质材料的隧穿。
虽然已在本文中说明且描述了特定实施例，但所属领域的技术人员应了解，打算实现相同结果的布置可替换所展示的特定实施例。本发明意欲涵盖本发明的各种实施例的改编或变化。应理解，已以说明性方式而非限制性方式来进行以上描述。在审阅以上描述之后，所属领域的技术人员将明白以上实施例和本文中未特定描述的其它实施例的组合。本发明的各种实施例的范围包括使用以上结构和方法的其它应用。因此，应参考所附权利要求书连同所述权利要求书有权拥有的等效物的完整范围来确定本发明的各种实施例的范围。
在前述具体实施方式中，为了使本发明简化的目的，在单一实施例中将各种特征分组在一起。此揭示方法不应被解释为反映本发明的所揭示的实施例必须使用比在每一权利要求中明确陈述的特征多的特征的意图。而是，如所附权利要求书所反映，发明性标的物在于比单一所揭示实施例的全部特征少的特征。因此，所附权利要求书特此并入于具体实施方式中，其中每一权利要求独立地作为一单独实施例。
Claims (24)
1.一种存储器单元(211；411-1,411-2,...,411-N)，其包含：
晶体管，其包括电荷存储节点(224；324；424)；
电介质材料(222；322)，其定位于所述晶体管的所述电荷存储节点(224；324；424)与沟道区(213；313)之间，所述沟道区(213；313)定位于源极区(210；310)与漏极区(212；312)之间；以及
二极管(226；326；426)的第一电极(327)，所述第一电极(327)耦合到所述电荷存储节点(224；324；424)，其中所述二极管(226；326；426)为金属-绝缘体二极管(226；326；426)，所述金属-绝缘体二极管(226；326；426)具有定位于所述第一电极(327)与第二电极(329)之间的至少第一绝缘体材料(328-1)和第二绝缘体材料(328-2)，
其中所述二极管经配置以使得其响应于具有约4V的量值的第一所施加电压而提供至少1×104A/cm2的第一电流密度。
2.根据权利要求1所述的存储器单元(211；411-1,411-2,...,411-N)，其中所述金属-绝缘体二极管(226；326；426)包括定位于所述第一电极(327)与所述第二电极(329)之间的至少三种绝缘体材料的堆叠(330)。
3.根据权利要求1所述的存储器单元(211；411-1,411-2,...,411-N)，其中所述电荷存储节点(224；324；424)是所述晶体管的浮动栅极(224；324；424)。
4.根据权利要求1所述的存储器单元(211；411-1,411-2,...,411-N)，其中所述金属-绝缘体二极管(226；326；426)的所述第二电极(329)耦合到对应于所述存储器单元(211；411-1,411-2,...,411-N)的字线(405-1,405-2,...,405-N)。
5.根据权利要求1到4中任一权利要求所述的存储器单元(211；411-1,411-2,...,411-N)，其中所述源极区(210；310)和所述漏极区(212；312)中的至少一者耦合到对应于所述存储器单元(211；411-1,411-2,...,411-N)的位线(407-1,407-2,...,407-M)。
6.根据权利要求1到4中任一权利要求所述的存储器单元(211；411-1,411-2,...,411-N)，其中所述存储节点(224；324；424)包括从包括以下各者的群组选择的材料：
金属材料；
多晶硅材料；以及
纳米晶体材料。
7.根据权利要求1到4中任一权利要求所述的存储器单元(211；411-1,411-2,...,411-N)，其包括通过所述金属-绝缘体二极管(226；326；426)的导电路径，所述导电路径将电荷提供到所述存储节点(224；324；424)。
8.根据权利要求1到4中任一权利要求所述的存储器单元(211；411-1,411-2,...,411-N)，其包括通过所述金属-绝缘体二极管(226；326；426)的导电路径，所述导电路径从所述存储节点(224；324；424)移除电荷。
9.一种存储器单元(211；411-1,411-2,...,411-N)，其包含：
晶体管，其具有通过电介质材料(222；322)而与沟道区(213；313)分离的浮动栅极(224；324；424)；以及
二极管(226；326；426)的第一电极，所述第一电极耦合到所述浮动栅极(224；324；424)，其中所述二极管(226；326；426)为从包括以下各者的群组选择的二极管(226；326；426)：
金属-绝缘体二极管；
PIN二极管；
齐纳二极管；
肖特基二极管；以及
共振隧穿二极管RTD，
其中所述二极管经配置以使得其响应于具有约4V的量值的第一所施加电压而提供至少1×104A/cm2的第一电流密度。
10.根据权利要求9所述的存储器单元(211；411-1,411-2,...,411-N)，其中所述二极管(226；326；426)为金属-绝缘体二极管(226；326；426)，所述金属-绝缘体二极管(226；326；426)包括定位于所述金属-绝缘体二极管(226；326；426)的所述第一电极(327)与第二电极(329)之间的绝缘体堆叠(330)的第一绝缘体材料(328-1)和第二绝缘体材料(328-2)。
11.根据权利要求10所述的存储器单元(211；411-1,411-2,...,411-N)，其包括通过所述绝缘体堆叠(330)的导电路径，电荷通过所述导电路径被提供到所述浮动栅极(224；324；424)并从所述浮动栅极(224；324；424)移除。
12.根据权利要求10所述的存储器单元(211；411-1,411-2,...,411-N)，其中所述绝缘体堆叠(330)包括定位于所述第一电极(327)与所述第二电极(329)之间的至少第三绝缘体材料。
13.根据权利要求1所述的存储器单元(211；411-1,411-2,...,411-N)，其中所述二极管(226；326；426)经配置以使得其响应于具有约2V的量值的第二所施加电压而提供不超过1×102A/cm2的第二电流密度。
14.根据权利要求10所述的存储器单元(211；411-1,411-2,...,411-N)，其中所述绝缘体堆叠(330)为氧化物-氮化物-氧化物堆叠(330)。
15.根据权利要求9到12中任一权利要求所述的存储器单元(211；411-1,411-2,...,411-N)，其中将所述沟道区(213；313)与所述浮动栅极(224；324；424)分离的所述电介质材料(222；322)的厚度小于约60埃。
16.一种操作存储器单元(211；411-1,411-2,...,411-N)的方法，所述方法包含：
用第一电压偏置二极管(226；326；426)以经由所述二极管(226；326；426)将电荷添加到晶体管的电荷存储节点(224；324；424)；以及
用第二电压偏置所述二极管(226；326；426)以经由所述二极管(226；326；426)从所述电荷存储节点(224；324；424)移除电荷；
其中所述二极管(226；326；426)的第一电极(327)耦合到所述电荷存储节点(224；324；424)；
其中所述第一电压和所述第二电压不足以提供电荷通过所述晶体管的所述电荷存储节点(224；324；424)与沟道区(213；313)之间的电介质材料(222；322)的隧穿；且
其中所述二极管(226；326；426)为包括在所述二极管(226；326；426)的所述第一电极(327)与第二电极(329)之间的至少两种绝缘体材料的堆叠(330)的金属-绝缘体二极管(226；326；426)，
其中所述二极管经配置以使得其响应于具有约4V的量值的第一所施加电压而提供至少1×104A/cm2的第一电流密度。
17.根据权利要求16所述的方法，其中用所述第一电压偏置所述二极管包括对所述存储器单元(211；411-1,411-2,...,411-N)进行编程。
18.根据权利要求17所述的方法，其中用所述第二电压偏置所述二极管(226；326；426)包括擦除所述存储器单元(211；411-1,411-2,...,411-N)。
19.根据权利要求16到18中任一权利要求所述的方法，其中所述第一电压和所述第二电压具有小于5V的量值。
20.根据权利要求16到18中任一权利要求所述的方法，其包括通过感测响应于用量值上低于所述第一电压和所述第二电压的第三电压偏置所述二极管(226；326；426)的在所述晶体管的源极(210；310)与漏极(212；312)之间的电流来确定所述存储器单元(211；411-1,411-2,...,411-N)的状态。
21.一种操作存储器单元(211；411-1,411-2,...,411-N)的方法，所述方法包含：
通过经由具有耦合到晶体管的浮动栅极(224；324；424)的第一电极(327)的金属-绝缘体二极管(226；326；426)的绝缘体堆叠(330)将电荷提供到所述浮动栅极(224；324；424)来将所述存储器单元(211；411-1,411-2,...,411-N)置于第一状态中，其中所述绝缘体堆叠(330)包括第一绝缘体材料、第二绝缘体材料和第三绝缘体材料，且其中所述第一绝缘体材料、所述第二绝缘体材料和所述第三绝缘体材料中的至少一者为高K电介质；以及
通过感测响应于施加到所述金属-绝缘体二极管(226；326；426)的第二电极(329)的读取电压的在所述晶体管的源极(210；310)与漏极(212；312)之间的电流来确定所述存储器单元(211；411-1,411-2,...,411-N)的逻辑状态，
其中所述二极管经配置以使得其响应于具有约4V的量值的第一所施加电压而提供至少1×104A/cm2的第一电流密度。
22.根据权利要求21所述的方法，其包括通过经由所述金属-绝缘体二极管(226；326；426)的所述绝缘体堆叠(330)从所述晶体管的所述浮动栅极(224；324；424)移除电荷来将所述存储器单元(211；411-1,411-2,...,411-N)置于第二状态中。
23.根据权利要求22所述的方法，其中所述第一状态为编程状态且所述第二状态为擦除状态。
24.根据权利要求21到23中任一权利要求所述的方法，其中将所述存储器单元(211；411-1,411-2,...,411-N)置于所述第一状态中包括：提供所述第二电极(329)与和所述晶体管相关联的阱区之间的第一电压差，所述第一电压差不足以提供通过位于所述晶体管的所述浮动栅极(224；324；424)与沟道区(213；313)之间的电介质材料(222；322)的电荷隧穿。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/872,368 | 2010-08-31 | ||
| US12/872,368 US8228730B2 (en) | 2010-08-31 | 2010-08-31 | Memory cell structures and methods |
| PCT/US2011/001484 WO2012030380A2 (en) | 2010-08-31 | 2011-08-24 | Memory cell structures and methods |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103119718A CN103119718A (zh) | 2013-05-22 |
| CN103119718B true CN103119718B (zh) | 2016-04-13 |
Family
ID=45697104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201180045020.5A Active CN103119718B (zh) | 2010-08-31 | 2011-08-24 | 存储器单元结构和方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US8228730B2 (zh) |
| KR (1) | KR101494981B1 (zh) |
| CN (1) | CN103119718B (zh) |
| TW (1) | TWI514552B (zh) |
| WO (1) | WO2012030380A2 (zh) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8441881B1 (en) * | 2010-07-02 | 2013-05-14 | T-Ram Semiconductor | Tracking for read and inverse write back of a group of thyristor-based memory cells |
| US8228730B2 (en) * | 2010-08-31 | 2012-07-24 | Micron Technology, Inc. | Memory cell structures and methods |
| US9318336B2 (en) * | 2011-10-27 | 2016-04-19 | Globalfoundries U.S. 2 Llc | Non-volatile memory structure employing high-k gate dielectric and metal gate |
| US20160093672A1 (en) * | 2014-09-26 | 2016-03-31 | Qualcomm Incorporated | Logic high-k/metal gate 1t-1c rram mtp/otp devices |
| JP5756971B1 (ja) * | 2014-10-31 | 2015-07-29 | 株式会社フローディア | アンチヒューズメモリおよび半導体記憶装置 |
| JP6500200B2 (ja) * | 2015-02-25 | 2019-04-17 | 株式会社フローディア | 半導体記憶装置 |
| KR102494126B1 (ko) | 2016-04-26 | 2023-02-02 | 삼성전자주식회사 | 커패시터를 포함하는 반도체 소자 |
| KR102474305B1 (ko) * | 2016-06-27 | 2022-12-06 | 에스케이하이닉스 주식회사 | 저항 변화 메모리 장치 및 그 센싱 방법 |
| JP6869140B2 (ja) * | 2017-08-07 | 2021-05-12 | 株式会社 日立パワーデバイス | 半導体装置及びそれを用いたオルタネータ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717237A (en) * | 1995-04-03 | 1998-02-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | PN junction floating gate EEPROM, flash EPROM device |
| CN1695201A (zh) * | 2002-09-12 | 2005-11-09 | 格里菲斯大学 | 存储单元 |
| CN1725493A (zh) * | 2004-07-01 | 2006-01-25 | 王知行 | 电荷注入系统、存储单元及其形成方法 |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4888630A (en) | 1988-03-21 | 1989-12-19 | Texas Instruments Incorporated | Floating-gate transistor with a non-linear intergate dielectric |
| US5465249A (en) * | 1991-11-26 | 1995-11-07 | Cree Research, Inc. | Nonvolatile random access memory device having transistor and capacitor made in silicon carbide substrate |
| US5748525A (en) * | 1993-10-15 | 1998-05-05 | Advanced Micro Devices, Inc. | Array cell circuit with split read/write line |
| KR100205309B1 (ko) * | 1996-07-23 | 1999-07-01 | 구본준 | 비휘발성 메모리셀 및 이 비휘발성 메모리셀을 프로그래밍하는 방법 |
| US5953254A (en) | 1996-09-09 | 1999-09-14 | Azalea Microelectronics Corp. | Serial flash memory |
| KR100232190B1 (ko) * | 1996-10-01 | 1999-12-01 | 김영환 | 비휘발성 메모리장치 |
| US6069381A (en) | 1997-09-15 | 2000-05-30 | International Business Machines Corporation | Ferroelectric memory transistor with resistively coupled floating gate |
| US6563185B2 (en) | 2001-05-21 | 2003-05-13 | The Regents Of The University Of Colorado | High speed electron tunneling device and applications |
| US6455375B1 (en) * | 2001-06-01 | 2002-09-24 | Lattice Semiconductor Corporation | Eeprom tunnel window for program injection via P+ contacted inversion |
| US6778441B2 (en) * | 2001-08-30 | 2004-08-17 | Micron Technology, Inc. | Integrated circuit memory device and method |
| US7476925B2 (en) * | 2001-08-30 | 2009-01-13 | Micron Technology, Inc. | Atomic layer deposition of metal oxide and/or low asymmetrical tunnel barrier interploy insulators |
| US7012297B2 (en) * | 2001-08-30 | 2006-03-14 | Micron Technology, Inc. | Scalable flash/NV structures and devices with extended endurance |
| US6963103B2 (en) * | 2001-08-30 | 2005-11-08 | Micron Technology, Inc. | SRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators |
| US6674138B1 (en) * | 2001-12-31 | 2004-01-06 | Advanced Micro Devices, Inc. | Use of high-k dielectric materials in modified ONO structure for semiconductor devices |
| US6580642B1 (en) | 2002-04-29 | 2003-06-17 | Silicon Storage Technology, Inc. | Method of erasing nonvolatile tunneling injector memory cell |
| US6617639B1 (en) | 2002-06-21 | 2003-09-09 | Advanced Micro Devices, Inc. | Use of high-K dielectric material for ONO and tunnel oxide to improve floating gate flash memory coupling |
| US6903969B2 (en) * | 2002-08-30 | 2005-06-07 | Micron Technology Inc. | One-device non-volatile random access memory cell |
| TWI320571B (en) * | 2002-09-12 | 2010-02-11 | Qs Semiconductor Australia Pty Ltd | Dynamic nonvolatile random access memory ne transistor cell and random access memory array |
| US7550800B2 (en) * | 2003-06-06 | 2009-06-23 | Chih-Hsin Wang | Method and apparatus transporting charges in semiconductor device and semiconductor memory device |
| US8125003B2 (en) | 2003-07-02 | 2012-02-28 | Micron Technology, Inc. | High-performance one-transistor memory cell |
| US7683433B2 (en) * | 2004-07-07 | 2010-03-23 | Semi Solution, Llc | Apparatus and method for improving drive-strength and leakage of deep submicron MOS transistors |
| US7576386B2 (en) | 2005-08-04 | 2009-08-18 | Macronix International Co., Ltd. | Non-volatile memory semiconductor device having an oxide-nitride-oxide (ONO) top dielectric layer |
| US7283389B2 (en) * | 2005-12-09 | 2007-10-16 | Macronix International Co., Ltd. | Gated diode nonvolatile memory cell array |
| KR101177286B1 (ko) | 2007-08-29 | 2012-08-24 | 삼성전자주식회사 | 비휘발성 메모리 소자의 프로그램 방법 |
| CN101494222B (zh) * | 2008-01-23 | 2010-08-25 | 苏州东微半导体有限公司 | 半导体存储器器件、半导体存储器阵列及写入方法 |
| US20100078758A1 (en) | 2008-09-29 | 2010-04-01 | Sekar Deepak C | Miim diodes |
| US8228730B2 (en) * | 2010-08-31 | 2012-07-24 | Micron Technology, Inc. | Memory cell structures and methods |
-
2010
- 2010-08-31 US US12/872,368 patent/US8228730B2/en active Active
-
2011
- 2011-08-24 WO PCT/US2011/001484 patent/WO2012030380A2/en active Application Filing
- 2011-08-24 KR KR1020137006505A patent/KR101494981B1/ko active IP Right Grant
- 2011-08-24 CN CN201180045020.5A patent/CN103119718B/zh active Active
- 2011-08-31 TW TW100131345A patent/TWI514552B/zh active
-
2012
- 2012-07-20 US US13/554,278 patent/US8498156B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717237A (en) * | 1995-04-03 | 1998-02-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | PN junction floating gate EEPROM, flash EPROM device |
| CN1695201A (zh) * | 2002-09-12 | 2005-11-09 | 格里菲斯大学 | 存储单元 |
| CN1725493A (zh) * | 2004-07-01 | 2006-01-25 | 王知行 | 电荷注入系统、存储单元及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20130079500A (ko) | 2013-07-10 |
| US8498156B2 (en) | 2013-07-30 |
| TW201214680A (en) | 2012-04-01 |
| TWI514552B (zh) | 2015-12-21 |
| WO2012030380A3 (en) | 2012-05-24 |
| CN103119718A (zh) | 2013-05-22 |
| US8228730B2 (en) | 2012-07-24 |
| US20120051132A1 (en) | 2012-03-01 |
| US20120280302A1 (en) | 2012-11-08 |
| KR101494981B1 (ko) | 2015-02-23 |
| WO2012030380A2 (en) | 2012-03-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103119718B (zh) | 存储器单元结构和方法 | |
| EP1455363B1 (en) | Non-volatile semiconductor memory device | |
| US9047943B2 (en) | Non-volatile storage system biasing conditions for standby and first read | |
| US7511985B2 (en) | Semiconductor memory device | |
| US6788573B2 (en) | Non-volatile semiconductor memory and method of operating the same | |
| US7742331B2 (en) | Nonvolatile semiconductor memory device and data erase/write method thereof | |
| KR101889285B1 (ko) | 반도체 메모리 장치, 그 구동 방법, 및 반도체 장치 제작 방법 | |
| US9412845B2 (en) | Dual gate structure | |
| CN112700812A (zh) | 具有减小的干扰的三维存储器件编程 | |
| TW200406772A (en) | Semiconductor device having a byte-erasable EEPROM memory | |
| US9177649B2 (en) | Flash memory circuit | |
| US7551491B2 (en) | Unit cell of a non-volatile memory device, a non-volatile memory device and method thereof | |
| US20220271057A1 (en) | Semiconductor memory device and operating method thereof | |
| KR100624463B1 (ko) | 노어 구조의 하이브리드 멀티비트 비휘발성 메모리 소자 및그 동작 방법 | |
| JP2014053374A (ja) | 半導体集積回路 | |
| US8759915B2 (en) | Semiconductor field-effect transistor, memory cell and memory device | |
| US8873287B2 (en) | Nonvolatile programmable logic switch | |
| US9390799B2 (en) | Non-volatile memory cell devices and methods, having a storage cell with two sidewall bit cells | |
| CN110021606B (zh) | 单层多晶硅非挥发性内存单元 | |
| JP2005191542A (ja) | 半導体記憶装置 | |
| WO2001033633A1 (en) | Semiconductor memory and method of driving semiconductor memory | |
| KR20060117792A (ko) | 불휘발성 강유전체 메모리 장치 | |
| US20240049470A1 (en) | Memory cell array with increased source bias voltage | |
| CN116437669A (zh) | Nor闪存阵列及其操作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |