JP2005519472A - 集積リードオンリーメモリ、該リードオンリーメモリを動作させるための方法および製造方法 - Google Patents

Abstract

本発明は、電圧または電流を供給するためのドレイン接続および電極を各々が有している選択トランジスタを含む集積リードオンリーメモリに関する。ドレイン接続と電極との間に層が設けられ、その電気抵抗は構成電圧または電流の影響下で変更できる。この層は、バックエンドプロセスにおいて施される。集積リードオンリーメモリであって、各々がドレイン接続を有している選択トランジスタを有しており、電圧または電流を供給するための電極を有しており、ドレイン接続と電極との間に層を有しており、該層の電気抵抗は、構成電圧または構成電流の効果によって変更できるリードオンリーメモリが提供される。

Description

本発明は、集積リードオンリーメモリ、該リードオンリーメモリを動作させるための方法および集積リードオンリーメモリを製造するための方法に関する。

マイクロエレクトロニクスにおける集積密度が増大するにつれて、大規模集積リードオンリーメモリに対する要求も増大している。これらのメモリは、例えば、オーディオ、グラフィックスまたはビデオデータのオンチップ保存のために用いられる。

リードオンリーメモリは、動作電圧がオフにされている場合でもメモリー内容が保存されることにより特徴付けられる。そのようなリードオンリーメモリは、特にプログラ可能な設計（ＰＲＯＭ）にもなっている。そのためにプログラム可能な構成要素は、例えばヒューズ、ダイオード、あるいは、付加的ないわゆるフローティングゲートを有する特別なＭＯＳＦＥＴである。後者は、プログラミンの間に充電され、それによって、ＭＯＳＦＥＴの閾値電圧を移動する。フローティングゲートは、ＳｉＯ_２で全周が絶縁されているので、電荷保持は約１０年間保証することができる。

プログラミング機能に加えて、消去可能な設計のリードオンリーメモリの変形例（ＥＰＲＯＭ，ＥＥＰＲＯＭ）がある。メモリ内容は、ＥＰＲＯＭの場合には紫外光を用いて消去でき、消去機能は、ＥＥＰＲＯＭの場合には電気的に行われる。

フラッシュメモリは、消去可能なリードオンリーメモリの特殊な実施形態である。フラッシュメモリは電気的に消去可能であり、その場合に、個々のメモリセルを別個に消去できるのではなく、チップ上のブロック全体を一度に消去することが可能なだけである。この場合、消去は、数秒間継続する単独の消去パルスを用いて行われる。この場合の利点は、メモリチップを、例えば、取り外して消去装置中に設置する必要がないことである。

集積メモリは通常、アレイの形態で組み立てられる。いわゆる選択トランジスタは、個別のメモリ要素を選択するために用いられ、その結果、それらのメモリ要素の内容を読み出すことができる。個別の選択トランジスタは、ワード線を介して選択される。この場合には、ワード線は、選択トランジスタの制御電極に接続されている。メモリ内容は、ビット線を介して読み出される。メモリセルの書き込みまたは構成は通常、メモリ要素にアクセスするための付加的な線を必要とする。これによって集積リードオンリーメモリの構造が大きくなり、集積リードオンリーメモリの取扱いがより複雑になる。

非特許文献１は、リソグララフィ方式で製造された２つの接点間に単分子層を有する電子的に構成可能な接続を開示している。この場合には、接点はＡｌ−Ｔｉ電極として形成されている。ロタキサン分子が分子層として用いられる。

この接続の電気的挙動は以下のように説明することができる。すなわち、層が負に分極されれば、その接続における電流は、負の分極の増大に伴って上昇する。電気接続のそのような処理は、スイッチング挙動を、負に分極された層の場合、正に分極された層による接続の前処理がない場合よりも、６０〜８０倍小さい電流のみが測定可能なように変える。

従って、接続は、開状態（より低い伝導率）および閉状態（より高い伝導率）も有し得るスイッチと理解することができる。開状態により、ロタキサン−電力接合部における共鳴トンネル効果によって負電圧での電流の流れが可能になる。十分な正電圧の印加による開状態から閉状態へのスイッチの移行は不可逆的であり、その結果、スイッチは、ひとたび閉じられると、もはや開状態をとることはできない。

この接続は、論理回路における使用について開示されている。

さらなる電気的に構成可能なスイッチが非特許文献２に開示されている。すなわち、用いられる電極は、一方では多結晶シリコン電極であり、他方では金属電極である。電極間の分子層は、非特許文献２カテナンを含む。

スイッチの動作は、機械的にブロックされた噛み合った非特許文献２カテナン分子環が酸化およびその後の還元の際に互いにシフトされるという効果を利用しており、スイッチング接続の電気的性質はそれにより変更される。この電圧制御シフトは可逆的である。従って、構成はヒステリシスループに沿って行われる。以前に印加された構成電圧によっては、所定の読み取り電圧の印加の際に、特定のスイッチング挙動が観察できる。

分子的に組み立てられたスイッチのさらなる実施の形態が非特許文献３において明らかにされている。ここにおいても、電子伝達は分子経路によって制御される。ビピリジニウム化合物が分子層として用いられる。

非特許文献５には、金属−絶縁体−金属配置が提案されている。絶縁体酸化物、例えば、ＳｒＺｒＯ_３またはＳｒＴｉＯ_３ないしはＣａ_２Ｎｂ_２Ｏ_７が、電極としてのＳｒＲｕＯ_３膜またはＰｔ膜上に、エピタキシャルまたは多結晶膜として施される。ＡｕまたはＰｔで作製された上部電極が、Ｔｉ層を介して絶縁体上に施される。

スイッチング配置への読み取りアクセスは、０．２Ｃｒでドープされた絶縁体としてのＳｒＺｒＯ_３の場合、−０．５ボルト〜＋０．５ボルトの電圧範囲で行われる。この読み取り電圧範囲では、電流／電圧の関係はほぼ直線的である。この電圧範囲上での電流の流れは、絶縁体の以前の構成に依存する。絶縁体は、＋１ボルトまたは−１ボルトの電圧を２ｍｓ間印加することにより構成される。負の構成電圧を印加することにより、絶縁体は、その低インピーダンス状態に入り、この場合には、正の構成電圧の印加後の抵抗特性曲線とはかなり異なる抵抗特性曲線を有する。正の構成電圧を印加することにより、絶縁体はその高インピーダンス状態に入る。構成は可逆的である。

構成電圧パルスによりもたらされる抵抗特性曲線における変化は、非晶質および結晶質の絶縁体状態間の変化により引き起こされる。

非特許文献４は、制御された加熱および冷却により構成されるカルコゲニド合金を明らかにしている。この場合には、電圧パルスの印加により非晶質および結晶質状態間の変化がもたらされ、そして逆の場合も同様である。

非特許文献６では、結晶質および非晶質状態間の変化のために伝導率を変更できる層として、３−ニトロベンザルマロニトリルおよび１，４−フェニルエンジアミンを含む複合体が用いられる。

特許文献１は、予測可能かつ選択可能なプログラミング電圧を供給するように作り上げられた電圧ブログラム可能の構造を有する電気的にプログラム可能なリードオンリーメモリを開示している。
C.P. Collier et al, ElectronicallyConfigurable Molecular-Based Logic Gates, Science, Volume 285, p. 391,1999 C. P. Collier et al., A Catenane-Based SolidState Electronically Reconfigurable Switch, Science, Volume 289, p. 1172, 2000 D. I. Gittins et al., A Nanometre-ScaleElectronic Switch Consisting of a Metal Cluster and Redox-Addressable Groups,Nature, Volume 408, p. 67, 2000 G. Wicker et al., Nonvolatile, HighDensity, High Performance Phase Change Memory, www.Ovonyx. com A. Beck et al., Reproducible SwitchingEffect in Thin Oxide Films for Memory Applications, Applied Physics Letters,Volume 77, p. 139, 2000 H.J. Gao et al., Reversible,Nanometer-Scale Conductance Transitions in an Organic…", Physical ReviewLetters, Volume 84, No. 8, p. 1780, 2000 米国特許第4,590,589号

本発明は、高い集積密度を有し少数のステップでプログラムできる集積リードオンリーメモリを規定するという課題に基づいている。

さらに、本発明は、そのような集積リードオンリーメモリを製造するための方法を規定するという目的に基づいている。

これらの目的は、請求項１の特徴要件に従う集積リードオンリーメモリ、請求項２４の特徴要件に従う動作方法および請求項２５の特徴要件に従う製造方法を用いて達成される。

本発明に従うリードオンリーメモリは、ドレイン接続および電圧または電流を供給するための電極を各々有する選択トランジスタを含む。ドレイン接続と電極との間に層が設けられている。この層の電気抵抗は、構成電圧または構成電流の効果により変えることができる。

従って、電気抵抗または電気伝導率を電気的構成により変えることができる層の使用が提案されている。構成電流または構成電圧の効果により、層の「抵抗」または「伝導率」の電気的性質が設定され、その結果、設定は読み取りステップにおいて問い合わせることができる。

この場合に本質的なことは、このようにして形成された集積リードオンリーメモリのスイッチング要素が２つの接続、より正確には、電極接続およびそれぞれの電極のドレインへの接続を有することのみを必要とすることである。これらの２つの接続を介して、メモリ要素として用いられる介在層は、電圧または電流の適切な印加により構成され（「書き込まれる」または「プログラムされる」の同義語としても用いられる）、その内容（特定の層状態により表される）を読み取ることができる。構成接続および読み取り接続は、もはや別個に互いに準備される必要はない。

正確には、この手段により、集積密度を大きく増大することが可能になる。各メモリセルは独立して駆動できるので、駆動は高速で実行できる。さらに、適切な材料系の選択により、従来のフラッシュメモリ技術の場合におけるよりも少なくとも低い作動電圧である低作動電圧を用いることが可能になる。

メモリセルの選択トランジスタがゲートを介して駆動される場合、内容は、ソースに接続されたビット線を介して読み出される。電極から電気的に切り替え可能な層および選択トランジスタのドレイン−ソース経路を介しビット線までの電流の流れは、メモリセルの内容の尺度である。この場合には、電流の流れは、層のあらかじめ設定された状態、より正確には層の抵抗特性によりかなり影響される。

そのようなメモリセルは、対応する選択トランジスタおよびその後の電極とビット線との間の構成電圧の選択により、あるいは、電極に印加される電圧による選択トランジスタのゲート駆動における変動によりプログラムできる。プログラミングが不可逆的であれば、１回限りプログラム可能なメモリを実現することが可能であり、状態が可逆的であれば、何度も書き込みできるリードオンリーメモリが実現できる。

好ましくは、層は、ドレイン接続、とりわけすべてのドレイン接続を電極に連結するための共通層として形成される。従って、選択トランジスタのドレイン接続のいくつかまたはすべてが接続される、つまり電気伝導的に接続される唯一の電気的に切り替え可能な層が提供される。本発明のこの有利な展開において、共通層は、その電気的性質に関して局所的に変更可能であり、従ってプログラム可能であることが想定されている。従って、層の個々の画成可能な局所領域は異なる伝導率を有し得る。正確には、そのような領域はその場合に、選択トランジスタが接続されるメモリセルを形成する。電極は、好ましくは前記層上方の共通電極として形成されている。

これにより製造プロセスが大幅に単純化されるが、集積密度も大幅に向上される。

好ましくは、層の抵抗は切り替え可能である。

本発明のこの展開は、設定できる層状態の伝導率値間の考えられる最良の弁別を目的としている。

好ましくは、層の抵抗は、２つの抵抗特性曲線の間で切り替えることができる。この場合には、読み取り動作において、印加できる読み取り電圧範囲にわたって抵抗は一定ではなく、むしろ特性曲線に従うと想定される。この場合、層状態に割り当てられる特性曲線は、うまく弁別可能であることを意図されている。

メモリセルの読み取り動作は、定義された電圧または電流範囲内の層に印加される読み取り電圧または読み取り電流により特徴付けられる。それとは対照的に、構成動作は、好ましくは読み取り動作について規定された電圧または電流範囲外の構成電圧または構成電流を有することができる。

この場合、構成および読み取り動作は、完全に異なる電圧または電流帯において行うことができ、従って、不正確な動作を回避できる。

好ましくは、集積リードオンリーメモリはフラッシュメモリとして設計されている。この場合、例えば構成電圧の電極への印加および全ての選択トランジスタの同時起動により、電気的に切り替え可能な層のすべての局所的メモリ領域を、伝導率に関して同じ状態にすることが可能である。

従って、メモリ内容の高速消去が可能である。

選択トランジスタのソース接続に接続されたビット線は、デコーダ回路に接続することができる。この目的のため、ビット線は、特に外部接続にとりアクセス可能に形成することができる。

選択トランジスタの各ゲート接続は、ワード線に電気的に接続することができる。

ワード線としては、デコーダ回路に接続することができる。この場合、ワード線は、特に、外部接続にとりアクセス可能にすることができる。

これらの実施の形態は、上流に接続されているアドレスを決定するデコーダによる多重化動作における選択トランジスタの選択に役立つ。

選択トランジスタは、基板上で好ましくはアレイとして配置されている。

この場合、選択トランジスタは、基板中で平面構造を有することができる。

平面構造により、トランジスタの垂直構造と比較していくらか増大された集積密度が、単純化された製造ステップに有利に受け入れられる。選択トランジスタの平面配置の場合のメモリセルの集積密度は、例えば、約６＊Ｆ^２または８＊Ｆ^２に達し、ここでＦは、最小構造サイズである。

基板中における選択トランジスタの垂直構造の場合、メモリセルの集積密度は約４＊Ｆ^２に達し、ここでＦは最小構造サイズである。

好ましくは、電気的に切り替え可能な層は、分子層として形成され、特に単層として形成される。

この場合、層は、特にロタキサンを含むことができる。層の化学組成、電極形成ならびに層の連結および動作に関する非特許文献１における説明は、本発明に関連するものとして開示されるものとする。

しかしながら、層は、カテナンも含むことができる。層の化学組成、電極形成ならびに層の連結および動作に関する非特許文献２における説明は、本発明に関連するものとして開示されるものとする。

層は、ビスピリジニウム化合物も含むことができる。層の化学組成、電極形成ならびに層の連結および動作に関する非特許文献３における説明は、本発明に関連するものとして開示されるものとする。

層は、酸化物成分を用いて、誘電体として形成することもできる。

この場合、層は、例えばＣｒで適したやり方で適切にドープされれば、ＳｒＺｒＯ_３、あるいは（Ｂａ．Ｓｒ）ＴｉＯ_３またはＳｒＴｉＯ_３またはＣａ_２Ｎｂ_２Ｏ_７またはＴａ_４Ｏ_５を含むことができる。層の化学組成、電極形成ならびに層の連結および動作に関する非特許文献５における説明は、本発明に関連するものとして開示されるものとする。

層は、重合体として形成することもできる。

層はその場合好ましくは、３−ニトロベンザルマロニトリル、１，４−フェニレンジアミン複合体を含み得る。層の化学組成、電極形成ならびに層の連結および動作に関する非特許文献６における説明は、本発明に関連するものとして開示されるものとする。

しかしながら、層は、特にカルコゲニド材料も含むことができる。層の化学組成、電極形成ならびに層の連結および動作に関する非特許文献４における説明は、本発明に関連するものとして開示されるものとする。

集積リードオンリーメモリを製造するため、最初にＣＭＯＳ適合技術を用いて選択トランジスタのアレイが製造される。構成電圧または構成電流の効果により電気抵抗が変更できる層が選択トランジスタ上に堆積される前に、選択トランジスタのドレイン接点が配置の表面へ導かれる。最後に、電極が層上方に配置される。

従って、大規模集積メモリが単純なやり方で製造できる。

特に、メモリセルのいくつかまたはすべてについての共通層を用いて、前記層は、１回の製造ステップのみで堆積できる。

この場合、選択トランジスタはフロントエンドプロセスにおいて製造することができ、層は、バックエンドプロセスにおいて堆積することができる。この場合、バックエンドプロセスは、半導体製造において時間的に最後の製造段階、特に基板における構造の組み立て後の製造段階であると理解される。

この場合、バックエンドプロセスにおける切り替え可能な層の集積は、特に有機化合物について大きな利点をもたらす。なぜならば、切り替え可能な層は、フロントエンドプロセスにおいて一般化している１０００℃までの温度範囲にさらされないからである。さらに、パターニングされていない上部電極を用いることによって、パターニング手法の１つによる電気的に切り替え可能な層への考えられる損傷が回避される。

選択トランジスタは、基板中で平面に、あるいは垂直に組み立てることができる。平面配向の場合、標準の製造プロセスを用いることが可能である。

層材料ならびにそれらの個別の特徴および利点については、集積リードオンリーメモリに関する説明を参照されたい。

本発明の典型的な実施の形態が、図面において例示されており、以下でより詳細に説明される。

同一の要素は、図面全体を通して同じ参照記号で識別される。

図１は、平面選択トランジスタを用いる本発明の第１の代表的な実施の形態に従う集積リードオンリーメモリの一部を通る断面図を示す。

この場合、リードオンリーメモリは、ｎチャンネルＭＯＳＦＥＴを選択トランジスタ１５として含む。この場合、Ｎ型ドレイン領域１１およびＮ型ソース領域１２がドーピングによりｐ型基板中に作られる。ポリシリコンゲート８ならびにその上方のタングステン層７および窒化物層８を有するゲート５が、ドレイン領域１１とソース領域１２との間のチャンネルの上方で酸化物層９により絶縁されて施される。

酸化物スペーサ１０は、主としてポリシリコンで製造されるソース接続４、および金属プラグとして上方に導かれているドレイン接続３からゲート５を側方で絶縁している。

ソース接続４およびドレイン接続３は、基板１３中において、ソース領域１２およびドレイン領域１１とそれぞれ接触している。

他方では、ソース接続４は、ビット線１４に接続されている。ドレイン接続３としては、電気的に切り替え可能な層２、例えばロタキサン分子層に接続されており、このロタキサン分子層は、電極１により被覆されている。

平面選択トランジスタ１５の両側にはさらなる選択トランジスタが隣接している。従って、一例として、選択トランジスタのさらなるドレイン接続が右手側に示されており、このドレイン接続は同様に層２に接続されている。

従って、図１に従う配置は、リードオンリーメモリのメモリセルの配列の細部、特に選択トランジスタ１５およびこの領域において局所的に構成できるメモリ要素としての層２の、ドレイン接続３周囲の、関連する部分２を有する符号を付されたメモリセルを示しているだけである。

特に、層２の抵抗はこの場合に、電極１に存在する電圧の効果によって局所的に変えることができる。その結果、層２の局所的な電気的挙動は、層材料の化学的組成に応じて電圧または電流パルスにより一回限りまたは何度も設定できる。この電気的に切り替え可能な層は全体として、異なる抵抗特性値を有する層中の局所領域により表される実際のメモリ要素となる。特に、複数の選択トランジスタのドレイン接続３がこの共通層２に接続されていること、そしてその結果、電気的性質に関して局所的に異なったように構成できる唯一の層がすべてのメモリ内容をすぐ使えるように用意していることが認められる。

ゲート５は、ワード線（図示せず）に接続されている。描かれたメモリセルの内容を読み出すために、ゲート５は、ワード線を介して起動される。所定の読み取り電圧が電極に存在している。メモリ内容は、ゲート駆動の間ビット線においてタップオフされる。ロタキサン層２が開スイッチとしてプログラムされれば、層中の負極性を引き起こす読み取り電圧の場合、層２は、ビット線上で検出される電流の流れを可能にする。しかしながら、ロタキサン層２が閉スイッチとしてプログラムされれば、すなわち、０．７ボルトより大きい正電圧がすでに電極に印加されていれば、ロタキサン層２は、その分子状態のために、もはや電流の流れを可能にできず、このことは同様にビット線上で検出される。

そのような集積リードオンリーメモリの製造の間、最初に選択トランジスタが標準ＣＭＯＳプロセスにおいて作られる。ソースおよびドレイン接続４および３の作製の後、電気的に切り替え可能な層２は、該層２が電極１で覆われる前に、バックエンドプロセスにおいて施される。

図２は、本発明の第２の代表的な実施の形態に従う集積リードオンリーメモリの一部を通る断面図を示す。

図１に従う代表的な実施の形態と対照的に、選択トランジスタ１５は、基板１３中で垂直に配置されている。

Ｎ型ソース領域１２、Ｐ型領域１６およびＮ型ドレイン領域１１が、重なり合って配置されている。側方の垂直酸化物層９には、ポリシリコン製の垂直ゲート５が上述のスタックの両側に配置されている。酸化物スペーサ１０が、隣接する垂直選択トランジスタ１５のゲート５間に絶縁の目的で設けられている。

Ｎ型ドレイン領域１１は、図１に関連してすでにより詳細に説明されている電気的に切り替え可能な層２にまたもや接続されており、電極１は、前記層上にまたもや施されている。

Ｎ型ソース領域は、選択トランジスタ１５の下方に配置されたビット線１４にまたもや接続されている。

ゲート５に接続されているワード線は、またもや描かれていない。

層２は、図２に従う垂直選択トランジスタ配置に、バックエンドプロセスにおいて施される。

図３は、図２に従う集積リードオンリーメモリの細部を、唯一の垂直選択トランジスタ１５のみを有する絵で、分解して示している。

この場合、層２および電極１は、唯一の選択トランジスタ１５から分解した形で持ち上げられている。

特に、酸化物スペーサ１０によって相互の間で互いに絶縁されているビット線１４の構造および配置を見ることができる。

以下の刊行物が本文書中で引用されている。
１ C.P. Collier et al, Electronically ConfigurableMolecular-Based Logic Gates, Science, Volume 285, p. 391,1999
２ C. P. Collier et al., A 非特許文献２Catenane-BasedSolid State Electronically Reconfigurable Switch, Science, Volume 289, p. 1172,2000
３ D. I. Gittins et al., A Nanometre-ScaleElectronic Switch Consisting of a Metal Cluster and Redox-Addressable Groups,Nature, Volume 408, p. 67, 2000
４ G. Wicker et al., Nonvolatile, HighDensity, High Performance Phase Change Memory, www.Ovonyx. com
５ A. Beck et al., Reproducible SwitchingEffect in Thin Oxide Films for Memory Applications, Applied Physics Letters,Volume 77, p. 139, 2000
６ H.J. Gao et al., Reversible,Nanometer-Scale Conductance Transitions in an Organic…", Physical ReviewLetters, Volume 84, No. 8, p. 1780, 2000
７ US 4,590,589

図１は、平面選択トランジスタを用いる本発明の第１の代表的な実施の形態に従う集積リードオンリーメモリの一部を通る断面図を示す。 図２は、垂直選択トランジスタを用いる本発明の第１の代表的な実施の形態に従う集積リードオンリーメモリの一部を通る断面図を示す。 図３は、図２に従うリードオンリーメモリの細部における要素を部分的に分解して例示する斜視図を示す。

符号の説明

参照記号のリスト
１ 電極
２ 層
３ ドレイン接続
４ ソース接続
５ ゲート
６ 窒化物層
７ タングステン層
８ ポリシリコン層
９ 酸化物層
１０ 酸化物スペーサ
１１ Ｎ型ドレイン領域
１２ Ｎ型ソース領域
１３ Ｐ型基板
１４ ビット線
１５ 選択トランジスタ
１６ Ｐ型領域

Claims (40)

1. 集積リードオンリーメモリであって、
   ・ 各々がドレイン接続を有している選択トランジスタを有しており、
   ・ 電圧または電流を供給するための電極を有しており、
   ・ ドレイン接続と電極との間に層を有しており、該層の電気抵抗は、構成電圧または構成電流の効果によって変更できるリードオンリーメモリ。
2. 前記層は、ドレイン接続を電極に連結するための共通層として形成されており、
   ・該層の電気抵抗は局所的に変更できる請求項１に記載のリードオンリーメモリ。
3. 前記層の抵抗は切り替えることができる請求項１または２に記載のリードオンリーメモリ。
4. 前記層の抵抗は、２つの抵抗特性曲線間で切り替えることができる先行請求項のいずれか１項に記載のリードオンリーメモリ。
5. ・ 前記リードオンリーメモリの読み取り動作において定義された電圧または電流範囲内の層に印加される読み取り電圧または層に供給される読み取り電流を有し、
   ・ リードオンリーメモリの構成動作において読み取り動作について規定された電圧または電流範囲外の構成電圧または構成電流を有する先行請求項のいずれか１項に記載のリードオンリーメモリ。
6. フラッシュメモリとして設計されている先行請求項のいずれか１項に記載のリードオンリーメモリ。
7. 前記選択トランジスタはアレイとして配置されている先行請求項のいずれか１項に記載のリードオンリーメモリ。
8. ・ 選択トランジスタ１つあたり１つのソース接続を有しており、
   ・ 少なくとも１つのソース接続に電気的に接続されている１つのビット線を有している先行請求項のいずれか１項に記載のリードオンリーメモリ。
9. 前記ビット線はデコーダ回路に接続されている請求項８に記載のリードオンリーメモリ。
10. 前記ビット線は外部接続にとりアクセス可能である請求項８または９に記載のリードオンリーメモリ。
11. ・選択トランジスタ１つあたり１つのゲート接続を有しており、
    ・ 少なくとも１つのゲート接続に電気的に接続されている１つのワード線を有している先行請求項のいずれか１項に記載のリードオンリーメモリ。
12. 前記ワード線はデコーダ回路に接続されている請求項１１に記載のリードオンリーメモリ。
13. 前記ワード線は外部接続にとりアクセス可能である請求項１１または１２に記載のリードオンリーメモリ。
14. 前記選択トランジスタは基板中で平面構造を有している先行請求項のいずれか１項に記載のリードオンリーメモリ。
15. 前記選択トランジスタは基板中で垂直構造を有している請求項１〜１３のいずれか１項に記載のリードオンリーメモリ。
16. 前記層は分子層として形成されている先行請求項のいずれか１項に記載のリードオンリーメモリ。
17. 前記層はロタキサンを含んでいる請求項１６に記載のリードオンリーメモリ。
18. 前記層はカテナンを含んでいる請求項１６に記載のリードオンリーメモリ。
19. 前記層はビスピリジニウム化合物を含んでいる請求項１６に記載のリードオンリーメモリ。
20. 前記層は誘電体として形成されている請求項１〜１５のいずれか１項に記載のリードオンリーメモリ。
21. 前記層はＳｒＺｒＯ_３を含んでいる請求項２０に記載のリードオンリーメモリ。
22. 前記層は重合体として形成されている請求項１〜１５のいずれか１項に記載のリードオンリーメモリ。
23. 前記層は３−ニトロベンザルマロニトリル、１，４−フェニルエンジアミン複合体を含んでいる請求項２２に記載のリードオンリーメモリ。
24. 前記層はカルコゲニド化合物を含んでいる請求項２２に記載のリードオンリーメモリ。
25. 先行請求項のいずれか１項に記載のリードオンリーメモリを動作させるための方法であって、
    ・ 読み取り動作において、定義された電圧または電流範囲内の読み取り電圧または読み取り電流が前記層に印加され、
    ・ 構成動作において、読み取り動作について規定された電圧または電流範囲外の構成電圧または構成電流が該層に印加される方法。
26. 集積リードオンリーメモリを製造するための方法であって、
    ・ 選択トランジスタのアレイがＣＭＯＳ技術を用いて製造され、
    ・ 選択トランジスタのドレイン接点が配置の表面へ導かれ、
    ・ 構成電圧または構成電流の効果によって電気抵抗を変更できる層が堆積され、
    ・ 該層の上方に電極が配置される方法。
27. 前記層はドレイン接続を選択トランジスタ上方の電極に連結するための共通層として堆積される請求項２６に記載のリードオンリーメモリを製造するための方法。
28. 前記選択トランジスタはフロントエンドプロセスにおいて製造される請求項２６または２７に記載のリードオンリーメモリを製造するための方法。
29. 前記層はバックエンドプロセスにおいて堆積される請求項２６〜２８のいずれか１項に記載のリードオンリーメモリを製造するための方法。
30. 前記選択トランジスタは基板中で平面に組み立てられる請求項２６〜２９のいずれか１項に記載のリードオンリーメモリを製造するための方法。
31. 前記選択トランジスタは基板中で垂直に組み立てられる請求項２６〜２９のいずれか１項に記載のリードオンリーメモリを製造するための方法。
32. 前記層は分子層として形成されている請求項２６〜３１のいずれか１項に記載のリードオンリーメモリを製造するための方法。
33. 前記層はロタキサンを含んでいる請求項３２に記載のリードオンリーメモリを製造するための方法。
34. 前記層はカテナンを含んでいる請求項３２に記載のリードオンリーメモリを製造するための方法。
35. 前記層はビスピリジニウム化合物を含んでいる請求項３２に記載のリードオンリーメモリを製造するための方法。
36. 前記層は誘電体として形成されている請求項２６〜３１のいずれか１項に記載のリードオンリーメモリを製造するための方法。
37. 前記層はＳｒＺｒＯ_３を含んでいる請求項３６に記載のリードオンリーメモリを製造するための方法。
38. 前記層は重合体として形成されている請求項２６〜３１のいずれか１項に記載のリードオンリーメモリを製造するための方法。
39. 前記層は３−ニトロベンザルマロニトリル、１，４−フェニルエンジアミン複合体を含んでいる請求項３８に記載のリードオンリーメモリを製造するための方法。
40. 前記層はカルコゲニド化合物を含んでいる請求項２６〜３１のいずれか１項に記載のリードオンリーメモリを製造するための方法。

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