JP2005519472A5 - - Google Patents

Claims (38)

1. 集積リードオンリーメモリであって、
   ・ 各々がドレイン接続を有している選択トランジスタを有しており、
   ・ 電圧または電流を供給するための電極を有しており、
   ・ 構成電圧または構成電流の効果によって電気抵抗を変更できる層をドレイン接続と電極との間に有しており、
   ・ 選択トランジスタ１つあたり１つのソース接続を有しており、
   ・ 少なくとも１つのソース接続に電気的に接続されている１つのビット線を有しており、
   ・ 層は、ドレイン接続を電極に連結するための共通層として形成されており、
   ・ 該層の電気抵抗は局所的に変更できるリードオンリーメモリ。
2. 前記層の抵抗は切り替えることができる請求項１に記載のリードオンリーメモリ。
3. 前記層の抵抗は、２つの抵抗特性曲線間で切り替えることができる請求項１または２に記載のリードオンリーメモリ。
4. ・ リードオンリーメモリの読み取り動作において定義された電圧または電流範囲内の層に印加される読み取り電圧または層に供給される読み取り電流を有し、
   ・ リードオンリーメモリの構成動作において読み取り動作について規定された電圧または電流範囲外の構成電圧または構成電流を有する先行請求項のいずれか１項に記載のリードオンリーメモリ。
5. フラッシュメモリとして設計されている先行請求項のいずれか１項に記載のリードオンリーメモリ。
6. 前記選択トランジスタはアレイとして配置されている先行請求項のいずれか１項に記載のリードオンリーメモリ。
7. 前記ビット線はデコーダ回路に接続されている請求項１〜６のいずれか１項に記載のリードオンリーメモリ。
8. 前記ビット線は外部接続にとりアクセス可能である請求項１〜７のいずれか１項に記載のリードオンリーメモリ。
9. ・ 選択トランジスタ１つあたり１つのゲート接続を有しており、
   ・ 少なくとも１つのゲート接続に電気的に接続されている１つのワード線を有している先行請求項のいずれか１項に記載のリードオンリーメモリ。
10. 前記ワード線はデコーダ回路に接続されている請求項９に記載のリードオンリーメモリ。
11. 前記ワード線は外部接続にとりアクセス可能である請求項９または１０に記載のリードオンリーメモリ。
12. 前記選択トランジスタは基板中で平面構造を有している先行請求項のいずれか１項に記載のリードオンリーメモリ。
13. 前記選択トランジスタは基板中で垂直構造を有している請求項１〜１１のいずれか１項に記載のリードオンリーメモリ。
14. 前記層は分子層として形成されている先行請求項のいずれか１項に記載のリードオンリーメモリ。
15. 前記層はロタキサンを含んでいる請求項１４に記載のリードオンリーメモリ。
16. 前記層はカテナンを含んでいる請求項１４に記載のリードオンリーメモリ。
17. 前記層はビスピリジニウム化合物を含んでいる請求項１４に記載のリードオンリーメモリ。
18. 前記層は誘電体として形成されている請求項１〜１３のいずれか１項に記載のリードオンリーメモリ。
19. 前記層はＳｒＺｒＯ_３を含んでいる請求項１８に記載のリードオンリーメモリ。
20. 前記層は重合体として形成されている請求項１〜１３のいずれか１項に記載のリードオンリーメモリ。
21. 前記層は３−ニトロベンザルマロニトリル、１，４−フェニルエンジアミン複合体を含んでいる請求項２０に記載のリードオンリーメモリ。
22. 前記層はカルコゲニド化合物を含んでいる請求項２０に記載のリードオンリーメモリ。
23. 先行請求項のいずれか１項に記載のリードオンリーメモリを動作させるための方法であって、
    ・ 読み取り動作において、定義された電圧または電流範囲内の読み取り電圧または読み取り電流が層に印加され、
    ・ 構成動作において、読み取り動作について規定された電圧または電流範囲外の構成電圧または構成電流が層に印加される方法。
24. 集積リードオンリーメモリを製造するための方法であって、
    ・ 選択トランジスタのアレイがＣＭＯＳ技術を用いて製造され、
    ・ 選択トランジスタのドレイン接点が配置の表面へ導かれ、
    ・ 構成電圧または構成電流の効果によって電気抵抗を変更できる層が堆積され、該層の電気抵抗を局所的に変更することが可能であり、
    ・ 該層の上方に電極が配置され、
    ・ 選択トランジスタ１つあたり１つのソース接続が形成され、
    ・ 少なくとも１つのソース接続に電気的に接続されている１つのビット線が形成され。
    ・ 層はドレイン接続を電極に連結するための共通層として形成される方法。
25. 前記層はドレイン接続を選択トランジスタ上方の電極に連結するための共通層として堆積される請求項２４に記載のリードオンリーメモリを製造するための方法。
26. 前記選択トランジスタはフロントエンドプロセスにおいて製造される請求項２４または２５に記載のリードオンリーメモリを製造するための方法。
27. 前記層はバックエンドプロセスにおいて堆積される請求項２４〜２６のいずれか１項に記載のリードオンリーメモリを製造するための方法。
28. 前記選択トランジスタは、基板中で平面に組み立てられる請求項２４〜２７のいずれか１項に記載のリードオンリーメモリを製造するための方法。
29. 前記選択トランジスタは、基板中で垂直に組み立てられる請求項２４〜２７のいずれか１項に記載のリードオンリーメモリを製造するための方法。
30. 前記層は分子層として形成されている請求項２４〜２９のいずれか１項に記載のリードオンリーメモリを製造するための方法。
31. 前記層はロタキサンを含んでいる請求項３０に記載のリードオンリーメモリを製造するための方法。
32. 前記層はカテナンを含んでいる請求項３０に記載のリードオンリーメモリを製造するための方法。
33. 前記層はビスピリジニウム化合物を含んでいる請求項３０に記載のリードオンリーメモリを製造するための方法。
34. 前記層は誘電体として形成されている請求項２４〜２９のいずれか１項に記載のリードオンリーメモリを製造するための方法。
35. 前記層はＳｒＺｒＯ_３を含んでいる請求項３４に記載のリードオンリーメモリを製造するための方法。
36. 前記層は重合体として形成されている請求項２４〜２９のいずれか１項に記載のリードオンリーメモリを製造するための方法。
37. 前記層は３−ニトロベンザルマロニトリル、１，４−フェニルエンジアミン複合体を含んでいる請求項３６に記載のリードオンリーメモリを製造するための方法。
38. 前記層はカルコゲニド化合物を含んでいる請求項２４〜２９のいずれか１項に記載のリードオンリーメモリを製造するための方法。