EP1476905A1 - Integrierter festwertspeicher, verfahren zum betreiben eines solchen festwertspeichers sowie herstellungsverfahren - Google Patents

Integrierter festwertspeicher, verfahren zum betreiben eines solchen festwertspeichers sowie herstellungsverfahren

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Publication number
EP1476905A1
EP1476905A1 EP03706525A EP03706525A EP1476905A1 EP 1476905 A1 EP1476905 A1 EP 1476905A1 EP 03706525 A EP03706525 A EP 03706525A EP 03706525 A EP03706525 A EP 03706525A EP 1476905 A1 EP1476905 A1 EP 1476905A1
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EP
European Patent Office
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read
layer
memory according
memory
integrated
Prior art date
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Withdrawn
Application number
EP03706525A
Other languages
English (en)
French (fr)
Inventor
Franz Hofmann
Richard Johannes Luyken
Till Schlösser
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
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Withdrawn legal-status Critical Current

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    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels

Definitions

  • the invention relates to an integrated read-only memory, a method for operating such a read-only memory and a manufacturing method for an integrated read-only memory.
  • Read-only memories are characterized by the fact that the memory content is retained even when the operating voltage is switched off. Such read-only memories are in particular also designed to be programmable (PROM). Programmable components for this include fuses, diodes or special MOSFETs that have an additional so-called floating gate. This is charged during programming and thereby shifts the threshold voltage of the MOSFET. Since the floating gate is insulated with Si0 2 all around, the charge retention can be guaranteed for about ten years.
  • EPROM read-only memory variants that can be erased
  • EEPROM electrically erasable programmable read-only memory
  • the memory content can be erased with ultraviolet light, with EEPROMs this is done
  • Flash memories represent a special embodiment of erasable read-only memories. These are electrically erasable, but not the individual memory cells can be deleted separately, but only a whole block on the
  • the deletion is carried out by means of a single deletion pulse lasting a few seconds.
  • the advantage here is that the memory chip for deletion does not have to be removed and placed in a deletion device.
  • Integrated memories are usually built in the form of fields. Individual storage elements are selected via so-called selection transistors so that their content can be read out. Word lines are used to
  • the word lines are connected to the control electrodes of selection transistors.
  • the memory content is read out via bit lines. Additional lines for accessing the are usually required to write to or configure memory cells
  • An electronically configurable connection is known from [1], which has a molecular monolayer between two lithographically produced contacts.
  • the contacts are designed as Al-Ti electrodes.
  • Rotaxane molecules are used as the molecular layer.
  • connection can be understood as a switch which can have an open (poorer conductivity) and a closed state (better conductivity).
  • the open state allows current flow at negative voltage due to a resonance tunnel effect in the rotaxane electrode transition.
  • the transition of the switch from the open to the closed state by applying a sufficient positive voltage is irreversible, so that a switch once closed can no longer assume an open state.
  • connection is disclosed for use in logic circuits.
  • Another electronically configurable switch is known from [2]: a polycrystalline silicon electrode and a metal electrode are used as electrodes. A molecular monolayer between the electrodes contains [2] catenanes.
  • Configuration takes place along a hysteresis loop. Depending on the configuration voltage previously applied, a certain switching behavior can be observed when a predetermined reading voltage is applied.
  • a molecular switch is shown in [3]. Here, too, the electron transport is controlled over molecular distances.
  • a bipyridinium compound is used as the molecular layer
  • a metal-insulator-metal arrangement is proposed in [5].
  • An insulator oxide such as SrZr0 3 or SrTi0 3 or Ca 2 Nb 2 0 7, is applied as an epitaxial or polycrystalline film to a SrRu0 3 film or a Pt film as the electrode.
  • the top electrode made of Au or Pt is applied to the insulator via a Ti layer.
  • Read access to the switching arrangement takes place at SrZr0 3 as an insulator doped with 0.2 Cr in a voltage range from -0.5 volts to +0.5 volts.
  • the current / voltage relationship is approximately linear in this read voltage range.
  • the current flow over this voltage range depends on the previous configuration of the isolator.
  • the isolator is configured by applying voltages of + 1 volt or - 1 volt over a period of 2 ms. When the negative configuration voltage is applied, the insulator tilts into its low-resistance state and has a resistance characteristic curve that differs significantly from the resistance characteristic after application of the positive configuration voltage.
  • the isolator tilts configuration voltage to its high-resistance state.
  • the configuration is reversible.
  • the change in the resistance characteristics caused by configuration voltage pulses is caused by a change between the amorphous and the crystalline insulator state.
  • [4] shows chalcogenide alloys that are configured by controlled heating and cooling. By applying a voltage pulse, an alternation between amorphous and crystalline state and vice versa is brought about.
  • [6] used as a layer whose conductivity can be changed due to a change between the crystalline and amorphous state is a complex of 3-nitrobenzal malonitrile and 1,4-
  • [7] discloses an electrically programmable read only memory that has voltage programmable structures that are fabricated to provide predictable and selectable programming voltages.
  • the invention is based on the problem of specifying an integrated read-only memory which has a high integration density and which can be programmed in a few steps.
  • the invention is based on the object of specifying a method for producing such an integrated read-only memory.
  • the tasks are performed by the integrated read-only memory according to the features of claim 1, the operating method according to the features of claim 24 and the
  • the read-only memory according to the invention contains selection transistors, each with a drain connection and an electrode for supplying a voltage or a current.
  • a layer is provided between the drain connections and the electrode. The electrical resistance of the layer can be changed by the action of a configuration voltage or a configuration current.
  • the use of a layer is therefore proposed, the electrical resistance or the electrical conductivity of which can be changed by electrical configuration.
  • the electrical property "resistance” or “conductivity” of the layer is set, so that the setting can be queried in a reading step.
  • switching elements of the integrated read-only memory formed in this way need only have two connections, namely the electrode connection and the connection to the drain of the respective selection transistor.
  • the intermediate layer used as a storage element can be configured by suitable voltage or current application - also used as a synonym for "described” or "programmed” - and its content - represented by a certain layer state - can be read out.
  • the configuration connection and read connection no longer have to be provided separately from one another.
  • the integration density can be increased considerably by this measure. Since each memory cell can be controlled individually, control can take place at high speeds. In addition, the selection of suitable material systems enables the use of low operating voltages, at least lower operating voltages than in conventional flash memory technologies.
  • the selection transistor of a memory cell When the selection transistor of a memory cell is controlled via a gate, the content is read out via a bit line connected to the source.
  • the current flow from the electrode through the electrically switchable layer and
  • the drain-source path of the selection transistor to the bit line is a measure of the content of the memory cell.
  • the current flow is significantly influenced by the preset state of the layer, its resistance characteristics.
  • the programming of such a memory cell can be done by
  • Electrode and bit line take place, or else by variation in the gate control of the selection transistor when the voltage is applied to the electrode. if the
  • the layer is preferably designed as a common layer for connecting the drain connections, and in particular all drain connections, to the electrode.
  • a single electrically switchable layer is provided, to which several or even all drain connections of selection transistors are connected, that is to say electrically connected to the latter.
  • the common properties of the common layer can be changed locally and thus programmed. Individual delimitable local areas of the layer can thus have different conductivity. Such a region then forms a memory cell to which a selection transistor is connected.
  • the electrode is preferably formed as a common electrode over this layer.
  • the resistance of the layer can preferably be switched.
  • the resistance of the layer can preferably be switched between two resistance characteristics. It is assumed that the resistance in reading mode is not constant over a read voltage range that can be applied, but rather follows a characteristic curve. The characteristic curves assigned to the layer states should be easy to discriminate.
  • the reading operation of the memory cell is characterized by a reading voltage applied to the layer or a reading current supplied to the layer within a defined voltage or current range.
  • the configuration mode can have a configuration voltage or a configuration current preferably outside the voltage or current range provided for the reading mode.
  • the integrated read-only memory is preferably designed as a flash memory.
  • all the local memory areas of the electrically switchable layer can be set to the same state in terms of conductivity.
  • the bit lines connected to the source connections of the selection transistors can be connected to a decoder circuit.
  • the bit line can do this 1583
  • Each gate connection of a selection transistor can be electrically connected to a word line.
  • the word line in turn can be connected to a decoder circuit.
  • the word line can in particular be accessible for an external connection.
  • These embodiments serve for the selection of selection transistors in multiplex operation with the upstream of decoders determining the addresses.
  • the selection transistors are preferably arranged in a field on the substrate.
  • the selection transistors can have a planar structure in the substrate.
  • the integration density of a memory cell is in a planar arrangement of the selection transistors
  • the integration density of a memory cell is approximately 4 * F 2 , with F as the minimum structure size.
  • the electrically switchable layer is preferably designed as a molecular layer and in particular as a monolayer.
  • the layer can also contain catenanes.
  • the statements in [2] with regard to the chemical composition of the layer, the electrode formation and connection and the operation of the layer are hereby disclosed as belonging to the invention.
  • the layer can also contain a bispyridinium compound.
  • the layer can also be designed as a dielectric, using an oxide portion.
  • the layer may contain SrZr0 3 , or else (Ba.Sr) Ti0 3 or SrTi0 3 or Ca 2 Mb 2 0 7 or Ta0 5, optionally suitably doped, for example with Cr.
  • (Ba.Sr) Ti0 3 or SrTi0 3 or Ca 2 Mb 2 0 7 or Ta0 5 optionally suitably doped, for example with Cr.
  • the layer can also be designed as a polymer.
  • the layer then preferably contains a 3-nitrobenzal malonitrile, 1,4 phenylenediamine complex.
  • the layer can in particular also contain chalcogenide material.
  • Electrode formation and connection as well as the operation of the layer are hereby disclosed as belonging to the invention.
  • a field of selection transistors is first produced using CMOS-compatible technology. Drain contacts of the selection transistors are led to the surface of the arrangement before a layer is deposited over the selection transistors, the electrical resistance of which can be changed by the action of a configuration voltage or a configuration current. Finally, an electrode is placed over the layer.
  • a highly integrated memory can thus also be produced in a simple manner.
  • This layer can be deposited in only one manufacturing step, in particular in the case of a common layer for several or all memory cells.
  • the selection transistors can be manufactured in a front-end process and the layer can be deposited in a back-end process.
  • the backend process includes the last stages of production in semiconductor manufacturing understood, especially the manufacturing stages after building structures in the substrate.
  • the integration of the switchable layer in the back-end process brings significant advantages, in particular for organic compounds, since the switchable layer is not exposed to the temperatures in the range of up to 1000 Celsius that are common in the front-end process. Furthermore, the use of an unstructured top electrode avoids possible damage to the electrically switchable layer by one of the structuring techniques.
  • the selection of transistors can be built up planar in the substrate or vertically. Standard processes can be used for the planar alignment.
  • Figure 1 shows a cross section through part of an integrated read-only memory according to a first embodiment of the invention using planar selection transistors
  • FIG. 2 shows a cross section through part of an integrated read-only memory according to a first exemplary embodiment of the invention using vertical selection transistors; and 3 shows a perspective view with elements of a section of a read-only memory according to FIG.
  • Fig.l shows a part of an integrated read-only memory according to a first embodiment of the invention in cross section.
  • the read-only memory contains an n-channel MOSFET as the selection transistor 15.
  • an N-drain region 11 and an N-source region 12 are created in a p-substrate by doping.
  • a gate 5 is insulated by an oxide layer 9, with a polysilicon gate 8 and a tungsten layer 7 and a nitride layer 6 above it.
  • Source connection 4 mainly made of polysilicon, and a drain connection 3, which is led upwards as a metal plug.
  • Source connection 4 and drain connection 3 contact the source region 12 and the drain region 11 in the substrate 13.
  • the source connection 4 is connected to a bit line 14.
  • the drain connection 3 is in turn connected to an electrically switchable layer 2, for example a rotaxane molecular layer, which in turn is covered by an electrode 1.
  • the arrangement according to FIG. 1 therefore shows only a section of a field of memory cells of a read-only memory, in particular only a labeled memory cell with a selection transistor 15 and an associated section - around the drain connection 3 - of the layer 2 as a memory element which is in this area is locally configurable.
  • the resistance of layer 2 can be changed locally by the action of a voltage applied to electrode 1.
  • the local electrical behavior of layer 2 can thus be set once or several times depending on the chemical composition of the layer material by means of voltage or current pulses.
  • This electrically switchable layer in its entirety represents the actual memory elements, which are represented by local areas in the layer with different resistance characteristics.
  • the drain connections 3 of a plurality of selection transistors are connected to this common layer 2 and thus a single layer which is local in its electrical
  • the gate 5 is connected to a word line (not shown). To read the content of the depicted
  • the gate 5 is activated via the word line.
  • a predetermined reading voltage is present at the electrode.
  • the memory content is tapped off on the bit line during gate control. If the rotaxane layer 2 is programmed as an open switch, the layer 2 will Read voltage, which causes a negative polarity in the layer, to a current flow that is detected on the bit line. However, if the rotaxane layer is programmed as a closed switch - ie if a positive voltage greater than 0.7 volts has already been applied to the electrode, the rotaxane layer 2 no longer allows current to flow due to its molecular state, which is also detected on the bit line ,
  • the selection transistors are first created in standard CMOS processes. After preparation of the source and drain connections 4 and 3, the electrically switchable layer 2 is applied in the back-end process before this layer 2 is covered with the electrode 1.
  • Figure 2 shows part of an integrated read-only memory according to a second embodiment of the invention in cross section.
  • the selection transistors 15 are now arranged vertically in the substrate 13.
  • N source region 12, a P region 16 and an N drain region 11 are arranged one above the other.
  • Vertical gates 5 made of polysilicon are arranged on lateral vertical oxide layers 9 on both sides of the stack described above. Oxide spacers 10 are provided for isolation between the gates 5 of adjacent vertical selection transistors 15.
  • the N-drain regions 11 are in turn connected to the electrically switchable layer 2 already described in more detail in connection with FIG. 1, on which in turn the electrode 1 is applied.
  • the N source regions are in turn connected to bit lines 14 arranged below the selection transistors 15.
  • the word lines connected to the gates 5 are again not shown.
  • Layer 2 is also applied to the vertical transistor arrangements according to FIG. 2 in the back-end process.
  • FIG. 3 shows a section of an integrated read-only memory according to FIG. 2, in the picture only with a single vertical selection transistor 15, in an exploded view.
  • Layer 2 and electrode 1 are detonated explosively from the single selection transistor 15.
  • bit lines 14 are insulated from one another by oxide spacers 10.

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  • Semiconductor Memories (AREA)

Abstract

Ein integrierter Festwertspeicher enthält Auswahltransistoren mit je einem Drain-Anschluss sowie eine Elektrode zur Zufuhr einer Spannung oder eines Stromes. Es ist eine Schicht zwischen den Drain-Anschlüssen und der Elektrode vorgesehen, deren elektrischer Widerstand durch Einwirkung einer Konfigurierungs-Spannung oder eines Konfigurierungs-Stromes änderbar ist. Die Schicht wird im Backend-Prozess aufgebracht.

Description

Beschreibung
Integrierter Festwertspeicher, Verfahren zum Betreiben eines solchen Festwertspeichers sowie Herstellungsverfahren
Die Erfindung betrifft einen integrierten Festwertspeicher, ein Verfahren zum Betreiben eines solchen Festwertspeichers sowie ein Herstellungsverfahren für einen integrierten Festwertspeicher .
Mit zunehmender Integrationsdichte in der Mikroelektronik steigt auch der Bedarf an hochintegrierten Festwertspeichern. Diese finden Einsatz beispielsweise für die On-Chip- Speicherung von Audio-, Grafik- oder Videodaten.
Festwertspeicher zeichnen sich dadurch aus, dass der Speicherinhalt auch beim Abschalten der Betriebsspannung erhalten bleibt. Solche Festwertspeicher sind insbesondere auch programmierbar ausgebildet (PROM) . Programmierbare Bauelemente dafür sind etwa Sicherungen, Dioden oder aber auch spezielle MOSFETs, die ein zusätzliches sogenanntes Floating Gate aufweisen. Dieses wird beim Programmieren aufgeladen und verschiebt dadurch die Schwellenspannung des MOSFETs. Da das Floating Gate ringsum mit Si02 isoliert ist, kann der Ladungserhalt für etwa zehn Jahre garantiert werden.
Über die Programmierfunktion hinaus gibt es Festwertspeichervarianten, die löschbar ausgebildet sind (EPROM, EEPROM) . Bei EPROMs kann der Speicheinhalt mit ultraviolettem Licht gelöscht werden, bei EEPROMs erfolgt die
Löschfunktion elektrisch.
Eine besondere Ausführungsform von löschbaren Festwertspeichern stellen Flash-Speicher dar. Diese sind elektrisch löschbar, wobei nicht die einzelnen Speicherzellen separat löschbar sind, sondern nur ein ganzer Block auf dem
Chip auf einmal . Dabei erfolgt die Löschung mittels eines einzigen, einige Sekunden andauernden Löschimpulses. Der
Vorteil dabei ist, dass der Speicherchip zum Löschen nicht ausgebaut und in ein Löschgerät gelegt werden muß.
Gewöhnlich sind integrierte Speicher in Form von Feldern aufgebaut. Über sogenannte Auswahltransistoren werden einzelne Speicherelemente angewählt, sodass ihr Inhalt ausgelesen werden kann. Über Wortleitungen werden einzelne
Auswahltransistoren ausgewählt. Die Wortleitungen sind dabei mit den Steuerelektroden von Auswahltransistoren verbunden. Über Bitleitungen wird der Speicherinhalt ausgelesen. Zum Beschreiben oder Konfigurieren von Speicherzellen sind gewöhnlich zusätzliche Leitungen zum Zugriff auf das
Speicherelement erforderlich. Dies vergrößert den Aufbau von integrierten Festwertspeichern und verkompliziert deren __Handhabung .,
Aus [1] ist eine elektronisch konfigurierbare Verbindung bekannt, die eine molekulare Monoschicht zwischen zwei lithografisch hergestellten Kontakten aufweist. Die Kontakte sind dabei als Al-Ti-Elektroden ausgebildet. Als Molekularschicht werden Rotaxan-Moleküle verwendet.
Das elektrische Verhalten dieser Verbindung läßt sich wie folgt beschreiben: Wird eine Schicht negativ gepolt, so steigt mit zunehmender negativer Polung der Strom an der Verbindung an. Eine solche Behandlung der elektrischen Verbindung ändert das Schaltverhalten dahingehend, dass nunmehr bei negativ gepolter Schicht nur noch ein um den Faktor 60 bis 80 geringerer Strom meßbar ist als ohne die vorherige Behandlung der Verbindung mit einer positiv gepolten Schicht. Damit kann die Verbindung als Schalter verstanden werden, der einen offenen (schlechtere Leitfähigkeit) sowie einen geschlossenen Zustand (bessere Leitfähigkeit) aufweisen kann. Der offene Zustand erlaubt einen Stromfluß bei negativer Spannung aufgrund eines Resonanz-Tunneleffekts im Rotaxan- Elektroden-Übergang. Der Übergang des Schalters vom offenen in den geschlossenen Zustand durch Anlegen einer ausreichenden positiven Spannung ist irreversibel, sodass ein einmal geschlossener Schalter nicht mehr einen offenen Zustand einnehmen kann.
Die Verbindung ist zum Einsatz in Logikschaltungen offenbart.
Ein weiterer elektronisch konfigurierbarer Schalter ist aus [2] bekannt: Als Elektroden werden zum einen eine polykristalline Silizium-Elektrode und zum anderen eine Metallelektrode verwendet. Eine molekulare Monoschicht zwischen den Elektroden enthält [2] Catenane.
Bei Betrieb des Schalters wird der Effekt ausgenutzt, dass sich mechanisch blockierte, ineinandergreifende Molekülringe des [2] Catenane bei Oxidation und anschließender Reduktion gegeneinander verschieben und dadurch die elektrischen Eigenschaften der Schaltverbindung geändert werden. Diese spannungsgesteuerte Verschiebung ist reversibel. Die
Konfigurierung erfolgt also entlang einer Hystereseschleife. Abhängig von der zuvor beaufschlagten Konfigurierungsspannung ist ein bestimmtes Schaltverhalten bei Anlegen einer vorgegebenen Lesespannung zu beobachten.
Eine weitere Ausführungsform eines molekular aufgebauten Schalters geht aus [3] hervor. Auch hier wird der Elektronentransport über Molekularstrecken kontrolliert. Als Molekularschicht wird eine Bipyridinium-Verbindung verwendet In [5] wird eine Metall -Isolator-Metall -Anordnung vorgeschlagen. Auf einen SrRu03-Film oder einen Pt-Film als Elektrode wird ein Isolatoroxid, etwa SrZr03 oder SrTi03 oder Ca2Nb207 als epitaxialer oder polykristalliner Film auf ebracht. Die Top-Elektrode aus Au oder Pt wird über eine Ti-Schicht auf den Isolator aufgebracht.
Ein Lesezugriff auf die Schaltanordnung erfolgt bei SrZr03 als Isolator dotiert mit 0,2 Cr in einem Spannungsbereich von -0,5 Volt bis +0,5 Volt. In diesem Lesespannungsbereich ist der Strom- /Spannungszusammenhand in etwa linear. Der Stromfluß über diesen Spannungsbereich hängt ab von der vorherigen Konfiguration des Isolators. Konfiguriert wird der Isolator durch Anlegen von Spannungen von + 1 Volt oder - 1 Volt über eine Dauer von 2 ms. Durch Anlegen der negativen KonfigurationsSpannung kippt der Isolator in seinen niederohmigen Zustand und weist dabei eine sich von der Widerstandskennlinie nach Anlegen der positiven , Konfigurationsspannung deutlich unterscheidende Widerstandskennlinie auf. Durch Anlegen der positiven
Konfigurationsspannung kippt der Isolator in seinen hochohmigen Zustand. Die Konfiguration ist reversibel.
Der durch Konfigurationsspannungspulse hervorgerufene Wechsel der Widerstandskennlinien wird durch einen Wechsel zwischen amorphem und kristallinem Isolatorzustand verursacht.
[4] zeigt Chalcogenide-Legierungen, die durch gesteuertes Heizen und Kühlen konfiguriert werden. Dabei wird durch das Anlegen eines Spannungspulses ein Wechsel zwischen amorphem und kristallinem Zustand und umgekehrt herbeigeführt.
[6] verwendet als Schicht, deren Leitfähigkeit aufgrund eines Wechsels zwischen kristallinem und amorphem Zustand änderbar ist, einen Komplex aus 3-Nitrobenzal Malonitrile und 1,4-
Phenylenediamine .
[7] offenbart einen elektrisch programmierbaren Festwertspeicher, der Spannungs-programmierbare Strukturen aufweist, die fertig hergestellt sind zum Bereitstellen voraussagbarer und auswählbarer Programmierspannungen.
Der Erfindung liegt das Problem zugrunde, einen integrierten Festwertspeicher anzugeben, der eine hohe Integrationsdichte aufweist, und der in wenigen Schritten programmiert werden kann.
Weiterhin liegt der Erfindung die.Aufgabe zugrunde, ein Verfahren zur Herstellung eines solchen integrierten Festwertspeichers anzugeben.
Die Aufgaben werden durch den integrierten Festwertspeicher nach den Merkmalen des Anspruch 1, das Betriebsverfahren nach den Merkmalen des Anspruchs 24 sowie das
Herstellungsverfahren nach den Merkmalen des Anspruchs 25 gelöst .
Der erfindungsgemäße Festwertspeicher enthält Auswahltransistoren mit je einem Drain-Anschluss sowie eine Elektrode zur Zufuhr einer Spannung oder eines Stromes . Eine Schicht ist zwischen den Drain-Anschlüssen und der Elektrode vorgesehen. Der elektrische Widerstand der Schicht ist durch Einwirkung einer Konfigurierungs-Spannung oder eines Konfigurierungs-Stromes änderbar.
Es wird also die Verwendung einer Schicht vorgeschlagen, deren elektrischer Widerstand oder deren elektrische Leitfähigkeit durch elektrische Konfigurierung änderbar ist. Durch Einwirken eines Konfigurierungsstromes oder einer Konfigurierungsspannung wird die elektrische Eigenschaft „Widerstand" bzw. „Leitfähigkeit" der Schicht eingestellt, sodass in einem Leseschritt die Einstellung abgefragt werden kann.
Wesentlich dabei ist, daß so gebildete Schaltelemente des integrierten Festwertspeichers nur zwei Anschlüsse aufzuweisen brauchen, eben den Elektrodenanschluss sowie den Anschluß zum Drain des jeweiligen Auswahltransistors. Über diese beiden Anschlüsse kann die als Speicherelement verwendete zwischenliegende Schicht durch geeignete Spannungs- oder Strombeaufschlagung sowohl konfiguriert werden - als Synonym auch für „beschrieben" oder „programmiert" verwendet -, als auch ihr Inhalt - repräsentiert durch einen bestimmten Schichtzustand - ausgelesen werden. Konfigurierungsanschluss und Leseanschluss müssen nicht mehr voneinander getrennt vorgesehen werden.
Durch eben diese Maßnahme kann die Integrationsdichte erheblich erhöht werden. Da jede Speicherzelle individuell ansteuerbar ist, kann die Ansteuerung mit hohen Geschwindigkeiten erfolgen. Zudem ermöglicht die Auswahl geeigneter Materialsysteme die Verwendung von niedrigen Betriebsspannungen, zumindest niedrigeren Betriebsspannungen als bei herkömmlichen Flash-Speicher-Technologien.
Bei über Gate angesteuertem Auswahltransistor einer Speicherzelle wird über eine an Source angeschlossene Bitleitung der Inhalt ausgelesen. Der Stromfluß von der Elektrode über die elektrisch schaltbare Schicht und die
Drain-Source-Strecke des Auswahltransistors zur Bitleitung ist Maß für den Inhalt der Speicherzelle. Dabei wird der Stromfluß signifikant durch den voreingestellten Zustand der Schicht, eben ihre Widerstandscharakteristik, beeinflußt. Die Programmierung einer solchen Speicherzelle kann durch
Anwahl des entsprechenden Auswahltransistors und darauf folgendes Anlegen einer Konfigurierungsspannung zwischen
Elekrode und Bitleitung erfolgen, oder aber auch durch Variation in der Gate-Ansteuerung des Auswahltransistors bei an die Elektrode angelegter Spannung. Falls die
Programmierung irreversibel ist, kann ein einmal programmierbarer Speicher realisiert werden, bei reversibler
Zustandsänderung ein mehrfach beschreibbarer Festwertspeicher.
Vorzugsweise ist die Schicht als gemeinsame Schicht zur ' Anbindung der Drain-Anschlüsse, und insbesondere aller Drain- Anschlüsse, an die Elektrode ausgebildet. Somit ist nur eine einzige elektrisch schaltbare Schicht vorgesehen, an die mehrere oder sogar alle Drain-Anschlüsse von Auswahltransistoren angeschlossen sind, also elektrisch leitend mit dieser verbunden sind. Bei dieser vorteilhaften Weiterbildung der Erfindung wird davon ausgegangen, dass die gemeinsame Schicht in ihren elektrischen Eigenschaften lokal änderbar und damit programmierbar ist. Damit können einzelne abgrenzbare örtliche Bereiche der Schicht unterschiedliche Leitfähigkeit aufweisen. Eben ein solcher Bereich bildet dann eine Speicherzelle, an die ein Auswahltransistor angeschlossen ist. Über dieser Schicht ist die Elektrode vorzugsweise als gemeinsame Elektrode ausgebildet.
Damit wird der Herstellungsprozeß wesentlich vereinfacht, aber auch die Integrationsdichte deutlich erhöht.
Vorzugsweise ist der Widerstand der Schicht umschaltbar.
Diese Weiterbildung der Erfindung zielt ab auf eine möglichst gute Diskriminierung zwischen den Leitfähigkeitswerten der einstellbaren Schichtzustände i Vorzugsweise ist der Widerstand der Schicht zwischen zwei Widerstandskennlinien umschaltbar. Dabei wird davon ausgegangen, dass im Lesebetrieb der Widerstand über einem anlegbaren Lesespannungsbereich nicht konstant ist sondern einer Kennlinie folgt. Die den Schichtzuständen zugeordneten Kennlinien sollen dabei gut diskrminierbar sein.
Der Lesebetrieb der Speicherzelle zeichnet sich aus durch eine an die Schicht angelegte Lesespannung oder einen der Schicht zugeführten Lesestrom innerhalb eines festgelegten Spannungs- bzw. Strombereiches. Im Gegensatz dazu kann der Konfigurierungsbetrieb eine Konfigurierungsspannung bzw. einen Konfigurierungsström vorzugsweise außerhalb des für den Lesebetrieb vorgesehenen Spannungs- bzw. Strombereiches aufweisen.
D_abei können Konfigurierungs- und Lesebetrieb in völlig unterschiedlichen Spanungs- bzw. Strombändern erfolgen und somit ein Fehlbetrieb vermieden werden.
Vorzugsweise ist der integrierte Festwertspeicher als Flash- Speicher ausgebildet. Dabei können durch Anlegen beispielsweise einer Konfigurierungsspannung an die Elektrode und gleichzeitigem Durchschalten aller Auswahltransistoren alle lokalen Speicherbereiche der elektrisch schaltbaren Schicht in den gleichen Zustand in bezug auf die Leitf higkeit versetzt werden.
Damit ist ein schnelles Löschen des Speicherinhalts möglich.
Die an Source-Anschlüsse der Auswahltransistoren angeschlossenen Bitleitungen können mit einer Decoderschaltung verbunden sein. Dazu kann die Bitleitung 1583
9 insbesondere zugänglich für einen externen Anschluß ausgebildet sein.
Jeder Gate-Anschluss eines Auswahltransistors kann elektrisch mit einer Wortleitung verbunden sein.
Die Wortleitung ihrerseits kann mit einer Decoderschaltung verbunden sein. Dabei kann die Wortleitung insbesondere zugänglich für einen externen Anschluß sein.
Diese Ausführungsformen dienen der Anwahl von Auswahltransistoren im Multiplexbetrieb unter Vorschaltung von die Adressen ermittelnden Decodern.
Die Auswahltransistoren sind auf dem Substrat vorzugsweise in einem Feld angeordnet.
Dabei können die Auswahltransistoren einen planaren Aufbau im Substrat aufweisen.
Durch den planaren Aufbau wird zugunsten vereinfachter Herstellungsschritte eine gegenüber dem vertikalen Aufbau der Transistoren etwas vergrößerte Integrationsdichte in Kauf genommen. Die Integrationsdichte einer Speicherzelle beträgt bei einer planaren Anordnung der Auswahltransistoren
2 2 beispielsweise etwa 6*F oder 8*F , mit F als minimale
Strukturgröße .
Bei einem vertikalen Aufbau der Auswahltransistoren im Substrat beträgt die Integrationsdichte einer Speicherzelle etwa 4*F2, mit F als minimale Strukturgröße. Vorzugsweise ist die elektrisch schaltbare Schicht als Molekularschicht ausgebildet und insbesondere als Monolayer ausgebildet .
Dabei kann sie insbesondere Rotaxane enthalten. Die Ausführungen in [1] hinsichtlich der chemischen Zusammensetzung der Schicht, der Elektrodenausbildung und - anbindung sowie des Betriebs der Schicht seinen hiermit als zur Erfindung zugehörig offenbart.
Die Schicht kann aber auch Catenane enthalten. Die Ausführungen in [2] hinsichtlich der chemischen Zusammensetzung der Schicht, der Elektrodenausbildung und - anbindung sowie des Betriebs der Schicht seinen hiermit als zur Erfindung zugehörig offenbart.
Die Schicht kann auch eine Bispyridinium-Verbindung enthalten. Die Ausführungen in [3] hinsichtlich der chemischen Zusammensetzung der Schicht, der Elektrodenausbildung und -anbindung sowie des Betriebs der
Schicht seinen hiermit als zur Erfindung zugehörig offenbart
Die Schicht kann auch als Dielektrikum ausgebildet sein, unter Verwendung eines Oxidanteils.
Dabei kann die Schicht SrZr03 enthalten, oder aber auch (Ba.Sr)Ti03 oder SrTi03 oder Ca2Mb207 oder Ta05 gegebenenfalls geeignet dotiert, beispielsweise mit Cr. Die Ausführungen in [5] hinsichtlich der chemischen Zusammensetzung der Schicht, der Elektrodenausbildung und - anbindung sowie des Betriebs der Schicht seinen hiermit als zur Erfindung zugehörig offenbart.
Die Schicht kann auch als Polymer ausgebildet sein. Vorzugsweise enthält die Schicht dann einen 3-Nitrobenzal Malonitrile, 1,4 Phenylenediamine Komplex. Die Ausführungen in [6] hinsichtlich der chemischen Zusammensetzung der Schicht, der Elektrodenausbildung und -anbindung sowie des Betriebs der Schicht seinen hiermit als zur Erfindung zugehörig offenbart.
Die Schicht kann aber insbesondere auch Chalcogenide-Material enthalten. Die Ausführungen in [4] hinsichtlich der chemischen Zusammensetzung der Schicht, der
Elektrodenausbildung und -anbindung sowie des Betriebs der Schicht seinen hiermit als zur Erfindung zugehörig offenbart.
Zur Herstellung eines integrierten Festwertspeichers wird zunächst ein Feld von Auswahltransistoren in CMOS-kompatibler Technik hergestellt. Drain-Kontakte der Auswahltransistoren werden an die Oberfläche der Anordnung geführt, bevor über den Auswahltransistoren eine Schicht abgeschieden wird, deren elektrischer Widerstand durch Einwirkung einer Konfigurierungs-Spannung oder eines Konfigurierungs-Stromes änderbar ist. Abschließend wird über der Schicht eine Elektrode angeordnet .
Somit kann auch einfache Art und Weise ein hochintegrierter Speicher hergestellt werden.
Insbesondere bei gemeinsamer Schicht für mehrere oder alle Speicherzellen kann diese Schicht in nur einem Herstellungsschritt abgeschieden werden.
Dabei können die Auswahltransistoren in einem Frontend- Prozess hergestellt und die Schicht in einem Backend-Prozess abgeschieden werden. Unter Backend-Prozess werden hierbei die zeitlich letzten Fertigungsstufen in der Halbleiterfertigung verstanden, insbesondere die Fertigungsstufen nach Aufbau von Strukturen im Substrat .
Hier bringt die Integration der schaltbaren Schicht im Backend-Prozess insbesondere für organische Verbindungen wesentliche Vorteile, da die schaltbare Schicht nicht den im Frontend-Prozess üblichen Temperaturen im Bereich von bis zu 1000 Celsius ausgesetzt ist. Weiterhin vermeidet die Verwendung einer unstrukturierten Topelektrode eine mögliche Schädigung der elektrisch schaltbaren Schicht durch eine der Strukturierungstechniken.
Die Auswahl ransistoren können planar im Substrat aufgebaut werden oder aber auch vertikal. Bei der planaren Ausrichtung können Standard-Prozesse zur Herstellung verwendet werden.
Hinsichtlich der Schichtmaterialien sowie deren Besonderheiten und Vorteilen wird auf die Ausführungen zum integrierten Festwertspeicher verwiesen.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im weiteren näher erläutert.
Es zeigen:
Figur 1 einen Querschnitt durch einen Teil eines integrierten Festwertspeichers gemäß einem ersten Ausführungsbeispiel der Erfindung unter der Verwendung von planaren Auswahltransistoren;
Figur 2 einen Querschnitt durch einen Teil eines integrierten Festwertspeichers gemäß einem ersten Ausführungsbeispiel der Erfindung unter der Verwendung von vertikalen Auswahltransistoren; und Figur 3 eine perspektivische Ansicht mit zum Teil explosiv dargestellten Elementen eines Ausschnitts eines Festwertspeichers nach Figur 2.
Gleiche Elemente sind figurenübergreifend durch die gleichen Bezugszeichen gekennzeichnet.
Fig.l zeigt einen Teil eines integrierten Festwertspeichers gemäß einem ersten Ausführungsbeispiel der Erfindung im Querschnitt .
Der Festwertspeicher enthält dabei einen n-Kanal MOSFET als Auswahltransistor 15. In einem p-Substrat ist dabei durch Dotierung ein N-Draingebiet 11 und ein N-Sourcegebiet 12 erstellt. Über dem Kanal zwischen Drain- und Sourcegebiet 11 bzw. 12 ist durch eine Oxidschicht 9 isoliert ein Gate 5 aufgebracht mit einem Polysilizium-Gate 8 sowie einer Wolframschicht 7 und einer Nitridschicht 6 darüber.
Oxid-Spacer 10 isolieren das Gate 5 seitlich gegen einen
Source-Anschluss 4, überwiegend aus Polysilizium hergestellt, sowie einem Drain-Anschluss 3, der als metallener Stöpsel nach oben geführt ist.
Source-Anschluss 4 und Drain-Anschluss 3 kontaktieren das Sourcegebiet 12 bzw. das Draingebiet 11 im Substrat 13.
Andererseits ist der Source-Anschluss 4 mit einer Bitleitung 14 verbunden. Der Drain-Anschluss 3 ist seinerseits mit einer elektrisch schaltbaren Schicht 2 verbunden, beispielsweise eine Rotaxane-Molekularschicht , welche ihrerseits von einer Elektrode 1 bedeckt ist.
Zu beiden Seiten des Planar-Auswahltransistors 15 schließen sich weitere Auswahltransistoren an. So ist beispielsweise 03 01583
14 rechtsseitig ein weiterer Drain-Anschluss eines
Auswahltransistors gezeigt, der ebenfalls mit der Schicht 2 verbunden ist .
Die Anordnung nach Figur 1 zeigt deshalb nur einen Ausschnitt aus einem Feld von Speicherzellen eines Festwertspeichers, insbesondere nur eine beschriftete Speicherzelle mit einem Auswahltransistor 15 und einem zugehörigen Abschnitt - um den Drain-Anschluss 3 herum - der Schicht 2 als Speicherelement, das in diesem Bereich lokal konfigurierbar ist .
Insbesondere ist dabei der Widerstand der Schicht 2 lokal durch Einwirken einer an der Elektrode 1 anliegenden Spannung änderbar. Somit ist das lokale elektrische Verhalten der Schicht 2 abhängig von der chemischen Zusammensetzung des Schichtmaterials einmalig oder mehrmals einstellbar durch Spannungs- oder durch Strompulse. Diese elektrisch schaltbare Schicht stellt in ihrer Gesamtheit die eigentlichen Speicherelemente dar, die durch lokale Bereiche in der Schicht mit unterschiedlichen Widerstandskennwerten repräsentiert werden. Insbesondere ist erkennbar, daß die Drain-Anschlüsse 3 mehrerer Auswahltransistoren an diese gemeinsame Schicht 2 angeschlossen sind und somit eine einzige Schicht, die lokal in ihren elektrischen
Eigenschaften unterschiedlich konfigurierbar ist, sämtliche Speicherinhalte bereithält .
Das Gate 5 ist mit einer nicht eingezeichneten Wortleitung verbunden. Zum Auslesen des Inhalts der abgebildeten
Speicherzelle wird das Gate 5 über die Wortleitung aktviert . An der Elektrode liegt eine vorgegebene Lesespannung an. An der Bitleitung wird der Speicherinhalt während der Gateansteuerung abgegriffen. Ist die Rotaxane- Schicht 2 als offener Schalter programmiert, so läßt die Schicht 2 bei Lesespannung, welche eine negative Polung in der Schicht bewirkt, einen Stromfluss zu, der an der Bitleitung detektiert wird. Ist die Rotaxane-Schicht aber als geschlossener Schalter programmiert - d.h. wurde bereits eine positive Spannung größer 0,7 Volt an die Elektrode angelegt, so läßt die Rotaxane-Schicht 2 aufgrund ihres molekularen Zustandes keinen Stromfluß mehr zu, was ebenfalls auf der Bitleitung detektiert wird.
Bei der Herstellung eines solchen integrierten
Festwertspeichers werden zunächst in Standard-CMOS-Prozessen die Auswahltransistoren erstellt. Nach einer Vorbereitung der Source- und Drain-Anschlüsse 4 und 3 wird die elektrisch schaltbare Schicht 2 im Backend-Prozess aufgebracht, bevor diese Schicht 2 mit der Elektrode 1 abgedeckt wird.
Figur 2 zeigt einen Teil eines integrierten Festwertspeichers gemäß einem zweiten Ausführungsbeispiel der Erfindung im Querschnitt .
Im Unterschied zum Ausführungsbeispiel nach Figur 1 sind die Auswahltransistoren 15 nun vertikal im Substrat 13 angeordnet .
Ein N-Sourcegebiet 12, ein P-Gebiet 16 und ein N-Draingebiet 11 sind übereinander angeordnet. An seitlichen vertikalen Oxidschichten 9 sind beidseits des oben beschriebenen Stapels vertikale Gates 5 aus Polysilizium angeordnet. Zwischen den Gates 5 benachbarter vertikaler Auswahltransistoren 15 sind Oxid-Spacer 10 zur Isolierung vorgesehen.
Die N-Draingebiete 11 sind wiederum mit der bereits im Zusammenhang mit Figur 1 näher beschriebenen elektrisch schaltbaren Schicht 2 verbunden, auf der wiederum die Elektrode 1 aufgebracht ist. Die N-Sourcegebiete sind wiederum mit unterhalb der Auswahltransistoren 15 angeordneten Bitleitungen 14 verbunden .
Die mit den Gates 5 verbundenen Wortleitungen sind wiederum nicht eingezeichnet.
Auch den Vertikaltransistoranordnungen nach Figur 2 wird die Schicht 2 im Backend-Prozess au gebracht.
Figur 3 zeigt einen Ausschnitt eines integrierten Festwertspeichers nach Figur 2, im Bild nur mit einem einzigen vertikalen Auswahltransistor 15, in einer Explosivdarstellung.
Schicht 2 und Elektrode 1 sind dabei explosiv abgehoben von dem einzigen Auswahltransistor 15.
Insbesondere sind Struktur und Anordnung von Bitleitungen 14 ersichtlich, die untereinander durch Oxid-Spacer 10 voneinander isoliert sind.
In diesem Dokument sind folgende Veröffentlichungen, zitiert
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Molecular-Based Logic Gates, Science, Volume 285, S. 391, 1999
[2] C.P. Collier et al , A [2] Catenane-Based Solid State
Electronically Reconfigurable Switch, Science, Volume
289, S. 1172, 2000
[3] D.I. Gittins et al , A Nanometre-Scale Electronic Switch
Consisting of a Metal Cluster and Redox-Addressable
Groups, Nature, Volume 408, S. 67, 2000
[4] G. Wicker et al , Nonvolatile, High Density, High Performance Phase Change Memory, www . Ovonyx . com
[5] A. Beck et al , Reproducible Switching Effect in Thin Oxide Films for Memory Applications, Applied Physics Letters, Volume 77, S. 139, 2000
[6] H.J. Gao et al, Reversible, Nanometer-Scale Conductance Transitions in an Organic ...", Physical Review Letters, Volume 84, No . 8, S. 1780, 2000
[7] US 4,590,589
Bezugszeichenliste
1 Elektrode
2 Schicht 3 Drainanschluss
4 Sourceanschluss
5 Gate
6 Nitridschicht
7 Wolframschicht 8 Polysilizium-Gate
9 Oxidschicht
10 Oxid-Spacer
11 N-Draingebiet
12 N-Sourcegebiet 13 P-Substrat
14 Bitleitung
15 Auswahltransistor
16 P-Gebiet

Claims

Patentansprüche
1. Integrierter Festwertspeicher,
• mit Auswahltransistoren mit je einem Drain-Anschluss, • mit einer Elektrode zur Zufuhr einer Spannung oder eines Stromes,
• mit einer Schicht zwischen den Drain-Anschlüssen und der Elektrode, deren elektrischer Widerstand durch Einwirkung einer Konfigurierungs -Spannung oder eines Konfigurierungs- Stromes änderbar ist.
2. Festwertspeicher nach Anspruch 1,
• bei dem die Schicht als gemeinsame Schicht zur Anbindung der Drainanschlüsse an die Elektrode ausgebildet ist, und • bei dem der elektrische Widerstand der Schicht lokal änderbar ist.
3. Festwertspeicher nach Anspruch 1 oder Anspruch 2, bei dem der Widerstand der Schicht umschaltbar ist.
4. Festwertspeicher nach einem der vorhergehenden Ansprüche, bei dem der Widerstand der Schicht zwischen zwei Widerstandskennlinien umschaltbar ist.
5. Festwertspeicher nach einem der vorhergehenden Ansprüche,
• mit einer an die Schicht angelegten Lesespannung oder einem der Schicht zugeführten Lesestrom innerhalb eines festgelegten Spannungs- bzw. Strombereiches in einem Lesebetrieb des Festwertspeichers, und • mit einer Konfigurierungsspannung bzw. einem
Konfigurierungsstrom außerhalb des für den Lesebetrieb vorgesehenen Spannungs- bzw. Strombereiches in einem Konfigurierungsbetrieb des Festwertspeichers.
6. Festwertspeicher nach einem der vorhergehenden Ansprüche, der als Flash-Speicher ausgebildet ist.
7. Festwertspeicher nach einem der vorhergehenden Ansprüche, bei dem die Auswahltransistoren in einem Feld angeordnet sind.
8. Festwertspeicher nach einem der vorhergehenden Ansprüche, • mit einem Source-Anschluss je Auswahltransistor, und • mit einer Bitleitung, die mit zumindest einem Source- Anschluss elektrisch verbunden ist.
9. Festwertspeicher nach Anspruch 8, bei dem die Bitleitung mit einer Decoderschaltung verbunden ist.
10. Festwertspeicher nach Anspruch 8 oder Anspruch 9, bei dem die Bitleitung zugänglich für einen externen Anschluß ist .
11. Festwertspeicher nach einem der vorhergehenden Ansprüche,
• mit einem Gate-Anschluss je Auswahltransistor, und
• mit einer Wortleitung, die mit zumindest einem Gate- Anschluss elektrisch verbunden ist .
12. Festwertspeicher nach Anspruch 11, bei dem die Wortleitung mit einer Decoderschaltung verbunden ist .
13. Festwertspeicher nach Anspruch 11 oder Anspruch 12, bei dem die Wortleitung zugänglich für einen externen Anschluß ist .
14. Festwertspeicher nach einem der vorhergehenden Ansprüche, bei dem die Auswahl ransistoren einen planaren Aufbau im Substrat aufweisen.
15. Festwertspeicher nach einem Ansprüche 1 bis 13 , bei dem die Auswahltransistoren einen vertikalen Aufbau im Substrat aufweisen.
16. Festwertspeicher nach einem der vorhergehenden Ansprüche, bei dem die Schicht als Molekularschicht ausgebildet ist.
17. Festwertspeicher nach Anspruch 16, bei dem die Schicht Rotaxane enthält .
18. Festwertspeicher nach Anspruch 16, bei dem die Schicht Catenane enthält .
19. Festwertspeicher nach Anspruch 16, bei dem die Schicht eine Bispyridinium-Verbindung enthält.
20. Festwertspeicher nach einem der Ansprüche 1 bis 15, bei dem die Schicht als Dielektrikum ausgebildet ist.
21. Festwertspeicher nach Anspruch 20, bei dem die Schicht SrZr03 enthält.
22. Festwertspeicher nach einem der Ansprüche 1 bis 15, bei dem die Schicht als Polymer ausgebildet ist.
23. Festwertspeicher nach Anspruch 22, bei dem die Schicht 3 -Nitrobenzal Malonitrile, 1,4 Phenylenediamine Komplex enthält.
24. Festwertspeicher nach Anspruch 22, bei dem die Schicht eine Chalcogenide-Verbindung enthält.
25. Verfahren zum Betreiben eines integrierten
Festwertspeichers nach einem der vorhergehenden Ansprüche,
• bei dem in einem Lesebetrieb eine Lesespannung oder ein Lesestrom innerhalb eines festgelegten Spannungs- bzw. Strombereiches an die Schicht angelegt wird, und
• bei dem in einem Konfigurierungsbetrieb eine Konfigurierungsspannung bzw. ein Konfigurierungsstrom außerhalb des für den Lesebetrieb vorgesehenen Spannungs- bzw. Strombereiches an die Schicht angelegt wird.
26. Verfahren zum Herstellen eines integrierten Festwertspeichers ,
• bei dem ein Feld von Auswahltransistoren in CMOS-Technik hergestellt wird, • bei dem Drain-Kontakte der Auswahltransistoren an die Oberfläche der Anordnung geführt werden,
• bei dem eine Schicht abgeschieden wird, deren elektrischer Widerstand durch Einwirkung einer Konfigurierungs-Spannung oder eines Konfigurierungs-Stromes änderbar ist, • bei dem über der Schicht eine Elektrode angeordnet wird.
27. Verfahren zum Herstellen eines integrierten Festwertspeichers nach Anspruch 26, bei dem die Schicht als gemeinsame Schicht zur Anbindung der Drainanschlüsse an die Elektrode über den Auswahltransistoren abgeschieden wird.
28. Verfahren zum Herstellen eines integrierten Festwertspeichers nach Anspruch 26 oder Anspruch 27, bei dem die Auswahltransistoren in einem Frontend-Prozess hergestellt werden.
29. Verfahren zum Herstellen eines integrierten Festwertspeichers nach einem der Ansprüche 26 bis 28, bei dem die Schicht in einem Backend-Prozess abgeschieden wird.
30. Verfahren zum Herstellen eines integrierten Festwertspeichers nach einem der Ansprüche 26 bis 29, bei dem die Auswahltransistoren planar im Substrat aufgebaut werden.
31. Verfahren zum Herstellen eines integrierten Festwertspeichers nach einem der Ansprüche 26 bis 29, bei dem die Auswahltransistoren vertikal im Substrat aufgebaut werden.
32. Verfahren zum Herstellen eines integrierten Festwertspeichers nach einem der Ansprüche 26 bis 31, bei dem die Schicht als Molekularschicht ausgebildet ist.
33. Verfahren zum Herstellen eines integrierten Festwertspeichers nach Anspruch 32, bei dem die Schicht Rotaxane enthält.
34. Verfahren zum Herstellen eines integrierten Festwertspeichers nach Anspruch 32, bei dem die Schicht Catenane enthält .
35. Verfahren zum Herstellen eines integrierten Festwertspeichers nach Anspruch 32, bei dem die Schicht eine Bispyridinium-Verbindung enthält .
36. Verfahren zum Herstellen eines integrierten
Festwertspeichers nach einem der Ansprüche 26 bis 31, bei dem die Schicht als Dielektrikum ausgebildet ist.
37. Verfahren zum Herstellen eines integrierten Festwertspeichers nach Anspruch 36, bei dem die Schicht SrZr03 enthält.
38. Verfahren zum Herstellen eines integrierten Festwertspeichers nach einem der Ansprüche 26 bis 31, bei dem die Schicht als Polymer ausgebildet ist.
39. Verfahren zum Herstellen eines integrierten Festwertspeichers nach Anspruch 38, bei dem die Schicht einen 3-Nitrobenzal Malonitrile, 1,4 Phenylenediamine-Komplex enthält.
40. Verfahren zum Herstellen eines integrierten Festwertspeichers nach einem der Ansprüche 26 bis 31, bei dem die Schicht eine Chalcogenide-Verbindung enthält.
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