TWI473235B - 應用單極可程式金屬化晶胞之記憶體裝置、積體電路與其製造方法 - Google Patents

Description

應用單極可程式金屬化晶胞之記憶體裝置、積體電路與其製造方法

本發明是有關於可程式金屬化晶胞(PMC，Programmable Metallization Cell)技術。

可程式金屬化晶胞(PMC，Programmable Metallization Cell)技術由於其低電流、良好可調能力以及高編程速度而被探討使用於非揮發性記憶體、可重構邏輯以及其他切換應用中。PMC裝置之電阻切換係藉由透過電化學或電解製程使導電橋成長並將其移除。因此，PMC裝置亦被稱為導電橋(Conducting Bridge, CB)裝置或電化學(ElectroChemical, EC)裝置。

PMC裝置具有一ON狀態與一OFF狀態。在ON狀態中，導電橋可在電極之間形成電流路徑。而在OFF狀態中，削減導電橋以在電極之間不形成電流路徑。這種PMC晶胞具有一雙極性操作特徵。因此，當被配置在一記憶體陣列中時，需要下層電晶體以避免從ON狀態之未選取晶胞所流出之電流阻礙了被選擇晶胞之讀取操作以及其他操作。在以電晶體為存取裝置的情況下，陣列之密度降低，且周邊電路是複雜的。

多種三維(3D)記憶體概念已被提出以便製造高密度記憶體。2004年9月IEEE Transactions on Device and Materials Reliability期刊，第4卷，第3號，Li等人之"一3D-OTP記憶體中之SiO₂ 反熔絲之評估(Evaluation of SiO₂ Antifuse in a 3D-OTP Memory)"說明以多晶矽二極體與一反熔絲來配置為記憶體晶胞。2009 Symposium on VLSI Technology Digest of Technical Papers，第24-25頁，Sasago等人之"具有被低接觸電阻率多晶矽二極體所驅動之4F² 晶胞尺寸之交叉點相變記憶體(Cross-point phase change memory with 4F² cell size driven by low-contact-resistivity poly-Si diode)"說明以多晶矽二極體及相變元件來配置成為記憶體晶胞。IEDM09-617，(2009)第27.1.1至27.1.4頁，Kau等人之"一種可堆疊的相交叉點相變記憶體(A stackable cross point phase change memory)"說明一種記憶體晶胞，其所包括之雙向閾值開關OTS作為具有一相變元件之一絕緣裝置。這些技術依靠一絕緣裝置及一記憶體元件之一組合以建構記憶體晶胞。絕緣裝置給記憶體構造添加額外製程及厚度及/或面積。又，絕緣裝置/記憶體元件方法並非適合於多數3D記憶體構造，包括所謂的可調位元成本(Bit Cost Scalable)BiCS構造及包括多數個記憶體層之其他3D記憶體構造。

在IEDM 03-905，(2003)，第37.4.1至37.4.4頁之Chen等人之"使用嶄新的閾值切換、自整流硫族化物裝置之零存取電晶體(0T/lR)非揮發性電阻隨機存取記憶體(RRAM)"(An Access-Transistor-Free (0T/lR) Non-Volatile Resistance Random Access Memory(RRAM) Using a Novel Threshold Switching, Self-Rectifying Chalcogenide Device)中，說明使用不含分離絕緣裝置之相變元件之零電晶體/單電阻0T/1R記憶體晶胞。(又，請參見美國專利第7,236,394號)。

因此，需要提供一種適合高密度構造且容易製造之記憶體技術。

本發明說明一種適合單極操作之記憶體裝置，其包括為熱重置架構之可程式金屬化晶胞(PMC)。此裝置包括：一第一電極及一第二電極；串聯在第一與第二電極之間的一介電層，一導電離子阻障層以及一離子供應層，離子供應層包括適當材料的離子源，以在介電層之中形成導電橋。導電離子阻障層之材料，能在重置操作期間阻礙離子從離子供應層擴散至介電層，並在設定操作期間允許足夠多的離子從離子供應層擴散至介電層以形成導電橋。介電層包括一種材料或多種材料，其支援使用來自離子供應層之離子在介電層中電解形成導電橋。包括記憶體晶胞之該裝置可具有支援電路，用以在第一與第二電極之間施加具有一極性之一第一偏壓條件，以引發介電層之內的導電橋之形成，以及施加具有該極性之一第二偏壓條件以引發介電層中之導電橋之熱分解。

此種型式之記憶體裝置可被配置在一陣列中，且電路可耦接至此陣列以施加偏壓至第一與第二電極，用以將記憶體設定在設定狀態中以表示一第一資料數值，並用以將記憶體設定在重置狀態中以表示一第二資料數值。為了感測資料數值，施加一讀取偏壓條件，藉以得到設定及重置狀態下的介在閾值之間的電壓或電流位準。

此陣列可為交叉點陣列，其中記憶體晶胞及對應的二極體存取裝置形成於複數條字元線及複數條位元線之交叉點中的介面。此陣列可包括堆疊在三維陣列中之複數個二維交叉點陣列。

本發明之其他實施樣態及優點可從圖式、詳細說明與申請專利範圍中了解。

參考第1-7圖以詳細說明本發明之實施例。

第1圖顯示包括熱重置構造之PMC晶胞之剖面圖。PMC晶胞包括一第一電極100，其於此例子中包括一插塞，插塞位在通過一層間介電材料111之一通道孔(via)內。此晶胞包括覆蓋於第一電極100上並接觸第一電極100之一介電層102。介電層102可以包括任何介電材料，其係允許導電離子擴散通過此層，並形成通過PMC晶胞的導電橋。這種介電層可以是二氧化矽、氮化矽、氮氧化矽、金屬氧化物、高K介電材料或其他材料，可電解形成與損毀通過介電層之導電橋。

一導電離子阻障層104覆蓋在介電層102上面。導電離子阻障層104之材料易於阻礙離子擴散。導電離子阻障層104係被設計成：在導致高電場之一第一偏壓條件之下，使足夠多的離子通過以在介電層102中形成導電橋；以及在導致低電場之一第二偏壓條件之下，在電流流經此構造時阻擋離子，以讓介電層102中之導電橋被熱分解。

一離子供應層108覆蓋在導電離子阻障層104上面，提供離子以形成穿過介電層102的導電橋。離子供應層108可以包括一硫族化物層，例如Ge_x Sb_y Te_z ，於此x、y以及z可以是譬如2、2及5，其亦包括例如銅之金屬。銅金屬可以與硫族化物中之碲反應以形成Cu-Te化合物，例如CuTe或Cu₂ Te。同樣地，可使用支援Cu-Te化合物之其他材料。這種Cu-Te可輕易地被分解以釋放出可擴散進入介電層102中之銅離子，藉以導致導電橋或單纖維形成在記憶體晶胞之內。對於使用鋁離子之實施例而言，離子供應層108可包括鋁金屬。

關於導電離子阻障層104之適當材料包括像金屬氮化物之含氮導電材料。舉例而言，氮化鈦、氮化鎢以及氮化鉭係為適當的材料。於離子供應層係為銅離子源之實施例中，導電離子阻障層104係為具有厚度在3至6毫微米左右之氮化鈦。如果導電離子阻障層104之厚度太小，則無法熱分解來達到單極重置，因為無法有效地阻礙離子進入介電層。如果導電離子阻障層104之厚度太大，則將妨礙設定操作或讓設定操作變得太慢。因此，對於每種材料組合，可依經驗來決定厚度。

一第二電極110覆蓋在離子供應層108上面。第二電極110 包括一圖案化銅金屬化元件或與鄰近層相容之任何其他金屬化技術。

具有一第一極性之一第一偏壓條件可被施加於第一電極100及第二電極110之間，其導致由離子供應層108所供應之離子經由導電離子阻障層104而遷移進入介電層102中，並透過像電化學沈積之製程建立一導電橋。導電橋可充分地成長以將第一電極100電性連接至導電離子阻障層104，以使導電橋延伸通過介電層102。這種導電橋建立起PMC晶胞的第一電阻式狀態，在第一電極100與第二電極110之間為相當低的電阻。導電橋存在之電阻狀態可被稱為對於記憶體晶胞之"設定"狀態。

具有相同的"第一"極性之一第二偏壓條件可被施加第一電極100與第二電極110之間，藉以引起一電流流動並導致介電層102中之電阻式焦耳熱。電阻加熱引發導電橋之熱分解，其乃因為離子分解並與導電橋分開。第二偏壓條件係被設計成用以引發比第一偏壓條件更低的電壓於此構造中。因為第二偏壓條件之結果，導電離子阻障層104允許電流流動，同時避免足夠數目之離子從離子供應層108遷移進入介電層102中，以使得導電橋無法被維持。電阻加熱引發導電橋之熱分解，藉以在PMC晶胞內建立一第二電阻狀態，在第一電極100及第二電極110之間有相當高的電阻。無導電橋之電阻狀態可被稱為對於記憶體晶胞之"重置"狀態。

第2a-2c圖顯示，具有第1圖架構之記憶體晶胞，在晶胞之"設定"操作期間之連續階段或條件，用以對最初為重置狀態之晶胞建立出設定狀態。第2a圖顯示在形成一導電橋之前，處於高電阻、第一條件之PMC晶胞。第一條件對應到此晶胞之一第一資料數值。與第1圖所顯示之PMC晶胞組態一樣， PMC晶胞包括介電層131，其覆蓋在一第一電極138上面並與其電性接觸。一第一離子供應層134覆蓋在介電層131上面。中間導電離子阻障層136係配置於介電層131與離子供應層134之間。一第二電極139覆蓋在離子供應層134上面並與其電性接觸。第2a圖所顯示之晶胞係處於重置條件，其中導電橋並不存在於介電層131中。

第2b圖顯示將具有一第一極性之設定偏壓條件(以箭號150表示)施加至晶胞，用以將此晶胞從第2a圖之重置狀態改變至一設定狀態。於此實施例中，此偏壓包括施加大約4.5伏特至第二電極139，以及施加大約0伏特或接地電位至第一電極138。這能建立一電場，以易於驅動正金屬離子至第一電極，使得正金屬離子可被還原至金屬形態。因此，在第一與第二電極138與139之間施加偏壓，會在像電化學或電解沈積之製程中，藉由使金屬離子遷移進入介電層131中而在介電層131中形成導電橋140。導電橋140充分成長以使介電層131中之導電橋140接觸至中間導電離子阻障層136。因此，在設定狀態中之此晶胞呈現相當低的電阻。

第2c圖所顯示的晶胞乃是，將於設定操作期間所施加之設定偏壓條件改變成中性偏壓條件。在中性偏壓條件中，介電層131中之導電橋140在第一與第二電極之間建立相當低的電阻連接，並可被使用以表示一資料數值。

第3a圖及第3b圖顯示出施加重置偏壓條件(以箭號151表示)時的操作。於此實施例中，供重置用之偏壓包括施加大約2伏特至第二電極139，以及施加大約0伏特或接地至第一電極138。這能建立出一電場，以易於驅動正金屬離子朝向第一電極138。然而，如在第3a圖以"X"表示的，於此重置偏壓條件下，導電離子阻障層136阻礙離子移動進入介電層131中，使得導電橋無法被保持(maintenance)。又，在這種重置偏壓條件期間，電流會流動，藉以導致介電層中之電阻式焦耳熱，導致電橋之熱分解，如以符號140a表示。在阻礙離子從離子供應層流動之條件之下，介電層中的熱會導致導電路徑被破壞、導致相當高電阻狀態或重置狀態，如以第3b圖所顯示。

於本實施例中，施加在第一電極及第二電極之間的設定偏壓與重置偏壓兩者都是正的。於本實施例中之PMC晶胞具有一單極操作特徵。換言之，在設定操作與重置操作之下，電流流向相同方向(從第二電極至第一電極)。

第4圖係為施加至PMC晶胞(像第1圖所顯示之晶胞)之電流-電壓(I-V特徵)之函數。線170表示，對於初始為高電阻狀態或重置狀態之晶胞施加偏壓條件所得到電流-電壓特徵，偏壓條件包括施加正電壓於上電極以及使下電極為接地。當電壓增加時，通過此晶胞之電流維持很低。最後，來自離子供應層之離子開始穿透離子阻障層。當到達閾值V_TS (於此例子係大約4.6V)，或者已傳送足夠多的離子來形成導電橋時，晶胞之電阻降低，如第4圖中之線170轉變至線172，因而達到導電條件或設定狀態。

對初始為低電阻設定狀態而在介電層中已形成導電橋之晶胞而言，軌跡174顯示出增加電壓下之I-V特徵。當電壓增加時，通過晶胞之電流增加，藉以導致介電層中之焦耳熱。當已施加足夠的熱功率且來自離子供應層之離子被受阻礙的話，導電橋瓦解。在第4圖中，這個條件係於點176到達臨限電壓V_TR ，故而，晶胞之電阻會增加且通過晶胞之電流會降低。

吾人可在第4圖中看到讀取電壓可以是相當低的，譬如大概1 V。

由於單極操作特徵，於本實施例中之PMC晶胞可實施在"1D/1R"記憶體陣列構造中。第5圖為使用"1D/1R"記憶體陣列之交叉點記憶體陣列之示意圖，每個晶胞具有二極體存取裝置(diode access device)。如第5圖所示，陣列500之每一個記憶體晶胞(例如550、551、552、553)由電阻式記憶體元件及二極體所表示，其沿著在對應位元線510a-510c及對應字元線520a-520c之間的電流路徑。這些二極體形成具有多條字元線之存取陣列，而記憶體晶胞可被形成在這些字元線上方。在另一種陣列構造中，可使用包括場效電晶體及雙載子電晶體之其他存取裝置。

此陣列包括朝第一方向平行延伸之複數條位元線510a、510b及510c以及在第二方向(垂直於第一方向)延伸之複數條字元線520a、520b以及520c。此陣列500係被稱為交叉點陣列，其乃因為位元線510a-510c及字元線520a-520c彼此相交，但並未實體上相交，且具有存取裝置之記憶體晶胞係位於這些交叉點。

記憶體晶胞550係代表陣列500之記憶體晶胞，並被配置於"被選"位元線510b與"被選"字元線520b之交叉點位置。

對陣列500之記憶體晶胞550之讀取或寫入可藉由以下方式而達成：施加適當的電壓脈衝至相對應的位元線510b及字元線520b，以導致位於被選記憶體晶胞550為設定、重置或讀取偏壓條件，並施加適當的抑制(inhibit)電壓至未選位元線及字元線。所施加電壓之位準及期間係取決於所執行之操作，例如讀取操作、設定操作以及重置操作。施加正電壓至被選位元線，以及施加較低電壓(例如接地電位或零伏特)至字元線，晶胞550中之二極體被順向偏壓，以允許晶胞中有電流流動。因此，如所示般，電流路徑543形成至被選晶胞(例如晶胞550)。對未被選取位元線之偏壓係利用一負電壓或不足以導通二極體之電壓(相對於施加至被選位元線之電壓)。未被選取字元線之偏壓亦可利用不足以導通二極體之一正電壓(相對於施加至被選位元線之電壓)。陣列中之未被選取晶胞之漏電流(例如以漏電流路徑544及545表示)會被阻礙，如以"X"表示，因為這些晶胞中之二極體係被逆向偏壓，所以阻礙晶胞中之電流流動。

如上述，藉由使用交叉點晶胞而實施之陣列可具有許多層，每層有許多條位元線及字元線，以形成非常高密度記憶體裝置。亦可用於實施包括三維陣列之其他3D架構，於三維陣列中，配置複數條字元線及複數條位元線以存取不同層之記憶體晶胞。

第6圖顯示製造第2a圖~第2c圖所示之PMC晶胞之簡化流程圖。於此例子中，字元線作為沿著字元線列之複數個晶胞之下電極。因此，此過程首先涉及形成二極體存取陣列(或其他存取裝置)，包括具有對應陣列接點之字元線(190)。接著，在二極體之陣列接點(例如電極100上之接點)之頂端上，沈積一介電材料、一中間導電離子阻障層以及一上離子供應層，例如上述參考第1圖所說明的(191)。接著，將該些堆疊層圖案化以形成多列(192)。塗敷並平坦化一填充材料，然後，沈積一位元線材料於此構造上(193)。在下一步驟中，將該些堆疊層中之位元線材料予以圖案化，圖案的蝕刻乃是中止於此陣列之接點或其下(194)。如此所形成的位元線耦接至記憶體晶胞陣列之行線上，且在字元線及位元線之交叉點形成絕緣的晶胞堆疊。最後，塗敷一填充材料以完成一記憶體平面，且重複此過程以形成記憶體晶胞之多重平面(195)。

第7圖為積體電路300之簡化方塊圖，其包括由"1D/1R"PMC晶胞陣列(具有一熱重置構造)所實施之非揮發性記憶體陣列306。積體電路可為一次性可編程、多次性可編程以及電阻式隨機存取記憶體。此陣列可包括類似二極體的存取裝置。

積體電路300包括一字元線解碼器302，其耦接並電性連接至沿著記憶體陣列306中之列而配置之複數條字元線304。一條位元線及(選擇性的)平面解碼器308電性連接至複數條位元線310，該些位元線310沿著陣列306中及位於複數個平面中之多數行而配置，用以讀取、設定並重置陣列306中之記憶體晶胞。匯流排312上之位址係被供應給字元線解碼器302及平面/位元線解碼器308。方塊314中之感測電路(感測放大器)及資料輸入電路係經由資料匯流排316耦接至平面/位元線解碼器308。資料係從積體電路300上之輸入/輸出埠，或從積體電路300內部或外部之其他資料源，經由資料輸入線318而被供應給方塊314中之資料輸入電路。積體電路300可包括其他電路320，例如一通用處理器或特殊用途應用電路，或提供陣列306所支援之系統單晶片功能之模組組合。資料係經由資料輸出線322而從方塊314中之感測放大器供應給積體電路300上之輸入/輸出埠，或供應給積體電路300內部或外部之其他資料目標。

積體電路300包括耦接至此陣列之記憶體晶胞之感測電路(在方塊314中)以感測一被選記憶體晶胞之一電阻狀態。

於此例子中，使用偏壓配置狀態機器(state machine)所實施之控制器324控制偏壓電路電壓及電流源326之施加，係為了設定、重置及字元線及位元線讀取電壓及/或電流之偏壓配置。控制器324可能藉由使用已知的特殊用途邏輯電路而被實施。在替代實施例中，控制器324包括一通用處理器，其可能實施在同一積體電路上以執行一電腦程式來控制此裝置之操作。在又其他實施例中，特殊用途邏輯電路以及一通用處理器之組合可能用於實施控制器324。

控制電路324、326係耦接至複數條位元線及複數條字元線，以施加偏壓配置以供記憶體晶胞之操作用，控制電路324、326之電路可在第一與第二電極之間施加具有一極性之一第一偏壓條件，用以在介電層之內形成導電橋，以及施加具有該極性之一第二偏壓條件，用以引發介電層中之導電橋之熱分解。在一個例子中，控制電路324、326係耦接至複數條位元線及複數條字元線，其用以施加偏壓配置以供記憶體晶胞之操作用，包括：

一讀取偏壓配置，用以感測一被選記憶體晶胞之一電阻狀態；

一第一寫入偏壓配置，具有一極性，用以形成一被選記憶體晶胞之介電層中的一導電橋，藉以建立被選晶胞中之一第一電阻狀態；以及

一第二寫入偏壓配置，具有相同極性，用以引發一被選記憶體晶胞之介電層中的一導電橋之熱分解，藉以建立一第二電阻狀態。

又，在於此所說明之記憶體技術之一實施例中，此記憶體晶胞陣列包括三維陣列，且複數條字元線及複數條位元線係之配置以用以存取三維陣列中之多重記憶層之記憶體晶胞。

本案描述一種可程式金屬化晶胞陣列之操作方法，該方法具有一讀取模式，其包括施加一讀取偏壓配置以感測一被選記憶體晶胞之一電阻狀態；該方法具有一第一寫入模式，其包括施加具有一極性之一第一寫入偏壓配置，用於引發該被選記憶體晶胞之一介電層中的一導電橋之形成，藉以建立一第一電阻狀態；以及該方法具有一第二寫入模式，其包括應用具有該極性之一第二寫入偏壓配置，用於引發該被選記憶體晶胞之該介電層中的該導電橋之熱分解，藉以建立一第二電阻狀態。

雖然本發明係參考上述較佳實施例及例子而揭露，但吾人應理解到這些例子係意圖呈現例示意義而非限制意義。吾人考慮到熟習本項技藝者將輕易想起修改及組合，修改及組合將落在本發明之精神及以下申請專利範圍之範疇之內。

V_TR ．．．臨限電壓

V_TS ．．．閾值

100．．．第一電極

102．．．介電層

104．．．導電離子阻障層

108．．．離子供應層

110．．．第二電極

111．．．層間介電材料

131．．．介電層

134．．．第一離子供應層

136．．．導電離子阻障層

138．．．第一電極

139．．．第二電極

140．．．導電橋

140a．．．導電橋之熱分解

150．．．箭號

151．．．箭號

170．．．線

172．．．線

174．．．軌跡

176．．．點

500．．．陣列

510a、510b、510c．．．位元線

520a、520b、520c．．．字元線

543．．．電流路徑

544、545．．．漏電流路徑

550、551、552、553．．．記憶體晶胞

190-195．．．步驟

300．．．積體電路

302．．．字元線解碼器

304．．．字元線

306．．．具有熱重置架構之“1D/1R”PMC陣列

308．．．平面/位元線解碼器

310．．．位元線

312．．．匯流排

314．．．感測放大器及資料輸入電路

316．．．資料匯流排

318．．．資料輸入線

320．．．其他電路

322．．．資料輸出線

324．．．單極讀取、設定、重設模式之控制電路

326．．．偏壓電路電壓及電流源

第1圖係為包括熱重置構造之PMC晶胞之剖面圖。

第2a-2c圖顯示關於PMC晶胞(如第1圖所示)之設定操作。

第3a-3b圖顯示關於PMC晶胞(如第1圖所示)之一重置操作。

第4圖係為施加至具有熱重置構造之PMC晶胞之電流-電壓函數。

第5圖係為在1D/1R交叉點平面的陣列構造內的PMC晶胞之組態電路圖。

第6圖顯示第1圖所顯示之PMC晶胞之製造流程圖。

第7圖為本案所說明的積體電路300之簡化方塊圖，積體電路300包括以PMC晶胞所實施之記憶體陣列。

100．．．第一電極

102．．．介電層

104．．．導電離子阻障層

108．．．離子供應層

110．．．第二電極

111．．．層間介電材料

Claims (18)

1. 一種記憶體裝置，包括一可程式金屬化晶胞，包括：
   一第一電極及一第二電極；
   一介電層、一導電離子阻障層以及一離子供應層，串聯在該第一與第二電極之間，該離子供應層包括一離子源，其材料適合於形成通過該介電層之多個導電橋。
2. 如申請專利範圍第1項所述之記憶體裝置，其中該介電層包括一種材料或多種材料，其支援以該離子供應層之離子來電解形成通過該介電層之該些導電橋。
3. 如申請專利範圍第1項所述之記憶體裝置，包括：
   一電路，用於在該第一與第二電極之間施加具有一極性之一第一偏壓條件，用以引發該介電層之內的該些導電橋之形成；以及用於施加具有該極性之一第二偏壓條件，用以引發該介電層中之該些導電橋之熱分解。
4. 如申請專利範圍第3項所述之記憶體裝置，其中該導電離子阻障層之材料在該第二偏壓條件期間阻礙離子從該離子供應層擴散至該介電層，並在該第一偏壓條件期間允許足夠多的離子從該離子供應層擴散至該介電層以形成該些導電橋。
5. 如申請專利範圍第1項所述之記憶體裝置，其中該導電離子阻障層包括一含氮導電材料。
6. 如申請專利範圍第1項所述之記憶體裝置，其中該導電離子阻障層包括一金屬氮化物。
7. 如申請專利範圍第1項所述之記憶體裝置，其中該離子供應層包括一銅離子源。
8. 如申請專利範圍第1項所述之記憶體裝置，其中該離子供應層包括一銀離子源。
9. 如申請專利範圍第1項所述之記憶體裝置，其中該離子供應層之一材料包括銅及碲。
10. 如申請專利範圍第1項所述之記憶體裝置，其中該離子供應層之一材料包括一硫族化物以及銅與銀之至少一者。
11. 如申請專利範圍第1項所述之記憶體裝置，其中該記憶體裝置包括複數個晶胞，其包括形成在一交叉點陣列中之該可程式金屬化晶胞。
12. 如申請專利範圍第1項所述之記憶體裝置，其中，
    該介電層之一種或多種材料選自於包括介電氧化物及介電氮化物之一群組，該導電離子阻障層之一種或多種材料選自於包括金屬氮化物之一群組，該離子供應層之一種或多種材料選自於包括含銅或含銀硫族化物之一群組。
13. 一種積體電路，包括：
    複數條位元線與複數條字元線；以及
    一記憶體晶胞陣列及一對應存取裝置陣列，耦接至該複數條位元線及該複數條字元線，該陣列中之該些記憶體晶胞包括串聯在對應的字元線及位元線之間的一介電層、一導電離子阻障層以及一離子供應層。
14. 如申請專利範圍第13項所述之積體電路，包括：
    一感測電路，耦接至該記憶體晶胞陣列，用以感測一被選記憶體晶胞是否具有低於之一讀取閾值之一閾值；以及
    一控制電路，耦接至該些位元線及該些字元線，用以施加多個偏壓配置以供該些記憶體晶胞之操作用，包括：
    一讀取偏壓配置，用於感測該被選記憶體晶胞之一電阻狀態；
    一第一寫入偏壓配置，具有一極性，用於引發該被選記憶體晶胞之該介電層中之一導電橋之形成，藉以建立該被選晶胞中之一第一電阻狀態；以及
    一第二寫入偏壓配置，具有該極性，用於引發該被選記憶體晶胞之該介電層中的一導電橋之熱分解，藉以建立一第二電阻狀態。
15. 如申請專利範圍第13項所述之積體電路，其中該存取裝置陣列包括供每個記憶體晶胞用之一個二極體。
16. 一種包括可程式化金屬化記憶體晶胞之裝置之製造方法，包括：
    形成一第一電極；
    串聯形成一介電層、一導電離子阻障層以及一離子供應層，這種離子供應層包括一導電橋材料之一離子源；以及
    形成與該離子供應層接觸之一第二電極。
17. 如申請專利範圍第16項所述之製造方法，其中該介電層之材料用於電解形成及損毀通過該介電層之一導電橋。
18. 如申請專利範圍第17項所述之製造方法，更包括形成複數個記憶體晶胞，以及一對應存取裝置陣列。