JP2012209548A - 相変化メモリ装置 - Google Patents

Abstract

【課題】本発明は、相変化記録層に対する加熱を効率良く行うことができ、書き込み電流の低減を可能とする相変化メモリ装置を提供する。
【解決手段】ヒータプラグと、前記ヒータプラグと接して設けられた相変化記録層とを含んで構成される記憶素子を備え、前記ヒータプラグ及び前記相変化記録層のうち少なくとも一方の内部に空隙が設けられていることを特徴とする。
【選択図】図１７

Description

本発明は、相変化メモリ装置に関する。

高速の書き込みが可能な不揮発性のメモリとして、相変化メモリ装置が知られている。相変化メモリ装置は、相変化記録層に含まれる相変化材料の相状態によってデータを記憶するものである。すなわち、相変化材料は、結晶状態における電気抵抗と非結晶状態における電気抵抗が大きく異なることを利用して、データを記憶することができる。

具体的に、相変化メモリ装置では、相変化記録層と接触するヒータプラグに電流を流し、このヒータプラグと相変化記録層との接触界面に起こる発熱（ジュール熱）を利用して、相変化材料を結晶状態から非結晶状態又はその逆の状態へと相変化させながら、データの書き込みを行う。一方、データの読み出しは、相変化記録層に読み出し電流を流し、その抵抗値を測定することによって行う。この読み出し電流は、相変化記録層に相変化を生じさせないように書き込み電流よりも十分小さな値に設定されている。これにより、相変化記録層の相状態は、高熱を印加しない限り変化しないことから、電源を切ってもデータが失われることはない。

図２５に、上述の原理で動作する相変化メモリ装置のメモリセルＭＣの断面図を例示する。メモリセルＭＣにおいては、ヒータプラグ１１１の上に、相変化記録層１３１及び上部電極層１３３がパターニングされている。上部電極層１１３は、その上に形成されたコンタクトプラグ１１５を介して上部電極１５（ビット線ＢＬ）に接続されている。上部電極１５からグランド線ＧＮＤの間に電圧を印加して電流を流すことにより、ヒータプラグ１１１が発熱し、記録素子Ｒ´とヒータプラグ１１１との界面で相変化が起こり、直列に接続された電気抵抗に変化が生じる。

また、図２５に示すように、メモリセルＭＣは、書き込み電流の経路がゲート電極８を有するトランジスタＴを介した構造を備えている。これにより、上部電極１５にパルス電圧が印加され、書き込み電流が上部電極１５、記録素子Ｒ´、ヒータプラグ１１１、コンタクトプラグ１７、拡散層９ｂ、トランジスタＴのチャネル領域を順次通り、不純物拡散層９ａおよびグランド線ＧＮＤに流れる。すなわち、トランジスタＴがＯＮ状態であるビットのみに書き込み電流が流れる。これにより、相変化記録層１３１を相変化させ、データの書き込みを行う。

このような相変化メモリ装置のメモリセルを縮小し、かつ消費電力を低減するためには、少ない書き換え電流で相変化を生じさせる必要がある。そのためには、相変化記録層を効率的に発熱させることが重要である。また、発熱効率の良いメモリセル構造が望まれる。言い換えれば、放熱が少ないメモリセル構造が求められている。

上記相変化記録層を相変化させる熱は、ヒータプラグと相変化記録層との接触界面（以降、単に「接触界面」と記載する）で発生する。接触界面における発熱を効率良く行うためには、ヒータプラグによる相変化記録層の加熱領域（以降、「相変化領域」と記載する）をできる限り縮小し、これによって書き込み電流を集中させることが有効である。例えば、下記特許文献１では、直立電極構造を採用し、これに接触する直立相変化記録層の接触面積を小さくすることで、この直立相変化記録層の発熱効率を高めることが提案されている。

特開２００８−３００８２０号公報

しかしながら、従来の相変化メモリ装置において接触界面を小さくした場合でも、接触界面で発生した熱が、相変化記録層に接触する相変化記録層以外の層を介して分散してしまい、発熱効率が低下するとともに、相変化に必要な書き込み電流が増大してしまうことがあった。

具体的には、データ書き込みの際に、図２５に示すように、相変化記録層１３１に熱量ｑ1が加わり相転移し、ヒータプラグ１１１の直上に相変化領域１３１ａが形成される。しかし、ヒータプラグ１１１から発生する熱量は熱量ｑ１のみならず、ヒータプラグ自体の熱量ｑ２、ヒータプラグ１１１の層間絶縁層１８に拡散する熱量ｑ３、ヒータプラグ１１１を介して選択用トランジスタＴに拡散する熱量ｑ４、相変化領域１３１ａから相変化記録層１３１や上部電極層１３３へ逃げる熱量ｑ５や熱量ｑ６がある。ヒータプラグ１１１の熱伝導率は、相変化記録層１３１等の他のメモリセルの構成材料と比べて極めて高い。したがって、ヒータプラグ１１１から発生する全熱量の６０〜７０％に相当する多くの熱量ｑ４が、相変化記録層１３１に加わらずに、コンタクトプラグ１７に拡散してしまう問題があった。そして、接触界面で発生した熱による相変化記録層１３１の相変化温度は、例えば６３０℃程度の高温に達するため、相変化領域以外のメモリセルの構成部分への熱の拡散、特に選択用トランジスタＴへの熱の拡散は、メモリセルＭＣの消費電力を増大させるとともに、メモリセルＭＣに用いられる選択用トランジスタＴへの熱の影響を大きくしてしまう。そして、相変化メモリ装置における発熱効率が低下してしまう問題があった。

本発明に係る相変化メモリ装置は、ヒータプラグと、前記ヒータプラグと接して設けられた相変化記録層とを含んで構成される記憶素子を備え、前記ヒータプラグ及び前記相変化記録層のうち少なくとも一方の内部に空隙が設けられていることを特徴とする。

本発明に係る相変化メモリ装置によれば、ヒータプラグ及び相変化記録層のうち少なくとも一方の内部に空隙を設けることで、相変化記録層から外部へと熱が拡散しにくくなる。特に、ヒートプラグの内部に空隙を設けることにより、ヒートプラグの下部に接続されている選択用トランジスタに熱が拡散しにくくなる。相変化記録層から外部へ拡散する熱の大部分が、選択用トランジスタに拡散する熱であったため、ヒートプラグの内部に空隙を設けることにより、相変化記録層から外部へ拡散する熱を著しく低減し、選択用トランジスタに熱が拡散することを防止するとともに、ヒータプラグ自体の抵抗を高めることができる。
結果として、相変化記録層に対する加熱を効率良く行うことができ、発熱効率の高い相変化が可能となることによって、書き込み電流の低減を図ることができる。また、選択用トランジスタへの熱の影響を低減することができる。

本発明を適用した相変化メモリ装置の回路構成の一部を示す模式図である。 図１に示す第１実施形態の相変化メモリ装置が備えるメモリセルの構造を示す断面図である。 図２に示すメモリセルの製造工程を順に説明するための断面図である。 図２に示すメモリセルの製造工程を順に説明するための断面図である。 図２に示すメモリセルの製造工程を順に説明するための断面図である。 図２に示すメモリセルの製造工程を順に説明するための断面図である。 図２に示すメモリセルの製造工程を順に説明するための断面図である。 図２に示すメモリセルの製造工程を順に説明するための断面図である。 図２に示すメモリセルの製造工程を順に説明するための断面図である。 図２に示す相変化メモリ装置の読み取り動作を示す動作波形図である。 図２に示す相変化メモリ装置の読み取り動作を示す動作波形図である。 図２に示す相変化メモリ装置が備えるメモリセルの変形例を示す断面図である。 図１２に示すメモリセルの製造工程を順に説明するための断面図である。 図１２に示すメモリセルの製造工程を順に説明するための断面図である。 図１２に示すメモリセルの製造工程を順に説明するための断面図である。 図１２に示すメモリセルの製造工程を順に説明するための断面図である。 本発明の第２実施形態であるメモリセルの構造を示す断面図である。 図１７に示すメモリセルの製造工程を順に説明するための断面図である。 図１７に示すメモリセルの製造工程を順に説明するための断面図である。 図１７に示すメモリセルの製造工程を順に説明するための断面図である。 図１７に示すメモリセルの製造工程を順に説明するための断面図である。 図１７に示すメモリセルの製造工程を順に説明するための断面図である。 図１７に示すメモリセルの製造工程を順に説明するための断面図である。 図１７に示すメモリセルの製造工程を順に説明するための断面図である。 従来の相変化メモリ装置が備えるメモリセルの構造を示す断面図である。

以下、本発明を適用した相変化メモリ装置について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。

先ず、図１に示す本発明を適用した相変化メモリ装置１の構成について説明する。
なお、図１は、本発明を適用した相変化メモリ装置１の回路構成の一部を示す模式図である。
この相変化メモリ装置１は、図１に示すように、基板（図示略）の面内に、複数のメモリセルＭＣがマトリックス状に並んで配置されるセルアレイ領域と、このセルアレイ領域の周辺に位置して、各メモリセルＭＣの動作を制御するための回路等が形成される周辺回路領域とを備え、セルアレイ領域に配置される各メモリセルＭＣは、選択用トランジスタＴと、この選択用トランジスタＴのソース又はドレインの一方側と接続された記憶素子Ｒ´とから構成される、いわゆる１Ｔ−１Ｒ´構造を有している。

また、相変化メモリ装置１は、一の方向に延在する複数のビット線ＢＬと、一の方向と直交する方向に延在する複数のワード線ＷＬとを備えており、これらビット線ＢＬ及びワード線は、基板の面内で互いに交差しながら、それぞれ平行に並んで配置されている。そして、各メモリセルＭＣは、これらビット線ＢＬとワード線ＷＬとの各交点付近に位置しており、それぞれ対応するビット線ＢＬに、選択用トランジスタＴのソース又はドレインの他方側が接続され、それぞれ対応するワード線ＷＬに、選択用トランジスタＴのゲート側が接続されている。一方、記憶素子Ｒ´は、基板の面内に配置されたグランド線ＧＮＤと電気的に接続されている。さらに、各ビット線ＢＬには、周辺回路領域に設けられたプリジャージ用トランジスタ２と、ライトアンプ３と、センスアンプ４とが接続されている。

なお、図１では、１つのメモリセルＭＣに対して接続されるセルアレイ領域のビット線ＢＬ、ワード線ＷＬ及びグランド線ＧＮＤと、周辺回路領域のプリジャージ用トランジスタ２、ライトアンプ３及びセンスアンプ４とを含む回路構成の一部のみを図示している。

（第１実施形態）
図２は、本発明の第１実施形態であるメモリセルＭＣの構造を示す断面図である。
図２に示すように、このメモリセルＭＣを構成する選択用トランジスタＴと記憶素子Ｒ´とのうち、選択用トランジスタＴは、半導体基板５に埋め込まれた素子分離絶縁膜（図示略）により絶縁分離された活性領域６と、ゲート絶縁膜７を介して活性領域６上を跨ぐように形成されたゲート電極８と、ゲート電極８を挟んだ両側の活性領域６に形成された一対の不純物拡散層９ａ，９ｂとを有するＭＯＳ型ＦＥＴから構成されている。

このうち、ゲート電極８は、上記ワード線ＷＬを構成している。また、一対の不純物拡散層９ａ，９ｂは、ＭＯＳ型ＦＥＴのソース又はドレインとして機能する領域であり、半導体基板５上に形成された層間絶縁層１０にコンタクトホール１１を形成し、このコンタクトホール１１に埋め込まれたコンタクトプラグ１２を介して一方の不純物拡散層９ａがグランド線ＧＮＤと接続されている。

なお、この選択用トランジスタＴの構成は、一例であって、このような構成に限らず、選択用トランジスタＴについては、従来公知のものを用いることができる。

一方、記憶素子Ｒ´は、ヒータプラグ１１３と、ヒータプラグ１１３上に設けられた相変化記録層１１４と、相変化記録層１１４上に設けられた上部電極１５とを有しており、層間絶縁層１０にコンタクトホール１６を形成し、このコンタクトホール１６に埋め込まれたコンタクトプラグ１７を介してヒータプラグ１１３が他方の不純物拡散層９ｂと電気的に接続された構造を有している。

ヒータプラグ１１３は、層間絶縁層１０上に形成された層間絶縁層１８に、この層間絶縁層１８を貫通する孔部１１９を形成し、この孔部１１９に埋め込まれた状態でコンタクトプラグ１７に接して設けられている。また、ヒータプラグ１１３は、相変化記録層１１４との接触面積が小さいほど電流密度が上がって発熱効率が向上する。このため、ヒータプラグ１１３は、孔部１１９の側面に絶縁膜１２２を形成し、その内側の孔部１１９よりも径の小さい孔部１２２ａに埋め込まれた状態で設けられている。

相変化記録層１１４は、層間絶縁層１８上に形成された層間絶縁層２０に、この層間絶縁層２０を貫通する孔部１２１を形成し、この孔部１２１に埋め込まれた状態でヒータプラグ１１３に接して設けられている。

上部電極１５は、上記ビット線ＢＬを構成するものであり、層間絶縁層２０上に相変化記録層１１４に接して設けられている。

本実施形態の相変化記録層１１４には、内部に空隙Ａ１が設けられている。具体的に、この空隙Ａ１は、ヒータプラグ１１３の直上に形成される相変化記録層１１４の部分的に加熱される加熱領域（相変化領域）Ｊの上方に位置して設けられている。これにより、加熱領域Ｊから相変化記録層１１４への熱の拡散を抑えることができる。また、空隙Ａ１の内部は、空気等の気体により充填された状態であっても、真空状態であってもよい。

上記メモリセルＭＣを作製する際は、先ず、図３に示すように、半導体基板５の上に選択用トランジスタＴまで形成された層間絶縁層１０の上に、層間絶縁層１８を形成する。なお、これら層間絶縁層１０，１８は、例えばＣＶＤ法を用いて酸化シリコン（ＳｉＯ_２）を成膜することにより形成されている。

次に、図４に示すように、層間絶縁層１８のコンタクトプラグ１７に対応した位置をエッチングにより除去することによって、この層間絶縁層１８を貫通する孔部１１９を形成する。なお、コンタクトプラグ１７は、不純物拡散層９ｂとのオーミックコンタクトを得るため、層間絶縁層１０に形成されたコンタクトホール１１に、例えば、チタン(Ｔｉ)膜と、バリアメタルとなる窒化チタン(ＴｉＮ)膜と、埋め込み用のタングステン(Ｗ)膜とを、この順で埋め込むことにより形成されている。

次に、図５に示すように、層間絶縁層１８上に例えば窒化シリコン（ＳｉＮ）からなる絶縁膜１２２を成膜した後、この絶縁膜１２２をエッチバックすることによって、孔部１１９の側面にのみ絶縁膜１２２を形成する。これにより、層間絶縁層１８に形成された孔部１１９よりも径の小さい孔部１２２ａを形成することができる。

次に、図６に示すように、例えば孔部１２２ａに埋め込まれるのに十分な厚みの窒化チタン（ＴｉＮ）膜を成膜した後、層間絶縁層１８の表面が露出するまでＣＭＰにより研磨する。これにより、孔部１２２ａに埋め込まれたヒータプラグ１１３を形成することができる。

次に、図７に示すように、層間絶縁層１８上に例えばＣＶＤ法を用いて酸化シリコン（ＳｉＯ_２）膜を成膜することによって層間絶縁層２０を形成した後、この層間絶縁層２０のヒータプラグ１１３に対応した位置をエッチングにより除去することによって、この層間絶縁層２０を貫通する孔部１２１を形成する。

次に、図８に示すように、例えばスパッタリング等のＰＶＤ法を用いて、孔部１２１に埋め込まれるのに十分な厚みのＧＳＴ（カルコゲナイド）膜を、その内部に空隙Ａ１が形成されるように成膜する。その後、層間絶縁層２０の表面が露出するまでＣＭＰにより研磨する。これにより、孔部１２１に埋め込まれた内部に空隙Ａ１を有する相変化記録層１１４を形成することができる。また、相変化記録層１１４は、ＣＶＤ法を用いて形成した場合でも、その条件を適正化することによって、内部に空隙Ａ１を設けることが可能である。

ここで、スパッタリング法を用いた場合には、直径及び高さが共に５０ｎｍの孔部１２１に対して、この孔部１２１に埋め込まれた相変化記録層１１４に幅及び高さが共に２５ｎｍの空隙Ａ１を形成できることを確認した。一方、ＣＶＤ法を用いた場合には、直径５０ｎｍ及び高さ１００ｎｍの孔部１２１に対して、この孔部１２１に埋め込まれた相変化記録層１１４に幅及び高さが共に２０ｍの空隙Ａ１を形成できることを確認した。

次に、図９に示すように、層間絶縁層２０上に相変化記録層１１４に接する上部電極１５を形成する。

以上の工程を経ることによって、図２に示すメモリセルＭＣを形成することができる。

次に、上記本発明を適用した相変化メモリ装置１の動作について説明する。
図１０は、上記相変化メモリ装置１の読み取り（リード）動作を示す動作波形図である。
読み取り（リード）動作の際は、図１０に示すように、上記相変化メモリ装置１が外部からのコマンド信号ＡＣＴを受けることによって、プリチャージ信号ＰＲＥがハイ（Ｈｉ）レベルからロー（Ｌｏ）レベルに遷移し、ビット線ＢＬに所定の電位がプリチャージされる。

続いて、ビット線ＢＬのプリチャージが完了すると共に、外部から入力されるアドレスに対応したワード線ＷＬ（ＸＡＤＤ）が選択されることによって、選択用トランジスタＴがオン（ＯＮ）状態となり、プリチャージされたビット線ＢＬの電位が記憶素子Ｒ´を介してグランド線ＧＮＤへと引き抜かれる。

このとき、記憶素子Ｒ´が高抵抗（相変化記録層１１４が非結晶状態）の場合は、緩やかに電位が降下する。一方、記憶素子Ｒ´が低抵抗（相変化記録層１１４が結晶状態）の場合は、相対的に早く電位が降下する。センスアンプ４（ＳＡ）は、所定の閾値に基づいて、所定のタイミング（一方が閾値より大きく、他方が閾値より小さいタイミング）において、それらの場合に応じたデータＤＡＴＡを内部に保持する。

続いて、相変化メモリ装置１が外部からのコマンドＲＥＡＤを受けることによって、外部から入力されるアドレスに対応したカラム選択線ＹＡＤＤがセンスアンプ４を選択してデータＤＡＴＡが読み出される。

図１１は、相変化メモリ装置１の書き込み（ライト）動作を示す動作波形図である。
書き込み（ライト）動作の際は、図１１に示すように、上記相変化メモリ装置１が外部からのコマンド信号ＡＣＴを受けることによって、ワード線ＷＬを選択した後に、コマンドＷＲＩＴＥを受けることによって、ライトアンプ３は、データ線ＬＩＯを経由して受け取るデータに応じて、リセットパルスＲＥＳＥＴ又はセットパルスＳＥＴとを発生し、ビット線ＢＬに出力する。そして、記憶素子Ｒ´の相変化記録層１１４は、リセットパルスＲＥＳＥＴ又はセットパルスＳＥＴを受けることによって、当該パルスに応じた状態へと遷移する。

すなわち、グランド線ＧＮＤが接地された状態で、選択用トランジスタＴがオン（ＯＮ）状態となったときに、ビット線ＢＬにパルスが入力されると、ビット線ＢＬ（上部電極１５）から記憶素子Ｒ´、選択用トランジスタＴ、及びグランド線ＧＮＤへと電流が流れる。そして、このとき流れる電流によってヒータプラグ１１３が発熱し、ジュール熱によって相変化記録層１１４の加熱領域Ｊ（相変化領域）が部分的に加熱されると、この加熱領域Ｊに相変化が生じ、その結果、記憶素子Ｒ´の電気抵抗値に変化が現れる。

具体的に、相変化記録層１１４がリセットパルスＲＥＳＥＴを受けた場合には、短期に大電流が流れる（短期に大きなジュール熱が加わる）ことによって、相変化記録層１１４が相対的に抵抗値の小さな結晶状態となる。一方、相変化記録層１１４がセットパルスＳＥＴを受けた場合には、長期に低電流が流れる（長期に小さなジュール熱が加わる）ことによって、相変化記録層１１４が相対的に抵抗値の大きな非結晶状態となる。

このように、加熱の状態を制御することで、相変化記録層１１４を相対的に抵抗値の高い非結晶状態（リセット状態）ＤＡＴＡ０と、相対的に抵抗値の低い結晶状態（セット状態）ＤＡＴＡ１との何れかに設定することができ、加熱後もその状態を維持（データを記憶）することができる。これにより、所望のメモリセルＭＣにおいて、電気抵抗値の変化を利用してデータの書き込み動作を行うことができる。

本発明では、上述したように、相変化記録層１１４の内部に空隙Ａ１を有しており、この空隙Ａ１がヒータプラグ１１３の直上に形成される相変化記録層１１４の加熱領域Ｊよりも上方に位置して設けられている。

この場合、相変化記録層１１４の内部に設けられた空隙Ａ１は、熱伝導率が極めて低い領域となるため、書き込み電流により生じたジュール熱が拡散するのを空隙Ａ１によって抑えることができる。これより、相変化記録層１１４の加熱領域Ｊから外部へと熱が拡散しにくくなることから、相変化記録層１１４の加熱領域Ｊに対する加熱を効率良く行うことが可能となる。また、熱効率の高い相変化が可能となることによって、同じ相変化を生じさせるのに必要な書き込み電流も低減できるため、相変化メモリ装置１の全体の消費電力量も低減可能となる。

なお、本発明は、上記実施形態のものに必ずしも限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。

例えば、図２に示すメモリセルＭＣでは、ヒータプラグ１１３及び相変化記録層１１４が、それぞれ異なる層間絶縁層１８，２０に形成された孔部１２２ａ，１２１に埋め込まれた構成となっているが、図１２に示すように、ヒータプラグ１１３及び相変化記録層１１４が、共通する層間絶縁層２３を貫通する孔部１２４に、順に埋め込まれた構成とすることも可能である。

具体的に、ヒータプラグ１１３及び相変化記録層１１４は、互いの接触面積を小さくするため、孔部１２４の側面に絶縁膜１２５を形成し、その内側の孔部１２４よりも径の小さい孔部１２５ａに埋め込まれた状態で設けられている。

図１２に示すメモリセルＭＣを作製する際は、先ず、図１３に示すように、半導体基板５の上に選択用トランジスタＴまで形成された層間絶縁層１０の上に、層間絶縁層２３を形成した後、この層間絶縁層２３のコンタクトプラグ１７に対応した位置をエッチングにより除去することによって、この層間絶縁層２３を貫通する孔部１２４を形成する。

次に、この層間絶縁層２３上に絶縁膜１２５を成膜した後、この絶縁膜１２５をエッチバックすることによって、孔部１２４の側面にのみ絶縁膜１２５を形成する。これにより、層間絶縁層２３に形成された孔部１２４よりも径の小さい孔部１２５ａを形成することができる。

次に、孔部１２５ａに埋め込まれるのに十分な厚みの窒化チタン（ＴｉＮ）膜を成膜した後、層間絶縁層２３の表面が露出するまでＣＭＰにより研磨する。これにより、孔部１２５ａに埋め込まれたヒータプラグ１１３を形成することができる。

ここまでの工程は、層間絶縁層２３の厚みをヒータプラグ１１３及び相変化記録層１１４を形成するのに十分な厚みとする以外は、図３〜図６に示す工程と基本的に同様である。

次に、図１４に示すように、孔部１２５ａに埋め込まれたヒータプラグ１１３の上部をエッチングにより除去することによって、ヒータプラグ１１３上の孔部１２５ａを開口する。

次に、図１５に示すように、例えばスパッタリング等のＰＶＤ法を用いて、孔部１２５ａに埋め込まれるのに十分な厚みのＧＳＴ膜を、その内部に空隙Ａ１が形成されるように成膜する。その後、層間絶縁層２３の表面が露出するまでＣＭＰにより研磨する。これにより、孔部１２５ａに埋め込まれた内部に空隙Ａ１を有する相変化記録層１１４を形成することができる。また、相変化記録層１１４は、ＣＶＤ法を用いて形成した場合でも、その条件を適正化することによって、内部に空隙Ａ１を設けることが可能である

次に、図１６に示すように、層間絶縁層２３上に相変化記録層１１４に接する上部電極１５を形成する。

以上の工程を経ることによって、図１２に示すメモリセルＭＣを形成することができる。

図２に示す構成の場合、それぞれ異なる孔部１２２ａ，１２１にヒータプラグ１１３及び相変化記録層１１４を埋め込むことになるため、これらヒータプラグ１１３と相変化記録層１１４との中心軸をずらすことによって、互いの接触面積を小さくすることができる。

この場合、ヒータプラグ１１３と相変化記録層１１４との接触面積が小さいほど電流密度が上がって発熱効率が向上するため、相変化に必要な書き込み電流を小さくすることができる。

一方、図２に示す構成の場合には、ヒータプラグ１１３を形成した後に相変化記録層１１４を形成する際の目ズレが厳しくなるのに対して、図１２に示す構成の場合には、ヒータプラグ１１３と相変化記録層１１４との中心軸が一致するため、このような目ズレの心配がない。

また、本発明では、相変化記録層１１４の内部に空隙Ａ１を設けた構成となっているが、相変化記録層１１４における熱の拡散をできるだけ少なくするため、この空隙Ａ１の内部に熱伝導率の低い材料（固体）を充填した構成とすることも可能である。この場合、相変化記録層１１４の内部に、ＳｉＯ_２やＳｉＮといった熱伝導率の高い絶縁層（又は誘電層）ではなく、これらの材料よりも熱伝導率の低い材料を空隙Ａ１に充填することが好ましい。これにより、相変化記録層１１４の加熱領域Ｊからジュール熱を外部に逃がすことなく、より熱効率の高い相変化を実現することが可能となる。

（第２実施形態）
図１７は、本発明の第２実施形態であるメモリセルＭＣの構造を示す断面図である。
第２実施形態のメモリセルＭＣにおいて、第１実施形態のメモリセルＭＣと同一の構成要素には同一の符号を付し、その説明を省略する。

本実施形態のメモリセルＭＣにおけるヒータプラグ１１０は、層間絶縁層１０上に形成された層間絶縁層１８及び絶縁層１２０に、これらの層間絶縁層１８及び絶縁膜１２０を貫通する孔部１２６を形成し、この孔部１２６に埋め込まれた状態でコンタクトプラグ１７に接して設けられている。

相変化記録層１３０は、層間絶縁層１８上に形成された層間絶縁層２０内に、ヒータプラグ１１０に接して設けられている。上部電極層１３２は、層間絶縁層２０内かつ相変化記録層１３０上に当接して設けられている。

コンタクトプラグ１３４は、上部電極層１３２と上部電極１５とを接続するように、層間絶縁層２０内に設けられている。

本実施形態のヒータプラグ１１０には、内部に空隙Ａ２が設けられている。具体的に、この空隙Ａ２は、ヒータプラグ１１０の直上に形成される相変化記録層１３０の部分的に加熱される加熱領域（相変化領域）Ｊの下方に位置して設けられている。これにより、相変化記録層１３０を相変化させる熱量の大部分が、ヒータプラグ１１０および選択用トランジスタＴに逃げることを確実に防ぐことができる。また、空隙Ａ２の内部は、上記空隙Ａ１と同様に、空気等の気体により充填された状態であっても、真空状態であってもよい。なお、空隙Ａ１と同様に、この空隙Ａ２の内部に熱伝導率の低い材料（固体）を充填した構成とすることも可能である。

絶縁層１２０の孔部１２６の径は、層間絶縁層１８の孔部１２６の径より小さくなるように形成されている。これにより、ヒータプラグ１１０と相変化記録層１３０との接合界面の面積は縮小されるとともに、ヒータプラグ１１０内には熱の逃げを抑えるのに十分な大きさの空隙Ａ２が設けられる。また、上記層間絶縁層１８の孔部１２６の幅よりも、絶縁層１２０の孔部１２６の幅が狭くなるように、絶縁層１２０には、孔部１２６形成の際に行うウェットエッチングの薬液に対して、層間絶縁層１８よりエッチングレートが遅い材質が用いられている。

上記メモリセルＭＣを作製する際は、先ず、図１８に示すように、半導体基板５上の選択用トランジスタＴまで形成された層間絶縁層１０の上に、層間絶縁層１８と絶縁層１２０を順次形成する。なお、これら層間絶縁層１０，１８は、例えばＣＶＤ法を用いて酸化シリコン（ＳｉＯ_２）を成膜することにより形成されている。また、絶縁層１２０は、層間絶縁層１８よりエッチングされにくい窒化シリコン（ＳｉＮ）等を成膜することにより形成されている。

次に、図１９に示すように、層間絶縁層１８及び絶縁層１２０のコンタクトプラグ１７に対応した位置をエッチングにより除去することによって、層間絶縁層１８及び絶縁層１２０を貫通する孔部１２４ａ，１２４ｂを形成する。具体的には、絶縁層１２０に孔部１２４ａを設け、更に層間絶縁膜１８を異方性エッチングすることにより孔部１２４ｂを形成する。なお、孔部１２４ａ，１２４ｂの径は、接触界面の径と同程度とする。

次に、図２０に示すように、絶縁膜１２０がエッチングされず、層間絶縁膜１８を優先的にエッチングする条件で、孔部１２４ａを介して絶縁膜１８を等方性エッチングする。このようにして、孔部１２６が形成される。

次に、孔部１２６に埋め込まれるのに十分な厚みの窒化チタン（ＴｉＮ）膜を成膜するとともに、上面が絶縁層１２０の上面と同一面になるまでＣＭＰにより窒化チタン膜を研磨する。これにより、図２１に示すように、孔部１２６に埋め込まれたヒータプラグ１１０を形成することができる。

次に、図２２に示すように、薬液等を用いてｄ１＞ｄ２になるようにヒータプラグ１１０をウェットエッチングする。これにより、ヒータプラグ１１０に凹部Ｂ２が設けられる。

次に、図２３に示すように、絶縁膜１２０の孔部１２４ａのみをメタル膜１１０´で埋める。このとき、メタル膜１１０´は孔部１２４ａのある部分のみを塞ぐため、図２２で示した凹部Ｂ２の下部は残存し、空隙Ａ１になる。必要に応じて、メタル膜１１０´の上面と絶縁膜１２０の上面とが面一になるように、メタル膜１１０´の上部をＣＭＰにより平坦化する。このようにして、図２４に示すように、ヒータプラグ１１０の内部に空隙Ａ２が設けられる。なお、メタル膜１１０´には、ヒータプラグ１１０と同じ材質を用いることが好ましい。図１７及び図２４には、メタル膜１１０´がヒータプラグ１１０と同一材質からなるものとして、ヒータプラグ１１０とメタル膜１１０´とをまとめてヒータプラグ１１０として示している。

次に、絶縁層１２０上に相変化記録層１３０と上部電極層１３２を積層形成し、ヒータプラグ１１０の上面に接する部分を残して、相変化記録層１３０及び上部電極層１３２をパターニングする。
続いて、相変化記録層１３０と上部電極層１３２とを覆うように、層間絶縁層２０を形成して上面をＣＭＰにより平坦化する。その後、この層間絶縁層２０の上部電極層１３２に対応した位置をエッチングにより除去することによって、この層間絶縁層２０を貫通する孔部を形成する。この孔部にコンタクトプラグ材料を埋設することにより、層間絶縁層２０内にコンタクトプラグ１３４を形成する。続いて、層間絶縁層２０上にコンタクトプラグ１３４に接する上部電極１５を形成する。

以上の工程を経ることによって、図１７に示すメモリセルＭＣを形成することができる。
上記第２実施形態の相変化メモリ装置１の動作は、第１実施形態の相変化メモリ装置１の動作と同一であるため、その説明を省略する。

以上説明したように、本発明の相変化メモリ装置１によれば、相変化記録層１１４，１３０の相変化領域から外部へ逃げる熱を著しく低減し、ヒータプラグ１１０，１１３自体の抵抗を高めることができる。その結果、相変化記録層に対する加熱を効率良く行うことができ、発熱効率の高い相変化が可能となることによって、書き込み電流の低減を図ることができる。また、選択用トランジスタへの熱の影響を低減することができる。

また、上述において、ヒータプラグ１１０，１１３と相変化記録層１１４，１３０のうち少なくとも一方の内部に空隙Ａ１，Ａ２が設けられた相変化メモリ装置１のメモリセルＭＣについて説明したが、本発明では、ヒータプラグ１１０，１１３と、相変化記録層１１４，１３０との双方に空隙Ａ１，Ａ２を設けることができる。これにより、相変化記録層１１４，１３０の相変化領域から外部への放熱を殆ど抑えることができる。また、メモリセルＭＣにおける発熱効率を格段に向上させることによって、書き込み電流の大幅な低減を図ることができる。

１…相変化メモリ装置、２…プリジャージ用トランジスタ、３…ライトアンプ、４…センスアンプ、５…半導体基板、６…活性領域、７…ゲート絶縁膜、８…ゲート電極、９ａ，９ｂ…不純物拡散層、１０，１８，２０，２３…層間絶縁層、１１，１６…コンタクトホール、１２，１７，１１５，１３４…コンタクトプラグ、１５…上部電極、１１０，１１１，１１３…ヒータプラグ、１１４，１３０，１３１…相変化記録層、１１９，１２１，１２２ａ，１２４，１２４ａ，１２４ｂ，１２５ａ，１２６…孔部、１２０，１２２，１２５…絶縁膜、１３１ａ…相変化領域、１３２，１３３…上部電極層、Ｔ…選択用トランジスタ、Ｒ´…記憶素子、ＭＣ…メモリセル、ＢＬ…ビット線、ＷＬ…ワード線、ＧＮＤ…グランド線、Ｊ…加熱領域（相変化領域）、Ａ１，Ａ２…空隙、Ｂ２…凹部、ｄ１，ｄ２…径、ｑ１，ｑ２，ｑ３，ｑ４，ｑ５，ｑ６…熱量

Claims (7)

1. ヒータプラグと、前記ヒータプラグと接して設けられた相変化記録層とを含んで構成される記憶素子を備え、
   前記ヒータプラグ及び前記相変化記録層のうち少なくとも一方の内部に空隙が設けられていることを特徴とする相変化メモリ装置。
2. 前記相変化記録層に設けられた前記空隙は、前記ヒータプラグの直上に形成される相変化記録層の加熱領域よりも上方に位置して設けられていることを特徴とする請求項１に記載の相変化メモリ装置。
3. 前記相変化記録層は、層間絶縁層を貫通する孔部に埋め込まれた状態で設けられ、
   前記ヒータプラグは、前記孔部に埋め込まれた相変化記録層に接して設けられていることを特徴とする請求項１又は２に記載の相変化メモリ装置。
4. 前記ヒータプラグは、層間絶縁層を貫通する孔部に埋め込まれた状態で設けられていることを特徴とする請求項１〜３の何れか一項に記載の相変化メモリ装置。
5. 前記ヒータプラグ及び前記相変化記録層は、層間絶縁層を貫通する孔部に順に埋め込まれた状態で設けられていることを特徴とする請求項４に記載の相変化メモリ装置。
6. 基板に埋め込まれた素子分離絶縁膜により絶縁分離された活性領域と、前記活性領域の表面を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記活性領域上を跨ぐように形成されたゲート電極と、前記ゲート電極を挟んだ両側の活性領域に形成されたソース領域及びドレイン領域とを有する複数のトランジスタを備え、
   前記ヒータプラグは、コンタクトプラグを介して前記ソース領域又は前記ドレイン領域の何れか一方と電気的に接続されていることを特徴とする請求項１〜５の何れか一項に記載の相変化メモリ装置。
7. 前記記憶素子及び前記トランジスタにより構成された複数のメモリセルと、
   上部電極を構成すると共に、一の方向に延在された複数のビット線と、
   前記ゲート電極を構成すると共に、前記一の方向と交差する方向に延在された複数のワード線と、
   前記ソース領域又は前記ドレイン領域の何れか他方とコンタクトプラグを介して電気的に接続されたグランド線とを備え、
   前記メモリセルは、前記ビット線と前記ワード線との各交点付近に位置して設けられていることを特徴とする請求項６に記載の相変化メモリ装置。
   
   

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