KR102553402B1 - 양극 접합이 삽입된 게이트 메모리 소자 및 그 제조 방법 - Google Patents
양극 접합이 삽입된 게이트 메모리 소자 및 그 제조 방법 Download PDFInfo
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Abstract
양극 접합(Bipolar junction)이 삽입된 게이트 구조의 메모리 소자 및 그 제조 방법이 개시된다. 일 실시예에 따르면, 양극 접합 게이트 메모리 소자는 기판에 형성되는 소스 및 드레인; 상기 기판에 형성되는 게이트 유전막; 및 상기 게이트 유전막 상에 형성되는 양극 접합이 삽입된 게이트를 포함할 수 있다.
Description
아래의 실시예들은 전계 효과 트랜지스터 기반의 메모리 소자 및 그 동작 방법에 관한 것으로, 보다 상세하게는 양극 접합(Bipolar junction)이 삽입된 게이트 구조의 메모리 소자에 대한 기술이다.
현재 DRAM에서는 칩 단가를 줄이고 메모리 동작 속도를 높이기 위해 셀 평면적이 작아지면서, 트랜지스터의 단채널 효과에 의한 누설 전류 증가로 리텐션(Retention) 특성이 악화되고 있다. 또한, 센싱 윈도우(Sensing window)를 늘리기 위한 방법으로 셀 커패시턴스(Cell capacitance) 값을 높이기 위해 커패시터(Capacitor)의 종횡비를 높여 면적을 늘리거나 유전상수가 큰 물질로 커패시터의 유전막을 만들게 되는데, 높은 종횡비 구조 개발 및 고유전막 개발이 여러 공정 상의 문제로 인해 한계를 맞이하고 있다.
이에, 기존의 1트랜지스터-1커패시터(1T-1C) DRAM의 이러한 한계를 극복하기 위한 구조로, 커패시터를 필요로 하지 않는 단일 트랜지스터만으로 동작 가능한 1T 구조 기반의 커패시터가 없는 DRAM(1T-DRAM)이 제안되었다. 1T-DRAM 은 NMOSFET(N-channel metal-oxide-semiconductor field effect transistor)인 경우, P형 부유 바디(Floating body) 내에 정공(Hole)을 저장시켜 메모리 동작을 구현하기 때문에, 전하 저장을 위한 별도의 커패시터가 필요하지 않아 셀 평면적을 6F2 이하로 줄일 수 있다는 장점을 지닌다. 하지만, 부유 바디 구현을 위해서는 벌크 웨이퍼(Bulk-wafer)가 아닌 SOI(Silicon-on-insulator) 웨이퍼가 필요하므로 제작 비용이 필연적으로 상승하게 된다. 또한, 부유 바디 구조의 특성상, 기판의 전위가 외부 전압에 의해 조절되지 않기 때문에, 채널 준위가 불안정한 상태가 된다. 나아가, 1T-DRAM은 메모리 동작 중에 정공 생성을 유도하는 이온 충돌화(Impact ionization)에 의해 게이트 유전막이 손상될 수 있다는 단점을 지닌다. 이러한 점 때문에 1T-DRAM은 기존의 1T-1C를 대체하기에는 실질적인 한계를 지닌다.
1T-1C를 대체하기 위한 또 다른 메모리 소자로서 'P형-N형-P형-N형' 또는 'N형-P형-N형-P형' 구조의 사이리스터(Thyristor)가 주목을 받았으며, 이는 부유 접합(Floating junction)에 전하를 저장시켜 메모리 동작을 구현하게 된다. 하지만 사이리스터는 복잡한 접합 형성으로 인해 공정 난이도가 높고 복잡한 단점과, 부유 바디 구조를 사용함에 따른 채널 준위의 불안전성이 우려되는 문제점을 갖는다.
한편, 인공지능, 자율주행 차, 가상현실/증강현실(VR/AR)과 같은 신기술의 발달로 메모리 소자에 대한 수요가 폭발적으로 늘어나는 만큼 전력 효율성, Scalability, 우수한 리텐션 특성을 구비한 DRAM 소자가 절실하다. 특히, 기존 CMOS 공정과의 호환성, 소자 간의 적은 변동성, 높은 신뢰성을 갖춤과 동시에 1T-1C 구조의 전통적인 DRAM을 실질적으로 대체할만한 메모리 소자가 요구된다.
따라서, 아래의 실시예들은 기존의 DRAM 소자가 갖는 한계, 단점 및 문제점을 극복하고 해결하는 구조의 메모리 소자를 제안하고자 한다.
일 실시예들은 양극 접합이 삽입된 게이트를 포함하는 구조를 통해, 커패시터와 부유 바디를 사용하지 않아 기존 1T-1C DRAM 및 1T-DRAM 소자의 구조적 한계를 해결하여 단면적을 6F2 이하로 줄일 수 있으며, 큰 종횡비와 고유전막 등의 기술적 난제들을 배제할 수 있어 scalability을 향상시킬 수 있는 메모리 소자를 제안한다.
또한, 일 실시예들은 양극 접합이 삽입된 게이트를 포함하는 구조를 통해, 소스 및 드레인 접합에서 발생되는 접합 누설 전류 영향을 줄여 우수한 리텐션 특성을 가지며 매우 큰 센싱 윈도우(Sensing window)를 구현하여 기존 1T-1C DRAM에 필수적으로 쓰이던 센스 증폭기(Sense amplifier)를 제거함으로써 칩의 크기를 줄일 수 있는 메모리 소자를 제안한다.
또한, 일 실시예들은 양극 접합이 삽입된 게이트를 포함하는 구조를 통해, 기존 메모리 소자에서 단채널 효과를 억제하고자 게이트 선폭과 접합 깊이(Junction depth)의 변수들이 연계적으로 조절되어야 하는 한계를 극복함으로써 상기 변수들을 독립적으로 조절할 수 있어 트랜지스터 구조 설계 및 최적화에서 자유도를 확보할 수 있는 메모리 소자를 제안한다.
또한, 일 실시예들은 양극 접합이 삽입된 게이트를 포함하는 구조를 통해, 기존의 부유 바디 기반 1T-DRAM과 비교하여 실리콘 벌크 웨이퍼에서도 메모리 동작을 구현할 수 있어 메모리 소자의 제조 단가를 절감할 수 있으며, 부유 바디 내에서 채널 전위의 변동성을 줄이고 최근 문제되고 있는 외부 방사선에 대한 메모리 동작의 안정성을 확보하는 내방사선 특성을 구현할 수 있는 메모리 소자를 제안한다.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것은 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
일 실시예에 따르면, 양극 접합 게이트 메모리 소자는, 기판에 형성되는 소스 및 드레인; 상기 기판에 형성되는 게이트 유전막; 및 상기 게이트 유전막 상에 형성되는 양극 접합이 삽입된 게이트를 포함할 수 있다.
일측에 따르면, 상기 양극 접합이 삽입된 게이트는, N형-P형-N형 또는 P형-N형-P형의 불순물 분포를 만들어 밴드 오프셋(Band offset)을 구성한 상태에서, 래치 업(Latch-up) 현상으로 전하를 저장시키거나, 저장된 전하를 래치 다운(Latch-down) 현상으로 방출시켜 메모리 동작을 구현하는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 양극 접합이 삽입된 게이트는, 상기 양극 접합 사이 상기 게이트의 베이스 내에 상기 전하를 저장시키거나, 상기 양극 접합 사이 상기 게이트의 베이스 내에 저장된 상기 전하를 방출시키는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 양극 접합이 삽입된 게이트는, 상기 양극 접합 사이 상기 게이트의 베이스 내에 상기 전하를 저장시킴으로써, 온(On) 상태 및 오프(Off) 상태 사이에서의 전류 차에 따라 증가된 센싱 윈도우(Sensing window)를 갖는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 양극 접합이 삽입된 게이트는, 상기 양극 접합 사이 상기 게이트의 베이스 내에 상기 전하를 저장시킴으로써, 상기 저장된 전하의 왜곡을 원천적으로 차단하는 내방사선 특성을 갖는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 양극 접합 게이트 메모리 소자는, 상기 게이트가 상기 기판의 상부에 배치되는 평면형 구조를 갖는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 양극 접합 게이트 메모리 소자는, 상기 게이트가 상기 기판 내에 매몰되는 매몰형 구조를 갖는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 양극 접합 게이트 메모리 소자는, 상기 게이트가 상기 기판에 돌출된 채널을 감싸는 핀(Fin) 구조를 갖는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 게이트 유전막은, 산화 실리콘(Silicon dioxide)막, 질화막, 산화 알루미늄(Aluminum oxide)막, 산화 하프늄(Hafnium oxide)막, 실리콘이 도핑된 산화 하프늄(Si:HfO2)막, 알루미늄이 도핑된 산화 하프늄(Al:HfO2)막, 란타늄이 도핑된 산화 하프늄(La:HfO2)막, 이트륨이 도핑된 산화 하프늄(Y:HfO2)막, 스트론튬이 도핑된 산화하프늄(Sr:HfO2)막, 산질화 하프늄(Hafnium oxynitride)막, 산화 아연(Zinc oxide)막, 란타늄 산화(Lanthanum oxide)막, 및 하프늄 실리콘 산화(Hafnium silicon oxide)막, 하프늄 지르코늄 산화(Harfnium zirconium oxide)막, 타이타늄산 바륨(BaTiO3)막, 타이타늄산 납(PbTiO3)막,칼슘 티타네이트(CaTiO3)막, 칼륨니오베이트(KNbO3)막, 티탄산 지르콘산 연(PZT)막, SrBi2Ta2O9막 또는 비스무스 페라이트(BFO)막 중 적어도 하나를 포함하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 양극 접합 게이트 메모리 소자는, 상기 기판 및 상기 소스 사이와, 상기 기판 및 상기 드레인 사이에 PN 접합 구조를 포함하지 않는 무접합(Junction-less) 트랜지스터 구조를 갖는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 기판, 상기 소스, 상기 드레인, 상기 게이트는, 금속 실리사이드 물질로 형성되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 금속 실리사이드 물질은, NiSi, CoSi2, TiSi2, WSi2, ErSi2 또는 PtSi 중 적어도 하나를 포함하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 양극 접합 게이트 메모리 소자의 제조 방법은, 기판에 게이트 유전막을 형성하는 단계; 상기 게이트 유전막 상에 양극 접합이 삽입된 게이트를 형성하는 단계; 및 상기 기판에 소스 및 드레인을 형성하는 단계를 포함할 수 있다.
일측에 따르면, 상기 게이트를 형성하는 단계는, N형-P형-N형 또는 P형-N형-P형의 다결정 실리콘층 구조로 상기 양극 접합이 삽입된 게이트를 형성하는 단계인 것을 특징으로 할 수 있다.
일 실시예에 따르면, 기판에 형성되는 소스 및 드레인; 상기 기판에 형성되는 게이트 유전막; 및 상기 게이트 유전막 상에 형성되는 양극 접합이 삽입된 게이트를 포함하는 양극 접합 게이트 메모리 소자의 동작 방법은, 상기 양극 접합이 삽입된 게이트가 N형-P형-N형 또는 P형-N형-P형의 불순물 분포를 만들어 밴드 오프셋(Band offset)을 구성한 상태에서, 상기 게이트의 단자에 전압을 인가하는 단계; 및 상기 게이트의 단자에 인가되는 전압에 기초하여 메모리 동작을 수행하는 단계를 포함하고, 상기 메모리 동작을 수행하는 단계는, 상기 게이트의 단자에 인가되는 전압에 기초하여 래치 업(Latch-up) 현상으로 상기 양극 접합 사이 상기 게이트의 베이스 내에 전하를 저장시키는 단계; 또는 상기 게이트의 단자에 인가되는 전압에 기초하여 래치 다운(Latch-down) 현상으로 상기 양극 접합 사이 상기 게이트의 베이스 내에 저장된 상기 전하를 방출시키는 단계 중 어느 하나의 단계를 포함하는 것을 특징으로 할 수 있다.
일 실시예들은 양극 접합이 삽입된 게이트를 포함하는 구조를 통해, 커패시터와 부유 바디를 사용하지 않아 기존 1T-1C DRAM 및 1T-DRAM 소자의 구조적 한계를 해결하여 단면적을 6F2 이하로 줄일 수 있으며, 큰 종횡비와 고유전막 등의 기술적 난제들을 배제할 수 있어 scalability을 향상시킬 수 있는 메모리 소자를 제안할 수 있다.
또한, 일 실시예들은 양극 접합이 삽입된 게이트를 포함하는 구조를 통해, 소스 및 드레인 접합에서 발생되는 접합 누설 전류 영향을 줄여 우수한 리텐션 특성을 가지며 매우 큰 센싱 윈도우(Sensing window)를 구현하여 기존 1T-1C DRAM에 필수적으로 쓰이던 센스 증폭기(Sense amplifier)를 제거함으로써 칩의 크기를 줄일 수 있는 메모리 소자를 제안할 수 있다.
또한, 일 실시예들은 양극 접합이 삽입된 게이트를 포함하는 구조를 통해, 기존 메모리 소자에서 단채널 효과를 억제하고자 게이트 선폭과 접합 깊이(Junction depth)의 변수들이 연계적으로 조절되어야 하는 한계를 극복함으로써 상기 변수들을 독립적으로 조절할 수 있어 트랜지스터 구조 설계 및 최적화에서 자유도를 확보할 수 있는 메모리 소자를 제안할 수 있다.
또한, 일 실시예들은 양극 접합이 삽입된 게이트를 포함하는 구조를 통해, 기존의 부유 바디 기반 1T-DRAM과 비교하여 실리콘 벌크 웨이퍼에서도 메모리 동작을 구현할 수 있어 메모리 소자의 제조 단가를 절감할 수 있으며, 부유 바디 내에서 채널 전위의 변동성을 줄이고 최근 문제되고 있는 외부 방사선에 대한 메모리 동작의 안정성을 확보하는 내방사선 특성을 구현할 수 있는 메모리 소자를 제안할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1은 일 실시예에 따른 양극 접합 게이트 메모리 소자를 나타낸 사시도이다.
도 2는 다른 일 실시예에 따른 양극 접합 게이트 메모리 소자를 나타낸 사시도이다.
도 3은 또 다른 일 실시예에 따른 양극 접합 게이트 메모리 소자를 나타낸 사시도이다.
도 4는 도 3에 도시된 양극 접합 게이트 메모리 소자를 나타낸 전자 현미경 사진이다.
도 5는 일 실시예에 따른 양극 접합 게이트 메모리 소자에 포함되는 양극 접합이 삽입된 게이트에서의 에너지 밴드 다이어그램을 나타낸 도면이다.
도 6은 일 실시예에 따른 양극 접합 게이트 메모리 소자에서의 메모리 동작 원리를 설명하기 위한 사시도이다.
도 7은 일 실시예에 따른 양극 접합 게이트 메모리 소자에서 측정해서 얻은 전류-전압 곡선을 나타낸 그래프이다.
도 8은 일 실시예에 따른 양극 접합 게이트 메모리 소자 및 기존 1T-DRAM메모리 소자의 동작 원리 차이와 메모리 동작 시의 이진 상태의 판별을 위한 전류 특성 곡선을 설명하기 위한 도면이다.
도 9는 일 실시예에 따른 양극 접합 게이트 메모리 소자의 동작 방법을 나타낸 플로우 차트이다.
도 10은 일 실시예에 따른 양극 접합 게이트 메모리 소자의 제조 방법을 나타낸 플로우 차트이다.
도 11a 내지 11e는 도 9에 도시된 제조 방법을 설명하기 위한 도면이다.
도 2는 다른 일 실시예에 따른 양극 접합 게이트 메모리 소자를 나타낸 사시도이다.
도 3은 또 다른 일 실시예에 따른 양극 접합 게이트 메모리 소자를 나타낸 사시도이다.
도 4는 도 3에 도시된 양극 접합 게이트 메모리 소자를 나타낸 전자 현미경 사진이다.
도 5는 일 실시예에 따른 양극 접합 게이트 메모리 소자에 포함되는 양극 접합이 삽입된 게이트에서의 에너지 밴드 다이어그램을 나타낸 도면이다.
도 6은 일 실시예에 따른 양극 접합 게이트 메모리 소자에서의 메모리 동작 원리를 설명하기 위한 사시도이다.
도 7은 일 실시예에 따른 양극 접합 게이트 메모리 소자에서 측정해서 얻은 전류-전압 곡선을 나타낸 그래프이다.
도 8은 일 실시예에 따른 양극 접합 게이트 메모리 소자 및 기존 1T-DRAM메모리 소자의 동작 원리 차이와 메모리 동작 시의 이진 상태의 판별을 위한 전류 특성 곡선을 설명하기 위한 도면이다.
도 9는 일 실시예에 따른 양극 접합 게이트 메모리 소자의 동작 방법을 나타낸 플로우 차트이다.
도 10은 일 실시예에 따른 양극 접합 게이트 메모리 소자의 제조 방법을 나타낸 플로우 차트이다.
도 11a 내지 11e는 도 9에 도시된 제조 방법을 설명하기 위한 도면이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
이하, 본 발명이 제안하는 양극 접합 게이트 메모리 소자는 기판에 2차원 평면 구조 또는 3차원 입체 구조로 형성되는 단일 전계 효과 트랜지스터(단일 전계 효과 트랜지스터는 소스 및 드레인, 게이트 유전막 및 게이트로 구성됨)를 포함하는 구조를 가지며. 단일 전계 효과 트랜지스터에 포함되는 게이트를 양극 접합이 삽입된 전극 구조로 구현함을 특징으로 한다.
따라서, 양극 접합 게이트 메모리 소자는 양극 접합이 삽입된 게이트를 포함하는 구조를 통해, 커패시터와 부유 바디를 사용하지 않아 기존 1T-1C DRAM 및 1T-DRAM 소자의 구조적 한계를 해결하여 단면적을 6F2 이하로 줄일 수 있으며, 큰 종횡비와 고유전막 등의 기술적 난제들을 배제할 수 있어 scalability을 향상시킬 수 있는 메모리 소자를 제안할 수 있다.
또한, 양극 접합 게이트 메모리 소자는 양극 접합이 삽입된 게이트를 포함하는 구조를 통해 양극 접합 사이 게이트의 베이스 내에 전하를 저장함으로써, 소스 및 드레인 접합에서 발생되는 접합 누설 전류 영향을 줄여 우수한 리텐션 특성을 가질 수 있으며, 래치 현상으로 온(On) 상태 및 오프(Off) 상태를 결정하여 매우 큰 센싱 윈도우(Sensing window)를 구현할 수 있다. 따라서, 양극 접합 게이트 메모리 소자에서는 기존 1T-1C DRAM에 필수적으로 쓰이던 센스 증폭기(Sense amplifier)가 제거되어 소형화 및 집적화가 도모될 수 있다.
또한, 양극 접합 게이트 메모리 소자는 양극 접합이 삽입된 게이트를 포함하는 구조에 기반하기 때문에, 100% CMOS 공정을 이용해 제작될 수 있으며 실리콘 벌크 웨이퍼를 사용하여 칩의 제작 단가 면 비용을 절감할 수 있다. 또한, 양극 접합 게이트 메모리 소자에서는 벌크 웨이퍼가 사용됨으로써 부유 바디와 관련된 소자의 불안정성이 줄어들 수 있고, 60년 넘게 유지해온 4-terminal 기반의 기술체계를 그대로 적용될 수 있다.
또한, 양극 접합 게이트 메모리 소자는 양극 접합이 삽입된 게이트를 포함하는 구조를 통해 양극 접합 사이 게이트의 베이스 내에 전하를 저장함으로써, 부유 바디 내에서 채널 전위의 변동성을 줄이고 최근 문제되고 있는 외부 방사선에 대한 메모리 동작의 안정성을 확보하는 내방사선 특성을 구현할 수 있다.
또한, 양극 접합 게이트 메모리 소자는 양극 접합이 삽입된 게이트를 포함하는 구조를 통해, 기존 메모리 소자에서 단채널 효과를 억제하고자 게이트 선폭과 접합 깊이(Junction depth)의 변수들이 연계적으로 조절되어야 하는 한계를 극복함으로써 상기 변수들을 독립적으로 조절할 수 있어 트랜지스터 구조 설계 및 최적화에서 자유도를 확보할 수 있다.
또한 이하, 양극 접합 게이트 메모리 소자를 제조하는 과정에서 언급되는 패터닝 과정은, 마스크와 감광성 수지(Photoresist)를 이용한 노광 공정을 통한 것으로, 이 기술 분야에 종사하는 당업자에게 자명한 기술사항이기에 그 상세한 설명은 생략하기로 한다.
도 1은 일 실시예에 따른 양극 접합 게이트 메모리 소자를 나타낸 사시도이고, 도 2는 다른 일 실시예에 따른 양극 접합 게이트 메모리 소자를 나타낸 사시도이며, 도 3은 또 다른 일 실시예에 따른 양극 접합 게이트 메모리 소자를 나타낸 사시도이고, 도 4는 도 3에 도시된 양극 접합 게이트 메모리 소자를 나타낸 전자 현미경 사진이며, 도 5는 일 실시예에 따른 양극 접합 게이트 메모리 소자에 포함되는 양극 접합이 삽입된 게이트에서의 에너지 밴드 다이어그램을 나타낸 도면이고, 도 6은 일 실시예에 따른 양극 접합 게이트 메모리 소자에서의 메모리 동작 원리를 설명하기 위한 사시도이며, 도7은 일 실시예에 따른 양극 접합 게이트 메모리 소자에서 측정해서 얻은 전류-전압 곡선을 나타낸 그래프이고, 도 8은 일 실시예에 따른 양극 접합 게이트 메모리 소자 및 기존 1T-DRAM메모리 소자의 동작 원리 차이와 메모리 동작 시의 이진 상태의 판별을 위한 전류 특성 곡선을 설명하기 위한 도면이다.
도 1 내지 3을 참조하면, 양극 접합 게이트 메모리 소자(100)는, 기판(105)에 형성되는 소스(110) 및 드레인(120), 기판(105)에 형성되는 게이트 유전막(130) 및 게이트 유전막(130) 상에 형성되는 양극 접합(141, 142)이 삽입된 게이트(140)를 포함할 수 있다.
게이트 유전막(130)은 산화 실리콘(Silicon dioxide)막, 질화막, 산화 알루미늄(Aluminum oxide)막, 산화 하프늄(Hafnium oxide)막, 실리콘이 도핑된 산화 하프늄(Si:HfO2)막, 알루미늄이 도핑된 산화 하프늄(Al:HfO2)막, 란타늄이 도핑된 산화 하프늄(La:HfO2)막, 이트륨이 도핑된 산화 하프늄(Y:HfO2)막, 스트론튬이 도핑된 산화하프늄(Sr:HfO2)막, 산질화 하프늄(Hafnium oxynitride)막, 산화 아연(Zinc oxide)막, 란타늄 산화(Lanthanum oxide)막, 및 하프늄 실리콘 산화(Hafnium silicon oxide)막, 하프늄 지르코늄 산화(Harfnium zirconium oxide)막, 타이타늄산 바륨(BaTiO3)막, 타이타늄산 납(PbTiO3)막,칼슘 티타네이트(CaTiO3)막, 칼륨니오베이트(KNbO3)막, 티탄산 지르콘산 연(PZT)막, SrBi2Ta2O9막 또는 비스무스 페라이트(BFO)막 중 적어도 하나를 포함할 수 있다.
이하, 양극 접합 게이트 메모리 소자(100)는 기판(105) 및 소스(110) 사이와, 기판(105) 및 드레인(120) 사이에 PN 접합 구조를 포함하지 않는 무접합(Junction-less) 트랜지스터 구조를 가질 수 있다. 그러나 이에 제한되거나 한정되지는 않는다.
기판(105), 소스(110), 드레인(120) 및 게이트(140)는 NiSi, CoSi2, TiSi2, WSi2, ErSi2 또는 PtSi 중 적어도 하나를 포함하는 금속 실리사이드 물질로 형성될 수 있다.
양극 접합(141, 142)이 삽입된 게이트(140)는, N형-P형-N형 또는 P형-N형-P형의 불순물 분포를 만들어 밴드 오프셋(Band offset)을 구성한 상태에서, 양극 접합(141, 142) 사이 게이트(140)의 베이스(143)(base) 내에 래치 업(Latch-up; 전이) 현상을 이용하여 전하를 저장시키거나, 양극 접합(141, 142) 사이 게이트(140)의 베이스(143) 내에 저장된 전하를 래치 다운(Latch-down) 현상을 이용하여 방출시킬 수 있다. 일례로, 도 5에 도시된 바와 같이 게이트(140)의 단자에 고 전압이 인가되는 경우, 게이트(140) 내에서 이온 충돌화에 의해 전자와 홀이 발생되고 이 때 발생한 홀은 게이트(140)의 P형의 베이스(143) 내에 존재하는 전위 우물에 갇히게 된다. 갇히게 된 홀은 P형의 베이스(143)의 전위를 높이며 이온 충돌화를 가속시키고, 다시 더 많은 홀이 만들어져 정귀환(Positive feedback) 과정으로 인해 전계 효과 트랜지스터에 흐르는 셀 전류(ICELL)의 순간적인 급상승인 래치 업(latch-up)이 발생될 수 있다.
보다 상세하게, 도 6에 도시된 바와 같이 게이트(140)의 단자에 저 전압이 인가되는 경우, 게이트(140)의 P형의 베이스(143)에는 홀이 축적되지 않는다. 이에, 전계 효과 트랜지스터는 래치 다운(Latch-down) 현상으로 오프(Off) 상태를 유지하여 '0'의 이진 메모리 상태를 나타낼 수 있다. 반면, 게이트(140)의 단자에 고 전압이 인가되는 경우, 전술된 이온 충돌화에 의해 P형의 베이스(143)에 홀이 축적되고 베이스(143)의 전위가 높아져 결과적으로 전계 효과 트랜지스터는 래치 업 현상으로 온(On) 상태로 전환될 수 있다. 따라서, 전계 효과 트랜지스터는 흐르는 전류의 값을 증가시키고 '1'의 이진 메모리 상태를 나타낼 수 있다. '1'의 이진 메모리 상태는 베이스(143)에 축적된 홀이 누설 전류에 의해 방출될 때까지 유지될 수 있으며, 양극 접합 게이트 메모리 소자(100)에 의해 게이트(140)의 단자에 저 전압(이 때, 저 전압은 일정 수준 이하로 낮은 전압을 의미함)이 의도적으로 인가됨에 따라 발생되는 래치 다운 현상으로 전계 효과 트랜지스터가 오프 상태로 전환됨으로써, 베이스(143)에 축적된 홀이 방출되어 '0'의 이진 메모리 상태로 전환될 수 있다.
예를 들어, 도 7을 참조하면, 양극 접합 게이트 메모리 소자(100)는 게이트(140)의 단자에 가해지는 전압(VE)이 일정 수준에 도달하기 전까지는, 양극 접합(141, 142)의 래치 업이 일어나지 않아 홀이 발생하지 않으므로 전계 효과 트랜지스터를 통해 흐르는 전류 값(ICELL)은 오프 상태처럼 낮게 유지된다. 그러나 이온 충돌화가 일어날 만큼 충분한 고 전압이 인가되면 베이스(143) 내에 홀이 발생하게 되고 순간적인 래치 업이 발생될 수 있다. 이후에 전계 효과 트랜지스터를 통해 흐르는 전류는 온 상태가 되어 급속히 증가된다. 이처럼 양극 접합 게이트 메모리 소자(100)는 전계 효과 트랜지스터의 온 상태 및 오프 상태 사이에서의 전류 차에 해당되는 높은 센싱 윈도우를 갖는 메모리 특성을 구현함으로써, 기존의 것과 비교하여 증가된 센싱 윈도우를 갖게 될 수 있다. 전류가 증가된 이후 게이트(140)의 단자에 인가되는 전압이 낮춰지더라도 베이스(143) 내에 발생한 홀이 여전히 양극 접합(141, 142)을 전이 상태로 유지시켜 주기 때문에, 전계 효과 트랜지스터는 여전히 온 상태에서 동작하게 될 수 있다. 그러나 게이트(140)의 단자에 인가되는 전압이 일정 수준 이하로 더 낮아지게 되면 래치 다운 현상으로 전계 효과 트랜지스터는 오프 상태로 전환되게 되고, 이로부터 도면에 도시된 것처럼 △Vhysteresis 값이 결정된다.
도 8을 참조하면, 기존의 1T-DRAM은 NMOS인 경우 도면의 (a)에 도시된 바와 같이 P형 바디 내에 홀을 생성하고 저장시켜 '0'과 '1'의 이진 상태를 구현한다. 반면에, 일 실시예에 따른 양극 접합 게이트 메모리 소자(100)는, NMOS인 경우 도면의 (b)에 도시된 바와 같이 게이트(140)의 양극 접합(141, 142) 사이 베이스(143) 내에 홀을 생성하고 저장시켜 이진 상태를 구현할 수 있다. 따라서 기존의 1T-DRAM은 P형 바디 내에 이온 충돌화로 생긴 홀을 단순히 가두는 동작 방식을 사용하므로 도면의 (c)와 같이 드레인 전류(ID)-게이트 전압(VG) 특성 곡선에서 '0'과 '1'의 이진 상태 판별 폭이 최대 ID의 2배 값을 넘지 못한다. 그러나 양극 접합 게이트 메모리 소자(100)는 양극 접합(141, 142) 사이 베이스(143) 내에 생성 및 저장된 홀을 이용하여 게이트 전압의 급속 변화를 일으켜 P형 바디 내에 래치 상태를 만들기 때문에, 도면의 (d)와 같이 이진 상태의 판별 폭이 최소 ID의 10,000배 이상이 될 수 있다.
나아가, 기존 1T-1C DRAM 이나 1T-DRAM 모두 기판(105)의 바디 및 소스(110) 사이의 접합과, 기판(105)의 바디 및 드레인(120) 사이의 접합 각각에서의 역방향 누설 전류가 DRAM의 리텐션 시간을 줄이는 문제를 가지며, 전계 효과 트랜지스터의 채널 길이가 짧아질수록 단채널 효과에 의해 누설 전류가 심해져 스케일링에서의 어려움을 갖는다. 반면에 양극 접합 게이트 메모리 소자(100)는 전계 효과 트랜지스터의 외부에 존재하는 커패시터 또는 부유 바디가 아닌 양극 접합(141, 142) 사이 베이스(143) 내에서 자체적으로 전하를 발생시켜 저장함으로써, 누설 전류에 의한 전하 손실을 대폭 감소시킬 수 있다. 양극 접합 게이트 메모리 소자(100)는 온/오프 특성과 메모리 동작을 위한 전류의 흐름을 분리시킬 수 있기 때문에, 궁극적으로는 메모리 소자의 단가 절감을 위한 칩 소형화에 최적화될 수 있다.
또한, 기존 1T-DRAM의 경우 전술된 정귀환 과정에 의해 발생한 전자가 게이트 유전막에 손상을 주어 메모리 동작이 반복될수록 유전막 내 트랩 발생에 의해 메모리 특성이 저하 되지만, 양극 접합 게이트 메모리 소자(100)는 게이트 유전막의 동작 개입 없이 게이트(140) 내에서의 정귀환 방식으로 래치 업을 일으키기 때문에, 기존 메모리 소자에 비해 뛰어난 신뢰성과 소자 안정성을 확보할 수 있다.
이와 같은 양극 접합 게이트 메모리 소자(100)는, 게이트(140)의 배치 형태에 따라 다양한 구조를 가질 수 있다. 예를 들어, 양극 접합 게이트 메모리 소자(100)는 도 1에 도시된 바와 같이 양극 접합(141, 142)이 삽입된 게이트(140)가 수평 형태로 형성된 채, 소스(110) 및 드레인(120) 및 게이트 유전막(130)이 형성된 기판(105)의 상부를 덮으며 배치되는 평면형 구조를 가질 수 있다. 이와 같은 평면형 구조는 평면형 전계 효과 트랜지스터에서 게이트(140)의 베이스(143)에 양극 접합(141, 142)이 수직 방향으로 삽입 및 접합되어 게이트(140)가 수직 방향으로 정렬된 형상을 갖게 한다. 따라서, 평면형 구조의 양극 접합 게이트 메모리 소자(100)는 기존의 DRAM 소자와 비교할 때, 전하 저장을 위한 별도의 커패시터나 부유 바디가 필요하지 않아 게이트(140)에서의 단순 추가 공정을 통해 메모리 동작을 구현할 수 있다.
다른 예를 들면, 양극 접합 게이트 메모리 소자(100)는 도 2에 도시된 바와 같이 채널 부위가 만입된 형상의 매립형 기판(105) 내에 양극 접합(141, 142)이 삽입된 게이트(140)가 매몰되는 매몰형 구조를 가질 수 있다. 이러한 매몰형 구조는 전계 효과 트랜지스터의 유효 채널 길이를 증가시켜 단채널 효과를 막고 동시에 평면적을 감소시킬 수 있다. 여기서, 매몰형 구조는 buried-게이트 구조, recessed-channel array트랜지스터 구조 또는 groove 트랜지스터 구조로 명명되기도 한다.
또 다른 예를 들면, 양극 접합 게이트 메모리 소자(100)는 도 3에 도시된 바와 같이 게이트(140)가 기판(105)에 돌출된 채널을 감싸는 핀(Fin) 구조를 가질 수 있다. 도 3에 도시된 핀 구조는 실제 구현 시 도 4와 같이 2중 또는 3중 게이트를 하나의 게이트(140)로 구현함으로써, 단채널 효과에 의한 누설 전류를 줄여 추가적인 scalability를 확보할 수 있다.
양극 접합 게이트 메모리 소자(100)는 이상 설명된 예시들의 구조로 제한되거나 한정되지 않고, 양극 접합(141, 412)이 삽입된 게이트(140)가 적용될 수 있는 다양한 형태의 구조를 가질 수 있다.
이하에서는 상술된 구조의 양극 접합 게이트 메모리 소자(100)의 동작 방법 및 제조 방법에 대해 개시하기로 한다.
도 9는 일 실시예에 따른 양극 접합 게이트 메모리 소자의 동작 방법을 나타낸 플로우 차트이다. 이하, 동작 방법을 수행하는 주체는 전술된 구조의 양극 접합 게이트 메모리 소자(100)인 것을 전제로 한다.
도 9를 참조하면, 단계(S910)에서 양극 접합 게이트 메모리 소자(100)는, 양극 접합(141, 142)이 삽입된 게이트(140)가 N형-P형-N형 또는 P형-N형-P형의 불순물 분포를 만들어 밴드 오프셋(Band offset)을 구성한 상태에서, 게이트(140)의 단자에 전압을 인가할 수 있다.
따라서, 단계(S920)에서 양극 접합 게이트 메모리 소자(100)는 상기 게이트의 단자에 인가되는 전압에 기초하여 메모리 동작을 수행할 수 있다. 보다 상세하게, 양극 접합 게이트 메모리 소자(100)는 게이트(140)의 단자에 인가되는 전압에 기초하여 래치 업(Latch-up) 현상으로 양극 접합(141, 142) 사이 게이트(140)의 베이스(143) 내에 전하를 저장시키거나, 게이트(140)의 단자에 인가되는 전압에 기초하여 래치 다운(Latch-down) 현상으로 양극 접합(141, 142) 사이 게이트(140)의 베이스(143) 내에 저장된 전하를 방출시킬 수 있다.
도 10은 일 실시예에 따른 양극 접합 게이트 메모리 소자의 제조 방법을 나타낸 플로우 차트이고, 도 11a 내지 11e는 도 9에 도시된 제조 방법을 설명하기 위한 도면이다. 이하, 제조 방법을 수행하는 주체는 자동화 및 기계화된 제조 시스템일 수 있으며, 제조 방법이 수행된 결과 제조 완료되는 것은 도 1 내지 8을 참조하여 설명된 양극 접합 게이트 메모리 소자(100)일 수 있다. 이에, 이하 제조 방법은, 양극 접합 게이트 메모리 소자(100)를 구성하는 구성요소들을 형성하는 세부적인 과정들에 대해서 직접적으로 설명하지 않더라도 양극 접합 게이트 메모리 소자(100)를 제조함이 명확하므로 상기 세부적인 과정들을 포함하는 것이 자명하다.
또한, 이하 제조 방법은 도 1에 도시된 평면형 구조의 양극 접합 게이트 메모리 소자(100)를 제조하는 것으로 설명되나, 도 2에 도시된 매몰형 구조 및 핀 구조 역시 유사하거나 동일한 단계들을 통해 제조할 수 있다.
단계(S1010)에서 제조 시스템은, 도 11a와 같이 기판(1105)을 준비할 수 있다. 보다 상세하게, 제조 시스템은 후술되는 단계(S1040)에서 형성하고자 하는 전계 효과 트랜지스터들이 PMOS인 경우 N-형 단결정 실리콘으로 이루어진 벌크 웨이퍼(Bulk-wafer)를 준비할 수 있으며, 후술되는 단계(S1050)에서 형성하고자 하는 전계 효과 트랜지스터들이NMOS인 경우 P-형 단결정 실리콘으로 이루어진 벌크 웨이터를 준비할 수 있다.
N-형 벌크 웨이퍼가 준비되는 경우 기판(1105)은 문턱 전압을 변화시키거나 소자의 동작 특성을 조정하기 위해 이온 주입 공정을 통해 N-형 불순물인 비소(Arsenic) 또는 인(Phosphorus)이 도핑될 수 있다. 반면, P-형 벌크 웨이퍼가 준비되는 경우 기판(1105)은 이온 주입 공정을 통해 붕소(Boron)가 도핑될 수 있다. 나아가, 기판(1105) 상에는 에피택셜 성장(Epitaxial growth)를 통해 실리콘층 또는 스트레인드 실리콘(Strained silicon)층이 형성될 수 있다.
이어서 단계(S1020)에서 제조 시스템은, 도 11b와 같이 기판(1105)에 게이트 유전막(1110)을 형성할 수 있다. 일례로, 제조 시스템은 산화 실리콘(Silicon dioxide)막, 질화막, 산화 알루미늄(Aluminum oxide)막, 산화 하프늄(Hafnium oxide)막, 실리콘이 도핑된 산화 하프늄(Si:HfO2)막, 알루미늄이 도핑된 산화 하프늄(Al:HfO2)막, 란타늄이 도핑된 산화 하프늄(La:HfO2)막, 이트륨이 도핑된 산화 하프늄(Y:HfO2)막, 스트론튬이 도핑된 산화하프늄(Sr:HfO2)막, 산질화 하프늄(Hafnium oxynitride)막, 산화 아연(Zinc oxide)막, 란타늄 산화(Lanthanum oxide)막, 및 하프늄 실리콘 산화(Hafnium silicon oxide)막, 하프늄 지르코늄 산화(Harfnium zirconium oxide)막, 타이타늄산 바륨(BaTiO3)막, 타이타늄산 납(PbTiO3)막,칼슘 티타네이트(CaTiO3)막, 칼륨니오베이트(KNbO3)막, 티탄산 지르콘산 연(PZT)막, SrBi2Ta2O9막 또는 비스무스 페라이트(BFO)막 중 적어도 하나를 포함하는 유전 물질로 기판(1105)에 게이트 유전막(1110)을 형성할 수 있다. 유전 물질을 이용해 게이트 유전막(1110)을 형성하는 방식으로는 고온에서 실리콘 기판을 산화시켜 산화막을 기르는 방식 또는 원자층 증착법(Atomic layer deposition)을 이용하여 산화막을 증착시키는 방식 등이 이용될 수 있다.
그 다음 단계(S1030)에서 제조 시스템은, 도 11c와 같이 게이트 유전막(1110) 상에 양극 접합(1121, 1122)이 삽입된 게이트(1120)를 형성할 수 있다. 보다 상세하게, 제조 시스템은 양극 접합(1121, 1122)이 베이스(1123)에 접합된 N형-P형-N형 또는 P형-N형-P형의 다결정 실리콘층 구조로 게이트(1120)를 형성할 수 있다. 예컨대, 제조 시스템은 Ex-situ 방법인 이온주입 또는 인씨투(In-situ) 방법인 화학적 기상 증착법을 이용한 증착을 통해, 양극 접합(1121, 1122)을 다결정 실리콘인 베이스(1123)에 형성할 수 있다. In-situ 공정인 경우 공정 수와 공정 비용이 감소될 수 있으며, 계단 접합(Abrupt junction)이 형성되어 동작 특성이 향상될 수 있다.
또한, 도 10에서 별도의 단계로 도시되지는 않았으나 제조 시스템은, 도 11d와 같이 게이트(1120) 및 게이트 유전막(1110) 각각에서 적어도 일부 영역을 식각하고 나머지 일부 영역만을 잔여시킬 수 있다. 일례로, 제조 시스템은 노광 공정을 통한 패터닝과 식각 공정을 활용하여, 게이트(1120) 및 게이트 유전막(1110)을 의도한 형태로 형성할 수 있다. 이 때, 식각 공정에서는 감광제(Photoresist)에 의해 패터닝되는 하드 마스트(Hard mask)가 사용될 수 있다. 하드 마스크로는 Amorphous carbon, Si3N4, SiO2와 같은 물질이 사용될 수 있다. 이에, 증착된 하드 마스크는 노광 공정을 통해 패터닝 되고, 식각 공정을 통해 게이트 영역이 형성될 수 있다.
그 후 단계(S1040)에서 제조 시스템은, 도 11e와 같이 기판(1105)에 소스 및 드레인을 형성할 수 있다. 예컨대, 제조 시스템은 기판(1105) 상에 N형 불순물인 비소 또는 인을 이온 주입을 통해 도핑시켜 소스(1130) 및 드레인(1140)을 형성할 수 있다.
또한, 제조 시스템은 이온주입을 실시한 후 열처리(Thermal annealing) 과정을 거쳐 주입된 불순물을 활성화(Activation) 시키고 원하는 위치까지 이동시킬 수 있다. 최종적으로 Forming gas annealing을 통해서 수소, 중수소, 불수소 등을 통해 전계 효과 트랜지스터의 게이트 유전막(1110)과 기판(1105)의 경계에 존재하는 Dangling bond를 Passivation함으로써 소자의 제작 공정이 끝날 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
Claims (15)
- 기판에 형성되는 소스 및 드레인;
상기 기판에 형성되는 게이트 유전막; 및
상기 게이트 유전막 상에 형성되는 양극 접합이 삽입된 게이트
를 포함하고,
상기 양극 접합이 삽입된 게이트는,
N형-P형-N형 또는 P형-N형-P형의 불순물 분포를 만들어 밴드 오프셋(Band offset)을 구성한 상태에서, 래치 업(Latch-up) 현상으로 전하를 저장시키거나, 저장된 전하를 래치 다운(Latch-down) 현상으로 방출시켜 메모리 동작을 구현하고,
상기 양극 접합 사이 상기 게이트의 베이스 내에 상기 전하를 저장시키거나, 상기 양극 접합 사이 상기 게이트의 베이스 내에 저장된 상기 전하를 방출시키며,
상기 양극 접합 사이 상기 게이트의 베이스 내에 상기 전하를 저장시킴으로써, 상기 저장된 전하의 왜곡을 원천적으로 차단하는 내방사선 특성을 갖는 것을 특징으로 하는 양극 접합 게이트 메모리 소자. - 삭제
- 삭제
- 제1항에 있어서,
상기 양극 접합이 삽입된 게이트는,
상기 양극 접합 사이 상기 게이트의 베이스 내에 상기 전하를 저장시킴으로써, 온(On) 상태 및 오프(Off) 상태 사이에서의 전류 차에 따라 증가된 센싱 윈도우(Sensing window)를 갖는 것을 특징으로 하는 양극 접합 게이트 메모리 소자. - 삭제
- 제1항에 있어서,
상기 양극 접합 게이트 메모리 소자는,
상기 게이트가 상기 기판의 상부에 배치되는 평면형 구조를 갖는 것을 특징으로 하는 양극 접합 게이트 메모리 소자. - 기판에 형성되는 소스 및 드레인;
상기 기판에 형성되는 게이트 유전막; 및
상기 게이트 유전막 상에 형성되는 양극 접합이 삽입된 게이트
를 포함하고,
상기 양극 접합 게이트 메모리 소자는,
상기 게이트가 상기 기판 내에 매몰되는 매몰형 구조를 갖는 것을 특징으로 하는 양극 접합 게이트 메모리 소자. - 기판에 형성되는 소스 및 드레인;
상기 기판에 형성되는 게이트 유전막; 및
상기 게이트 유전막 상에 형성되는 양극 접합이 삽입된 게이트
를 포함하고,
상기 양극 접합 게이트 메모리 소자는,
상기 게이트가 상기 기판에 돌출된 채널을 감싸는 핀(Fin) 구조를 갖는 것을 특징으로 하는 양극 접합 게이트 메모리 소자. - 제1항에 있어서,
상기 게이트 유전막은,
산화 실리콘(Silicon dioxide)막, 질화막, 산화 알루미늄(Aluminum oxide)막, 산화 하프늄(Hafnium oxide)막, 실리콘이 도핑된 산화 하프늄(Si:HfO2)막, 알루미늄이 도핑된 산화 하프늄(Al:HfO2)막, 란타늄이 도핑된 산화 하프늄(La:HfO2)막, 이트륨이 도핑된 산화 하프늄(Y:HfO2)막, 스트론튬이 도핑된 산화하프늄(Sr:HfO2)막, 산질화 하프늄(Hafnium oxynitride)막, 산화 아연(Zinc oxide)막, 란타늄 산화(Lanthanum oxide)막, 및 하프늄 실리콘 산화(Hafnium silicon oxide)막, 하프늄 지르코늄 산화(Harfnium zirconium oxide)막, 타이타늄산 바륨(BaTiO3)막, 타이타늄산 납(PbTiO3)막,칼슘 티타네이트(CaTiO3)막, 칼륨니오베이트(KNbO3)막, 티탄산 지르콘산 연(PZT)막, SrBi2Ta2O9막 또는 비스무스 페라이트(BFO)막 중 적어도 하나를 포함하는 것을 특징으로 하는 양극 접합 게이트 메모리 소자. - 기판에 형성되는 소스 및 드레인;
상기 기판에 형성되는 게이트 유전막; 및
상기 게이트 유전막 상에 형성되는 양극 접합이 삽입된 게이트
를 포함하고,
상기 양극 접합 게이트 메모리 소자는,
상기 기판 및 상기 소스 사이와, 상기 기판 및 상기 드레인 사이에 PN 접합 구조를 포함하지 않는 무접합(Junction-less) 트랜지스터 구조를 갖는 것을 특징으로 하는 양극 접합 게이트 메모리 소자. - 제1항에 있어서,
상기 기판, 상기 소스, 상기 드레인, 상기 게이트는,
금속 실리사이드 물질로 형성되는 것을 특징으로 하는 양극 접합 게이트 메모리 소자. - 제11항에 있어서,
상기 금속 실리사이드 물질은,
NiSi, CoSi2, TiSi2, WSi2, ErSi2 또는 PtSi 중 적어도 하나를 포함하는 것을 특징으로 하는 양극 접합 게이트 메모리 소자. - 삭제
- 삭제
- 삭제
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| KR1020210029322A KR102553402B1 (ko) | 2021-03-05 | 2021-03-05 | 양극 접합이 삽입된 게이트 메모리 소자 및 그 제조 방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020210029322A KR102553402B1 (ko) | 2021-03-05 | 2021-03-05 | 양극 접합이 삽입된 게이트 메모리 소자 및 그 제조 방법 |
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| KR20220125468A KR20220125468A (ko) | 2022-09-14 |
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