JP2585669B2 - 不揮発性メモリー・セル・アレイ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はマトリックス・アレイの行をアドレスする
行選択線と前記アレイの列をアドレスする複数の列線と
を含む不揮発性メモリー・セルのマトリックス・アレイ
に関する。

〔従来の技術〕

この種の不揮発性メモリー・セルのマトリックス・ア
レイは“マイクロプロセッサ及びカストム・ロジック用
EEPROM"と称するCuppensほかによる論文（IEEE Journal
of Solid State Circuits,Vo1.SC−20,No.2,1985年４
月、603〜608頁）と、1984年 IEEE International Sol
id State Circuits Conferenceの技術論文のダイジェス
トで公表された同一人及び同一名称の論文に記載されて
いる。

これらの参考文献で開示された複合セル構造の概略を
第１図に示す。そこに示すように、長い点線で周囲を囲
った左セル１と、短い点線で周囲を囲った右セル２とは
接地導通路７に適したトランジスタ６とともに、書込み
線４からのアクセス・トランジスタ３を共有する。左セ
ル１は更に同時にアクセス・トランジスタ3,9を可能化
する行線８を持つ。トランジスタ９は可能化されたと
き、アクセス・トランジスタ９をセンス・トランジスタ
13に接続するソース／ドレイン・タイプの拡散であるこ
とが好ましい導電路12に対してビット線11を接続する。
拡散通電路12には接近しているが、電荷転送誘電体によ
って分離されている導電性フローティング・ゲート電極
17のセグメント16が図に示すように配置されている。フ
ローティング・ゲート電極17はそれ自体、反対端におい
て同様な拡散導電路18に隣接した位置に延びており、適
切な寸法であって拡散導電路18に接近したところに、誘
電体19によって、拡散導電路12に対する電極の素子16の
接近から生じたものより相当大きな有効容量結合を供給
する。この構造によれば、拡散導電路18はアクセストラ
ンジスタ３のためのソース／ドレイン拡散の延長であ
る。左セル１の残りの要素は、線21にエネーブル信号を
受信したときに、接地導電路７を接地電位に接続する接
地トランジスタ６がある。

第１図の対セルの一つの欠点はいずれかのセルに直接
書き込む能力がないということであり、言いかえると、
前に消去動作を受けることなくセルの状態をバイナリ
“1"か“0"にプログラムする能力がないということであ
る。これはカップリング・キャバシタ23,24は拡散導通
路18を共有しているためであり、それにより両フローテ
ィング・ゲートに対し同じ拡散導通路18を結合する。こ
れは書込み／プログラム動作中選択されていないセルの
データを完全な状態のまま維持するために、拡散導通路
18の電位を一定にする必要を生じさせる。電圧V_B0及びV
_B1は書込みサイクル中可変であり、書込み動作は電荷を
一方向にのみ転送することができる。故に、この構造は
新たなデータを２つのセルのどちらかに書き込む前に両
セルを消去することが必要となる。シングル直接書込み
サイクルと対照的に、セルにデータのエントリを行うた
め、消去サイクルと書込みサイクル両方が必要であると
いうことはチップに行わせるべき動作の作用的複雑性を
増し、その結果タイミング及び制御回路に用いるべきチ
ップ領域の増加を必要とする。

第１図の２セル構造は他の欠点を有する。すなわち、
読出しサイクル・ビット線、例えばV_B1と書込み線電圧V
_Wとが同一でない場合、読出しサイルル中その電位が不
揮発性に記憶されたデータを乱すことになる。そのよう
なV_B1及びV_Wに対する異なる電圧の使用はメモリー・ウ
インドウ内で基準レベルの中心位置付けをすることを可
能にするため、フローティング・ゲート装置では珍しい
ことではない。セルの反復読出しアドレシングが可能な
ときに、最少の読出しの乱れでさえ、非常に好ましいも
のではないと考えられている。すなわち、このようなこ
とは、ループ・サイクルにおいて高速クロッグ・マイク
ロプロセッサ動作をする際に共通することである。他
方、読出しサイクル中、電圧V_B1及びV_Wを選択的にセッ
トする能力は不揮発性データを、すなわちメモリー・ウ
インドウが減少した後、期間経過後に記憶し、信頼性を
もって読み出すことができるという好ましい特徴でもあ
る。

半導体集積回路装置の高いメモリー・セル密度を追求
する際、メモリー密度はセルのアドレシングに使用する
列線及び行線のピッチによって通常制限される。また、
第１図の先行技術は次の欠点を有する。すなわち、動作
的に制限された対セルでも、不揮発性メモリー・セルの
対のデータを読み出し、プログラムする行線又は列線の
ような各線を個々に電気的にアドレスする６本の線が必
要なことである。特にここに例示したものでは、それら
の線はV_B0，V_B1，V_W，V_R，V_G及び電気接地線である。

〔発明が解決しようとする課題〕

この発明は前記の問題点を解決するためになされたも
のであり、この発明の目的は高い実装密度を達成するこ
とができる上記の種類の不揮発性メモリー・セルのマト
リックス・アレイを提供することである。

故に、この発明はメモリー・アレイの第１行の第１の
セルに選択的に接続された第１の列線と、そこに記憶さ
れた不揮発性状態を読み出すため、前記第１のセルに選
択的に接続される第２の列線と、前記アレイの前記第１
の行の第２のセルに選択的に接続された第３の列線と、
前記第３の列線と前記第１のセルとの間、前記第１の列
線と前記第３のセルとの間の電気信号を接続し、前記第
１のセルの反対側であって、前記アレイの前記第１の行
に位置付けされたカップリング手段とを含む不揮発性メ
モリー・セルのマトリックス・アレイを提供することで
ある。

この発明による他の目的は、アレイのセルは書込み、
読出し及びマージニング動作のための列方向線を共有す
るように構成し、アレイの列ピッチは約1/3だけ減少さ
せた不揮発性メモリー・セルのマトリックス・アレイを
提供することである。

この発明のさらに、他の目的は薄い誘電体材料層を通
してシングル・ポリシリコン・フローティング・ゲート
電荷記憶電極及び電荷転送を使用するセル構造に実施す
るに適した不揮発性メモリー・セルのマトリックス・ア
レイを提供することである。

以下で説明するように、この発明の好ましい実施例で
は、メモリー・セルのプログラミングは消去動作を必要
とせず、直接書込み方式で行うことができる。

〔課題を解決するための手段〕

前記の目的を達成するために、この発明による不揮発
性メモリー・セル・アレイは、半導体基板上の第１の領
域（42）と第２の領域（43）に対してそれぞれ所定の静
電容量を持つように形成されたフローティング・ゲート
を有するセンス用電界効果トランジスタ（48）がマトリ
ックス状に配列されたメモリー・アレイにおいて、前記
メモリ・アレイの行をアドレスする行選択線と、前記メ
モリ・アレイの列をアドレスする列線であって、前記行
選択線により制御される第１の列線選択トランジスタ
（49）を経由して、第１の行における第１のセル（36）
内の前記第１の領域（42）に選択的に接続される第１の
列線（I0C1）と、前記行選択線により制御される第２の
列線選択トランジスタ（51）および前記電界効果トラン
ジスタ（48）を経由して、前記第１のセル（36）内の前
記第２の領域（43）に選択的に接続される、記憶データ
を読み出すための第２の列線（R1）と、前記行選択線に
より制御される第３の列線選択トランジスタ（52）を経
由して、前記第１の行における第２のセル（37）内の第
１の領域に選択的に接続される第３の列線（I1C2）と、
を有し、さらに前記第１のセル（36）内の前記第２の領
域（43）は前記第２のセル（37）内の前記第１の領域と
相互に接続されたことを主要な特徴とする。

〔実施例〕

以下、この発明の実施例を図面を用いて説明する。第
２図は、この発明の実施例のアレイの複合セルの接続を
示す電子回路図である。

第２図は、２行及び４列に配置された実施例のサンプ
ル・セル群を示す。このセル群はメモリー・セルのそれ
ぞれ行０及び１に対する行線26,27に応答し、アレイ列
０に対する対28,29のような対列線に応答し、アレイ列
１に対する列線31,32に応答し、アレイ列２に対する列
線33,34に応答する。典型的な不揮発性メモリー・セル
は行0/列1,行0/列２及び行1/列１で指定するそれぞれの
位置のメモリー・セルについて点線外周線36,37,38で囲
んで示す。

外周線36で囲んだセルに注目すると、そのセルには５
つのノード39〜43を通してアクセスされるが、そのうち
３つのノード39〜41だけがメモリー・アレイの外部から
直接アドレスすることができる。残りのノード42,43は
隣りの列のセルに接続される。

従って、２列線のみのピッチは２本の列線のピッチが
そのアレイのセルの各列について必要であり、他方、以
下の説明で明らかになるように、各セルのため、全プロ
グラム／書込み及び読出しアドレシングは作用的に３本
の列線を介して行われる。選ばれたセル36のアドレシン
グは行0,列線I0C1,R1及びI1C2で示される線に対応する
線26,31,32,33を使用する。

この集積回路の実施例の電界効果トランジスタのアク
ティブ領域は列線に金属を使用し、ソース／ドレイン領
域に半導体基板のアクティブ拡散を使用し、ゲート及び
フローティング・ゲート電極にシングル・ポリシリコン
層を使用する。二酸化シリコン、窒化シリコン又はシリ
コン・オキシナイトライドのような薄い誘電体は各セル
の電荷転送領域44及び容量結合領域46を形成するのに使
用することができる。

そのようなセルの構造的動作的特徴は第３図に図示す
るように、隣り合う代表的セル対＃１及び＃２を考察す
ることによって更に深く理解することができる。第２図
のアレイの行０のセルに最初に適用した番号と同一番号
を第３図でも使用する。その典型的な動作状態は下記テ
ーブルＡに示す。

テーブルＡに示す書込み“0"及び“1"動作状態は薄い
誘電体領域44を通し、フローティング・ゲート電極47に
正又は負電荷を転送することによって延長された期間に
不揮発性メモリー・セル（セル＃１）をプログラムする
のに使用される。薄い誘電体領域44の高度な非直線性電
荷転送特性は、約10Vが誘電体領域間に課された書込み
動作中、ノード43とフローティング・ゲート47との間で
電荷が転送されるというように電圧を変化させる。一度
転送されると、電荷は永年に亘る漏洩損失か又は方向反
対に向けられた書込みサイクルによって除去されるまで
フローティング・ゲート47にトラップされたままに維持
される。フローティング・ゲート47に存在する電荷の極
性及び大きさはセンス電界効果トランジスタ48によって
検出される。ノード42とフローティング・ゲート電極47
との間の薄い誘電体46によって形成されたキャパシタは
ノード43とフローティング・ゲート電極47との間の薄い
誘電体44によって形成されたキャパシタより十分に大き
な値になるように設計される。有効なカップリング比は
フローティング・ゲート電極47が容量結合によりノード
42の電位に引っ張られることを保証する。電界効果トラ
ンジスタ49,51はセル＃１に直接アクセスし、他方、セ
ル＃２の電界効果トランジスタ52によって、ノード43を
介し、二次的なアクセスが行われる。

フローティング・ゲート電極47は薄い誘電体46を通し
て電界効果トランジスタ49のソース／ドレイン領域に容
量結合される。その領域はノード42に共通である。フロ
ーティグ・ゲート電極47の延長部は電界効果トランジス
タ48のソース／ドレイン領域（ノード43と共通）に接続
される。薄い誘電体44を通して行われる容量結合は薄い
誘電体46を通して行われる容量結合より相当小さい。薄
い誘電体44は又非直線性電荷転送領域を形成する。フロ
ーティング・ゲート電極47は更にメモリー・センス電界
効果トランジスタ48のゲート電極を形成するよう延長さ
れる。メモリー・センス・トランジスタ48は好ましくは
約＋1Vの固有なしきい値を有するエンハンスメント装置
であり、フローティング・ゲート電極47が正に荷電され
たときには導通し、フローティング・ゲート電極47が負
に荷電されたときには導通しないというｎ−チャンネル
実施例が行い易い。

ノード39,40における列線とセル＃１の内部との間の
接続は、エンハンスメント・モード装置であり、ノード
41で示す共通ゲート電極の信号に応答する電界効果選択
トランジスタ49,51によって行われる。電界効果トラン
ジスタ49はノード40をノード42に選択的に接続するよう
作用し、電界効果トランジスタ51はノード39をメモリー
・センス・トランジスタ48の１つのソース／ドレイン電
極に選択的に接続するよう作用する。ノード42及び43は
行線の軸を沿って反対方向に延び、セル＃２のような隣
りのセルに接続され、43のようなノードをセル＃２の選
択トランジスタ52を介して列線I1C2に接続する手段を提
供する。それによって列線の共有が行われる。

列線の共有は第３図の上部に示す。列線共有の概念
は、セルに対する全接続セットは隣り合うセル列からの
列線の使用を含むという事実によって描かれる。例え
ば、アレイ行０及び列１にあるセル＃１を書込み／プロ
グラムし、読出し、メモリー・マージンするため、ノー
ド41、列１線I0C1及びR1及び列２線I1C2に対応する行０
線を使用してセル＃１がアドレスされる。列１線I0C1は
同様に列０セル（図に示していない）によって共有され
る。

以上、セルの内部構造及びアドレシング接続を説明し
たので、次ぎに第３図の典型的セル＃１の動作をテーブ
ルＡの全補数状態を参照して説明する。メモリー・セル
・トランジスタ48の導通によって特徴づけられる不揮発
性状態を形成するためのセル＃１のプログラミングはフ
ローティング・ゲート電極47に正電荷を置くことが含ま
れる。これはテーブルＡに示す書込み／プログラム“1"
状態に対する。明らかなように、行０線ノード41は＋15
Vにセットされ、行１及びアレイの他のすべての行線は0
Vにセットされる。同時に、I0C1は0Vにセットされ、R1
は＋15Vにセットされるかフロートにされ、I1C2は＋15V
にセットされる。これら条件のもとに、セル＃１は可能
化された選択トランジスタ49,51,52によってアドレスさ
れ、ノード42を0Vに引っ張り、ノード43を約＋13Vに引
っ張る。２つの電圧は選択トランジスタ52を通過するこ
とにより降下する。46における容量結合は44におけるも
のより相当大きいため、フローティング・ゲート電極47
も同様にノード42の約0Vに引っ張られる。このようにし
て薄い誘電体44はその容量結合比から約10Vの相対電圧
を受ける。この電圧は薄い誘電体44の両端に課された相
当大きな電界に応答し、誘電体の構成に従い、非直線性
ファウラー−ノルトハイム・トンネル効果又はプール−
フレンケル導通、又はその組み合わせ効果を容易にす
る。約１ミリ秒の後、書込み／プログラミング状態が除
去され、延長された期間中フローティング・ゲート電極
47にトラップされた正電荷を残す。

メモリー・センス・トランジスタ48が導通していない
場合の反対不揮発性状態にセル＃１をプログラムするこ
とは、テーブルＡの書込み／プログラム“0"状態の適用
に従う。再び行０は＋15Vが与えられ、他の行はディセ
ーブされる。I0C1は＋15Vにセットされ、R1は0Vにセッ
トされるかフロートにされ、I1C2は0Vにセットされる。
これらの状態のもとに、ノード42及び容量結合フローテ
ィング・ゲート電極47は＋13Vに引っ張られ、前述のよ
うな極性反対の誘電体44の両端に電界を発生させ、反対
方向に電荷転送を起動する。非直線性電荷転送及び書込
み／プログラム“0"状態の除去に続き、フローティング
・ゲート電極47は負に荷電される。そのようなフローテ
ィング・ゲート電極47の負電荷はメモリー・センス・ト
ランジスタ48をディセーブルする。

アレイの行０のすべての選択トランジスタは行線ノー
ド41を＋15Vにバイアスしたときに可能化される。セル
＃１行１のプログラミング中、行０の他のメモリー・セ
ルに対するデータ書込み／プログラミングを干渉するの
を防ぐため、他の列線接続はテーブルＡの注に記載した
ようにバイアスされなければならない。すなわち、選ば
れた列の右への列線はノード43を介すような次に隣り合
う右列から選ばれたセルに結合される電圧にバイアスさ
れなければならない。同時に、アドレスされた列の左の
セルは、例えば、ノード42のラインを介してくるような
次の左の列セルに転送されるものとほぼ同じ電圧にバイ
アスされなければならない。この特定の例のように、テ
ーブルＡに従いセル＋＃１が“0"状態にプログラムされ
るべき場合、I1C2の右の列線は0Vにバイアスされ、I0C1
の右の列は＋15Vにバイアスされる。これらの状態のも
とに、隣り合う列のセルは、そうでなければそれぞれの
フローティング・ゲート電極に記憶されている電荷を妨
害又は劣化に重大な影響を及ぼす電圧差に直面すること
はない。

アレイの行０及び列１のセル＃１にプログラムされて
いる不揮発性状態の読出しは、又テーブルＡに明示され
た状態に従って行われる。行０は行０線ノード41に＋5V
バイアスを与え、アレイの他の行線に0Vを供給すること
によって選択される。読出し動作中、列線I0C1は0Vにバ
イアスされ、列線R1は＋1Vに接続され、列線I1C2は0Vに
接続され、列線R1及びI1C2間の導通路の導通状態がセン
スされる。メモリー・センス・トランジスタ48の導通状
態はR1及びI1C2間の列線接続で検出されるから、＋1V接
続R1は任意であり、電流センス回路の設計に従って高く
も低くもすることができる。R1及びI1C2間の導通は双方
向性である。その点についても又R1及びI1C2に供給され
る電圧の大きさは入れ替えることができる。しかし、I1
C2の右への列線接続はI1C2の電圧に保持され、R1の左へ
の列線接続はR1の電圧に保持されて読出し動作中に発生
するかもしれないセル＃２に対してプログラムされた不
揮発性状態に対する妨害の影響を最少にする。

この発明は、又メモリー・ウインドウのテストを可能
にし、フローティング・ゲート電極47に保有する電荷の
範囲を測定する。テーブルＡに示した状態に続き、R1は
再び＋1Vにバイアスされ、I1C2は0Vに保持され、その間
の導通がセンスされる。しかし、マージン状態に対して
はI0C1にテスト電圧が供給され、電界効果センス・トラ
ンジスタ48が導通し始めたときに検出されるようにす
る。I0C1のテスト電圧は、又I0C1の左のすべての列に供
給され、その行の隣り合うセルのデータの妨害を避ける
ようにする。I0C1のテスト電圧は誘電体46によって形成
されたキャパシタを通してフローティング・ゲート47に
供給され、電極47の相対電位をシフトする。

第４図は第３図のセルの典型的レイアウトを図示する
ものであり、いかに行線の結合による列線の共有がデー
タを不揮発性に記憶するセルの列ピッチを減少させる
か、直接書込み動作能力及び読出し妨害がなく、シング
ル導通性ドープド・ポリシリコン集積回路構造をいかに
容易にするかを更に例示する。基板に拡散されたn⁺導電
領域は第１のポリシリコン層領域であるよう実線によっ
て示される。ポリシリコン行線とn⁺導体との交点は選択
トランジスタ49,51,52を形成する。領域46の点によって
示される薄い誘電体はn⁺導電領域とポリシリコンとの間
の大きな容量結合の領域を規定する。領域44に低い容量
結合を有する薄い誘電体はn⁺導電領域とポリシリコン・
フローティング・ゲート電極47との間の電荷転送領域を
規定する。それぞれの列線のコンタクトによって示され
るような金属の列線（点線及び金属の文字）がn⁺接続に
置かれる。列線接続の共有は同図の上部に図示されてい
る。

〔発明の効果〕

以上述べたように本発明によれば、メモリー・セルの
プログラミングは消去動作を必要とせず直接書込み方式
で行うことができる。

また、全プログラムの書込み及び読出しアドレシング
は３本の列線を介して行うことができる。

さらに、アレイのセルは書込み、読出し及びマージニ
ング動作のための列方向線を共有するように構成し、ア
レイの列ピッチは約1/3だけ減少され、高い実装密度の
不揮発性メモリー・セルのマトリックス・アレイを得る
ことができる。

図面の簡単な説明 第１図は、不揮発性セルの先行技術の実施例を示す図で
ある。

第２図は、この発明の実施例のアレイの複合セルの接続
を示す電子的回路図である。

第３図は、２つの隣り合うセルについて共有の列接続概
念を示す回路図である。

第４図は、第２図の２つのセルのための典型的なレイア
ウトを表わす略図である。

〔符号の説明〕

36……第１のセル 37……第２のセル 42……第１のセル（36）内の第１の領域 42′……第２のセル（37）内の第１の領域 43……第１のセル（36）内の第２の領域 48……センス用電界効果トランジスタ 49……第１の列線選択トランジスタ 51……第２の列線選択トランジスタ I0C1……第１の列線 R2……第２の列線 I1C2……第３の列線

フロントページの続き (73)特許権者 999999999 シンバイオス・ロジック・インコーポレ イテッド アメリカ合衆国 コロラド州 80525 フォート コリンズ ダンフィールド コート 2001 (72)発明者 プーペルマン，アレン デイヴイツド アメリカ合衆国 45459 オハイオ デ イトン，デラヴアン ドライブ 2781 (72)発明者 チユーリ，レイモンド アレクサンダー アメリカ合衆国 80918 コロラド コ ロラド スプリングス，チヤペル スク エア コート 8740 (56)参考文献 特開 昭56−78170（ＪＰ，Ａ) 特開 昭57−59387（ＪＰ，Ａ) 特開 昭61−501356（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板上の第１の領域（42）と第２の
   領域（43）に対してそれぞれ所定の静電容量を持つよう
   に形成されたフローティング・ゲートを有するセンス用
   電界効果トランジスタ（48）がマトリックス状に配列さ
   れたメモリー・アレイにおいて、 前記メモリ・アレイの行をアドレスする行選択線と、 前記メモリ・アレイの列をアドレスする列線であって、
   前記行選択線により制御される第１の列線選択トランジ
   スタ（49）を経由して、第１の行における第１のセル
   （36）内の前記第１の領域（42）に選択的に接続される
   第１の列線（I0C1）と、 前記行選択線により制御される第２の列線選択トランジ
   スタ（51）および前記電界効果トランジスタ（48）を経
   由して、前記第１のセル（36）内の前記第２の領域（4
   3）に選択的に接続される、記憶データを読み出すため
   の第２の列線（R1）と、 前記行選択線により制御される第３の列線選択トランジ
   スタ（52）を経由して、前記第１の行における第２のセ
   ル（37）内の第１の領域に選択的に接続される第３の列
   線（I1C2）と、を有し、 さらに前記第１のセル（36）内の前記第２の領域（43）
   は前記第２のセル（37）内の前記第１の領域と相互に接
   続された、 不揮発性メモリー・セル・アレイ。