JP3603058B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP3603058B2 JP3603058B2 JP2001229428A JP2001229428A JP3603058B2 JP 3603058 B2 JP3603058 B2 JP 3603058B2 JP 2001229428 A JP2001229428 A JP 2001229428A JP 2001229428 A JP2001229428 A JP 2001229428A JP 3603058 B2 JP3603058 B2 JP 3603058B2
- Authority
- JP
- Japan
- Prior art keywords
- ferroelectric
- ferroelectric capacitor
- capacitance value
- voltage
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを有する半導体記憶装置及びその駆動方法に関する。
【０００２】
【従来の技術】
強誘電体キャパシタを有する半導体記憶装置の第１の従来例としては、図７に示すように、電界効果型トランジスタ（以下、ＦＥＴという）１と強誘電体キャパシタ２とを有し、ＦＥＴ１のドレイン領域１ａにビット線ＢＬを接続し、ＦＥＴ１のソース領域１ｂに強誘電体キャパシタ２の上電極を接続し、ＦＥＴ１のゲート電極１ｃにワード線ＷＬを接続してなるものが知られている。
【０００３】
この第１の従来例に係る半導体記憶装置は、データの読み出し時に、記録されていたデータが消える破壊読み出し方式である。このため、データの読み出し後に再書き込み動作が必要になるため、データの読み出し動作毎に強誘電体膜の分極の向きを変える動作（分極反転動作）が必要になる。
【０００４】
ところで、強誘電体膜には分極疲労劣化という現象が発生するので、分極反転動作を繰り返し行なうと、強誘電体膜の分極発現特性が著しく劣化するという問題がある。
【０００５】
そこで、図８に示すような第２の従来例に係る半導体記憶装置が提案されている。すなわち、第２の従来例は、ＦＥＴ１のゲート電極１ｃに強誘電体キャパシタ２の下電極１ｂを接続して、強誘電体キャパシタ２をＦＥＴ１のゲート電位を制御に用いる非破壊読み出し方式である。尚、図８において、３は基板を示している。
【０００６】
この第２の従来例に係る半導体記憶装置にデータを書き込む際には、制御電極となる強誘電体キャパシタ２の上電極２ａと、基板３との間に書き込み電圧を印加する。
【０００７】
例えば、上電極２ａに、基板３に対して正となる電圧（制御電圧）を印加してデータを書き込むと、強誘電体キャパシタ２の強誘電体膜２ｃには下向きの分極が発生する。その後、上電極２ａを接地しても、ＦＥＴ１のゲート電極１ｃには正の電荷が残るので、ゲート電極１ｃの電位は正となる。
【０００８】
ゲート電極１ｃの電位がＦＥＴ１のしきい値電圧を超えていれば、ＦＥＴ１はオン状態であるから、ドレイン領域１ａとソース領域１ｂとの間に電位差を与えると、ドレイン領域１ａとソース領域１ｂとの間に電流が流れる。このような強誘電体メモリの論理状態を例えば”１”と定義する。
【０００９】
一方、強誘電体キャパシタ２の上電極２ａに、基板３に対して負となる電圧を印加すると、強誘電体キャパシタ２の強誘電体膜２ｃには上向きの分極が発生する。その後、上電極２ａを接地しても、ＦＥＴ１のゲート電極１ｃには負の電荷が残るので、ゲート電極１ｃの電位は負となる。この場合、ゲート電極１ｃの電位は常にＦＥＴ１のしきい値電圧よりも小さいので、ＦＥＴ１はオフ状態であるから、ドレイン領域１ａとソース領域１ｂとの間に電位差を与えても、ドレイン領域１ａとソース領域１ｂとの間に電流は流れない。このような強誘電体メモリの論理状態を例えば”０”と定義する。
【００１０】
強誘電体キャパシタ２への供給電源が切断されても、つまり、強誘電体キャパシタ２の上電極２ａに電圧が印加されなくなっても、前述の各論理状態は保存されるので、不揮発性の記憶装置が実現される。すなわち、ある期間供給電源を切断した後、再び電源を供給してドレイン領域１ａとソース領域１ｂとの間に電圧を印加すると、論理状態が”１”のときにはドレイン領域１ａとソース領域１ｂとの間に電流が流れるので、データ”１”を読み出すことができる一方、論理状態が”０”のときにはドレイン領域１ａとソース領域１ｂとの間に電流が流れないので、データ”０”を読み出すことができる。
【００１１】
【発明が解決しようとする課題】
電源切断期間中においてもデータを正しく保持しておく（このようにデータを保持しておく特性をリテンションという）ためには、電源切断期間中においても、データ”１”のときにはＦＥＴ１のゲート電極１ｃの電位が常にＦＥＴ１のしきい値電圧よりも高く維持されていると共に、データ”０”のときにはＦＥＴ１のゲート電極１ｃの電位が常に負電圧になるように維持されていることが必要になる。
【００１２】
ところで、電源切断期間中においては、強誘電体キャパシタ２の上電極２ａ及び基板３は接地電位となるので、ゲート電極１ｃの電位は孤立している。このため、理想的には図９に示すように、強誘電体キャパシタ２へのデータの書き込み時のヒステリシスループ４と、バイアス電圧が０ＶであるときのＦＥＴ１のゲート容量負荷線７との第１の交点ｄが、データ”１”に対するゲート電極１ｃの電位になると共に、ヒステリシスループ４とゲート容量負荷線７との第２の交点ｃが、データ”０”に対するゲート電極１ｃの電位になる。尚、図９において、縦軸は上電極２ａ（又はゲート電極１ｃ）に現われる電荷Ｑを示し、横軸は電圧Ｖを示している。
【００１３】
ところが、実際には、強誘電体キャパシタ２は理想的な絶縁体ではなくて抵抗成分を持っているので、この抵抗成分を通してゲート電極１ｃの電位は降下していく。この電位降下は、指数関数的であって、ＦＥＴ１のゲート容量と強誘電体キャパシタ２の容量との並列合成容量と、強誘電体キャパシタ２の抵抗成分とを掛け合わせて得られる時定数を持ち、この時定数は高々１０４ 秒程度である。従って、ゲート電極１ｃの電位は数時間で半減することになる。
【００１４】
図９に示すように、ゲート電極１ｃの電位は第１の交点ｃで１Ｖ程度であるから、この電位が半減すると、ゲート電極１ｃの電位は、０．５Ｖ程度になってＦＥＴ１のしきい値電圧（一般的には、０．７Ｖ程度である。）よりも低くなるので、オン状態であるべきＦＥＴ１は短時間でオフ状態になる。
【００１５】
このように、強誘電体キャパシタをＦＥＴのゲート電位の制御に用いる方式の強誘電体メモリにおいては、データの読み出し後に再書き込み動作が不要であるという利点を有しているが、以下のような問題点を有している。すなわち、データの書き込み後にＦＥＴのゲート電極に電位が発生しており、該ゲート電位を保持する能力がリテンション特性を決定するが、強誘電体キャパシタの抵抗成分により、強誘電体キャパシタが放電するまでの時定数が短いため、データ保持能力が短いつまりリテンション特性が良くないという問題を有している。
【００１６】
そこで、我々は、図１０に示すような半導体記憶装置を考慮した。以下、図１０に示す半導体記憶装置を本発明の前提となる半導体記憶装置と称する。
【００１７】
本発明の前提となる半導体記憶装置を構成する第１列のメモリセルブロックにおいては、複数個例えば４個の強誘電体キャパシタＣＦ１１、ＣＦ２１、ＣＦ３１、ＣＦ４１がビット線方向に直列に接続されていると共に、各強誘電体キャパシタＣＦ１１、ＣＦ２１、ＣＦ３１、ＣＦ４１には並列にセル選択電界効果型トランジスタ（以下、単にセル選択トランジスタと称する。）Ｑ１１、Ｑ２１、Ｑ３１、Ｑ４１が接続されており、各強誘電体キャパシタと各セル選択トランジスタとによってメモリセルが構成されている。複数個の強誘電体キャパシタＣＦ１１、ＣＦ２１、ＣＦ３１、ＣＦ４１が直列に接続されてなる第１列の直列回路の下端側には、複数個の強誘電体キャパシタＣＦ１１、ＣＦ２１、ＣＦ３１、ＣＦ４１のうち選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知することによりデータを読み出す第１の読み出し電界効果型トランジスタ（以下、単に読み出しトランジスタと称する。）Ｑ５１が接続されている。
【００１８】
また、第２列のメモリセルブロックにおいても、第１のメモリセルブロックと同様、複数個の強誘電体キャパシタＣＦ１２、ＣＦ２２、ＣＦ３２、ＣＦ４２がビット線方向に直列に接続されていると共に、各強誘電体キャパシタＣＦ１２、ＣＦ２２、ＣＦ３２、ＣＦ４２に並列にセル選択トランジスタＱ１２、Ｑ２２、Ｑ３２、Ｑ４２が接続されており、複数個の強誘電体キャパシタＣＦ１２、ＣＦ２２、ＣＦ３２、ＣＦ４２が直列に接続されてなる第２列の直列回路の下端側には、選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知することによりデータを読み出す第２の読み出しトランジスタＱ５２が接続されている。
【００１９】
第１行のメモリセルを構成するセル選択トランジスタＱ１１、Ｑ１２のゲート電極は第１のワード線ＷＬ１に共通に接続され、第２行のメモリセルを構成するセル選択トランジスタＱ２１、Ｑ２２のゲート電極は第２のワード線ＷＬ２に共通に接続され、第３行のメモリセルを構成するセル選択トランジスタＱ３１、Ｑ３２のゲート電極は第３のワード線ＷＬ３に共通に接続され、第４行のメモリセルを構成するセル選択トランジスタＱ４１、Ｑ４２のゲート電極は第４のワード線ＷＬ４に共通に接続されている。
【００２０】
第１列の直列回路の上端部、つまり第１行の強誘電体キャパシタＣＦ１１の上電極は第１の制御線（第１のセット線）ＢＳ１に接続されていると共に、第１列の直列回路の下端部、つまり第４行の強誘電体キャパシタＣＦ４１の下電極は第１の読み出しトランジスタＱ５１のゲート電極に接続され、第１の読み出しトランジスタＱ５１のドレイン領域は第１のビット線ＢＬ１に接続されている。
【００２１】
第２列の直列回路の上端部、つまり第１行の強誘電体キャパシタＣＦ１２の上電極は第２の制御線（第２のセット線）ＢＳ２に接続されていると共に、第２列の直列回路の下端部、つまり第４行の強誘電体キャパシタＣＦ４２の下電極は第１の読み出しトランジスタＱ５２のゲート電極に接続され、第２の読み出しトランジスタＱ５２のドレイン領域は第２のビット線ＢＬ２に接続されている。
【００２２】
第１の読み出しトランジスタＱ５１のソース領域と第２の読み出しトランジスタＱ５２のソース領域はプレート線（リセット線）ＣＰに共通に接続されている。
【００２３】
本発明の前提となる半導体記憶装置における書き込み動作は以下の通りである。ここでは、第１列の第２行のメモリセルを構成する強誘電体キャパシタＣＦ２１にデータを書き込む場合について説明する。
【００２４】
まず、ワード線ＷＬ１、ＷＬ３、ＷＬ４に高電圧を印加してセル選択トランジスタＱ１１、Ｑ３１、Ｑ４１をオン状態にする一方、ワード線ＷＬ２に接地電圧を印加してセル選択トランジスタＱ２１をオフ状態にする。このようにすると、強誘電体キャパシタＣＦ２１が選択されると共に、強誘電体キャパシタＣＦ２１の容量と第１の読み出しトランジスタＱ５１のゲート容量とが直列に接続されたことになり、直列容量回路の一端が第１の読み出しトランジスタＱ５１のウェル領域になると共に直列容量回路の他端が第１の制御線ＢＳ１になる。
【００２５】
次に、第１の読み出しトランジスタＱ５１のウェル領域を接地すると共に、第１の制御線ＢＳ１に書き込み電圧を印加すると、該書き込み電圧の極性に応じて強誘電体キャパシタＣＦ２１の分極の方向が変化する。その後、ワード線ＷＬ２に高電圧を印加して、セル選択トランジスタＱ２１をオン状態にすると、強誘電体キャパシタＣＦ２１の上電極と下電極とが短絡するので、強誘電体キャパシタＣＦ２１はリセット状態になる。
【００２６】
第１行の第２列のメモリセルを構成する強誘電体キャパシタＣＦ２１からデータを読み出す動作は次の通りである。
【００２７】
まず、書き込み動作時と同様、ワード線ＷＬ１、ＷＬ３、ＷＬ４に高電圧を印加してセル選択トランジスタＱ１１、Ｑ２１、Ｑ４１をオン状態にする一方、ワード線ＷＬ２に接地電圧を印加してセル選択トランジスタＱ３１をオフ状態にする。このようにすると、強誘電体キャパシタＣＦ２１が選択されると共に、強誘電体キャパシタＣＦ２１の容量と第１の読み出しトランジスタＱ５１のゲート容量とが直列に接続されたことになり、直列容量回路の一端が第１の読み出しトランジスタＱ５１のウェル領域になると共に他端が第１の制御線ＢＳ１になる。
【００２８】
次に、第１の読み出しトランジスタＱ５１のウェル領域を接地すると共に、第１の制御線ＢＳ１に読み出し電圧を印加すると、該読み出し電圧が、強誘電体キャパシタＣＦ２１の容量値と第１の読み出しトランジスタＱ５１のゲート容量値とに応じて分割されてなる電圧が第１の読み出しトランジスタＱ５１のゲート電極に印加され、該ゲート電極の電位に応じて第１の読み出しトランジスタＱ５１のドレイン領域とソース領域との間に電流が流れ、該電流がプレート線ＣＰと第１のビット線ＢＬ１との間に流れる。
【００２９】
本発明の前提となる半導体記憶装置においては、強誘電体キャパシタに書き込まれているデータに応じて強誘電体膜の分極値が異なるため、読み出し電圧を印加したときの強誘電体膜の分極値の変化も異なる。電圧の変化に対する分極値の変化の比が容量値であるから、強誘電体キャパシタの容量値は、書き込まれているデータと対応する強誘電体膜の分極値によって異なることになる。つまり、選択された強誘電体キャパシタＣＦ２１の容量値は、該強誘電体キャパシタＣＦ２１の強誘電体膜の分極値によって異なる値を持つ。
【００３０】
ところで、第１の読み出しトランジスタＱ５１のゲート電圧は、強誘電体キャパシタＣＦ２１の容量値と第１の読み出しトランジスタＱ５１のゲート容量値との容量分割により決まるため、強誘電体キャパシタＣＦ２１の強誘電体膜の分極値に応じて、第１の読み出しトランジスタＱ５１のゲート容量値が変化する。
【００３１】
このため、強誘電体キャパシタＣＦ２１に書き込まれているデータに応じて、第１の読み出しトランジスタＱ５１のソース領域とドレイン領域との間に流れる電流値が変化するので、この電流値の変化を検出することによって、強誘電体キャパシタＣＦ２１に書き込まれているデータを読み出すことができる。
【００３２】
前述のように、本発明の前提となる半導体記憶装置においては、データの書き込み後に、強誘電体キャパシタをリセット状態にするため、データ保持期間中においては強誘電体キャパシタには電圧は印加されていないので、リテンション特性に優れている。すなわち、強誘電体キャパシタの電位差を保持するのではなくて、強誘電体膜の分極状態を保持するので、リテンション特性に優れている。
【００３３】
しかしながら、本発明の前提となる半導体記憶装置においては、強誘電体キャパシタと読み出しトランジスタとの間に存在する寄生容量値がアドレス毎に異なる。例えば、第４列の強誘電体キャパシタＣＦ４１と第１の読み出しトランジスタＱ５１との間の寄生容量値をｑ１ とし、セル選択トランジスタＱ１１、Ｑ２１、Ｑ３１、Ｑ４１毎の寄生容量値をｑ２ とすると、第４列の強誘電体キャパシタＣＦ４１に書き込まれているデータを読み出すときの寄生容量値はｑ１ であるのに対して、第１列の強誘電体キャパシタＣＦ１１に書き込まれているデータを読み出すときの寄生容量値はｑ１＋３×ｑ２となる。
【００３４】
このように、強誘電体キャパシタと読み出しトランジスタとの間に存在する寄生容量値がアドレス毎に異なるため、読み出し動作時における読み出しトランジスタのゲート電圧がアドレス毎に異なることになり、読み出しトランジスタの動作が不安定になるという問題がある。
【００３５】
前記に鑑み、本発明は、強誘電体キャパシタと読み出しトランジスタとの間に存在する寄生容量値がアドレス毎に異なるにも拘わらず、読み出しトランジスタの動作を安定にすることを目的とする。
【００３６】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体記憶装置は、それぞれが強誘電体膜の分極の偏位によってデータを記憶し、ビット線方向に連続に接続された複数個の強誘電体キャパシタと、複数個の強誘電体キャパシタのそれぞれと並列に接続され、複数個の強誘電体キャパシタのうちから１つの強誘電体キャパシタを選択する複数個の選択トランジスタと、連続に接続された複数個の強誘電体キャパシタよりなる直列回路の一端側に接続され、読み出し電圧が印加されるセット線と、直列回路の他端側に接続され、複数個の強誘電体キャパシタのうち選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知する容量性負荷とを備えた半導体記憶装置を対象とし、直列回路の一端側に相対的に近い位置に配置された強誘電体キャパシタの容量値は、直列回路の一端側から相対的に遠い位置に配置された強誘電体キャパシタの容量値よりも大きく設定する。
【００３７】
本発明に係る半導体記憶装置によると、複数個の強誘電体キャパシタよりなる直列回路における読み出し電圧が印加される側に相対的に近い位置に配置された強誘電体キャパシタの容量値は、直列回路における読み出し電圧が印加される側から相対的に遠い位置に配置された強誘電体キャパシタの容量値よりも大きく設定されているため、強誘電体キャパシタと読み出しトランジスタとの間に存在する寄生容量値がアドレス毎に異なっても、読み出し動作時に容量性負荷に印加される電圧値の差が低減するので、強誘電体キャパシタの強誘電体膜の分極の偏位の検知が安定する。
【００３８】
本発明に係る半導体記憶装置において、強誘電体キャパシタの容量値は、該強誘電体キャパシタと容量性負荷との間に存在する寄生容量値と容量性負荷の容量値との和に比例するように設定されていることが好ましい。例えば、一の強誘電体キャパシタの容量値をＱ１Ａとし、他の強誘電体キャパシタの容量値をＱ１Ｂとし、一の強誘電体キャパシタと容量性負荷との間に存在する寄生容量値をＱ２Ａとし、他の強誘電体キャパシタと容量性負荷との間に存在する寄生容量値をＱ２Ｂとし、容量性負荷の容量値をＱ３ とすると、Ｑ１Ａ／Ｑ１Ｂ＝（Ｑ２Ａ＋Ｑ３ ）／（Ｑ２Ｂ＋Ｑ３ ）の関係が成り立つように、Ｑ１Ａ及びＱ１Ｂを設定することが好ましい。
【００３９】
このようにすると、強誘電体キャパシタと読み出しトランジスタとの間に存在する寄生容量値がアドレス毎に異なっても、読み出し動作時に容量性負荷に印加される電圧値が等しくなるので、強誘電体キャパシタの強誘電体膜の分極の偏位の検知が極めて安定になる。
【００４０】
本発明に係る半導体記憶装置において、直列回路の一端側に相対的に近い位置に配置された強誘電体キャパシタの２つの電極のうち面積が小さい方の電極の面積は、直列回路の一端側から相対的に遠い位置に配置された強誘電体キャパシタの２つの電極のうち面積が小さい方の電極の面積よりも大きいことが好ましい。
【００４１】
このようにすると、複数個の強誘電体キャパシタよりなる直列回路における読み出し電圧が印加される側に相対的に近い位置に配置された強誘電体キャパシタの容量値を、直列回路における読み出し電圧が印加される側から相対的に遠い位置に配置された強誘電体キャパシタの容量値よりも大きくすることが容易且つ確実になる。
【００４２】
本発明に係る半導体記憶装置において、直列回路の一端側に相対的に近い位置に配置された強誘電体キャパシタの強誘電体膜の厚さは、直列回路の一端側から相対的に遠い位置に配置された強誘電体キャパシタの強誘電体膜の厚さよりも小さいことが好ましい。
【００４３】
このようにすると、複数個の強誘電体キャパシタよりなる直列回路における読み出し電圧が印加される側に相対的に近い位置に配置された強誘電体キャパシタの容量値を、直列回路における読み出し電圧が印加される側から相対的に遠い位置に配置された強誘電体キャパシタの容量値よりも大きくすることが容易且つ確実になる。
【００４４】
本発明に係る半導体記憶装置において、直列回路の一端側に相対的に近い位置に配置された強誘電体キャパシタの強誘電体膜に添加されている不純物の量は、直列回路の一端側から相対的に遠い位置に配置された強誘電体キャパシタの強誘電体膜に添加されている不純物の量よりも多いことが好ましい。
【００４５】
このようにすると、複数個の強誘電体キャパシタよりなる直列回路における読み出し電圧が印加される側に相対的に近い位置に配置された強誘電体キャパシタの容量値を、直列回路における読み出し電圧が印加される側から相対的に遠い位置に配置された強誘電体キャパシタの容量値よりも大きくすることが容易且つ確実になる。
【００４６】
本発明に係る半導体記憶装置において、セット線に印加される読み出し電圧は、該読み出し電圧が印加されたときに強誘電体キャパシタの２つの電極同士の間に印加される電圧が該強誘電体キャパシタの抗電圧以下になるような大きさに設定されていることが好ましい。
【００４７】
このようにすると、強誘電体膜の分極の偏位をデータの読み出し前の偏位に戻すことができるため、データの再書き込み動作が不要になるので、強誘電体キャパシタのファティーグ特性を改善することができる。
【００４８】
本発明に係る半導体記憶装置において、容量性負荷は、ゲート電極が直列回路の他端側に接続された電界効果型トランジスタであることが好ましい。
【００４９】
このようにすると、電界効果型トランジスタのドレイン領域とソース領域との間に流れる電流を検出することにより、強誘電体膜の分極の偏位を確実に検知することができる。
【００５０】
本発明に係る半導体記憶装置の駆動方法は、それぞれが強誘電体膜の分極の偏位によってデータを記憶し、ビット線方向に連続に接続された複数個の強誘電体キャパシタと、複数個の強誘電体キャパシタのそれぞれと並列に接続され、複数個の強誘電体キャパシタのうちから１つの強誘電体キャパシタを選択する複数個の選択トランジスタと、連続に接続された複数個の強誘電体キャパシタよりなる直列回路の一端側に接続され、読み出し電圧が印加されるセット線と、直列回路の他端側に接続され、複数個の強誘電体キャパシタのうち選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知する容量性負荷とを備え、複数の強誘電体キャパシタの各容量値が互いに等しく設定されている半導体記憶装置の駆動方法を対象とし、直列回路の一端側に相対的に近い位置に配置された強誘電体キャパシタに書き込まれているデータを読み出すときにセット線に印加される読み出し電圧は、直列回路の一端側から相対的に遠い位置に配置された強誘電体キャパシタに書き込まれているデータを読み出すときにセット線に印加される読み出し電圧よりも小さく設定する。
【００５１】
本発明に係る半導体記憶装置の駆動方法によると、複数個の強誘電体キャパシタよりなる直列回路における読み出し電圧が印加される側に相対的に近い位置に配置された強誘電体キャパシタのデータを読み出すときの読み出し電圧は、直列回路における読み出し電圧が印加される側から相対的に遠い位置に配置された強誘電体キャパシタのデータを読み出すときの読み出し電圧よりも小さく設定されているため、強誘電体キャパシタと読み出しトランジスタとの間に存在する寄生容量値がアドレス毎に異なっても、読み出し動作時に容量性負荷に印加される電圧値の差が低減するので、強誘電体キャパシタの強誘電体膜の分極の偏位の検知が安定する。
【００５２】
本発明に係る半導体記憶装置の駆動方法において、読み出し電圧の大きさは、データを読み出そうとする強誘電体キャパシタと容量性負荷との間に存在する寄生容量値と容量性負荷の容量値との和に反比例するように設定されていることが好ましい。例えば、一の強誘電体キャパシタのデータを読み出すときの読み出し電圧をＶＲＡとし、他の強誘電体キャパシタのデータを読み出すときの読み出し電圧をＶＲＢとし、一の強誘電体キャパシタと容量性負荷との間に存在する寄生容量値をＱ２Ａとし、他の強誘電体キャパシタと容量性負荷との間に存在する寄生容量値をＱ２Ｂとし、容量性負荷の容量値をＱ３ とすると、ＶＲＡ／ＶＲＢ＝（Ｑ２Ｂ＋Ｑ３ ）／（Ｑ２Ａ＋Ｑ３ ）の関係が成り立つように、ＶＲＡ及びＶＲＢを設定することが好ましい。
【００５３】
このようにすると、強誘電体キャパシタと読み出しトランジスタとの間に存在する寄生容量値がアドレス毎に異なっても、読み出し動作時に容量性負荷に印加される電圧値が等しくなるので、強誘電体キャパシタの強誘電体膜の分極の偏位の検知が極めて安定になる。
【００５４】
本発明に係る半導体記憶装置の駆動方法において、セット線に印加される読み出し電圧は、該読み出し電圧が印加されたときに強誘電体キャパシタの２つの電極同士の間に印加される電圧が該強誘電体キャパシタの抗電圧以下になるような大きさに設定されていることが好ましい。
【００５５】
このようにすると、強誘電体膜の分極の偏位をデータの読み出し前の偏位に戻すことができるため、データの再書き込み動作が不要になるので、強誘電体キャパシタのファティーグ特性を改善することができる。
【００５６】
本発明に係る半導体記憶装置の駆動方法において、容量性負荷は、ゲート電極が直列回路の他端側に接続された電界効果型トランジスタであることが好ましい。
【００５７】
このようにすると、電界効果型トランジスタのドレイン領域とソース領域との間に流れる電流を検出することにより、強誘電体膜の分極の偏位を確実に検知することができる。
【００５８】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体記憶装置及びその駆動方法について、図１〜図４を参照しながら説明する。
【００５９】
図１は、第１の実施形態に係る半導体記憶装置を構成する１つのメモリセルブロックの等価回路を示しており、複数個例えば４個の強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４がビット線方向に直列に接続されていると共に、各強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４にはセル選択トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４がそれぞれ並列に接続されており、各強誘電体キャパシタと各セル選択トランジスタとによってメモリセルが構成されている。
【００６０】
複数個の強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４が直列に接続されてなる第１の直列回路の上端側と、複数個のセル選択トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４が直列に接続されてなる第２の直列回路の上端側とは、ブロック選択電界効果型トランジスタ（以下、単にブロック選択トランジスタと称する。）Ｑ０を介してセット線ＳＥＴに接続されており、ブロック選択トランジスタＱ０のゲート電極はブロック選択線ＢＳに接続されている。
【００６１】
複数個の強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４が直列に接続されてなる第１の直列回路の下端側と、複数個のセル選択トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４が直列に接続されてなる第２の直列回路の下端側とは書き込み電界効果型トランジスタ（以下、単に書き込みトランジスタと称する。）Ｑ５を介してリセット線ＲＳＴに共通に接続されており、書き込みトランジスタＱ５のゲート電極は書き込みトランジスタ制御線ＲＥに接続されている。
【００６２】
また、複数個の強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４が直列に接続されてなる第１の直列回路の下端側は、複数個の強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４のうち選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知することによりデータを読み出す読み出しトランジスタＱ６のゲート電極に接続されている。読み出しトランジスタＱ６のドレイン領域はビット線ＢＬに接続されていると共に、読み出しトランジスタＱ６のソース領域はリセット線ＲＳＴに接続されている。
【００６３】
第１行のメモリセルを構成するセル選択トランジスタＱ１のゲート電極は第１のワード線ＷＬ１に接続され、第２行のメモリセルを構成するセル選択トランジスタＱ２のゲート電極は第２のワード線ＷＬ２に接続され、第３行のメモリセルを構成するセル選択トランジスタＱ３のゲート電極は第３のワード線ＷＬ３に接続され、第４行のメモリセルを構成するセル選択トランジスタＱ４のゲート電極は第４のワード線ＷＬ４に接続されている。
【００６４】
（データの書き込み動作）
以下、第１の実施形態に係る半導体記憶装置におけるデータの書き込み動作について説明する。ここでは、第２行のメモリセルを構成する強誘電体キャパシタＣＦ２にデータを書き込む場合について説明する。
【００６５】
まず、ブロック選択線ＢＳ、書き込みトランジスタ制御線ＲＥ、及び選択されないメモリセルを構成するセル選択トランジスタＱ１、Ｑ３、Ｑ４の各ゲート電極に接続されているワード線ＷＬ１、ＷＬ３、ＷＬ４にハイ信号を印加して、ブロック選択トランジスタＱ０、書き込みトランジスタＱ５及びセル選択トランジスタＱ１、Ｑ３、Ｑ４をオン状態にする。このようにすると、図１に示すメモリセルブロックの第２行のメモリセルが選択される。
【００６６】
次に、データ”１”を書き込む場合には、セット線ＳＥＴにハイ信号を印加すると共にリセット線ＲＳＴにロー信号を印加する一方、データ”０”を書き込む場合には、セット線ＳＥＴにロー信号を印加すると共にリセット線ＲＳＴにハイ信号を印加する。
【００６７】
このようにすると、セット線ＳＥＴに印加された信号が強誘電体キャパシタＣＦ２の上電極に印加されると共に、リセット線ＲＳＴに印加された信号が強誘電体キャパシタＣＦ２の下電極に印加される。このため、データ”１”を書き込む場合には強誘電体キャパシタＣＦ２の強誘電体膜の分極は下向きになる一方、データ”０”を書き込む場合には強誘電体キャパシタＣＦ２の強誘電体膜の分極は上向きになる。
【００６８】
書き込み動作が完了すると、すべての信号線の電位をロー電位に設定した後、選択されたメモリセルを構成するセル選択トランジスタＱ２のゲート電極に接続されているワード線ＷＬ２にハイ信号を印加する。
【００６９】
このようにすると、セル選択トランジスタＱ２がオン状態になって、強誘電体キャパシタＣＦ２の上電極と下電極とが導通するので、上電極と下電極との間の電位差が零になる。
【００７０】
その後、ワード線ＷＬ２の電位をロー電位に復帰させる。このようにすると、電源がオフになっても、強誘電体キャパシタＣＦ２の強誘電体膜の分極の方向は保持されるので、強誘電体キャパシタＣＦ２に書き込まれているデータは保持される。
【００７１】
（データの読み出し動作）
次に、第２行のメモリセルを構成する強誘電体キャパシタＣＦ２からデータを読み出す動作について説明する。
【００７２】
まず、ブロック選択線ＢＳ、及び選択されないメモリセルを構成するセル選択トランジスタＱ１、Ｑ３、Ｑ４の各ゲート電極に接続されているワード線ＷＬ１、ＷＬ３、ＷＬ４にハイ信号を印加して、ブロック選択トランジスタＱ０及びセル選択トランジスタＱ１、Ｑ３、Ｑ４をオン状態にする。このようにすると、セット線ＳＥＴと強誘電体キャパシタＣＦ２の上電極とが接続されると共に、強誘電体キャパシタＣＦ２の下電極と読み出しトランジスタＱ６のゲート電極とが接続される。
【００７３】
次に、セット線ＳＥＴに読み出し電圧（例えば２Ｖ）を印加すると、読み出しトランジスタＱ６のゲート電極には、読み出し電圧が強誘電体キャパシタＣＦ２の容量値と読み出しトランジスタＱ６のゲート容量値との容量比で分割されてなる電圧が印加される。
【００７４】
強誘電体キャパシタＣＦ２にデータ”１”が保存されている場合とデータ”０”が保存されている場合とでは、強誘電体キャパシタＣＦ２の強誘電体膜の分極の方向が異なるため、ヒステリシス線の形状が異なるので、読み出しトランジスタＱ６のゲート電極に印加される電圧の大きさが異なる。従って、保存されているデータによって、読み出しトランジスタＱ６のゲート電位が異なる。
【００７５】
この状態で、ビット線ＢＬとリセット線ＲＳＴとの間に電圧を印加すると、読み出しトランジスタＱ６のゲート電位に応じた電流が読み出しトランジスタＱ６のドレイン領域とソース領域とに間に流れるので、この電流に基づいて、ビット線ＢＬに接続された抵抗性負荷に発生する電圧変化を検知すると、強誘電体キャパシタＣＦ２に保存されているデータを読み出すことができる。
【００７６】
データの読み出し動作が完了すると、すべての信号線の電位をロー電位に設定した後、選択されたメモリセルを構成するセル選択トランジスタＱ２のゲート電極に接続されているワード線ＷＬ２にハイ信号を印加する。
【００７７】
読み出し動作中においては、強誘電体キャパシタＣＦ２及びセル選択トランジスタＱ２のリーク電流により、フローティングノードである読み出しトランジスタＱ６のゲート電位が変動しているが、この動作によってフローティングノード電位がリセットされる。
【００７８】
図２は、第１の実施形態に係る半導体記憶装置の平面構造を示しており、図２に示す半導体記憶装置は、電界効果型トランジスタと強誘電体キャパシタとをローカル配線で接続した、いわゆるプレーナ構造を有しており、ローカル配線は２層構造のメタル配線により実現されている。尚、図２における強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａは、図１における強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４とそれぞれ対応する。
【００７９】
第１の実施形態に係る半導体記憶装置の特徴として、複数個の強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａが直列に接続されてなる第１の直列回路の上端側に相対的に近い位置に配置された強誘電体キャパシタの容量値は、第１の直列回路の上端側から相対的に遠い位置に配置された強誘電体キャパシタの容量値よりも大きくなるように設定されている。つまり、第１行の強誘電体キャパシタＣＦ１Ａの容量値は第２行の強誘電体キャパシタＣＦ２Ａの容量値よりも大きく、第２行の強誘電体キャパシタＣＦ２Ａの容量値は第３行の強誘電体キャパシタＣＦ３Ａの容量値よりも大きく、第３行の強誘電体キャパシタＣＦ３Ａの容量値は第４行の強誘電体キャパシタＣＦ４Ａの容量値よりも大きい。
【００８０】
図２において、セット線ＳＥＴ及びリセット線ＲＳＴは上層のメタル配線よりなり、ブロック選択線ＢＳ及びビット線ＢＬは下層のメタル配線よりなる。
【００８１】
図２において、１０ａ、１０ｂ、１０ｃは活性領域であり、１１ａはブロック選択線ＢＳに接続されたブロック選択トランジスタＱ０のポリシリコンゲートであり、ＷＬ１ａ、ＷＬ２ａ、ＷＬ３ａ、ＷＬ４ａはワード線であると共にセル選択トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４のポリシリコンゲートであり、ＲＥａは書き込みトランジスタ制御線であると共に書き込みトランジスタＱ５のポリシリコンゲートであり、１１ｂは読み出しトランジスタのポリシリコンゲートである。
【００８２】
図２において、１２ａは強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａの下電極であり、１２ｂは強誘電体キャパシタＣＦ３Ａ、ＣＦ４Ａの下電極であり、１３ａ、１３ｂ、１３ｃ、１３ｄは強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａの各上電極である。従って、下電極１２ａと上電極１３ａとの重なり領域が強誘電体キャパシタＣＦ１Ａであり、下電極１２ａと上電極１３ｂとの重なり領域が強誘電体キャパシタＣＦ２Ａであり、下電極１２ｂと上電極１３ｃとの重なり領域が強誘電体キャパシタＣＦ３Ａであり、下電極１２ｂと上電極１３ｄとの重なり領域が強誘電体キャパシタＣＦ４Ａである。また、図２において、１４ａ、１４ｂ、１４ｃ、１４ｄは上電極１３ａ、１３ｂ、１３ｃ、１３ｄのコンタクトであり、１５ａ、１５ｂは下電極１２ａ、１２ｂのコンタクトである。
【００８３】
図２において、活性領域１０ａ、１０ｂ、１０ｃにおけるポリシリコンゲート１１ａ、ＷＬ１ａ、ＷＬ２ａ、ＷＬ３ａ、ＷＬ４ａ、ＲＥａ、１１ｂと重なっている領域がゲートであり、活性領域１０ａ、１０ｂ、１０ｃにおけるポリシリコンゲート１１ａ、ＷＬ１ａ、ＷＬ２ａ、ＷＬ３ａ、ＷＬ４ａ、ＲＥａ、１１ｂと重なっていない領域がソース領域又はドレイン領域である。
【００８４】
図２に示すように、ブロック選択トランジスタＱ０のソース領域はコンタクトホール１７ａ、下層のメタル配線１６ａ及びヴィアホール１８ａを介してセット線ＳＥＴに接続され、ポリシリコンゲート１１ａはコンタクトホール１７ｂを介してブロック選択線ＢＳに接続されている。また、強誘電体キャパシタＣＦ１Ａの上電極１３ａとセル選択トランジスタＱ１の活性領域１０ａとは下層のメタル配線１６ｂを介して接続され、強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａの下電極１２ａとセル選択トランジスタＱ１、Ｑ２の活性領域１０ａとは下層のメタル配線１６ｃを介して接続され、強誘電体キャパシタＣＦ２Ａの上電極１３ｂとセル選択トランジスタＱ２の活性領域１０ａとは下層のメタル配線１６ｄを介して接続され、強誘電体キャパシタＣＦ３Ａの上電極１３ｃとセル選択トランジスタＱ３の活性領域１０ｂとは下層のメタル配線１６ｅを介して接続され、強誘電体キャパシタＣＦ３Ａ、ＣＦ４Ａの下電極１２ｂとセル選択トランジスタＱ３、Ｑ４の活性領域１０ｂとは下層のメタル配線１６ｆを介して接続され、強誘電体キャパシタＣＦ４Ａの上電極１３ｄと、書き込みトランジスタＱ５の活性領域１０ｂ及び読み出しトランジスタＱ６のポリシリコンゲート１１ｂとは下層のメタル配線１６ｇを介して接続され、リセット線ＲＳＴと書き込みトランジスタＱ５の活性領域１０ｂとは下層のメタル配線１６ｈを介して接続され、リセット線ＲＳＴと読み出しトランジスタＱ６の活性領域１０ｃとは下層のメタル配線１６ｉを介して接続されている。
【００８５】
図２に示す半導体記憶装置においては、ブロック選択トランジスタＱ０、セル選択トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４及び書き込みトランジスタＱ５の各ゲート幅は２．２μｍに設定され、各ゲート長は０．８μｍに設定され、読み出しトランジスタＱ６のゲート幅は２４．０μｍに設定され、ゲート長は３．０μｍに設定されている。各トランジスタＱ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６のゲート絶縁膜は、１５ｎｍの厚さを有する二酸化シリコン膜よりなり、その比誘電率は３．９である。
【００８６】
従って、ブロック選択トランジスタＱ０、セル選択トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４及び書き込みトランジスタＱ５のゲート容量値は４ｆＦ（フェムトファラッド）と見積もられ、読み出しトランジスタＱ６のゲート容量値は１６６ｆＦと見積もられる。
【００８７】
また、ブロック選択トランジスタＱ０、セル選択トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４及び書き込みトランジスタＱ５においては、ソース領域及びドレイン領域となる高濃度不純物層の面積は５．３μｍ２ であり、基板との接合容量等からなる寄生容量値は５ｆＦである。これらの寄生容量値を考慮して、強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａのサイズが決定される。
【００８８】
図２に示すように、第１行の強誘電体キャパシタＣＦ１Ａの上電極１３ａの面積は第２行の強誘電体キャパシタＣＦ２Ａの上電極１３ｂの面積よりも大きく、第２行の強誘電体キャパシタＣＦ２Ａの上電極１３ｂの面積は第３行の強誘電体キャパシタＣＦ３Ａの上電極１３ｃの面積よりも大きく、第３行の強誘電体キャパシタＣＦ３Ａの上電極１３ｃの面積は第４行の強誘電体キャパシタＣＦ４Ａの上電極１３ｄの面積よりも大きく、第４行の強誘電体キャパシタＣＦ４Ａの上電極１３ｄの面積は２５μｍ２ に設定されている。また、上電極１３ａ、１３ｂ、１３ｃ、１３ｄの各面積は、各強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａと読み出しトランジスタＱ６との間に存在する寄生容量値に基づき決定される。
【００８９】
電荷が第３行の強誘電体キャパシタＣＦ３Ａの下電極１２ｂから読み出しトランジスタＱ６のゲート電極に移動する経路には、セル選択トランジスタＱ４及び書き込みトランジスタＱ５の２つのジャンクション容量（２つのソース・ドレイン間容量：５ｆＦ×２）と、セル選択トランジスタＱ４のゲート容量（４ｆＦ）と、セル選択トランジスタＱ３及び書き込みトランジスタＱ５における、２つのフリンジ電界容量（０．５ｆＦ×２）及びオーバーラップ容量（１ｆＦ×２）とが存在する。尚、配線容量は小さいので無視することができる。従って、第３行の強誘電体キャパシタＣＦ３Ａと読み出しトランジスタＱ６のゲート電極との間に存在する寄生容量値は１７ｆＦである。また、読み出しトランジスタＱ６のゲート容量値は１６６ｆＦである。
【００９０】
従って、第３行の強誘電体キャパシタＣＦ３Ａの上電極１３ｃの面積は、第４行の強誘電体キャパシタＣＦ４Ａの上電極１３ｄの面積（２５μｍ２ ）×（１＋１７ｆＦ／（１６６ｆＦ＋１７ｆＦ））＝２７．３μｍ２ に設定する。
【００９１】
同様にして、第２行の強誘電体キャパシタＣＦ２Ａの面積は、第４行の強誘電体キャパシタＣＦ４Ａの上電極１３ｄの面積（２５μｍ２ ）×（１＋３１ｆＦ／（１６６ｆＦ＋３１ｆＦ））＝２８．９μｍ２ に設定し、第１行の強誘電体キャパシタＣＦ１Ａの面積は、第４行の強誘電体キャパシタＣＦ４Ａの上電極１３ｄの面積（２５μｍ２ ）×（１＋４４ｆＦ／（１６６ｆＦ＋４４ｆＦ））＝３０．２μｍ２ に設定する。
【００９２】
以下、データ”１”を読み出すときの動作について、図３及び図４に示すヒステリシス線及び負荷容量線を用いて説明する。尚、図３は第１の実施形態の場合（上電極の面積が異なる場合）を示し、図４は従来の場合（上電極の面積が等しい場合）を示している。また、図３及び図４においては、アドレス毎の動作点の差異が分かるように、すべてのアドレスの負荷容量線を描いている。
【００９３】
図４において、Ａは飽和ヒステリシスループを示し、Ｂ１、Ｂ２、Ｂ３、Ｂ４は強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４に保存されたデータを読み出すときの容量負荷線を示し、Ｃは強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４に正電圧を印加したときに保持動作点ａを出発点として描くヒステリシス線を示し、ｂ１、ｂ２、ｂ３、ｂ４は読み出し動作点を示し、ｃは読み出し動作時にブロック選択線ＢＳに印加される読み出し電圧を示す。読み出し動作点ｂ１、ｂ２、ｂ３、ｂ４と保持動作点ａとの電位差は強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４の両電極間に発生する電位差であり、読み出し電圧ｄと読み出し動作点ｂ１、ｂ２、ｂ３、ｂ４との電位差は、強誘電体キャパシタＣＦ４、ＣＦ３、ＣＦ２、ＣＦ１にアクセスしたときに読み出しトランジスタＱ６のゲート電極に発生する電圧である。
【００９４】
強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４のアドレスによって容量負荷線Ｂ１、Ｂ２、Ｂ３、Ｂ４が異なる理由は、読み出しトランジスタＱ６のゲート容量値は等しいが、寄生容量値が異なるためである。このため、ヒステリシス線Ｃと容量負荷線Ｂ１、Ｂ２、Ｂ３、Ｂ４との交点で決まる読み出し動作点ｂ１、ｂ２、ｂ３、ｂ４はアドレス毎に異なり、これによって、読み出しトランジスタＱ６のドレイン電流がばらつくこととなる。
【００９５】
図３において、ｅ１、ｅ２、ｅ３、ｅ４は強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａの保持動作点であり、Ｅ１、Ｅ２、Ｅ３、Ｅ４は強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａに正電圧を印加したときに保持動作点ｅ１、ｅ２、ｅ３、ｅ４を出発点として描くヒステリシス線を示し、Ｆ１、Ｆ２、Ｆ３、Ｆ４は強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａの容量負荷線を示し、ｆ１、ｆ２、ｆ３、ｆ４は強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａの読み出し電圧を示し、ｇ１、ｇ２、ｇ３、ｇ４は強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａの読み出し動作点を示している。
【００９６】
ここで、読み出し動作点ｇ１、ｇ２、ｇ３、ｇ４と保持動作点ｅ１、ｅ２、ｅ３、ｅ４との間の電位差が強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａの両電極間に発生する電位差であり、読み出し電圧ｆ１、ｆ２、ｆ３、ｆ４と読み出し動作点ｇ１、ｇ２、ｇ３、ｇ４との間の電位差が強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａに保持されているデータ”１”を読み出したときに読み出しトランジスタＱ６のゲート電極に発生する電圧である。
【００９７】
容量負荷線Ｆ１、Ｆ２、Ｆ３、Ｆ４の傾きは、読み出しトランジスタＱ６のゲート容量値と、寄生容量値との和であって、強誘電体キャパシタＣＦ４Ａ、ＣＦ３Ａ、ＣＦ２Ａ、ＣＦ１Ａの順に大きくなる。また、強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａの強誘電体膜の分極値は上電極１３ａ、１３ｂ、１３ｃ、１３ｄの面積に比例する。
【００９８】
従って、第１の実施形態においては、上電極１３ａ、１３ｂ、１３ｃ、１３ｄの面積が強誘電体キャパシタＣＦ４Ａ、ＣＦ３Ａ、ＣＦ２Ａ、ＣＦ１Ａの順に大きくなっているため、強誘電体膜の分極値（保持動作点）も、ｅ４、ｅ３、ｅ２、ｅ１の順に大きくなっている。
【００９９】
また、保持動作点ｅ１、ｅ２、ｅ３、ｅ４にある強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａに正電圧を印加したときのヒステリシス線Ｅ１、Ｅ２、Ｅ３、Ｅ４の傾きも、上電極１３ａ、１３ｂ、１３ｃ、１３ｄの面積に比例するので、ヒステリシス線の傾きは、Ｅ４、Ｅ３、Ｅ２、Ｅ１の順に大きくなる。尚、読み出し電圧ｆ１、ｆ２、ｆ３、ｆ４は、各アドレスに対して共通であるから、互いに等しい。
【０１００】
第１の実施形態においては、寄生容量値の差異に起因して、アドレス毎に容量負荷線Ｆ１、Ｆ２、Ｆ３、Ｆ４の傾きが異なり、これに対応して、ヒステリシス線Ｅ１、Ｅ２、Ｅ３、Ｅ４の傾きも異なるので、容量負荷線Ｆ１、Ｆ２、Ｆ３、Ｆ４とヒステリシス線Ｅ１、Ｅ２、Ｅ３、Ｅ４との各交点である読み出し動作点ｇ１、ｇ２、ｇ３、ｇ４の電圧値は等しくなる。このため、アドレス毎に読み出しトランジスタＱ６のゲート電位がばらつくという問題が発生しない。
【０１０１】
尚、第１の実施形態においては、プレーナー構造の強誘電体キャパシタの例を示したが、スタック構造の強誘電体キャパシタにおいても、アドレス毎に強誘電体キャパシタの電極の面積を異ならせることにより、第１の実施形態と同様の効果が得られる。
【０１０２】
また、第１の実施形態においては、複数の強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａからなる第１の直列回路の上端側に相対的に近い位置に配置された強誘電体キャパシタの上電極及び下電極のうち面積が小さい方の電極の面積を、第１の直列回路の上端側から相対的に遠い位置に配置された強誘電体キャパシタの上電極及び下電極のうち面積が小さい方の電極の面積よりも大きくしたが、これに代えて、第１の直列回路の上端側に相対的に近い位置に配置された強誘電体キャパシタの強誘電体膜の厚さを、第１の直列回路の上端側から相対的に遠い位置に配置された強誘電体キャパシタの強誘電体膜の厚さよりも小さくしてもよい。
【０１０３】
具体的には、強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａと読み出しトランジスタＱ６との間に存在する寄生容量値と、読み出しトランジスタＱ６のゲート容量値との和に比例して、アドレス毎に強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａの強誘電体膜の膜厚を異ならせてもよい。
【０１０４】
例えば、強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａの電極の面積を等しく設定しておき、第４行の強誘電体キャパシタＣＦ４Ａの強誘電体膜の厚さを２００ｎｍとすると、第３行の強誘電体キャパシタＣＦ３Ａの強誘電体膜の厚さを、２００ｎｍ×（１−１７ｆＦ／（１６６ｆＦ＋１７ｆＦ））＝１８１ｎｍに設定し、第２行の強誘電体キャパシタＣＦ２Ａの強誘電体膜の厚さを、２００ｎｍ×（１−３１ｆＦ／（１６６ｆＦ＋３１ｆＦ））＝１６９ｎｍに設定し、第１行の強誘電体キャパシタＣＦ１Ａの強誘電体膜の厚さを、２００ｎｍ×（１−４４ｆＦ／（１６６ｆＦ＋４４ｆＦ））＝１５８ｎｍに設定してもよい。
【０１０５】
また、第１の実施形態に代えて、複数の強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａからなる第１の直列回路の上端側に相対的に近い位置に配置された強誘電体キャパシタの強誘電体膜に添加されている不純物の量を、第１の直列回路の上端側から相対的に遠い位置に配置された強誘電体キャパシタの強誘電体膜に添加されている不純物の量よりも多くしてもよい。
【０１０６】
例えば、強誘電体膜がストロンチウム・ビスマス・タンタレート（ＳｒＢｉ２ Ｔａ２Ｏ９）である場合には、アドレス毎に、添加するニオブ（Ｎｂ）の元素量を寄生容量比に応じて調整する。具体的には、メタル・オーガニック・デコンポジション法（ＭＯＤ法）で成膜される強誘電体膜をアドレス毎に異なるＭＯＤ原料液を用いて成膜してパターニングする。この場合、ＭＯＤ原料液に添加されるＮｂ元素の量をアドレス毎に異ならせる。
【０１０７】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶装置及びその駆動方法について、図１、図５及び図６を参照しながら説明する。
【０１０８】
第２の実施形態は、第１の実施形態と同様、図１に示した等価回路を有しているが、第１の実施形態と異なり、複数個の強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４の容量値は互いに等しい。具体的には、複数個の強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４の上電極及び下電極の面積は互いに等しい。
【０１０９】
図５は、第２の実施形態に係る半導体記憶装置の平面構造を示している。尚、図５に示す半導体記憶装置においては、図２に示した半導体記憶装置と同様の部材については、同一の符号を付すことにより、説明を省略する。また、図５における強誘電体キャパシタＣＦ１Ｂ、ＣＦ２Ｂ、ＣＦ３Ｂ、ＣＦ４Ｂは、図１における強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４とそれぞれ対応している。
【０１１０】
図５において、２２ａは強誘電体キャパシタＣＦ１Ｂ、ＣＦ２Ｂの下電極であり、２２ｂは強誘電体キャパシタＣＦ３Ｂ、ＣＦ４Ｂの下電極であり、２３ａ、２３ｂ、２３ｃ、２３ｄは強誘電体キャパシタＣＦ１Ｂ、ＣＦ２Ｂ、ＣＦ３Ｂ、ＣＦ４Ｂの各上電極である。従って、下電極２２ａと上電極２３ａとの重なり領域が強誘電体キャパシタＣＦ１Ｂであり、下電極２２ａと上電極２３ｂとの重なり領域が強誘電体キャパシタＣＦ２Ｂであり、下電極２２ｂと上電極２３ｃとの重なり領域が強誘電体キャパシタＣＦ３Ｂであり、下電極２２ｂと上電極２３ｄとの重なり領域が強誘電体キャパシタＣＦ４Ｂである。
【０１１１】
第２の実施形態においては、データの書き込み動作及び読み出しについても第１の実施形態と同様であるが、読み出し動作をする際の読み出し電圧がアドレス毎に異なることが特徴である。
【０１１２】
第２の実施形態においては、複数個の強誘電体キャパシタＣＦ１Ｂ、ＣＦ２Ｂ、ＣＦ３Ｂ、ＣＦ４Ｂが直列に接続されてなる第１の直列回路の上端側に相対的に近い位置に配置された強誘電体キャパシタのデータを読み出すときの読み出し電圧は、第１の直列回路の上端側から相対的に遠い位置に配置された強誘電体キャパシタのデータを読み出すときの読み出し電圧よりも小さい。つまり、第１行の強誘電体キャパシタＣＦ１Ｂのデータを読み出すときの読み出し電圧は第２行の強誘電体キャパシタＣＦ２Ｂのデータを読み出すときの読み出し電圧よりも小さく、第２行の強誘電体キャパシタＣＦ２Ｂのデータを読み出すときの読み出し電圧は第３行の強誘電体キャパシタＣＦ３Ｂのデータを読み出すときの読み出し電圧よりも小さく、第３行の強誘電体キャパシタＣＦ３Ｂのデータを読み出すときの読み出し電圧は第４行の強誘電体キャパシタＣＦ４Ｂのデータを読み出すときの読み出し電圧よりも小さい。この場合、第１の実施形態において求めた各アドレスの強誘電体キャパシタの寄生容量値に応じて、読み出し電圧を異ならせる。
【０１１３】
以下、強誘電体キャパシタＣＦ１Ｂ、ＣＦ２Ｂ、ＣＦ３Ｂ、ＣＦ４Ｂに保存されているデータを読み出すときの読み出し電圧について具体的に説明する。
【０１１４】
例えば、第４行の強誘電体キャパシタＣＦ４Ｂのデータを読み出すときの読み出し電圧を２Ｖとすると、第３行の強誘電体キャパシタＣＦ３Ｂのデータを読み出すときの読み出し電圧は、２Ｖ×（１−１７ｆＦ／（１６６ｆＦ＋１７ｆＦ））＝１．８１Ｖに設定し、第２行の強誘電体キャパシタＣＦ２Ｂのデータを読み出すときの読み出し電圧は、２Ｖ×（１−３１ｆＦ／（１６６ｆＦ＋３１ｆＦ））＝１．６９Ｖに設定し、第１行の強誘電体キャパシタＣＦ１Ｂのデータを読み出すときの読み出し電圧は、２Ｖ×（１−４４ｆＦ／（１６６ｆＦ＋４４ｆＦ））＝１．５８Ｖに設定する。
【０１１５】
以下、データ”１”を読み出すときの動作について、図６に示すヒステリシス線及び容量負荷線を用いて説明する。
【０１１６】
図６において、ｊは保持動作点を示し、Ｊは強誘電体キャパシタに正電圧を印加したときに保持動作点ｊを出発点として描くヒステリシス線を示し、Ｋ１、Ｋ２、Ｋ３、Ｋ４は強誘電体キャパシタＣＦ１Ｂ、ＣＦ２Ｂ、ＣＦ３Ｂ、ＣＦ４Ｂの容量負荷線を示し、ｋ１、ｋ２、ｋ３、ｋ４は強誘電体キャパシタＣＦ１Ｂ、ＣＦ２Ｂ、ＣＦ３Ｂ、ＣＦ４Ｂのデータを読み出すときの読み出し電圧を示し、ｈは読み出し動作点を示す。
【０１１７】
容量負荷線Ｋ１、Ｋ２、Ｋ３、Ｋ４の傾きは、読み出しトランジスタＱ６のゲート容量値と、寄生容量値との和であって、強誘電体キャパシタＣＦ４Ｂ、ＣＦ３Ｂ、ＣＦ２Ｂ、ＣＦ１Ｂの順に大きくなる。
【０１１８】
第２の実施形態においては、読み出し電圧をアドレス毎にｋ１、ｋ２、ｋ３、ｋ４のように異ならせているため、保持動作点ｊにある強誘電体キャパシタに正電圧を印加したときのヒステリシス線Ｊと、容量負荷線Ｋ１、Ｋ２、Ｋ３、Ｋ４との交点ｈである読み出し動作点はすべてのアドレスにおいて同一になる。このため、アドレス毎に読み出しトランジスタＱ６のゲート電位がばらつくという問題が発生しない。
【０１１９】
尚、第１及び第２の実施形態においては、容量性負荷として読み出しトランジスタＱ６を用い、読み出し電圧が、強誘電体キャパシタの容量値と読み出しトランジスタＱ６のゲート容量値とに基づいて分割されてなる電圧が読み出しトランジスタＱ６のゲート電極に印加され、該ゲート電極の電位に応じて読み出しトランジスタＱ６のドレイン領域とソース領域との間に流れる電流の差異を検知することにより、強誘電体キャパシタに保存されているデータを読み出したが、読み出しトランジスタＱ６に代えて、他の容量性負荷を用いてもよい。例えば、読み出しトランジスタＱ６に代えて配線を用い、読み出し電圧が強誘電体キャパシタの容量値と配線が有する配線容量値とに基づき分割されてなる電圧が配線に印加されるときの電圧値をセンスアンプで検知してもよい。
【０１２０】
また、容量性負荷として読み出しトランジスタＱ６を用いる場合には、読み出し電圧が、強誘電体キャパシタの容量値と読み出しトランジスタＱ６のゲート容量値とに基づいて分割されてなる電圧の大きさが、強誘電体キャパシタの抗電圧以下になるように読み出し電圧の大きさを設定することが好ましい。
【０１２１】
このようにすると、強誘電体膜の分極の偏位をデータの読み出し前の偏位に戻すことができるため、データの再書き込み動作が不要になるので、強誘電体キャパシタのファティーグ特性を改善することができ、極めて有効である。
【０１２２】
【発明の効果】
本発明に係る半導体記憶装置又はその駆動方法によると、強誘電体キャパシタと読み出しトランジスタとの間に存在する寄生容量値がアドレス毎に異なっても、読み出し動作時に容量性負荷に印加される電圧値の差が低減するので、強誘電体キャパシタの強誘電体膜の分極の偏位の検知が安定する。
【図面の簡単な説明】
【図１】第１及び第２の実施形態に係る半導体記憶装置を構成するメモリセルブロックの等価回路図である。
【図２】第１の実施形態に係る半導体記憶装置の平面構造を示す図である。
【図３】第１の実施形態に係る半導体記憶装置において、データ”１”を読み出すときの電圧と分極との関係を説明する図である。
【図４】従来の半導体記憶装置において、データ”１”を読み出すときの電圧と分極との関係を説明する図である。
【図５】第２の実施形態に係る半導体記憶装置の平面構造を示す図である。
【図６】第２の実施形態に係る半導体記憶装置において、データ”１”を読み出すときの電圧と分極との関係を説明する図である。
【図７】第１の従来例に係る半導体記憶装置を構成するメモリセルの等価回路図である。
【図８】第２の従来例に係る半導体記憶装置を構成するメモリセルの等価回路図である。
【図９】第２の従来例に係る半導体記憶装置の読み出し動作時の電荷と電圧との振る舞いを説明する図である。
【図１０】本発明の前提となる半導体記憶装置の等価回路図である。
【符号の説明】
ＣＦ１、ＣＦ１Ａ、ＣＦ１Ｂ 第１行の強誘電体キャパシタ
ＣＦ２、ＣＦ２Ａ、ＣＦ２Ｂ 第２行の強誘電体キャパシタ
ＣＦ３、ＣＦ３Ａ、ＣＦ３Ｂ 第３行の強誘電体キャパシタ
ＣＦ４、ＣＦ４Ａ、ＣＦ４Ｂ 第４行の強誘電体キャパシタ
Ｑ０ ブロック選択トランジスタ
Ｑ１ 第１行のセル選択トランジスタ
Ｑ２ 第２行のセル選択トランジスタ
Ｑ３ 第３行のセル選択トランジスタ
Ｑ４ 第４行のセル選択トランジスタ
Ｑ５ 書き込みトランジスタ
Ｑ６ 読み出しトランジスタ
ＳＥＴ セット線
ＲＳＴ リセット線
ＢＳ ブロック選択線
ＲＥ 書き込みトランジスタ制御線
ＢＬ ビット線
ＷＬ１ 第１行のワード線
ＷＬ２ 第２行のワード線
ＷＬ３ 第３行のワード線
ＷＬ４ 第４行のワード線
１２ａ 強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａの下電極
１２ｂ 強誘電体キャパシタＣＦ３Ａ、ＣＦ４Ａの下電極
１３ａ 強誘電体キャパシタＣＦ１Ａの上電極
１３ｂ 強誘電体キャパシタＣＦ２Ａの上電極
１３ｃ 強誘電体キャパシタＣＦ３Ａの上電極
１３ｄ 強誘電体キャパシタＣＦ４Ａの上電極
２２ａ 強誘電体キャパシタＣＦ１Ｂ、ＣＦ２Ｂの下電極
２２ｂ 強誘電体キャパシタＣＦ３Ｂ、ＣＦ４Ｂの下電極
２３ａ 強誘電体キャパシタＣＦ１Ｂの上電極
２３ｂ 強誘電体キャパシタＣＦ２Ｂの上電極
２３ｃ 強誘電体キャパシタＣＦ３Ｂの上電極
２３ｄ 強誘電体キャパシタＣＦ４Ｂの上電極
【発明の属する技術分野】
本発明は、強誘電体キャパシタを有する半導体記憶装置及びその駆動方法に関する。
【０００２】
【従来の技術】
強誘電体キャパシタを有する半導体記憶装置の第１の従来例としては、図７に示すように、電界効果型トランジスタ（以下、ＦＥＴという）１と強誘電体キャパシタ２とを有し、ＦＥＴ１のドレイン領域１ａにビット線ＢＬを接続し、ＦＥＴ１のソース領域１ｂに強誘電体キャパシタ２の上電極を接続し、ＦＥＴ１のゲート電極１ｃにワード線ＷＬを接続してなるものが知られている。
【０００３】
この第１の従来例に係る半導体記憶装置は、データの読み出し時に、記録されていたデータが消える破壊読み出し方式である。このため、データの読み出し後に再書き込み動作が必要になるため、データの読み出し動作毎に強誘電体膜の分極の向きを変える動作（分極反転動作）が必要になる。
【０００４】
ところで、強誘電体膜には分極疲労劣化という現象が発生するので、分極反転動作を繰り返し行なうと、強誘電体膜の分極発現特性が著しく劣化するという問題がある。
【０００５】
そこで、図８に示すような第２の従来例に係る半導体記憶装置が提案されている。すなわち、第２の従来例は、ＦＥＴ１のゲート電極１ｃに強誘電体キャパシタ２の下電極１ｂを接続して、強誘電体キャパシタ２をＦＥＴ１のゲート電位を制御に用いる非破壊読み出し方式である。尚、図８において、３は基板を示している。
【０００６】
この第２の従来例に係る半導体記憶装置にデータを書き込む際には、制御電極となる強誘電体キャパシタ２の上電極２ａと、基板３との間に書き込み電圧を印加する。
【０００７】
例えば、上電極２ａに、基板３に対して正となる電圧（制御電圧）を印加してデータを書き込むと、強誘電体キャパシタ２の強誘電体膜２ｃには下向きの分極が発生する。その後、上電極２ａを接地しても、ＦＥＴ１のゲート電極１ｃには正の電荷が残るので、ゲート電極１ｃの電位は正となる。
【０００８】
ゲート電極１ｃの電位がＦＥＴ１のしきい値電圧を超えていれば、ＦＥＴ１はオン状態であるから、ドレイン領域１ａとソース領域１ｂとの間に電位差を与えると、ドレイン領域１ａとソース領域１ｂとの間に電流が流れる。このような強誘電体メモリの論理状態を例えば”１”と定義する。
【０００９】
一方、強誘電体キャパシタ２の上電極２ａに、基板３に対して負となる電圧を印加すると、強誘電体キャパシタ２の強誘電体膜２ｃには上向きの分極が発生する。その後、上電極２ａを接地しても、ＦＥＴ１のゲート電極１ｃには負の電荷が残るので、ゲート電極１ｃの電位は負となる。この場合、ゲート電極１ｃの電位は常にＦＥＴ１のしきい値電圧よりも小さいので、ＦＥＴ１はオフ状態であるから、ドレイン領域１ａとソース領域１ｂとの間に電位差を与えても、ドレイン領域１ａとソース領域１ｂとの間に電流は流れない。このような強誘電体メモリの論理状態を例えば”０”と定義する。
【００１０】
強誘電体キャパシタ２への供給電源が切断されても、つまり、強誘電体キャパシタ２の上電極２ａに電圧が印加されなくなっても、前述の各論理状態は保存されるので、不揮発性の記憶装置が実現される。すなわち、ある期間供給電源を切断した後、再び電源を供給してドレイン領域１ａとソース領域１ｂとの間に電圧を印加すると、論理状態が”１”のときにはドレイン領域１ａとソース領域１ｂとの間に電流が流れるので、データ”１”を読み出すことができる一方、論理状態が”０”のときにはドレイン領域１ａとソース領域１ｂとの間に電流が流れないので、データ”０”を読み出すことができる。
【００１１】
【発明が解決しようとする課題】
電源切断期間中においてもデータを正しく保持しておく（このようにデータを保持しておく特性をリテンションという）ためには、電源切断期間中においても、データ”１”のときにはＦＥＴ１のゲート電極１ｃの電位が常にＦＥＴ１のしきい値電圧よりも高く維持されていると共に、データ”０”のときにはＦＥＴ１のゲート電極１ｃの電位が常に負電圧になるように維持されていることが必要になる。
【００１２】
ところで、電源切断期間中においては、強誘電体キャパシタ２の上電極２ａ及び基板３は接地電位となるので、ゲート電極１ｃの電位は孤立している。このため、理想的には図９に示すように、強誘電体キャパシタ２へのデータの書き込み時のヒステリシスループ４と、バイアス電圧が０ＶであるときのＦＥＴ１のゲート容量負荷線７との第１の交点ｄが、データ”１”に対するゲート電極１ｃの電位になると共に、ヒステリシスループ４とゲート容量負荷線７との第２の交点ｃが、データ”０”に対するゲート電極１ｃの電位になる。尚、図９において、縦軸は上電極２ａ（又はゲート電極１ｃ）に現われる電荷Ｑを示し、横軸は電圧Ｖを示している。
【００１３】
ところが、実際には、強誘電体キャパシタ２は理想的な絶縁体ではなくて抵抗成分を持っているので、この抵抗成分を通してゲート電極１ｃの電位は降下していく。この電位降下は、指数関数的であって、ＦＥＴ１のゲート容量と強誘電体キャパシタ２の容量との並列合成容量と、強誘電体キャパシタ２の抵抗成分とを掛け合わせて得られる時定数を持ち、この時定数は高々１０４ 秒程度である。従って、ゲート電極１ｃの電位は数時間で半減することになる。
【００１４】
図９に示すように、ゲート電極１ｃの電位は第１の交点ｃで１Ｖ程度であるから、この電位が半減すると、ゲート電極１ｃの電位は、０．５Ｖ程度になってＦＥＴ１のしきい値電圧（一般的には、０．７Ｖ程度である。）よりも低くなるので、オン状態であるべきＦＥＴ１は短時間でオフ状態になる。
【００１５】
このように、強誘電体キャパシタをＦＥＴのゲート電位の制御に用いる方式の強誘電体メモリにおいては、データの読み出し後に再書き込み動作が不要であるという利点を有しているが、以下のような問題点を有している。すなわち、データの書き込み後にＦＥＴのゲート電極に電位が発生しており、該ゲート電位を保持する能力がリテンション特性を決定するが、強誘電体キャパシタの抵抗成分により、強誘電体キャパシタが放電するまでの時定数が短いため、データ保持能力が短いつまりリテンション特性が良くないという問題を有している。
【００１６】
そこで、我々は、図１０に示すような半導体記憶装置を考慮した。以下、図１０に示す半導体記憶装置を本発明の前提となる半導体記憶装置と称する。
【００１７】
本発明の前提となる半導体記憶装置を構成する第１列のメモリセルブロックにおいては、複数個例えば４個の強誘電体キャパシタＣＦ１１、ＣＦ２１、ＣＦ３１、ＣＦ４１がビット線方向に直列に接続されていると共に、各強誘電体キャパシタＣＦ１１、ＣＦ２１、ＣＦ３１、ＣＦ４１には並列にセル選択電界効果型トランジスタ（以下、単にセル選択トランジスタと称する。）Ｑ１１、Ｑ２１、Ｑ３１、Ｑ４１が接続されており、各強誘電体キャパシタと各セル選択トランジスタとによってメモリセルが構成されている。複数個の強誘電体キャパシタＣＦ１１、ＣＦ２１、ＣＦ３１、ＣＦ４１が直列に接続されてなる第１列の直列回路の下端側には、複数個の強誘電体キャパシタＣＦ１１、ＣＦ２１、ＣＦ３１、ＣＦ４１のうち選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知することによりデータを読み出す第１の読み出し電界効果型トランジスタ（以下、単に読み出しトランジスタと称する。）Ｑ５１が接続されている。
【００１８】
また、第２列のメモリセルブロックにおいても、第１のメモリセルブロックと同様、複数個の強誘電体キャパシタＣＦ１２、ＣＦ２２、ＣＦ３２、ＣＦ４２がビット線方向に直列に接続されていると共に、各強誘電体キャパシタＣＦ１２、ＣＦ２２、ＣＦ３２、ＣＦ４２に並列にセル選択トランジスタＱ１２、Ｑ２２、Ｑ３２、Ｑ４２が接続されており、複数個の強誘電体キャパシタＣＦ１２、ＣＦ２２、ＣＦ３２、ＣＦ４２が直列に接続されてなる第２列の直列回路の下端側には、選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知することによりデータを読み出す第２の読み出しトランジスタＱ５２が接続されている。
【００１９】
第１行のメモリセルを構成するセル選択トランジスタＱ１１、Ｑ１２のゲート電極は第１のワード線ＷＬ１に共通に接続され、第２行のメモリセルを構成するセル選択トランジスタＱ２１、Ｑ２２のゲート電極は第２のワード線ＷＬ２に共通に接続され、第３行のメモリセルを構成するセル選択トランジスタＱ３１、Ｑ３２のゲート電極は第３のワード線ＷＬ３に共通に接続され、第４行のメモリセルを構成するセル選択トランジスタＱ４１、Ｑ４２のゲート電極は第４のワード線ＷＬ４に共通に接続されている。
【００２０】
第１列の直列回路の上端部、つまり第１行の強誘電体キャパシタＣＦ１１の上電極は第１の制御線（第１のセット線）ＢＳ１に接続されていると共に、第１列の直列回路の下端部、つまり第４行の強誘電体キャパシタＣＦ４１の下電極は第１の読み出しトランジスタＱ５１のゲート電極に接続され、第１の読み出しトランジスタＱ５１のドレイン領域は第１のビット線ＢＬ１に接続されている。
【００２１】
第２列の直列回路の上端部、つまり第１行の強誘電体キャパシタＣＦ１２の上電極は第２の制御線（第２のセット線）ＢＳ２に接続されていると共に、第２列の直列回路の下端部、つまり第４行の強誘電体キャパシタＣＦ４２の下電極は第１の読み出しトランジスタＱ５２のゲート電極に接続され、第２の読み出しトランジスタＱ５２のドレイン領域は第２のビット線ＢＬ２に接続されている。
【００２２】
第１の読み出しトランジスタＱ５１のソース領域と第２の読み出しトランジスタＱ５２のソース領域はプレート線（リセット線）ＣＰに共通に接続されている。
【００２３】
本発明の前提となる半導体記憶装置における書き込み動作は以下の通りである。ここでは、第１列の第２行のメモリセルを構成する強誘電体キャパシタＣＦ２１にデータを書き込む場合について説明する。
【００２４】
まず、ワード線ＷＬ１、ＷＬ３、ＷＬ４に高電圧を印加してセル選択トランジスタＱ１１、Ｑ３１、Ｑ４１をオン状態にする一方、ワード線ＷＬ２に接地電圧を印加してセル選択トランジスタＱ２１をオフ状態にする。このようにすると、強誘電体キャパシタＣＦ２１が選択されると共に、強誘電体キャパシタＣＦ２１の容量と第１の読み出しトランジスタＱ５１のゲート容量とが直列に接続されたことになり、直列容量回路の一端が第１の読み出しトランジスタＱ５１のウェル領域になると共に直列容量回路の他端が第１の制御線ＢＳ１になる。
【００２５】
次に、第１の読み出しトランジスタＱ５１のウェル領域を接地すると共に、第１の制御線ＢＳ１に書き込み電圧を印加すると、該書き込み電圧の極性に応じて強誘電体キャパシタＣＦ２１の分極の方向が変化する。その後、ワード線ＷＬ２に高電圧を印加して、セル選択トランジスタＱ２１をオン状態にすると、強誘電体キャパシタＣＦ２１の上電極と下電極とが短絡するので、強誘電体キャパシタＣＦ２１はリセット状態になる。
【００２６】
第１行の第２列のメモリセルを構成する強誘電体キャパシタＣＦ２１からデータを読み出す動作は次の通りである。
【００２７】
まず、書き込み動作時と同様、ワード線ＷＬ１、ＷＬ３、ＷＬ４に高電圧を印加してセル選択トランジスタＱ１１、Ｑ２１、Ｑ４１をオン状態にする一方、ワード線ＷＬ２に接地電圧を印加してセル選択トランジスタＱ３１をオフ状態にする。このようにすると、強誘電体キャパシタＣＦ２１が選択されると共に、強誘電体キャパシタＣＦ２１の容量と第１の読み出しトランジスタＱ５１のゲート容量とが直列に接続されたことになり、直列容量回路の一端が第１の読み出しトランジスタＱ５１のウェル領域になると共に他端が第１の制御線ＢＳ１になる。
【００２８】
次に、第１の読み出しトランジスタＱ５１のウェル領域を接地すると共に、第１の制御線ＢＳ１に読み出し電圧を印加すると、該読み出し電圧が、強誘電体キャパシタＣＦ２１の容量値と第１の読み出しトランジスタＱ５１のゲート容量値とに応じて分割されてなる電圧が第１の読み出しトランジスタＱ５１のゲート電極に印加され、該ゲート電極の電位に応じて第１の読み出しトランジスタＱ５１のドレイン領域とソース領域との間に電流が流れ、該電流がプレート線ＣＰと第１のビット線ＢＬ１との間に流れる。
【００２９】
本発明の前提となる半導体記憶装置においては、強誘電体キャパシタに書き込まれているデータに応じて強誘電体膜の分極値が異なるため、読み出し電圧を印加したときの強誘電体膜の分極値の変化も異なる。電圧の変化に対する分極値の変化の比が容量値であるから、強誘電体キャパシタの容量値は、書き込まれているデータと対応する強誘電体膜の分極値によって異なることになる。つまり、選択された強誘電体キャパシタＣＦ２１の容量値は、該強誘電体キャパシタＣＦ２１の強誘電体膜の分極値によって異なる値を持つ。
【００３０】
ところで、第１の読み出しトランジスタＱ５１のゲート電圧は、強誘電体キャパシタＣＦ２１の容量値と第１の読み出しトランジスタＱ５１のゲート容量値との容量分割により決まるため、強誘電体キャパシタＣＦ２１の強誘電体膜の分極値に応じて、第１の読み出しトランジスタＱ５１のゲート容量値が変化する。
【００３１】
このため、強誘電体キャパシタＣＦ２１に書き込まれているデータに応じて、第１の読み出しトランジスタＱ５１のソース領域とドレイン領域との間に流れる電流値が変化するので、この電流値の変化を検出することによって、強誘電体キャパシタＣＦ２１に書き込まれているデータを読み出すことができる。
【００３２】
前述のように、本発明の前提となる半導体記憶装置においては、データの書き込み後に、強誘電体キャパシタをリセット状態にするため、データ保持期間中においては強誘電体キャパシタには電圧は印加されていないので、リテンション特性に優れている。すなわち、強誘電体キャパシタの電位差を保持するのではなくて、強誘電体膜の分極状態を保持するので、リテンション特性に優れている。
【００３３】
しかしながら、本発明の前提となる半導体記憶装置においては、強誘電体キャパシタと読み出しトランジスタとの間に存在する寄生容量値がアドレス毎に異なる。例えば、第４列の強誘電体キャパシタＣＦ４１と第１の読み出しトランジスタＱ５１との間の寄生容量値をｑ１ とし、セル選択トランジスタＱ１１、Ｑ２１、Ｑ３１、Ｑ４１毎の寄生容量値をｑ２ とすると、第４列の強誘電体キャパシタＣＦ４１に書き込まれているデータを読み出すときの寄生容量値はｑ１ であるのに対して、第１列の強誘電体キャパシタＣＦ１１に書き込まれているデータを読み出すときの寄生容量値はｑ１＋３×ｑ２となる。
【００３４】
このように、強誘電体キャパシタと読み出しトランジスタとの間に存在する寄生容量値がアドレス毎に異なるため、読み出し動作時における読み出しトランジスタのゲート電圧がアドレス毎に異なることになり、読み出しトランジスタの動作が不安定になるという問題がある。
【００３５】
前記に鑑み、本発明は、強誘電体キャパシタと読み出しトランジスタとの間に存在する寄生容量値がアドレス毎に異なるにも拘わらず、読み出しトランジスタの動作を安定にすることを目的とする。
【００３６】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体記憶装置は、それぞれが強誘電体膜の分極の偏位によってデータを記憶し、ビット線方向に連続に接続された複数個の強誘電体キャパシタと、複数個の強誘電体キャパシタのそれぞれと並列に接続され、複数個の強誘電体キャパシタのうちから１つの強誘電体キャパシタを選択する複数個の選択トランジスタと、連続に接続された複数個の強誘電体キャパシタよりなる直列回路の一端側に接続され、読み出し電圧が印加されるセット線と、直列回路の他端側に接続され、複数個の強誘電体キャパシタのうち選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知する容量性負荷とを備えた半導体記憶装置を対象とし、直列回路の一端側に相対的に近い位置に配置された強誘電体キャパシタの容量値は、直列回路の一端側から相対的に遠い位置に配置された強誘電体キャパシタの容量値よりも大きく設定する。
【００３７】
本発明に係る半導体記憶装置によると、複数個の強誘電体キャパシタよりなる直列回路における読み出し電圧が印加される側に相対的に近い位置に配置された強誘電体キャパシタの容量値は、直列回路における読み出し電圧が印加される側から相対的に遠い位置に配置された強誘電体キャパシタの容量値よりも大きく設定されているため、強誘電体キャパシタと読み出しトランジスタとの間に存在する寄生容量値がアドレス毎に異なっても、読み出し動作時に容量性負荷に印加される電圧値の差が低減するので、強誘電体キャパシタの強誘電体膜の分極の偏位の検知が安定する。
【００３８】
本発明に係る半導体記憶装置において、強誘電体キャパシタの容量値は、該強誘電体キャパシタと容量性負荷との間に存在する寄生容量値と容量性負荷の容量値との和に比例するように設定されていることが好ましい。例えば、一の強誘電体キャパシタの容量値をＱ１Ａとし、他の強誘電体キャパシタの容量値をＱ１Ｂとし、一の強誘電体キャパシタと容量性負荷との間に存在する寄生容量値をＱ２Ａとし、他の強誘電体キャパシタと容量性負荷との間に存在する寄生容量値をＱ２Ｂとし、容量性負荷の容量値をＱ３ とすると、Ｑ１Ａ／Ｑ１Ｂ＝（Ｑ２Ａ＋Ｑ３ ）／（Ｑ２Ｂ＋Ｑ３ ）の関係が成り立つように、Ｑ１Ａ及びＱ１Ｂを設定することが好ましい。
【００３９】
このようにすると、強誘電体キャパシタと読み出しトランジスタとの間に存在する寄生容量値がアドレス毎に異なっても、読み出し動作時に容量性負荷に印加される電圧値が等しくなるので、強誘電体キャパシタの強誘電体膜の分極の偏位の検知が極めて安定になる。
【００４０】
本発明に係る半導体記憶装置において、直列回路の一端側に相対的に近い位置に配置された強誘電体キャパシタの２つの電極のうち面積が小さい方の電極の面積は、直列回路の一端側から相対的に遠い位置に配置された強誘電体キャパシタの２つの電極のうち面積が小さい方の電極の面積よりも大きいことが好ましい。
【００４１】
このようにすると、複数個の強誘電体キャパシタよりなる直列回路における読み出し電圧が印加される側に相対的に近い位置に配置された強誘電体キャパシタの容量値を、直列回路における読み出し電圧が印加される側から相対的に遠い位置に配置された強誘電体キャパシタの容量値よりも大きくすることが容易且つ確実になる。
【００４２】
本発明に係る半導体記憶装置において、直列回路の一端側に相対的に近い位置に配置された強誘電体キャパシタの強誘電体膜の厚さは、直列回路の一端側から相対的に遠い位置に配置された強誘電体キャパシタの強誘電体膜の厚さよりも小さいことが好ましい。
【００４３】
このようにすると、複数個の強誘電体キャパシタよりなる直列回路における読み出し電圧が印加される側に相対的に近い位置に配置された強誘電体キャパシタの容量値を、直列回路における読み出し電圧が印加される側から相対的に遠い位置に配置された強誘電体キャパシタの容量値よりも大きくすることが容易且つ確実になる。
【００４４】
本発明に係る半導体記憶装置において、直列回路の一端側に相対的に近い位置に配置された強誘電体キャパシタの強誘電体膜に添加されている不純物の量は、直列回路の一端側から相対的に遠い位置に配置された強誘電体キャパシタの強誘電体膜に添加されている不純物の量よりも多いことが好ましい。
【００４５】
このようにすると、複数個の強誘電体キャパシタよりなる直列回路における読み出し電圧が印加される側に相対的に近い位置に配置された強誘電体キャパシタの容量値を、直列回路における読み出し電圧が印加される側から相対的に遠い位置に配置された強誘電体キャパシタの容量値よりも大きくすることが容易且つ確実になる。
【００４６】
本発明に係る半導体記憶装置において、セット線に印加される読み出し電圧は、該読み出し電圧が印加されたときに強誘電体キャパシタの２つの電極同士の間に印加される電圧が該強誘電体キャパシタの抗電圧以下になるような大きさに設定されていることが好ましい。
【００４７】
このようにすると、強誘電体膜の分極の偏位をデータの読み出し前の偏位に戻すことができるため、データの再書き込み動作が不要になるので、強誘電体キャパシタのファティーグ特性を改善することができる。
【００４８】
本発明に係る半導体記憶装置において、容量性負荷は、ゲート電極が直列回路の他端側に接続された電界効果型トランジスタであることが好ましい。
【００４９】
このようにすると、電界効果型トランジスタのドレイン領域とソース領域との間に流れる電流を検出することにより、強誘電体膜の分極の偏位を確実に検知することができる。
【００５０】
本発明に係る半導体記憶装置の駆動方法は、それぞれが強誘電体膜の分極の偏位によってデータを記憶し、ビット線方向に連続に接続された複数個の強誘電体キャパシタと、複数個の強誘電体キャパシタのそれぞれと並列に接続され、複数個の強誘電体キャパシタのうちから１つの強誘電体キャパシタを選択する複数個の選択トランジスタと、連続に接続された複数個の強誘電体キャパシタよりなる直列回路の一端側に接続され、読み出し電圧が印加されるセット線と、直列回路の他端側に接続され、複数個の強誘電体キャパシタのうち選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知する容量性負荷とを備え、複数の強誘電体キャパシタの各容量値が互いに等しく設定されている半導体記憶装置の駆動方法を対象とし、直列回路の一端側に相対的に近い位置に配置された強誘電体キャパシタに書き込まれているデータを読み出すときにセット線に印加される読み出し電圧は、直列回路の一端側から相対的に遠い位置に配置された強誘電体キャパシタに書き込まれているデータを読み出すときにセット線に印加される読み出し電圧よりも小さく設定する。
【００５１】
本発明に係る半導体記憶装置の駆動方法によると、複数個の強誘電体キャパシタよりなる直列回路における読み出し電圧が印加される側に相対的に近い位置に配置された強誘電体キャパシタのデータを読み出すときの読み出し電圧は、直列回路における読み出し電圧が印加される側から相対的に遠い位置に配置された強誘電体キャパシタのデータを読み出すときの読み出し電圧よりも小さく設定されているため、強誘電体キャパシタと読み出しトランジスタとの間に存在する寄生容量値がアドレス毎に異なっても、読み出し動作時に容量性負荷に印加される電圧値の差が低減するので、強誘電体キャパシタの強誘電体膜の分極の偏位の検知が安定する。
【００５２】
本発明に係る半導体記憶装置の駆動方法において、読み出し電圧の大きさは、データを読み出そうとする強誘電体キャパシタと容量性負荷との間に存在する寄生容量値と容量性負荷の容量値との和に反比例するように設定されていることが好ましい。例えば、一の強誘電体キャパシタのデータを読み出すときの読み出し電圧をＶＲＡとし、他の強誘電体キャパシタのデータを読み出すときの読み出し電圧をＶＲＢとし、一の強誘電体キャパシタと容量性負荷との間に存在する寄生容量値をＱ２Ａとし、他の強誘電体キャパシタと容量性負荷との間に存在する寄生容量値をＱ２Ｂとし、容量性負荷の容量値をＱ３ とすると、ＶＲＡ／ＶＲＢ＝（Ｑ２Ｂ＋Ｑ３ ）／（Ｑ２Ａ＋Ｑ３ ）の関係が成り立つように、ＶＲＡ及びＶＲＢを設定することが好ましい。
【００５３】
このようにすると、強誘電体キャパシタと読み出しトランジスタとの間に存在する寄生容量値がアドレス毎に異なっても、読み出し動作時に容量性負荷に印加される電圧値が等しくなるので、強誘電体キャパシタの強誘電体膜の分極の偏位の検知が極めて安定になる。
【００５４】
本発明に係る半導体記憶装置の駆動方法において、セット線に印加される読み出し電圧は、該読み出し電圧が印加されたときに強誘電体キャパシタの２つの電極同士の間に印加される電圧が該強誘電体キャパシタの抗電圧以下になるような大きさに設定されていることが好ましい。
【００５５】
このようにすると、強誘電体膜の分極の偏位をデータの読み出し前の偏位に戻すことができるため、データの再書き込み動作が不要になるので、強誘電体キャパシタのファティーグ特性を改善することができる。
【００５６】
本発明に係る半導体記憶装置の駆動方法において、容量性負荷は、ゲート電極が直列回路の他端側に接続された電界効果型トランジスタであることが好ましい。
【００５７】
このようにすると、電界効果型トランジスタのドレイン領域とソース領域との間に流れる電流を検出することにより、強誘電体膜の分極の偏位を確実に検知することができる。
【００５８】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体記憶装置及びその駆動方法について、図１〜図４を参照しながら説明する。
【００５９】
図１は、第１の実施形態に係る半導体記憶装置を構成する１つのメモリセルブロックの等価回路を示しており、複数個例えば４個の強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４がビット線方向に直列に接続されていると共に、各強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４にはセル選択トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４がそれぞれ並列に接続されており、各強誘電体キャパシタと各セル選択トランジスタとによってメモリセルが構成されている。
【００６０】
複数個の強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４が直列に接続されてなる第１の直列回路の上端側と、複数個のセル選択トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４が直列に接続されてなる第２の直列回路の上端側とは、ブロック選択電界効果型トランジスタ（以下、単にブロック選択トランジスタと称する。）Ｑ０を介してセット線ＳＥＴに接続されており、ブロック選択トランジスタＱ０のゲート電極はブロック選択線ＢＳに接続されている。
【００６１】
複数個の強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４が直列に接続されてなる第１の直列回路の下端側と、複数個のセル選択トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４が直列に接続されてなる第２の直列回路の下端側とは書き込み電界効果型トランジスタ（以下、単に書き込みトランジスタと称する。）Ｑ５を介してリセット線ＲＳＴに共通に接続されており、書き込みトランジスタＱ５のゲート電極は書き込みトランジスタ制御線ＲＥに接続されている。
【００６２】
また、複数個の強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４が直列に接続されてなる第１の直列回路の下端側は、複数個の強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４のうち選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知することによりデータを読み出す読み出しトランジスタＱ６のゲート電極に接続されている。読み出しトランジスタＱ６のドレイン領域はビット線ＢＬに接続されていると共に、読み出しトランジスタＱ６のソース領域はリセット線ＲＳＴに接続されている。
【００６３】
第１行のメモリセルを構成するセル選択トランジスタＱ１のゲート電極は第１のワード線ＷＬ１に接続され、第２行のメモリセルを構成するセル選択トランジスタＱ２のゲート電極は第２のワード線ＷＬ２に接続され、第３行のメモリセルを構成するセル選択トランジスタＱ３のゲート電極は第３のワード線ＷＬ３に接続され、第４行のメモリセルを構成するセル選択トランジスタＱ４のゲート電極は第４のワード線ＷＬ４に接続されている。
【００６４】
（データの書き込み動作）
以下、第１の実施形態に係る半導体記憶装置におけるデータの書き込み動作について説明する。ここでは、第２行のメモリセルを構成する強誘電体キャパシタＣＦ２にデータを書き込む場合について説明する。
【００６５】
まず、ブロック選択線ＢＳ、書き込みトランジスタ制御線ＲＥ、及び選択されないメモリセルを構成するセル選択トランジスタＱ１、Ｑ３、Ｑ４の各ゲート電極に接続されているワード線ＷＬ１、ＷＬ３、ＷＬ４にハイ信号を印加して、ブロック選択トランジスタＱ０、書き込みトランジスタＱ５及びセル選択トランジスタＱ１、Ｑ３、Ｑ４をオン状態にする。このようにすると、図１に示すメモリセルブロックの第２行のメモリセルが選択される。
【００６６】
次に、データ”１”を書き込む場合には、セット線ＳＥＴにハイ信号を印加すると共にリセット線ＲＳＴにロー信号を印加する一方、データ”０”を書き込む場合には、セット線ＳＥＴにロー信号を印加すると共にリセット線ＲＳＴにハイ信号を印加する。
【００６７】
このようにすると、セット線ＳＥＴに印加された信号が強誘電体キャパシタＣＦ２の上電極に印加されると共に、リセット線ＲＳＴに印加された信号が強誘電体キャパシタＣＦ２の下電極に印加される。このため、データ”１”を書き込む場合には強誘電体キャパシタＣＦ２の強誘電体膜の分極は下向きになる一方、データ”０”を書き込む場合には強誘電体キャパシタＣＦ２の強誘電体膜の分極は上向きになる。
【００６８】
書き込み動作が完了すると、すべての信号線の電位をロー電位に設定した後、選択されたメモリセルを構成するセル選択トランジスタＱ２のゲート電極に接続されているワード線ＷＬ２にハイ信号を印加する。
【００６９】
このようにすると、セル選択トランジスタＱ２がオン状態になって、強誘電体キャパシタＣＦ２の上電極と下電極とが導通するので、上電極と下電極との間の電位差が零になる。
【００７０】
その後、ワード線ＷＬ２の電位をロー電位に復帰させる。このようにすると、電源がオフになっても、強誘電体キャパシタＣＦ２の強誘電体膜の分極の方向は保持されるので、強誘電体キャパシタＣＦ２に書き込まれているデータは保持される。
【００７１】
（データの読み出し動作）
次に、第２行のメモリセルを構成する強誘電体キャパシタＣＦ２からデータを読み出す動作について説明する。
【００７２】
まず、ブロック選択線ＢＳ、及び選択されないメモリセルを構成するセル選択トランジスタＱ１、Ｑ３、Ｑ４の各ゲート電極に接続されているワード線ＷＬ１、ＷＬ３、ＷＬ４にハイ信号を印加して、ブロック選択トランジスタＱ０及びセル選択トランジスタＱ１、Ｑ３、Ｑ４をオン状態にする。このようにすると、セット線ＳＥＴと強誘電体キャパシタＣＦ２の上電極とが接続されると共に、強誘電体キャパシタＣＦ２の下電極と読み出しトランジスタＱ６のゲート電極とが接続される。
【００７３】
次に、セット線ＳＥＴに読み出し電圧（例えば２Ｖ）を印加すると、読み出しトランジスタＱ６のゲート電極には、読み出し電圧が強誘電体キャパシタＣＦ２の容量値と読み出しトランジスタＱ６のゲート容量値との容量比で分割されてなる電圧が印加される。
【００７４】
強誘電体キャパシタＣＦ２にデータ”１”が保存されている場合とデータ”０”が保存されている場合とでは、強誘電体キャパシタＣＦ２の強誘電体膜の分極の方向が異なるため、ヒステリシス線の形状が異なるので、読み出しトランジスタＱ６のゲート電極に印加される電圧の大きさが異なる。従って、保存されているデータによって、読み出しトランジスタＱ６のゲート電位が異なる。
【００７５】
この状態で、ビット線ＢＬとリセット線ＲＳＴとの間に電圧を印加すると、読み出しトランジスタＱ６のゲート電位に応じた電流が読み出しトランジスタＱ６のドレイン領域とソース領域とに間に流れるので、この電流に基づいて、ビット線ＢＬに接続された抵抗性負荷に発生する電圧変化を検知すると、強誘電体キャパシタＣＦ２に保存されているデータを読み出すことができる。
【００７６】
データの読み出し動作が完了すると、すべての信号線の電位をロー電位に設定した後、選択されたメモリセルを構成するセル選択トランジスタＱ２のゲート電極に接続されているワード線ＷＬ２にハイ信号を印加する。
【００７７】
読み出し動作中においては、強誘電体キャパシタＣＦ２及びセル選択トランジスタＱ２のリーク電流により、フローティングノードである読み出しトランジスタＱ６のゲート電位が変動しているが、この動作によってフローティングノード電位がリセットされる。
【００７８】
図２は、第１の実施形態に係る半導体記憶装置の平面構造を示しており、図２に示す半導体記憶装置は、電界効果型トランジスタと強誘電体キャパシタとをローカル配線で接続した、いわゆるプレーナ構造を有しており、ローカル配線は２層構造のメタル配線により実現されている。尚、図２における強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａは、図１における強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４とそれぞれ対応する。
【００７９】
第１の実施形態に係る半導体記憶装置の特徴として、複数個の強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａが直列に接続されてなる第１の直列回路の上端側に相対的に近い位置に配置された強誘電体キャパシタの容量値は、第１の直列回路の上端側から相対的に遠い位置に配置された強誘電体キャパシタの容量値よりも大きくなるように設定されている。つまり、第１行の強誘電体キャパシタＣＦ１Ａの容量値は第２行の強誘電体キャパシタＣＦ２Ａの容量値よりも大きく、第２行の強誘電体キャパシタＣＦ２Ａの容量値は第３行の強誘電体キャパシタＣＦ３Ａの容量値よりも大きく、第３行の強誘電体キャパシタＣＦ３Ａの容量値は第４行の強誘電体キャパシタＣＦ４Ａの容量値よりも大きい。
【００８０】
図２において、セット線ＳＥＴ及びリセット線ＲＳＴは上層のメタル配線よりなり、ブロック選択線ＢＳ及びビット線ＢＬは下層のメタル配線よりなる。
【００８１】
図２において、１０ａ、１０ｂ、１０ｃは活性領域であり、１１ａはブロック選択線ＢＳに接続されたブロック選択トランジスタＱ０のポリシリコンゲートであり、ＷＬ１ａ、ＷＬ２ａ、ＷＬ３ａ、ＷＬ４ａはワード線であると共にセル選択トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４のポリシリコンゲートであり、ＲＥａは書き込みトランジスタ制御線であると共に書き込みトランジスタＱ５のポリシリコンゲートであり、１１ｂは読み出しトランジスタのポリシリコンゲートである。
【００８２】
図２において、１２ａは強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａの下電極であり、１２ｂは強誘電体キャパシタＣＦ３Ａ、ＣＦ４Ａの下電極であり、１３ａ、１３ｂ、１３ｃ、１３ｄは強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａの各上電極である。従って、下電極１２ａと上電極１３ａとの重なり領域が強誘電体キャパシタＣＦ１Ａであり、下電極１２ａと上電極１３ｂとの重なり領域が強誘電体キャパシタＣＦ２Ａであり、下電極１２ｂと上電極１３ｃとの重なり領域が強誘電体キャパシタＣＦ３Ａであり、下電極１２ｂと上電極１３ｄとの重なり領域が強誘電体キャパシタＣＦ４Ａである。また、図２において、１４ａ、１４ｂ、１４ｃ、１４ｄは上電極１３ａ、１３ｂ、１３ｃ、１３ｄのコンタクトであり、１５ａ、１５ｂは下電極１２ａ、１２ｂのコンタクトである。
【００８３】
図２において、活性領域１０ａ、１０ｂ、１０ｃにおけるポリシリコンゲート１１ａ、ＷＬ１ａ、ＷＬ２ａ、ＷＬ３ａ、ＷＬ４ａ、ＲＥａ、１１ｂと重なっている領域がゲートであり、活性領域１０ａ、１０ｂ、１０ｃにおけるポリシリコンゲート１１ａ、ＷＬ１ａ、ＷＬ２ａ、ＷＬ３ａ、ＷＬ４ａ、ＲＥａ、１１ｂと重なっていない領域がソース領域又はドレイン領域である。
【００８４】
図２に示すように、ブロック選択トランジスタＱ０のソース領域はコンタクトホール１７ａ、下層のメタル配線１６ａ及びヴィアホール１８ａを介してセット線ＳＥＴに接続され、ポリシリコンゲート１１ａはコンタクトホール１７ｂを介してブロック選択線ＢＳに接続されている。また、強誘電体キャパシタＣＦ１Ａの上電極１３ａとセル選択トランジスタＱ１の活性領域１０ａとは下層のメタル配線１６ｂを介して接続され、強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａの下電極１２ａとセル選択トランジスタＱ１、Ｑ２の活性領域１０ａとは下層のメタル配線１６ｃを介して接続され、強誘電体キャパシタＣＦ２Ａの上電極１３ｂとセル選択トランジスタＱ２の活性領域１０ａとは下層のメタル配線１６ｄを介して接続され、強誘電体キャパシタＣＦ３Ａの上電極１３ｃとセル選択トランジスタＱ３の活性領域１０ｂとは下層のメタル配線１６ｅを介して接続され、強誘電体キャパシタＣＦ３Ａ、ＣＦ４Ａの下電極１２ｂとセル選択トランジスタＱ３、Ｑ４の活性領域１０ｂとは下層のメタル配線１６ｆを介して接続され、強誘電体キャパシタＣＦ４Ａの上電極１３ｄと、書き込みトランジスタＱ５の活性領域１０ｂ及び読み出しトランジスタＱ６のポリシリコンゲート１１ｂとは下層のメタル配線１６ｇを介して接続され、リセット線ＲＳＴと書き込みトランジスタＱ５の活性領域１０ｂとは下層のメタル配線１６ｈを介して接続され、リセット線ＲＳＴと読み出しトランジスタＱ６の活性領域１０ｃとは下層のメタル配線１６ｉを介して接続されている。
【００８５】
図２に示す半導体記憶装置においては、ブロック選択トランジスタＱ０、セル選択トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４及び書き込みトランジスタＱ５の各ゲート幅は２．２μｍに設定され、各ゲート長は０．８μｍに設定され、読み出しトランジスタＱ６のゲート幅は２４．０μｍに設定され、ゲート長は３．０μｍに設定されている。各トランジスタＱ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６のゲート絶縁膜は、１５ｎｍの厚さを有する二酸化シリコン膜よりなり、その比誘電率は３．９である。
【００８６】
従って、ブロック選択トランジスタＱ０、セル選択トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４及び書き込みトランジスタＱ５のゲート容量値は４ｆＦ（フェムトファラッド）と見積もられ、読み出しトランジスタＱ６のゲート容量値は１６６ｆＦと見積もられる。
【００８７】
また、ブロック選択トランジスタＱ０、セル選択トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４及び書き込みトランジスタＱ５においては、ソース領域及びドレイン領域となる高濃度不純物層の面積は５．３μｍ２ であり、基板との接合容量等からなる寄生容量値は５ｆＦである。これらの寄生容量値を考慮して、強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａのサイズが決定される。
【００８８】
図２に示すように、第１行の強誘電体キャパシタＣＦ１Ａの上電極１３ａの面積は第２行の強誘電体キャパシタＣＦ２Ａの上電極１３ｂの面積よりも大きく、第２行の強誘電体キャパシタＣＦ２Ａの上電極１３ｂの面積は第３行の強誘電体キャパシタＣＦ３Ａの上電極１３ｃの面積よりも大きく、第３行の強誘電体キャパシタＣＦ３Ａの上電極１３ｃの面積は第４行の強誘電体キャパシタＣＦ４Ａの上電極１３ｄの面積よりも大きく、第４行の強誘電体キャパシタＣＦ４Ａの上電極１３ｄの面積は２５μｍ２ に設定されている。また、上電極１３ａ、１３ｂ、１３ｃ、１３ｄの各面積は、各強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａと読み出しトランジスタＱ６との間に存在する寄生容量値に基づき決定される。
【００８９】
電荷が第３行の強誘電体キャパシタＣＦ３Ａの下電極１２ｂから読み出しトランジスタＱ６のゲート電極に移動する経路には、セル選択トランジスタＱ４及び書き込みトランジスタＱ５の２つのジャンクション容量（２つのソース・ドレイン間容量：５ｆＦ×２）と、セル選択トランジスタＱ４のゲート容量（４ｆＦ）と、セル選択トランジスタＱ３及び書き込みトランジスタＱ５における、２つのフリンジ電界容量（０．５ｆＦ×２）及びオーバーラップ容量（１ｆＦ×２）とが存在する。尚、配線容量は小さいので無視することができる。従って、第３行の強誘電体キャパシタＣＦ３Ａと読み出しトランジスタＱ６のゲート電極との間に存在する寄生容量値は１７ｆＦである。また、読み出しトランジスタＱ６のゲート容量値は１６６ｆＦである。
【００９０】
従って、第３行の強誘電体キャパシタＣＦ３Ａの上電極１３ｃの面積は、第４行の強誘電体キャパシタＣＦ４Ａの上電極１３ｄの面積（２５μｍ２ ）×（１＋１７ｆＦ／（１６６ｆＦ＋１７ｆＦ））＝２７．３μｍ２ に設定する。
【００９１】
同様にして、第２行の強誘電体キャパシタＣＦ２Ａの面積は、第４行の強誘電体キャパシタＣＦ４Ａの上電極１３ｄの面積（２５μｍ２ ）×（１＋３１ｆＦ／（１６６ｆＦ＋３１ｆＦ））＝２８．９μｍ２ に設定し、第１行の強誘電体キャパシタＣＦ１Ａの面積は、第４行の強誘電体キャパシタＣＦ４Ａの上電極１３ｄの面積（２５μｍ２ ）×（１＋４４ｆＦ／（１６６ｆＦ＋４４ｆＦ））＝３０．２μｍ２ に設定する。
【００９２】
以下、データ”１”を読み出すときの動作について、図３及び図４に示すヒステリシス線及び負荷容量線を用いて説明する。尚、図３は第１の実施形態の場合（上電極の面積が異なる場合）を示し、図４は従来の場合（上電極の面積が等しい場合）を示している。また、図３及び図４においては、アドレス毎の動作点の差異が分かるように、すべてのアドレスの負荷容量線を描いている。
【００９３】
図４において、Ａは飽和ヒステリシスループを示し、Ｂ１、Ｂ２、Ｂ３、Ｂ４は強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４に保存されたデータを読み出すときの容量負荷線を示し、Ｃは強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４に正電圧を印加したときに保持動作点ａを出発点として描くヒステリシス線を示し、ｂ１、ｂ２、ｂ３、ｂ４は読み出し動作点を示し、ｃは読み出し動作時にブロック選択線ＢＳに印加される読み出し電圧を示す。読み出し動作点ｂ１、ｂ２、ｂ３、ｂ４と保持動作点ａとの電位差は強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４の両電極間に発生する電位差であり、読み出し電圧ｄと読み出し動作点ｂ１、ｂ２、ｂ３、ｂ４との電位差は、強誘電体キャパシタＣＦ４、ＣＦ３、ＣＦ２、ＣＦ１にアクセスしたときに読み出しトランジスタＱ６のゲート電極に発生する電圧である。
【００９４】
強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４のアドレスによって容量負荷線Ｂ１、Ｂ２、Ｂ３、Ｂ４が異なる理由は、読み出しトランジスタＱ６のゲート容量値は等しいが、寄生容量値が異なるためである。このため、ヒステリシス線Ｃと容量負荷線Ｂ１、Ｂ２、Ｂ３、Ｂ４との交点で決まる読み出し動作点ｂ１、ｂ２、ｂ３、ｂ４はアドレス毎に異なり、これによって、読み出しトランジスタＱ６のドレイン電流がばらつくこととなる。
【００９５】
図３において、ｅ１、ｅ２、ｅ３、ｅ４は強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａの保持動作点であり、Ｅ１、Ｅ２、Ｅ３、Ｅ４は強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａに正電圧を印加したときに保持動作点ｅ１、ｅ２、ｅ３、ｅ４を出発点として描くヒステリシス線を示し、Ｆ１、Ｆ２、Ｆ３、Ｆ４は強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａの容量負荷線を示し、ｆ１、ｆ２、ｆ３、ｆ４は強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａの読み出し電圧を示し、ｇ１、ｇ２、ｇ３、ｇ４は強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａの読み出し動作点を示している。
【００９６】
ここで、読み出し動作点ｇ１、ｇ２、ｇ３、ｇ４と保持動作点ｅ１、ｅ２、ｅ３、ｅ４との間の電位差が強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａの両電極間に発生する電位差であり、読み出し電圧ｆ１、ｆ２、ｆ３、ｆ４と読み出し動作点ｇ１、ｇ２、ｇ３、ｇ４との間の電位差が強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａに保持されているデータ”１”を読み出したときに読み出しトランジスタＱ６のゲート電極に発生する電圧である。
【００９７】
容量負荷線Ｆ１、Ｆ２、Ｆ３、Ｆ４の傾きは、読み出しトランジスタＱ６のゲート容量値と、寄生容量値との和であって、強誘電体キャパシタＣＦ４Ａ、ＣＦ３Ａ、ＣＦ２Ａ、ＣＦ１Ａの順に大きくなる。また、強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａの強誘電体膜の分極値は上電極１３ａ、１３ｂ、１３ｃ、１３ｄの面積に比例する。
【００９８】
従って、第１の実施形態においては、上電極１３ａ、１３ｂ、１３ｃ、１３ｄの面積が強誘電体キャパシタＣＦ４Ａ、ＣＦ３Ａ、ＣＦ２Ａ、ＣＦ１Ａの順に大きくなっているため、強誘電体膜の分極値（保持動作点）も、ｅ４、ｅ３、ｅ２、ｅ１の順に大きくなっている。
【００９９】
また、保持動作点ｅ１、ｅ２、ｅ３、ｅ４にある強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａに正電圧を印加したときのヒステリシス線Ｅ１、Ｅ２、Ｅ３、Ｅ４の傾きも、上電極１３ａ、１３ｂ、１３ｃ、１３ｄの面積に比例するので、ヒステリシス線の傾きは、Ｅ４、Ｅ３、Ｅ２、Ｅ１の順に大きくなる。尚、読み出し電圧ｆ１、ｆ２、ｆ３、ｆ４は、各アドレスに対して共通であるから、互いに等しい。
【０１００】
第１の実施形態においては、寄生容量値の差異に起因して、アドレス毎に容量負荷線Ｆ１、Ｆ２、Ｆ３、Ｆ４の傾きが異なり、これに対応して、ヒステリシス線Ｅ１、Ｅ２、Ｅ３、Ｅ４の傾きも異なるので、容量負荷線Ｆ１、Ｆ２、Ｆ３、Ｆ４とヒステリシス線Ｅ１、Ｅ２、Ｅ３、Ｅ４との各交点である読み出し動作点ｇ１、ｇ２、ｇ３、ｇ４の電圧値は等しくなる。このため、アドレス毎に読み出しトランジスタＱ６のゲート電位がばらつくという問題が発生しない。
【０１０１】
尚、第１の実施形態においては、プレーナー構造の強誘電体キャパシタの例を示したが、スタック構造の強誘電体キャパシタにおいても、アドレス毎に強誘電体キャパシタの電極の面積を異ならせることにより、第１の実施形態と同様の効果が得られる。
【０１０２】
また、第１の実施形態においては、複数の強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａからなる第１の直列回路の上端側に相対的に近い位置に配置された強誘電体キャパシタの上電極及び下電極のうち面積が小さい方の電極の面積を、第１の直列回路の上端側から相対的に遠い位置に配置された強誘電体キャパシタの上電極及び下電極のうち面積が小さい方の電極の面積よりも大きくしたが、これに代えて、第１の直列回路の上端側に相対的に近い位置に配置された強誘電体キャパシタの強誘電体膜の厚さを、第１の直列回路の上端側から相対的に遠い位置に配置された強誘電体キャパシタの強誘電体膜の厚さよりも小さくしてもよい。
【０１０３】
具体的には、強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａと読み出しトランジスタＱ６との間に存在する寄生容量値と、読み出しトランジスタＱ６のゲート容量値との和に比例して、アドレス毎に強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａの強誘電体膜の膜厚を異ならせてもよい。
【０１０４】
例えば、強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａの電極の面積を等しく設定しておき、第４行の強誘電体キャパシタＣＦ４Ａの強誘電体膜の厚さを２００ｎｍとすると、第３行の強誘電体キャパシタＣＦ３Ａの強誘電体膜の厚さを、２００ｎｍ×（１−１７ｆＦ／（１６６ｆＦ＋１７ｆＦ））＝１８１ｎｍに設定し、第２行の強誘電体キャパシタＣＦ２Ａの強誘電体膜の厚さを、２００ｎｍ×（１−３１ｆＦ／（１６６ｆＦ＋３１ｆＦ））＝１６９ｎｍに設定し、第１行の強誘電体キャパシタＣＦ１Ａの強誘電体膜の厚さを、２００ｎｍ×（１−４４ｆＦ／（１６６ｆＦ＋４４ｆＦ））＝１５８ｎｍに設定してもよい。
【０１０５】
また、第１の実施形態に代えて、複数の強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａ、ＣＦ３Ａ、ＣＦ４Ａからなる第１の直列回路の上端側に相対的に近い位置に配置された強誘電体キャパシタの強誘電体膜に添加されている不純物の量を、第１の直列回路の上端側から相対的に遠い位置に配置された強誘電体キャパシタの強誘電体膜に添加されている不純物の量よりも多くしてもよい。
【０１０６】
例えば、強誘電体膜がストロンチウム・ビスマス・タンタレート（ＳｒＢｉ２ Ｔａ２Ｏ９）である場合には、アドレス毎に、添加するニオブ（Ｎｂ）の元素量を寄生容量比に応じて調整する。具体的には、メタル・オーガニック・デコンポジション法（ＭＯＤ法）で成膜される強誘電体膜をアドレス毎に異なるＭＯＤ原料液を用いて成膜してパターニングする。この場合、ＭＯＤ原料液に添加されるＮｂ元素の量をアドレス毎に異ならせる。
【０１０７】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶装置及びその駆動方法について、図１、図５及び図６を参照しながら説明する。
【０１０８】
第２の実施形態は、第１の実施形態と同様、図１に示した等価回路を有しているが、第１の実施形態と異なり、複数個の強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４の容量値は互いに等しい。具体的には、複数個の強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４の上電極及び下電極の面積は互いに等しい。
【０１０９】
図５は、第２の実施形態に係る半導体記憶装置の平面構造を示している。尚、図５に示す半導体記憶装置においては、図２に示した半導体記憶装置と同様の部材については、同一の符号を付すことにより、説明を省略する。また、図５における強誘電体キャパシタＣＦ１Ｂ、ＣＦ２Ｂ、ＣＦ３Ｂ、ＣＦ４Ｂは、図１における強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４とそれぞれ対応している。
【０１１０】
図５において、２２ａは強誘電体キャパシタＣＦ１Ｂ、ＣＦ２Ｂの下電極であり、２２ｂは強誘電体キャパシタＣＦ３Ｂ、ＣＦ４Ｂの下電極であり、２３ａ、２３ｂ、２３ｃ、２３ｄは強誘電体キャパシタＣＦ１Ｂ、ＣＦ２Ｂ、ＣＦ３Ｂ、ＣＦ４Ｂの各上電極である。従って、下電極２２ａと上電極２３ａとの重なり領域が強誘電体キャパシタＣＦ１Ｂであり、下電極２２ａと上電極２３ｂとの重なり領域が強誘電体キャパシタＣＦ２Ｂであり、下電極２２ｂと上電極２３ｃとの重なり領域が強誘電体キャパシタＣＦ３Ｂであり、下電極２２ｂと上電極２３ｄとの重なり領域が強誘電体キャパシタＣＦ４Ｂである。
【０１１１】
第２の実施形態においては、データの書き込み動作及び読み出しについても第１の実施形態と同様であるが、読み出し動作をする際の読み出し電圧がアドレス毎に異なることが特徴である。
【０１１２】
第２の実施形態においては、複数個の強誘電体キャパシタＣＦ１Ｂ、ＣＦ２Ｂ、ＣＦ３Ｂ、ＣＦ４Ｂが直列に接続されてなる第１の直列回路の上端側に相対的に近い位置に配置された強誘電体キャパシタのデータを読み出すときの読み出し電圧は、第１の直列回路の上端側から相対的に遠い位置に配置された強誘電体キャパシタのデータを読み出すときの読み出し電圧よりも小さい。つまり、第１行の強誘電体キャパシタＣＦ１Ｂのデータを読み出すときの読み出し電圧は第２行の強誘電体キャパシタＣＦ２Ｂのデータを読み出すときの読み出し電圧よりも小さく、第２行の強誘電体キャパシタＣＦ２Ｂのデータを読み出すときの読み出し電圧は第３行の強誘電体キャパシタＣＦ３Ｂのデータを読み出すときの読み出し電圧よりも小さく、第３行の強誘電体キャパシタＣＦ３Ｂのデータを読み出すときの読み出し電圧は第４行の強誘電体キャパシタＣＦ４Ｂのデータを読み出すときの読み出し電圧よりも小さい。この場合、第１の実施形態において求めた各アドレスの強誘電体キャパシタの寄生容量値に応じて、読み出し電圧を異ならせる。
【０１１３】
以下、強誘電体キャパシタＣＦ１Ｂ、ＣＦ２Ｂ、ＣＦ３Ｂ、ＣＦ４Ｂに保存されているデータを読み出すときの読み出し電圧について具体的に説明する。
【０１１４】
例えば、第４行の強誘電体キャパシタＣＦ４Ｂのデータを読み出すときの読み出し電圧を２Ｖとすると、第３行の強誘電体キャパシタＣＦ３Ｂのデータを読み出すときの読み出し電圧は、２Ｖ×（１−１７ｆＦ／（１６６ｆＦ＋１７ｆＦ））＝１．８１Ｖに設定し、第２行の強誘電体キャパシタＣＦ２Ｂのデータを読み出すときの読み出し電圧は、２Ｖ×（１−３１ｆＦ／（１６６ｆＦ＋３１ｆＦ））＝１．６９Ｖに設定し、第１行の強誘電体キャパシタＣＦ１Ｂのデータを読み出すときの読み出し電圧は、２Ｖ×（１−４４ｆＦ／（１６６ｆＦ＋４４ｆＦ））＝１．５８Ｖに設定する。
【０１１５】
以下、データ”１”を読み出すときの動作について、図６に示すヒステリシス線及び容量負荷線を用いて説明する。
【０１１６】
図６において、ｊは保持動作点を示し、Ｊは強誘電体キャパシタに正電圧を印加したときに保持動作点ｊを出発点として描くヒステリシス線を示し、Ｋ１、Ｋ２、Ｋ３、Ｋ４は強誘電体キャパシタＣＦ１Ｂ、ＣＦ２Ｂ、ＣＦ３Ｂ、ＣＦ４Ｂの容量負荷線を示し、ｋ１、ｋ２、ｋ３、ｋ４は強誘電体キャパシタＣＦ１Ｂ、ＣＦ２Ｂ、ＣＦ３Ｂ、ＣＦ４Ｂのデータを読み出すときの読み出し電圧を示し、ｈは読み出し動作点を示す。
【０１１７】
容量負荷線Ｋ１、Ｋ２、Ｋ３、Ｋ４の傾きは、読み出しトランジスタＱ６のゲート容量値と、寄生容量値との和であって、強誘電体キャパシタＣＦ４Ｂ、ＣＦ３Ｂ、ＣＦ２Ｂ、ＣＦ１Ｂの順に大きくなる。
【０１１８】
第２の実施形態においては、読み出し電圧をアドレス毎にｋ１、ｋ２、ｋ３、ｋ４のように異ならせているため、保持動作点ｊにある強誘電体キャパシタに正電圧を印加したときのヒステリシス線Ｊと、容量負荷線Ｋ１、Ｋ２、Ｋ３、Ｋ４との交点ｈである読み出し動作点はすべてのアドレスにおいて同一になる。このため、アドレス毎に読み出しトランジスタＱ６のゲート電位がばらつくという問題が発生しない。
【０１１９】
尚、第１及び第２の実施形態においては、容量性負荷として読み出しトランジスタＱ６を用い、読み出し電圧が、強誘電体キャパシタの容量値と読み出しトランジスタＱ６のゲート容量値とに基づいて分割されてなる電圧が読み出しトランジスタＱ６のゲート電極に印加され、該ゲート電極の電位に応じて読み出しトランジスタＱ６のドレイン領域とソース領域との間に流れる電流の差異を検知することにより、強誘電体キャパシタに保存されているデータを読み出したが、読み出しトランジスタＱ６に代えて、他の容量性負荷を用いてもよい。例えば、読み出しトランジスタＱ６に代えて配線を用い、読み出し電圧が強誘電体キャパシタの容量値と配線が有する配線容量値とに基づき分割されてなる電圧が配線に印加されるときの電圧値をセンスアンプで検知してもよい。
【０１２０】
また、容量性負荷として読み出しトランジスタＱ６を用いる場合には、読み出し電圧が、強誘電体キャパシタの容量値と読み出しトランジスタＱ６のゲート容量値とに基づいて分割されてなる電圧の大きさが、強誘電体キャパシタの抗電圧以下になるように読み出し電圧の大きさを設定することが好ましい。
【０１２１】
このようにすると、強誘電体膜の分極の偏位をデータの読み出し前の偏位に戻すことができるため、データの再書き込み動作が不要になるので、強誘電体キャパシタのファティーグ特性を改善することができ、極めて有効である。
【０１２２】
【発明の効果】
本発明に係る半導体記憶装置又はその駆動方法によると、強誘電体キャパシタと読み出しトランジスタとの間に存在する寄生容量値がアドレス毎に異なっても、読み出し動作時に容量性負荷に印加される電圧値の差が低減するので、強誘電体キャパシタの強誘電体膜の分極の偏位の検知が安定する。
【図面の簡単な説明】
【図１】第１及び第２の実施形態に係る半導体記憶装置を構成するメモリセルブロックの等価回路図である。
【図２】第１の実施形態に係る半導体記憶装置の平面構造を示す図である。
【図３】第１の実施形態に係る半導体記憶装置において、データ”１”を読み出すときの電圧と分極との関係を説明する図である。
【図４】従来の半導体記憶装置において、データ”１”を読み出すときの電圧と分極との関係を説明する図である。
【図５】第２の実施形態に係る半導体記憶装置の平面構造を示す図である。
【図６】第２の実施形態に係る半導体記憶装置において、データ”１”を読み出すときの電圧と分極との関係を説明する図である。
【図７】第１の従来例に係る半導体記憶装置を構成するメモリセルの等価回路図である。
【図８】第２の従来例に係る半導体記憶装置を構成するメモリセルの等価回路図である。
【図９】第２の従来例に係る半導体記憶装置の読み出し動作時の電荷と電圧との振る舞いを説明する図である。
【図１０】本発明の前提となる半導体記憶装置の等価回路図である。
【符号の説明】
ＣＦ１、ＣＦ１Ａ、ＣＦ１Ｂ 第１行の強誘電体キャパシタ
ＣＦ２、ＣＦ２Ａ、ＣＦ２Ｂ 第２行の強誘電体キャパシタ
ＣＦ３、ＣＦ３Ａ、ＣＦ３Ｂ 第３行の強誘電体キャパシタ
ＣＦ４、ＣＦ４Ａ、ＣＦ４Ｂ 第４行の強誘電体キャパシタ
Ｑ０ ブロック選択トランジスタ
Ｑ１ 第１行のセル選択トランジスタ
Ｑ２ 第２行のセル選択トランジスタ
Ｑ３ 第３行のセル選択トランジスタ
Ｑ４ 第４行のセル選択トランジスタ
Ｑ５ 書き込みトランジスタ
Ｑ６ 読み出しトランジスタ
ＳＥＴ セット線
ＲＳＴ リセット線
ＢＳ ブロック選択線
ＲＥ 書き込みトランジスタ制御線
ＢＬ ビット線
ＷＬ１ 第１行のワード線
ＷＬ２ 第２行のワード線
ＷＬ３ 第３行のワード線
ＷＬ４ 第４行のワード線
１２ａ 強誘電体キャパシタＣＦ１Ａ、ＣＦ２Ａの下電極
１２ｂ 強誘電体キャパシタＣＦ３Ａ、ＣＦ４Ａの下電極
１３ａ 強誘電体キャパシタＣＦ１Ａの上電極
１３ｂ 強誘電体キャパシタＣＦ２Ａの上電極
１３ｃ 強誘電体キャパシタＣＦ３Ａの上電極
１３ｄ 強誘電体キャパシタＣＦ４Ａの上電極
２２ａ 強誘電体キャパシタＣＦ１Ｂ、ＣＦ２Ｂの下電極
２２ｂ 強誘電体キャパシタＣＦ３Ｂ、ＣＦ４Ｂの下電極
２３ａ 強誘電体キャパシタＣＦ１Ｂの上電極
２３ｂ 強誘電体キャパシタＣＦ２Ｂの上電極
２３ｃ 強誘電体キャパシタＣＦ３Ｂの上電極
２３ｄ 強誘電体キャパシタＣＦ４Ｂの上電極
Claims (7)
- それぞれが強誘電体膜の分極の偏位によってデータを記憶し、ビット線方向に連続に接続された複数個の強誘電体キャパシタと、
前記複数個の強誘電体キャパシタのそれぞれと並列に接続され、前記複数個の強誘電体キャパシタのうちから１つの強誘電体キャパシタを選択する複数個の選択トランジスタと、
連続に接続された前記複数個の強誘電体キャパシタよりなる直列回路の一端側に接続され、読み出し電圧が印加されるセット線と、
前記直列回路の他端側に直列に接続され、前記複数個の強誘電体キャパシタのうち選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知する容量性負荷と、
前記セット線に読み出し電圧を印加する読み出し電圧印加手段とを備え、
前記読み出し電圧は、選択された前記強誘電体キャパシタの容量値と前記容量性負荷のゲート容量値とに基づいて分割されてなる電圧の大きさが選択された前記強誘電体キャパシタの抗電圧以下になるように設定され、
前記直列回路の前記一端側に相対的に近い位置に配置された前記強誘電体キャパシタの容量値は、前記直列回路の前記一端側から相対的に遠い位置に配置された前記強誘電体キャパシタの容量値よりも大きいことを特徴とする半導体記憶装置。 - 前記強誘電体キャパシタの容量値は、該強誘電体キャパシタと前記容量性負荷との間に存在する寄生容量値と前記容量性負荷の容量値との和に比例するように設定されていることを特徴とする請求項１に記載の半導体記憶装置。
- 前記直列回路の前記一端側に相対的に近い位置に配置された前記強誘電体キャパシタの２つの電極のうち面積が小さい方の電極の面積は、前記直列回路の前記一端側から相対的に遠い位置に配置された前記強誘電体キャパシタの２つの電極のうち面積が小さい方の電極の面積よりも大きいことを特徴とする請求項１に記載の半導体記憶装置。
- 前記直列回路の前記一端前記読み出し電圧は、選択された前記強誘電体キャパシタの容量値と前記容量性負荷のゲート容量値とに基づいて分割されてなる電圧の大きさが選択された前記強誘電体キャパシタの抗電圧以下になるように設定され、側に相対的に近い位置に配置された前記強誘電体キャパシタの強誘電体膜の厚さは、前記直列回路の前記一端側から相対的に遠い位置に配置された前記強誘電体キャパシタの強誘電体膜の厚さよりも小さいことを特徴とする請求項１に記載の半導体記憶装置。
- 前記直列回路の前記一端側に相対的に近い位置に配置された前記強誘電体キャパシタの強誘電体膜に添加されている不純物の量は、前記直列回路の前記一端側から相対的に遠い位置に配置された前記強誘電体キャパシタの強誘電体膜に添加されている不純物の量よりも多いことを特徴とする請求項１に記載の半導体記憶装置。
- 前記セット線に印加される前記読み出し電圧は、該読み出し電圧が印加されたときに前記強誘電体キャパシタの２つの電極同士の間に印加される電圧が前記強誘電体キャパシタの抗電圧以下になるような大きさに設定されていることを特徴とする請求項１に記載の半導体記憶装置。
- 前記容量性負荷は、ゲート電極が前記直列回路の前記他端側に接続された電界効果型トランジスタであることを特徴とする請求項１に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001229428A JP3603058B2 (ja) | 2000-09-05 | 2001-07-30 | 半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-268271 | 2000-09-05 | ||
| JP2000268271 | 2000-09-05 | ||
| JP2001229428A JP3603058B2 (ja) | 2000-09-05 | 2001-07-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002157877A JP2002157877A (ja) | 2002-05-31 |
| JP3603058B2 true JP3603058B2 (ja) | 2004-12-15 |
Family
ID=26599250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001229428A Expired - Fee Related JP3603058B2 (ja) | 2000-09-05 | 2001-07-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3603058B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002094017A (ja) * | 2000-09-13 | 2002-03-29 | Toshiba Corp | 半導体記憶装置及び半導体記憶装置製造用マスク |
| JP3853766B2 (ja) | 2003-07-25 | 2006-12-06 | ローム株式会社 | 論理演算回路および論理演算装置 |
| JP6332735B2 (ja) * | 2014-02-24 | 2018-05-30 | 株式会社リコー | 電気機械変換部材及びその製造方法、並びに、その電気機械変換部材を備える液滴吐出ヘッド及び画像形成装置 |
-
2001
- 2001-07-30 JP JP2001229428A patent/JP3603058B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002157877A (ja) | 2002-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20020019420A (ko) | 반도체기억장치 및 그 구동방법 | |
| US5300799A (en) | Nonvolatile semiconductor storage device with ferroelectric capacitors | |
| US5959879A (en) | Ferroelectric memory devices having well region word lines and methods of operating same | |
| US5699294A (en) | Semiconductor memory device having bidirectional potential barrier switching element | |
| KR100355779B1 (ko) | 강유전체 비휘발성 기억장치 | |
| US7167386B2 (en) | Ferroelectric memory and operating method therefor | |
| JP2002093924A (ja) | 半導体記憶装置 | |
| JP3698386B2 (ja) | データ記憶装置 | |
| US20190206474A1 (en) | Ferroelectric memory device | |
| JP2003045174A (ja) | 半導体記憶装置 | |
| JP2982692B2 (ja) | 不揮発性半導体メモリ装置およびその駆動方法 | |
| US6094369A (en) | Ferroelectric nonvolatile memory element having capacitors of same dielectric constant and method thereof | |
| KR100399265B1 (ko) | 저항성 강유전체 메모리 셀로 구성된 메모리 장치 | |
| EP1176601A1 (en) | Semiconductor memory and method for driving the same | |
| KR20030077459A (ko) | 반도체 기억장치 및 그 구동방법 | |
| JP3603058B2 (ja) | 半導体記憶装置 | |
| KR100279299B1 (ko) | 불 휘발성 메모리 장치 및 그것의 제조 방법 | |
| KR100588388B1 (ko) | 저항형 강유전성 메모리 셀 | |
| JP2005503632A (ja) | 強誘電体メモリおよびその動作方法 | |
| KR20020007186A (ko) | 반도체기억장치의 구동방법 | |
| JP2001308286A (ja) | 半導体装置及びその駆動方法 | |
| JP3153606B2 (ja) | 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶装置の駆動方法 | |
| JP2825135B2 (ja) | 半導体記憶装置及びその情報書込読出消去方法 | |
| KR20010053546A (ko) | 다수의 저항성 강유전 저장 셀로 이루어진 저장 장치 | |
| KR100319750B1 (ko) | 비휘발성 강유전체 메모리 장치 및 그의 구동 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040914 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040927 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |