JP2001308286A

JP2001308286A - 半導体装置及びその駆動方法

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Publication number: JP2001308286A
Application number: JP2000122040A
Authority: JP
Inventors: Arimitsu Kato; 有光加藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-04-24
Filing date: 2000-04-24
Publication date: 2001-11-02
Anticipated expiration: 2020-04-24
Also published as: JP3871104B2

Abstract

(57)【要約】【課題】漏れ電流の発生を抑制しながらも、２つの電
極に挟まれた絶縁層をトンネルする電流発生時における
電極間への印加電圧を従来に比して低下させ、絶縁層の
劣化を抑制できる半導体装置、及び該半導体装置の駆動
方法を提供する。【解決手段】半導体装置は、絶縁体と、この絶縁体を
挟む少なくとも２つの電極１、２とを備えており、絶縁
体は、電極１に隣接する第１領域３と該第１領域３より
も誘電率が高い第２領域４とを有している。これによ
り、メモりに用いた場合、漏れ電流を抑制して蓄積電荷
を長時間保持し、また、書込み等の駆動時には従来技術
に比して電荷のエネルギーが小さい状態で第１領域に電
子が流れ、第１領域の劣化が極めて小さい構造が得られ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の駆動方法に関し、より詳細には、印加電圧と電流との
関係が非線形な特性をもつ半導体装置、及び該半導体装
置の駆動方法に関する。

【０００２】

【従来の技術】従来、半導体装置には、電極間に絶縁体
を挟み込んだ構造（以下、MIM構造と呼ぶ）や、p型及び
n型の各半導体を接合したｐｎ接合ダイオード等が知ら
れている。このような半導体装置は、印加電圧に対し電
流を極端に変化させ、或いは、蓄積された電荷を保持す
ることにより半導体メモリを構成する。

【０００３】従来の半導体装置を図４７〜図５２に示
す。まず、図４７を参照して、不揮発性メモリであるEE
PROMの断面構造を示すMIM構造の一例を説明する。このE
EPROMでは、半導体表面に位置するチャネル領域上に、S
iO₂又はSiONから成るゲート絶縁膜４２、ポリシリコン
(poly-Si)から成るフローティングゲート４３、SiO₂か
ら成る絶縁膜５０、及び、ポリシリコンから成るコント
ロールゲート４４がこの順に積層されている。p型シリ
コン基板３９表面のゲート絶縁膜４２の下部にチャネル
領域、このチャネル領域の両側にn型ソース領域４０及
びn型ドレイン領域４１が夫々形成されている。

【０００４】上記EEPROMのメモリセルへのデータの書き
込みは、コントロールゲート４４に電圧を印加しソース
４０とドレイン４１との間に電圧を印加し、ドレイン電
流を流すことでホットキャリアを発生させ、ゲート絶縁
膜４２を通してフローティングゲート４３に電荷を注入
することにより行う。一方、メモリセルの記憶内容の消
去は、コントロールゲート４４に高い電圧を印加し、フ
ローティングゲート４３内の電荷を、絶縁膜５０をトン
ネルさせて追い出すことにより行う。消去の状態から書
込みを行ったか否かでフローティングゲート４３の電位
を変化させる。

【０００５】データの読出し時には、フローティングゲ
ート４３の電位に応じてEEPROMのしきい値電圧が変化す
る。このため、n型ソース領域４０とn型ドレイン領域４
１との間に電圧を印加した際に流れるドレイン電流を判
定することで記憶データを判別することができる。この
とき、コントロールゲート４４に電圧を印加する場合と
しない場合とがある。

【０００６】図４８は、液晶ディスプレイの要部を示
し、(a)は一部平面図、(b)は一部断面図である。液晶デ
ィスプレイは、相互に対向する下部ガラス板１０４ａと
上部ガラス板１０４ｂとを有し、下部ガラス板１０４ａ
上に、画素電極１０９と、ワード線を成す第１金属層１
０５とを有する。第１金属層１０５の画素電極１０９に
対応する各突出部分１０５ａの周囲には、酸化タンタル
から成る絶縁層１０６が形成され、絶縁層１０６上に
は、画素電極１０９に接続される第２金属層１０７が形
成される。第１金属層１０５、絶縁層１０６及び第２金
属層１０７によりMIM構造が形成される。上部ガラス板
１０４ｂ上には、第１金属層１０５と直交する方向に延
在するITO(Indium Tin Oxide)から成るデータ線１０８
が形成される。上部ガラス板１０４ｂと下部ガラス板１
０４ａとの間には液晶が充填される。

【０００７】データ線１０８とワード線（１０５）との
間に電圧が印加されることにより、ワード線（１０５）
から絶縁層１０６を通して電荷が画素電極１０９に流れ
込む。電圧の印加を停止した後も、データ線１０８と画
素電極１０９との間には電界が存在し、電界強度に対応
して液晶の傾きが変化することで光透過率が変わる。画
素毎の光透過率の相違によって画像が表示される。

【０００８】次に、ｐｎ接合を用いた半導体装置の一例
を説明する。図４９は、DRAM(Dynamic Random Access M
emory)の１つのメモリセルを示す回路図である。このメ
モリセルは、１つの容量素子１１１と、１つのn型MOSFE
T(Metal-Oxide-Semiconductor Field Effect Transisto
r)１１０とを有する。スイッチとしてのMOSFET１１０で
は、ゲートがワード線WLに、ドレインが容量素子１１１
の一方の端子に、ソースがビット線BLに夫々接続され
る。容量素子１１１の他方の端子は、プレート線PLに接
続される。

【０００９】上記構造のメモリセルにデータを書き込む
場合には、ワード線WLに電圧を印加してMOSFET１１０を
オン状態にし、ビット線BLにデータ電圧、例えばデータ
“１”なら３Ｖを、“０”なら０Ｖを印加することで、
データに対応する電位を容量素子１１１に充電し、次い
で、MOSFET１１０をオフ状態にすることで、容量素子１
１１内の電荷を保持する。

【００１０】一方、データの読出し時には、ビット線BL
を０Ｖにプリチャージしてからフローティング状態に
し、更にワード線WLに電圧を印加してMOSFET１１０をオ
ン状態とすることで、容量素子１１１に蓄えられていた
電荷がビット線BLに流れ出す。このとき、容量素子１１
１の電荷量に対応してビット線BLの電位が決まるので、
センスアンプを用いてこの電位を参照電位と比較するこ
とでデータを判別する。

【００１１】

【発明が解決しようとする課題】図４８に示した従来の
MIM構造では、電流を流すために大きな印加電圧が必要
となるので、大きなエネルギーを持つ電荷によって絶縁
層１０６の劣化が早まるという問題が生じることがあっ
た。この問題について以下に説明する。

【００１２】図５０は、上記従来のMIM構造の要部を示
す断面図である。このMIM構造では、半導体基板（図示
せず）上に、第１の金属層（電極）１０１と絶縁層１０
３と第２の金属層（電極）１０２とがこの順に積層され
る。図５１は、従来のMIM構造によるエネルギーバンド
を模式的に示す図であり、(a)、(b)はエネルギーバンド
の変化を段階的に示す。このMIM構造で、双方の電極
（１０１、１０２）への印加電圧が所定値より低い間
は、絶縁層１０３に阻止されて電流は流れない。一方、
印加電圧が所定値を超えると、図５１(a)に示すよう
に、絶縁層１０３のエネルギーバンドが略三角状に変化
し、バリアが薄くなった部分から電荷がトンネルし始め
る。このようなエネルギーバンドの変形には高い電圧が
必要で、大きなエネルギーを持つ電荷が絶縁層１０３を
トンネルするため、絶縁層１０３の劣化が促進されるこ
とになる。

【００１３】ここで、絶縁層１０３を薄くすると、より
低い電圧でエネルギーバンドを変形させることができる
が、薄すぎると、図５１(b)に示すように、漏れ電流
（リーク電流）が大きくなるため、薄膜化には限界があ
る。このような絶縁層１０３の劣化があるため、図４７
に示した構造を用いたEEPROMでは、使用時のデータ消去
やデータ書込みの繰返し回数を制限する必要があった。

【００１４】一方、ｐｎ接合を用いた前記従来の半導体
装置（図４９）では、逆方向の漏れ電流が大きく、長期
間、例えば１０年程度のデータ保持は不可能であるとい
う問題があった。図５２に一般的なMOSFETの断面図を示
す。このMOSFETでは、p型シリコン基板３９の表面に素
子分離用のSiO₂１９が形成され、素子領域上にゲート絶
縁膜４２とゲート４４とが積層されてゲート構造が構成
される。また、ゲート絶縁膜４２の下部に位置するチャ
ネル領域の両側にはn型ソース拡散層４０とn型ドレイン
拡散層４１とが形成される。

【００１５】上記構造のMOSFETでは、p型シリコン基板
３９が０Ｖ、ゲート４４が０Ｖとされるとチャネル領域
がオフ状態となり、ソース４０とドレイン４１間に電流
が流れない。図４９に示した容量素子１１１がドレイン
４１に接続されるとすると、p型シリコン基板３９との
間にｐｎ逆接合が形成される。ｐｎ逆接合では熱励起に
よる電流が流れるので、容量素子１１１に蓄えられた電
荷がドレイン４１からp型シリコン基板３９にリークす
る。このためDRAMでは、一定時間おきにデータを書込み
直すリフレッシュを施すことが必要であり、リフレッシ
ュ無しではデータを長期間保持することは不可能であ
り、電源をオフしてもデータを保持する不揮発性メモリ
としては使用できない。

【００１６】本発明は、上記に鑑み、漏れ電流の発生を
抑制しながらも、２つの電極に挟まれた絶縁層をトンネ
ルする電流発生時における電極間への印加電圧を従来に
比して低下させ、絶縁層の劣化を抑制することができる
半導体装置、及び該半導体装置の駆動方法を提供するこ
とを目的とする。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、絶縁体と、該絶縁体を挟む
少なくとも２つの電極とを備え、前記絶縁体は、前記電
極の一方に隣接する第１領域と該第１領域よりも誘電率
が高い第２領域とを有することを特徴とする。

【００１８】本発明の半導体装置では、少なくとも２つ
の電極間に、或る誘電率を有する第１領域と該第１領域
よりも誘電率が高い第２領域とを備える。つまり、誘電
率が高く漏れ電流が小さい第２領域と、比較的トンネル
電流が流れ易い第１領域とを備えるので、電極に電圧を
印加した際に、印加電圧が所定値より低い間は第１及び
第２領域が電極間の電流を阻止して殆ど流さない。更
に、電極への電圧が所定値を超えると、誘電率が低い第
１領域に電圧がかかって第１領域のエネルギーバンドが
低下する。つまり、第１領域が第２領域のバンドエネル
ギーを大きく変化させるので、第２領域の伝導帯が他方
の電極の伝導帯より低下し、電圧と電流との非線形性が
大きくなる。これにより、例えば電子が他方の電極から
第２領域に流れ込み、更に第１領域をトンネルして一方
の電極に流れ込む。従って、本半導体装置をメモりに用
いた場合、漏れ電流を抑制して蓄積電荷を長時間保持
し、また、書込み等の駆動時には従来技術に比して電荷
のエネルギーが小さい状態で第１領域に電子が流れ、第
１領域の劣化が極めて小さい構造を得ることができる。

【００１９】ここで、前記第２領域が前記電極の他方に
隣接することが好ましい。また、前記絶縁体が、前記電
極の他方に隣接する前記第２領域よりも誘電率が低い第
３領域を有することも好ましい態様である。これによ
り、電極に対する印加電圧が所定値より低い間は電極間
の電流を阻止し、印加電圧が所定値を超えた際に電極間
に電流を流すより良好な非線形特性が得られる。

【００２０】更に、前記各領域が夫々１つの層を形成す
ることが好ましい。この場合、製造プロセスが簡単にな
るという効果が得られる。

【００２１】更に、前記第２領域の伝導帯のエネルギー
位置（レベル）が、前記電極の各伝導帯のエネルギー位
置よりも高いことが好ましい。この場合、印加電圧が０
Ｖに近い状態で電極間に電子が流れる現象を抑制しリー
ク電流を小さくできるという効果が得られる。

【００２２】また、前記電極の少なくとも１つが導電体
又は半導体で構成され、前記電極が半導体から成る場合
に前記第２領域の価電子帯のエネルギー位置が、前記半
導体から成る電極の価電子帯のエネルギー位置よりも低
いことも好ましい態様である。この場合、印加電圧が０
Ｖに近い状態で電極間に正孔が流れる現象を抑制しリー
ク電流を小さくできるという効果が得られる。

【００２３】更に、前記第２領域をなす層が、使用電圧
条件において流れる電流が装置に対する許容電流以下と
なる厚さを有することが好ましい。この場合、前記半導
体装置を流れる電流が装置の許容電流以下になるという
効果が得られる。

【００２４】更に、前記第１領域をなす層が、使用電圧
条件においてトンネル電流が流れる厚さを有することが
好ましい。この場合、使用電圧印加時に前記第１領域に
電流が流れ、前記第２領域により電流が制御できるとい
う効果が得られる。

【００２５】また、前記第２領域をなす層が、前記第１
領域をなす層よりも厚いことも好ましい態様である。こ
の場合、電圧が所定値より低い間、第２領域が電極間の
電流をより効果的に阻止することができる。

【００２６】具体的には、第１領域をなす層の厚さを
０．２nm以上３nm以下、第２領域をなす層の厚さを４nm
以上２０nm以下に設定することができる。この場合、異
なるエネルギーバンドを有し特性が異なる非線形素子を
容易に得ることができる。

【００２７】更に、前記第１領域の面積値と誘電率値と
を乗じた値を前記第１領域の厚さ値で除した値が、前記
第２領域の面積値と誘電率値とを乗じた値を前記第２領
域の厚さ値で除した値よりも小さいことが好ましい。こ
の場合、電極に印加した電圧が所定値より低い間は電極
間の電流を阻止し、電圧が所定値を超えた際には第１領
域にかかる電圧で第２の誘電率層のバンドエネルギーを
大きく変化させてトンネル電流を流すための好ましい構
造が得られる。

【００２８】前記第１領域を、酸化ベリリウム、酸化セ
レン、窒化シリコン、酸化シリコン、又は、酸窒化シリ
コンで構成することができる。また、前記第２領域を、
酸化ストロンチウム、酸化カルシウム、酸化ジルコン、
酸化マグネシウム、酸化アルミニウム、酸化タンタル、
酸化チタン、又は、窒化アルミニウムで構成することが
できる。

【００２９】また、前記第１及び第２領域をなす層の側
面の少なくとも一方に側面絶縁層を更に備え、該側面絶
縁層上に側面電極が形成されることが好ましい。この場
合、側面電極により第１及び第２領域間の電流を制御で
き、スイッチとして利用できると共に、より低い電圧の
印加で電流制御が実行できるという効果が得られる。

【００３０】或いは、上記に代えて、前記第１、第２及
び第３領域をなす層の側面の少なくとも一方に側面絶縁
層を更に備え、該側面絶縁層上に側面電極が形成される
ことも好ましい態様である。この場合、側面電極により
第１、第２及び第３領域間の電流を制御でき、スイッチ
として利用できると共に、より低い電圧の印加で電流制
御が実行できるという効果が得られる。

【００３１】更に、前記側面絶縁層が、前記第１領域を
なす層よりも厚いことが好ましい。この場合、前記側面
絶縁層から前記側面電極に流れる漏れ電流を前記第１の
領域に流れる電流より小さくできるという効果が得られ
る。

【００３２】本発明の半導体装置の駆動方法は、前記半
導体装置を駆動する駆動方法であって、前記側面電極の
電位を制御して前記電極の相互間における伝導率を制御
することを特徴とする。

【００３３】本発明の半導体装置の駆動方法によると、
側面電極により絶縁層間の電流を制御するスイッチとし
て利用できると共に、より低い電圧の印加で電流制御が
実行できるという効果が得られる。

【００３４】本発明の半導体装置の駆動方法は、前記半
導体装置を駆動する駆動方法であって、前記電極の内の
１つを一時的に若しくは常時にわたってフローティング
状態又は高抵抗状態に維持して前記電極の蓄積電荷量を
制御することを特徴とする。

【００３５】本発明の半導体装置の駆動方法では、半導
体装置をマトリックス状に配列したメモリとして用いる
際に、電極の１つを一時的に若しくは常時にわたってフ
ローティング状態又は高抵抗状態に維持することによっ
て、前記電極の蓄積電荷量を制御することができる。

【００３６】本発明の半導体装置は、半導体材料と、該
半導体材料上に形成されたゲート構造体と、該ゲート構
造体に対向する前記半導体材料の表面に形成された拡散
層と、前記ゲート構造体に形成され前記半導体材料に接
するゲート絶縁膜とを備え、前記ゲート構造体が、前記
記載の半導体装置で構成されることを特徴とする。

【００３７】本発明の半導体装置では、ゲート構造体を
成す半導体装置をマトリックス状に配列して所定の配線
を施すことで、漏れ電流の発生が少なくデータの保持が
良好、且つ、従来に比して低い印加電圧で書込み等の処
理を実行できるメモリを得ることができる。

【００３８】本発明の半導体装置は、半導体材料と、該
半導体材料上に形成されたゲート構造体と、該ゲート構
造体に対向する前記半導体材料の表面に形成された拡散
層と、前記ゲート構造体に形成され前記半導体材料に接
するゲート絶縁膜とを備え、前記記載の半導体装置が、
前記半導体材料の一部を前記電極の１つとして含んで前
記ゲート構造体を成すことを特徴とする。

【００３９】本発明の半導体装置では、ゲート構造体を
成す半導体装置をマトリックス状に配列して所定の配線
を施すことで、漏れ電流の発生が少なくデータの保持が
良好、且つ、従来に比して低い印加電圧で書込み等の処
理を実行できるメモリを得ることができる。

【００４０】また、前記半導体装置２つ（第１の半導体
装置と第２の半導体装置）とMISFET又はMOSFETとを備
え、第１の半導体装置の前記電極と第２の半導体装置の
前記電極とMISFET又はMOSFETのゲート電極とを相互に接
続し、前記第１及び第２の半導体装置は、相互に異なる
印加電圧と流れる電流の関係の特性を有することを特徴
とする。この場合、前記第１の半導体装置と前記第２の
半導体装置との間に電圧を印加することで前記第１と第
２の半導体装置に効果的に電圧を印加できるという効果
が得られる。

【００４１】或いは、上記に代えて、MISFET又はMOSFET
のゲート電極に前記電極が接続された請求項１〜１５の
何れかに記載の半導体装置と、前記ゲート電極に一方の
端子が共通接続された容量素子とを備えることも好まし
い態様である。この場合、前記半導体装置と前記容量素
子との間に電圧を印加することで前記半導体装置に効果
的に電圧を印加できるという効果が得られる。

【００４２】また、前記ゲート電極に接続された半導体
装置がマトリックス状に配列されることも好ましい態様
である。これにより、漏れ電流の発生が少なくデータの
保持が良好で、従来に比して低い印加電圧で書込み等の
処理を実行できるメモリを得ることができる。

【００４３】更に、前記半導体装置によって論理回路を
構成すると、例えばトランジスタに代えて、非線形素子
としての本半導体装置を用いることになり、従って、通
常のトランジスタを備えた論理回路に比して面積を削減
したより高い集積度の回路を得ることができる。

【００４４】

【発明の実施の形態】以下、図面を参照し、本発明の実
施形態例に基づいて本発明を更に詳細に説明する。図１
は、本発明の第１実施形態例における半導体装置の要部
構成を示す断面図である。この半導体装置は、半導体基
板上に順次に形成された電極１、絶縁層３（第１領
域）、絶縁層４（第２領域）、絶縁層５（第３領域）、
及び電極２を有する。つまり、順次に積層された絶縁層
３〜５が、相互に対向する電極１、２で挟み込まれてい
る。

【００４５】電極１は絶縁層３に、電極２は絶縁層５に
夫々接している。絶縁層３及び絶縁層５は、夫々が単体
膜の状態で電極（図示せず）に挟み込まれた状態で電圧
が印加されるとトンネル電流が流れる厚さに設定され
る。各絶縁層は絶縁体で構成され、電極は、導電性を有
する金属、化合物、又は半導体で構成される。

【００４６】図２は絶縁層の誘電率を示すグラフであ
り、(a)はエネルギーバンドが各絶縁層内で一様な場合
の誘電率を、(b)は不均一な場合の誘電率を夫々示す。
絶縁層４の誘電率は、絶縁層３、５のいずれの誘電率よ
りも高い。ここで、図２(a)に示すように各絶縁層内で
誘電率が一様である必要は必ずしもなく、図２(b)に示
すように不均一であってもよい。また、絶縁層４の全面
が高誘電率である必要はなく、一部の領域が高誘電率を
有すればよい。

【００４７】図３は、各電極のエネルギーバンドの関係
を示す図であり、(a)は電極１、２の双方が金属の場
合、(b)は電極２が半導体の場合である。図３(a)に示す
ように、絶縁層４の伝導帯の位置は電極１及び２におけ
る伝導帯の位置よりも高く、且つ、絶縁層４の価電子帯
の位置は電極１及び２における価電子帯の位置より低
い。この場合も、誘電率の場合と同様に、エネルギーバ
ンドが各絶縁層毎に一定である必要はない。

【００４８】次に、本実施形態例における半導体装置の
駆動について説明する。図４(a)〜(g)にエネルギーバン
ド構造を示す。図４(a)のエネルギーバンド構造におい
て、電極２に対して電極１が正となる電圧を印加した場
合、電圧が小さいときは図４(b)に示すように、絶縁層
３、４、５から成る絶縁層により、電流は殆ど流れな
い。電極１の電圧を大きくしていくと、誘電率が低い絶
縁層３及び５に電圧がかかることにより、絶縁層４のバ
ンドが下がる。

【００４９】図４(c)に示すように、絶縁層４の伝導帯
が電極２の伝導帯より低くなると、電子が電極２から絶
縁層５をトンネルして絶縁層４に流れ込み、更に絶縁層
３をトンネルして電極１に流れ込むようになる。この場
合、従来の技術に比して電荷のエネルギーが小さい状態
で、絶縁層３を電子が流れるので、第１絶縁層３、第３
絶縁層５の劣化は従来の技術よりも極めて少ない。絶縁
層４のエネルギーバンドの変化は、絶縁層３及び絶縁層
５の部分の容量値が絶縁層４の部分の容量値より小さい
ほど大きくなる。

【００５０】電極１が半導体であった場合に価電子帯が
存在するが、伝導帯の場合と同様に、絶縁層４の価電子
帯が図４(d)のように電極１の価電子帯より高くなる
と、正孔が電極１から絶縁層３をトンネルして絶縁層４
に流れ込み、更に絶縁層５をトンネルして電極２へ流れ
るようになる。電子又は正孔のいずれかが流れる状態に
なると電流が流れる。一方、電圧の極性を変えると、図
４(e)に示すように、電圧が小さい間は前述と同様に、
電流は殆ど流れない。電極２の電圧を上昇させていく
と、絶縁層４よりも誘電率が低い絶縁層３及び５に電圧
がかかることにより、絶縁層４のバンドが下がる。

【００５１】図４(f)に示すように、絶縁層４の伝導帯
が電極１の伝導帯よりも低くなると、電子が電極１から
絶縁層３をトンネルして絶縁層４に流れ込み、更に絶縁
層５をトンネルして電極２に流れ込む。電極２が半導体
であった場合に価電子帯が存在するが、伝導帯の場合と
同様、絶縁層４の価電子帯が図４(g)のように電極２の
価電子帯よりも高くなると、正孔が電極２から絶縁層５
をトンネルして絶縁層４に流れ込み、更に絶縁層３をト
ンネルして電極１へ流れることになる。

【００５２】本実施形態例における半導体装置では、電
圧が低いときの漏れ電流を極めて小さくし、電圧が高い
ときには電流を流すという非線形特性を示す。従って、
本半導体装置を非線形素子として用れば、漏れ電流が殆
どない状態を実現できるという作用効果が得られる。

【００５３】次に、本発明の第２実施形態例について説
明する。図５は、本実施形態例に係る半導体装置（非線
形素子）の要部構成を示す断面図である。この半導体装
置は、半導体基板上に順次に積層された電極１、絶縁層
４、絶縁層５及び電極２を有するが、第１実施形態例に
おける絶縁層３（図１）は有しない。

【００５４】電極１及び２は、絶縁層４及び５を挟み込
んだ状態で対向して配置される。電極１は絶縁層４に、
電極は絶縁層５に夫々接する。絶縁層５は、この単体膜
を電極で挟み込んだ状態で電圧を印加した場合にトンネ
ル電流が流れる程度の厚さに形成される。

【００５５】また、絶縁層４の伝導帯の位置は、電極
１、２の伝導帯の位置よりも高く、絶縁層４の価電子帯
の位置は、電極１、２の双方の価電子帯の位置よりも低
い。更に、絶縁層４の誘電率は絶縁層５の誘電率よりも
高い。各絶縁層４、５内で誘電率が一様である必要はな
く、エネルギーバンドも各層内で一定である必要はな
い。また、絶縁層４は、全面が高誘電率を有する必要は
なく、一部の領域が高誘電率を有すればよい。

【００５６】次に、本実施形態例に係る半導体装置の駆
動について説明する。図６はエネルギーバンド構造を示
す図であり、(a)〜(g)はエネルギーバンドの変化を段階
的に示す。図６(a)に示すように、電極１の伝導帯が電
極２の伝導帯より低い状態において、電極２に対し電極
１が正となる電圧を印加する。このとき、印加電圧が低
ければ、図６(b)に示すように、絶縁層４及び５から成
る絶縁層で阻止されて、電流は殆ど流れない。電極１の
電圧を高めていくと、誘電率の低い絶縁層５に電圧がか
かり始め、絶縁層４のバンドが下がる。

【００５７】図６(c)に示すように、絶縁層４の伝導帯
が電極２の伝導帯よりも低くなると、電子が電極２から
絶縁層５をトンネルして絶縁層４に流れ込み、更に電極
１に流れ込む。電極１が半導体であった場合に価電子帯
が存在するが、絶縁層４の価電子帯と電極１の価電子帯
との間にバリアが形成されるため、正孔は殆ど流れな
い。ただし、印加電圧がより高く、図６(d)に示すよう
に、絶縁層４のエネルギーバンドが斜めになってトンネ
ルできる程度までバリアが薄くなると、正孔も流れるよ
うになる。電子又は正孔のいずれかが移動する状態にな
ると電流が流れる。

【００５８】一方、印加電圧の極性を変えると、図６
(e)に示すように、電圧が低い間は、前述と同様に電流
は殆ど流れない。電極２の電圧を上昇させていくと、誘
電率の低い絶縁層５に電圧がかかるが、絶縁層４のバン
ドは余り変化しない。このとき、絶縁層４及び電極１の
双方の伝導帯の間にバリアが形成されるため、電子は殆
ど流れない。ただし、印加電圧がより高く、図６(f)に
示すように、絶縁層４のエネルギーバンドが斜めになっ
てトンネルできる程度までバリアが薄くなると、電子が
流れることになる。電極２が半導体であった場合に価電
子帯が存在するが、図６(g)に示すように、絶縁層４の
価電子帯が電極２の価電子帯よりも高くなると、正孔が
電極２から絶縁層５をトンネルして絶縁層４に流れ込
み、更に電極１に流れ込むことになる。

【００５９】本実施形態例に係る半導体装置では、絶縁
層が２層で足りるため、第１実施形態例に比してプロセ
スが容易になるという効果が得られる。

【００６０】次に、本発明の第３実施形態例について説
明する。図７は、本実施形態例に係る半導体装置の要部
構成を示す断面図である。この半導体装置では、第１実
施形態例における半導体構造の一方の側面に、絶縁層７
及び電極６がこの順に形成され、他方の側面に、絶縁層
９及び電極８がこの順に形成される。

【００６１】次に、本実施形態例に係る半導体装置の駆
動について説明する。電極６と、第１及び電極１、２と
の間に電圧を印加することにより、絶縁層３、５、７の
各エネルギーバンドを傾斜させることができる。これに
より、絶縁層４のエネルギーバンドが上昇又は下降す
る。

【００６２】本実施形態例における構造では、第１実施
形態例における電極１、２による絶縁層４のエネルギー
バンド制御に加えて、電極６により更に良好に制御でき
るという効果が得られる。電極８に電極６と同じ電圧を
印加すると、電極６側の側面のエネルギーバンド制御も
加わって、電極１、２間に流れる電流が増加する。

【００６３】また、電極８及び１、又は、電極８及び２
を相互に接続することで、電極６、８間にも電界を発生
させ、エネルギーバンドの変化を大きくすることもでき
る。絶縁層９及び電極８がない場合でも、エネルギーバ
ンド制御は可能である。本実施形態例における電極６及
び８、絶縁層７及び９を第２実施形態例の半導体構造に
設けることも可能である。

【００６４】次に、本発明の第４実施形態例について説
明する。図８は、本実施形態例に係る半導体装置の要部
構成を示す断面図である。この半導体装置は、半導体材
料１１上に順次に形成されたゲート絶縁膜１０、電極
１、絶縁層３、４、５及び電極２を有する。半導体材料
１１の表面には、ゲート絶縁膜１０を含む所望形状に加
工されたゲート構造体が設けられ、ゲート絶縁膜１０下
部のチャネル領域の両側には、第１及び第２拡散層１
２、１３が夫々形成される。ゲート構造体は、第１実施
形態例における電極１、絶縁層３、４、５及び電極２の
積層構造にゲート絶縁膜１０を加えたものである。

【００６５】半導体材料１１がp型であれば第１及び第
２拡散層１２、１３をn型に、半導体材料１１がn型であ
れば第１及び第２拡散層１２、１３をp型にする。ま
た、半導体材料１１の形態は、それ自体が基板を成す場
合と、別の基板上に設けられた場合とがある。第１及び
第２拡散層１２、１３は、半導体材料１１の表面だけで
なく、半導体材料１１の裏面にまで到達している場合も
ある。

【００６６】次に、本実施形態例における半導体装置の
駆動について説明する。本半導体装置は、電極１がフロ
ーティング状態になっており、ここに電荷を蓄えること
でメモリとして機能する。まず、データ消去時には、半
導体材料１１及び第１拡散層１２の少なくとも一方に、
電極２よりも高い電圧VEを印加し、電極１内の電荷を電
極２側に追い出す。更に、半導体材料１１及び／又は第
１拡散層１２の電圧を電極２と同程度に戻すことで、電
極１に電荷が殆どない状態にする。これにより、データ
は消去される。

【００６７】また、データ書込み時には、データに相当
する電圧VDを第２拡散層１３に印加し、電極２に書込み
電圧VWを与える。これにより、第２拡散層１３と第１拡
散層１２との間に電流が流れ、チャネル領域でホットキ
ャリアが発生し、ゲート絶縁膜１０を抜けて電極１に電
荷が飛び込む。電荷の量は電圧VD及びVWに依存し、デー
タ値に応じて異なる。更に、データ読出し時には、電極
１内の電荷量がデータに応じて異なり、第１及び第２拡
散層１２、１３間の抵抗が変化している。このため、第
１拡散層１２に電圧VRを印加し、第１拡散層１２に流れ
る電流量の違いからデータを判別する。また、第１拡散
層１２に電圧VRを印加し、第２拡散層１３に流れる電流
の違いからデータを判別することもできる。この際に、
電極２及び半導体材料１１の少なくとも一方に読出し電
圧VGRを印加してもよい。

【００６８】次に、別の駆動方法について述べる。ま
ず、データ消去時には、半導体材料１１及び第１拡散層
１２の少なくとも一方に、電極２よりも低い電圧VEを印
加し、電極２から電極１に電荷を蓄積する。更に、半導
体材料１１及び／又は第１拡散層１２の電圧を電極２と
同程度に戻すことにより、電極１に電荷が蓄積された状
態にする。これにより、データが消去される。また、デ
ータの書込み時には、半導体材料１１及び第２拡散層１
３のいずれか一方に、データに相当する電圧VDを印加す
る。電圧VDが高い場合には、電極１に蓄積された電荷が
電極１に流れ出るため、電極１の電荷量が減少する。電
圧VDが低い場合には、電極１内の電荷は変化しない。電
極１の電荷量は、データに対応して異なる量になる。デ
ータの読出し時の手法は、前述と同様である。

【００６９】更に別の駆動方法について述べる。まず、
データ消去時には、半導体材料１１及び第１拡散層１２
の少なくとも一方に、電極２よりも高い電圧VEを印加
し、電極１に蓄積された電荷を電極２側に追い出す。半
導体材料１１及び／又は第１拡散層１２の電圧を電極２
と同程度に戻すことで、電極１に電荷が殆どない状態に
する。これにより、データが消去される。また、データ
書込み時には、データに相当する電圧VDを電極２に印加
する。印加電圧VDが高い場合には、電極２から電極１側
に電流が流れる。印加電圧VDが低い場合には、電極１内
の電荷は変化しない。これにより、電極１の電荷量がデ
ータに応じて異なる量となる。データの読出し時の手法
は、前述と同様である。

【００７０】本実施形態例では、データの書込み時に電
極１をフローティング状態にしたが、一時的に若しくは
常時にわたってフローティング状態に維持することで、
電極１の蓄積電荷量を制御することができる。或いは、
フローティング状態に代えて、高抵抗状態に維持するこ
とによっても同様に駆動することができる。

【００７１】本実施形態例に係る半導体装置は、絶縁層
３を除くことで図９に示す構成が得られ、また、絶縁層
５を除くことで図１０に示す構成が得られる。これらの
場合にも、駆動方法は第４実施形態例と同様であり、得
られる効果も同様である。

【００７２】また、第１及び第２実施形態例における半
導体装置（非線形素子）を図１１の記号で表す場合、同
図の非線形素子５４の一方の端子とMISFET(Metal-Insul
ator-semiconductor Field Effect Transistor)１４の
ゲートとを接続すると、図１２に示す構造の半導体装置
が得られる。この構造によっても、前述と同様の作用効
果が得られる。

【００７３】図１３に示すように、行方向に延在するワ
ード線WL1…、プレート線PL1…、制御線EL1…と、これ
らと直交する方向に延在するビット線BL1…との各交差
部分に図１２の半導体装置をアレイ状（マトリックス
状）に配列し、各MISFET１４のソースをビット線BL1…
に、ドレインをプレート線PL1…に、ゲートを、対応す
る非線形素子５４を介してワード線WL1…に、バックゲ
ートを制御線EL1…に夫々接続することで、メモリを構
成する。

【００７４】また、図１３に示すアレイ状に配列された
半導体装置が図８〜図１０に示すような構造の場合、こ
の半導体装置は、半導体材料１１と、半導体材料１１の
表面に形成されたゲート構造体（電極１、２、絶縁層３
〜５）と、ゲート構造体に対向する半導体材料１１表面
に形成された拡散層（チャネル領域）と、ゲート構造体
に形成され半導体材料１１に接するゲート絶縁膜１０と
を備える。この構造により、ゲート構造体を成す半導体
装置をアレイ状に配列して所定の配線を施すことで、漏
れ電流の発生が少なくデータの保持が良好で、従来に比
して低い印加電圧で書込み等の処理を実行できるメモリ
が得られる。

【００７５】次に、本発明の第５実施形態例について説
明する。図１４は、本実施形態例に係る半導体装置の要
部構成を示す断面図である。この半導体装置は、半導体
材料１１上に順次に積層された絶縁層３、４、５、電極
２、絶縁層１５、及び電極１６を有する。半導体材料１
１の表面には、絶縁層３を含む所望形状に加工されたゲ
ート構造体が設けられ、絶縁層３下部のチャネル領域の
両側に第１及び第２拡散層１２、１３が夫々形成され
る。

【００７６】ゲート構造体は、半導体材料１１上に順次
に積層された絶縁層３〜５及び電極２を有する、電極１
として半導体材料１１を備えた第１実施形態例とほぼ同
様の構造と、電極２上に絶縁層１５及び電極１６をこの
順に積層した構造とを備える。第１及び第２拡散層１
２、１３と半導体材料１１との導電型の関係、半導体材
料１１の形態、並びに、第１及び第２拡散層１２、１３
の形態は、第４実施形態例と同様である。

【００７７】次に、本実施形態例における半導体装置の
駆動について説明する。図１４において電極２がフロー
ティング状態になっているとき、電極２に電荷を蓄える
ことでメモリとして機能する。まず、データ消去時に
は、電極１６に、半導体材料１１及び第１拡散層１２の
少なくとも一方よりも高い電圧VEを印加して、電極２の
電荷を半導体材料１１側に追い出す。更に、電極１６の
電圧を元に戻すことにより、電極２に電荷が殆どない状
態にする。これにより、データが消去される。

【００７８】また、データ書込み時には、半導体材料１
１及び第２拡散層１３の少なくとも一方に、データに相
当する電圧VDを印加し、電極１６に書込み電圧VWを印加
する。電圧VDが高い場合に、半導体材料１１から電極２
に電流が流れ込む。電圧VDが低い場合には電流は流れな
い。また、電圧VWが印加されない間は書込みができない
ように、電圧VD、VWのレベルを設定する。電極２内の電
荷量は、電圧VDに依存し、データにより異なる。更に、
データ読出し時には、データに応じて電極２内の電荷量
が異なり、第１及び第２拡散層１２、１３間の抵抗が変
化しているので、第１拡散層１２に電圧VRを印加し該第
１拡散層１２に流れる電流量の違いからデータを判別す
ることができる。一方、第１拡散層１２に電圧VRを印加
し、第２拡散層１３に流れる電流の違いからデータを判
別することもできる。この際に、電極１６及び半導体材
料１１の少なくとも一方に読出し電圧VGRを印加しても
よい。

【００７９】別の駆動方法について述べる。この駆動方
法では、データの消去を前述と同様に行うため、データ
の書込みから説明する。データ書込み時には、第２拡散
層１３に、データに相当する電圧VDを印加し、電極１６
に書込み電圧VWを印加する。これにより、第１及び第２
拡散層１２、１３間に電流が流れチャネル領域でホット
キャリアが発生し、電荷が絶縁層３〜５を通して電極２
に飛び込む。この電荷量は電圧VDに依存し、データに応
じた量となる。データの読出しは、前述の手法と同様で
ある。

【００８０】本実施形態例に係る半導体装置は、絶縁層
３を除くことで図１５に示す構成が得られ、また、絶縁
層５を除くことで図１６に示す構成が得られる。これら
の場合にも、駆動方法は第５実施形態例と同様であり、
得られる効果も同様である。

【００８１】次に、本発明の第６実施形態例について説
明する。図１７は、本実施形態例に係る半導体装置の要
部構成を示す断面図である。この半導体装置は、半導体
材料１１上に順次に積層されたゲート絶縁膜１０、電極
１、絶縁層３、４、５、及び電極２を有する。ゲート絶
縁膜１０下部のチャネル領域の両側には、第１及び第２
拡散層１２、１３が夫々形成される。

【００８２】ゲート構造体は、電極１、絶縁層３、４、
５及び電極２をこの順に積層した第１実施形態例の構造
と、ゲート絶縁膜１０とを合わせた構造を有する。ゲー
ト構造体の一方の側面には絶縁層７を挟んで電極６が、
他方の側面には絶縁層９を挟んで電極８が夫々形成され
る。第１及び第２拡散層１２、１３と半導体材料１１と
の導電型の関係、半導体材料１１の形態、並びに、第１
及び第２拡散層１２、１３の形態は、第４実施形態例と
同様である。

【００８３】次に、本実施形態例における半導体装置の
駆動を説明する。図１７において電極１がフローティン
グ状態になっているとき、電極１に電荷を蓄えることで
メモリとして機能する。まず、データ消去時には、電極
６及び８に電圧を印加することで絶縁層４のエネルギー
バンドが下降して導通状態になり、これにより、電極１
が電極２と同程度の電圧になる。このとき、半導体材料
１１及び第１拡散層１２の少なくとも一方に電圧を印加
してもよい。電極６、８では、印加電圧が相互に異なっ
ていてもよい。これにより、データが消去される。

【００８４】また、データ書込み時には、第２拡散層１
３にデータに相当する電圧VDを、電極２に書込み電圧VW
を夫々印加する。これにより、第１及び第２拡散層１
２、１３間に電流が流れチャネル領域でホットキャリア
が発生し、電荷がゲート絶縁膜１０を通して電極１に飛
び込む。この電荷の量は電圧VDに依存し、データにより
異なる。更に、データ読出し時には、データに応じて電
極１内の電荷量が異なり、第１及び第２拡散層１２、１
３間の抵抗が変化しているので、第１拡散層１２に電圧
VRを印加し流れる電流量の違いからデータを判別する。
また、第１拡散層１２に電圧VRを印加し、第２拡散層１
３に流れる電流の違いからデータを判別することもでき
る。このとき、電極２、半導体材料１１、電極６、８の
少なくとも１つに読出し電圧VGRを印加することができ
る。

【００８５】別の駆動方法について述べる。まず、デー
タ消去時には、半導体材料１１及び第１拡散層１２の少
なくとも一方が電極２よりも低くなるように電圧VEを印
加し、電極６及び８に電圧を印加し、電極２から電極１
側に電荷を注入する。更に、電極６及び８の電圧を戻す
ことで、電極１内の電荷を保持する。これにより、デー
タが消去される。また、データ書込み時には、半導体材
料１１及び第２拡散層１３の少なくとも一方に、データ
に相当する電圧VDを印加する。電圧VDが大きい場合、電
極１に蓄積された電荷が電極２側に流れ出るため、電極
１の電荷量が減少する。電圧VDが小さい場合、電極１内
の電荷は変化せず、データに応じた電荷量になる。この
とき、電極２の電位を変化させる場合もある。データの
読出しは前述の方法と同様である。

【００８６】別の駆動方法について述べる。この駆動方
法ではデータの消去は必要ない。まず、データ書込みに
ついて述べる。この場合、データに相当する電圧VDを電
極２に印加し、更に、電極６及び８に電圧を印加するこ
とで、電極１を電極２と同程度の電圧にする。これによ
り、電極１がデータに応じた電位になる。また、データ
の読出しは前述と同様に行う。この駆動方法は、絶縁層
３又は絶縁層５のいずれかを除いた構造においても可能
であり、電極８及び絶縁層９を除いて電極６及び絶縁層
７側を残した構造、或いは、電極６及び絶縁層７を除い
て電極８及び絶縁層９側を残した構造においても可能で
ある。その場合の駆動方法も、同様である。

【００８７】また、第３実施形態例（図７）における半
導体装置（非線形素子）を図１８の記号で表す場合、同
図の非線形素子５５の一方の端子とMISFET１４のゲート
とを接続すると、図１９に示す構造の半導体装置が得ら
れる。この構造によっても、前述と同様の作用効果が得
られる。

【００８８】更に、図２０に示すように、行方向に延在
するワード線WL1…、プレート線PL1…、制御線EL1…
と、これらと直交する方向に延在するビット線BL1…と
の各交差部分に図１９の半導体装置をアレイ状に配置
し、各MISFET１４のソースをビット線BL1…に、ドレイ
ンをプレート線PL1…に、ゲートを、対応する非線形素
子５５を介してワード線WL1…に接続することで、メモ
リを構成する。

【００８９】次に、本発明の第７実施形態例について説
明する。図２１は、本実施形態例に係る半導体装置の要
部構成を示す断面図である。この半導体装置は、半導体
材料１１上に順次に積層された絶縁層３、４、５、電極
２、絶縁層１５、及び電極１６を有する。半導体材料１
１表面には、所望の形状に加工されたゲート構造体が形
成され、ゲート絶縁膜１０下部のチャネル領域の両側に
は、第１及び第２拡散層１２、１３が夫々形成される。
ゲート構造体は、絶縁層３、４、５、及び電極２をこの
順に積層した第１実施形態例の構造（この場合、電極１
は半導体材料１１のチャネル領域に相当する）と、絶縁
層１５と、電極１６とを積層した構造を有し、絶縁層３
が半導体材料１１と接する。

【００９０】更に、ゲート構造体の絶縁層３〜５に対応
する一方の側面には絶縁層７を挟んで電極６が、他方の
側面には絶縁層９を挟んで電極８が夫々形成されてい
る。絶縁層７は、略鉤状に形成され、一端面が上記一方
の側面に、他端面が上記他方の側面に夫々接している。
電極６は、絶縁層７の外面における曲折部分に接してい
る。絶縁層９及び電極８側も、絶縁層７及び電極６側と
同様の構造を有する。なお、第１及び第２拡散層１２、
１３と半導体材料１１との導電型の関係、半導体材料１
１の形態、並びに、第１及び第２拡散層１２、１３の形
態は、第４実施形態例と同様である。

【００９１】本実施形態例における半導体装置は、半導
体材料１１と、半導体材料１１の表面に形成されたゲー
ト構造体（電極２、絶縁層３〜５）と、ゲート構造体に
対向する半導体材料１１表面に形成された拡散層（チャ
ネル領域）と、ゲート構造体に形成され半導体材料１１
に接するゲート絶縁膜１０とを備える。ゲート構造体は
更に、半導体材料１１の一部（チャネル領域）を、電極
２の対となる電極として含んでいる。この構造により、
ゲート構造体を成す半導体装置をアレイ状に配列して所
定の配線を施すことで、漏れ電流の発生が少なくデータ
の保持が良好で、従来に比して低い印加電圧で書込み等
の処理を実行できるメモリが得られる。

【００９２】次に、本実施形態例における半導体装置の
駆動について説明する。図２１において電極２がフロー
ティング状態になっているとき、電極２に電荷を蓄える
ことでメモリとして機能する。本駆動方法では、データ
消去は不要であるので、データの書込み処理から説明す
る。第２拡散層１３及び半導体材料１１の少なくとも一
方にデータに相当する電圧VDを印加し、電極６及び８に
電圧を印加することで、電極２の電位を電圧VDと同程度
にする。このとき、電極１６に電圧を印加してもよい。

【００９３】また、データ読出し時には、電極２内の電
荷量がデータに応じて異なり、第１及び第２拡散層１
２、１３間の抵抗が変化しているので、第１拡散層１２
に電圧VRを印加し第１拡散層１２に流れる電流量の違い
からデータを判別する。或いは、これに代えて、第１拡
散層１２に電圧VRを印加し第２拡散層１３に流れる電流
の違いからデータを判別することもできる。このとき、
電極１６及び半導体材料１１の少なくとも一方に読出し
電圧VGRを印加してもよい。

【００９４】別の駆動方法について述べる。まず、デー
タ消去時には、電極６及び８に電圧を印加することで、
電極２の電位を半導体材料１１と同程度にする。このと
き、電極１６に電圧を印加してもよい。これにより、デ
ータが消去される。また、データ書込み時には、第２拡
散層１３にデータに相当する電圧VDを印加し、電極１６
に書込み電圧VWを印加する。これにより、第１及び第２
拡散層１２、１３間に電流が流れチャネル領域でホット
キャリアが発生し、絶縁層３〜５を通して電極２に電荷
が飛び込む。データの読出しは前述の方法と同様であ
る。

【００９５】この駆動方法は、絶縁層３又は絶縁層５の
いずれかを除いた構造でも可能であり、電極８及び絶縁
層９を除いて電極６及び絶縁層７側を残した構造、或い
は、電極６及び絶縁層７を除いて電極８及び絶縁層９側
を残した構造においても可能である。その場合の駆動方
法も、同様である。

【００９６】次に、本発明の第８実施形態例について説
明する。図２２は、本実施形態例に係る半導体装置の要
部構成を示す図である。この半導体装置は、図１１に示
した非線形素子５４と、容量素子１７と、MISFET１４と
を有し、非線形素子５４及び容量素子１７の各一方の端
子（Ｃ）がMISFET１４のゲート電極に共通接続される。

【００９７】本半導体装置では、データ書込み時に、ま
ず非線形素子５４の他方の端子Ａに、データに相当する
電圧VDを印加し、容量素子１７の他方の端子Ｂの電圧を
上昇又は下降させる。これにより、非線形素子５４に電
流が流れ、接続部Ｃが端子Ａと近い電圧になることで、
非線形素子５４に、データに応じた電荷が蓄積される。

【００９８】また、データ読出し時には、データに応じ
て接続部Ｃの電位が異なり、MISFET１４の端子Ｄと端子
Ｅとの間の抵抗が変化しているので、端子Ｄに電圧VRを
印加し端子Ｅに流れる電流量の違いからデータを判別す
ることができる。これとは逆に、端子Ｄに電圧VRを印加
し端子Ｅに流れる電流の違いからデータを判別すること
もできる。MISFET１４がバックゲートとして端子Ｆを有
する場合に、端子Ａ、端子Ｂ及び端子Ｆの少なくとも１
つに読出し電圧VGRを印加することで、データを判別す
ることもできる。また、端子Ａと端子Ｂとを交換して使
用することも可能である。

【００９９】図２３に示すように、図２２の容量素子１
７に代えて、非線形素子５４と面積や厚さが異なり、印
加電圧と流れる電流との関係の特性が相違する別の非線
形素子５４を用いることもできる。また、双方の非線形
素子５４の各端子（電極）を接続する対象は、MISFET１
４に代えてMOSFETとすることもできる。これらの場合に
も図２２と同様の効果を得ることができる。また、図２
２及び図２３に示す構造の半導体装置を、図１３や図２
０に示したアレイ状に配列することでメモリを構成でき
る。

【０１００】次に、本発明の第９実施形態例について説
明する。図２４は、本実施形態例に係る半導体装置の回
路構成を示す図である。この半導体装置は、入力された
信号に所定の処理を施して出力する論理回路５９を備え
ており、この論理回路５９には、図１８に示した非線形
素子５５が含まれる。このような論理回路５９を有する
半導体装置では、トランジスタに代えて非線形素子５５
が用いられるので、通常のトランジスタを備えた論理回
路に比して、面積を削減したより高い集積度の回路が実
現できる。

【０１０１】実施例１次に、本発明の実施例１について説明する。図２５は、
本実施例に係る半導体装置の断面図である。この半導体
装置は、以下のように製造される。まず、シリコン基板
１８上にシリコン酸化層１９を熱酸化で形成し、更に、
シリコン酸化層１９上の全面にCVD法でpoly-Si層２０を
形成する。次いで、poly-Si層２０の表面を２nm熱酸化
してSiO₂層２１（第１領域）に形成した後、SiO₂層２１
上にTa₂O ₅層２２（第２領域）をCVD法で８nmの膜厚に形
成する。引き続き、Ta₂O₅層２２上にSiON層２３（第３
領域）をスパッタ法で２nmの膜厚に形成し、SiON層２３
上にアルミ層２４をスパッタ法で２００nmの厚さに形成
する。

【０１０２】ここで、SiO₂層２１及びSiON層２３の各膜
厚を２nmとしたが、SiO₂層２１及びSiON層２３は、例え
ば０．２nm以上３nm以下の範囲で膜厚を適宜選択するこ
とができる。また、Ta₂O₅層２２の膜厚を８nmとした
が、Ta₂O₅層２２は、例えば４nm以上２０nm以下の範囲
で膜厚を適宜選択できる。これにより、異なるエネルギ
ーバンドを有し特性が異なる非線形素子を簡単に得るこ
とができる。

【０１０３】次いで、アルミ層２４上にレジスト膜を所
定の厚さで塗布し、パターンを露光、現像した後、ドラ
イエッチングによってアルミ層２４、SiON層２３、Ta₂O
₅層２２、SiO₂層２１をエッチングする。この後、レジ
スト膜を除去してから別のレジスト膜を再度塗布し、こ
のレジスト膜にパターンを露光、現像した後、ドライエ
ッチングによってpoly-Si層２０をエッチングする。更
に、レジスト膜を除去することで、図２５の半導体構造
が得られる。

【０１０４】次に、本実施例における半導体装置の駆動
を説明する。まず、アルミ層（電極）２４とpoly-Si層
（電極）２０との間に電圧を印加する。この印加電圧が
低い場合（例えば０．１Ｖから０．８Ｖ）には、SiON層
２３、Ta₂O₅層２２及びSiO₂層２１の３層構造の絶縁層
に阻止されて電流は殆ど流れない。印加電圧が高い場合
（例えば１Ｖから１０Ｖ）には、Ta₂O₅層２２のエネル
ギーバンドが低くなり、SiON層２３、Ta₂O₅層２２及びS
iO₂層２１をトンネルして電流が流れる。

【０１０５】本実施例において、SiON層２３、Ta₂O₅層
２２、SiO₂層２１の誘電率を4.5、25、3.9に夫々設定す
ると、SiON層２３及びSiO₂層２１の部分における容量値
と、Ta₂O₅層２２の部分における容量値とが同じ程度に
なるので、印加した電圧の１／４程度を、Ta₂O₅層２２
のバンドエネルギーの変化に利用できる。このように、
本半導体装置は、入力電圧に対し非線形な特性を示すた
め、異常電圧が加わったときに導通し、他の装置の破壊
を防止する保護素子としても利用することができる。

【０１０６】例えば、図２５に示すpoly-Si層２０をn型
MOSFETのゲートに接続し、この構造の半導体装置を、図
２６に示すようにアレイ状に接続する。同図における配
線は図１３と同様であり、各n型MOSFET６１のソースを
ビット線BL1…に、ドレインをプレート線PL1…に、ゲー
トを、対応する非線形素子５４を介してワード線WL1…
に、バックゲートを制御線EL1…に夫々接続することで
メモリを構成している。ここで、MOSFET６１のゲート絶
縁膜は、厚さ１０nmのSiO₂から成る。

【０１０７】図２６に示す本実施例の半導体装置は、次
のように駆動する。まず、データ消去時には、プレート
線PLを０Ｖにする。消去するワードの各MOSFET５４のウ
ェルに接続された制御線ELを５Ｖに、ワード線WLを０Ｖ
に夫々設定することにより、非線形素子５４が導通状態
になる。更に、制御線ELを０Ｖに戻すことにより、接続
部Ｈが０Ｖ程度になる。

【０１０８】書込み時には、ビット線BLにデータに相当
する電圧、例えばデータ“１”のときは５Ｖを、データ
“０”のときは０Ｖを印加する。更に、書込みするワー
ド線WL１に２．５Ｖを印加することにより、書込みを行
うワードのメモリセルのうちでビット線BLが５Ｖのメモ
リセルにだけドレイン電流が流れる。これにより、チャ
ネル領域からホットキャリアが接続部Ｈに注入され、接
続部Ｈの電位が変化し、ワード線WL１が０Ｖになること
で書込みが終了する。

【０１０９】読出し時には、まずビット線BLを０Ｖにプ
リチャージし、その後フローティング状態にしておく。
更に、読み出すべきワードのプレート線PLとワード線WL
とに２．５Ｖを印加する。この際に、接続部Ｈの電位が
データに応じて異なり、データによりドレイン電流が異
なるので、メモリセルのビット線BLがデータに対応して
電位変化する。更に、ビット線BLの電位変化がセンスア
ンプ又はインバータによって増幅されることで、データ
が判別される。本構造のメモリでは、データを保持して
いる間、接続部Ｈからの漏れ電流が殆どないので、不揮
発性メモリとして利用することができる。

【０１１０】別の駆動方法について説明する。まず、デ
ータ消去時には、制御線EL1及びプレート線PL１に夫々
０Ｖが印加され、ワード線WL1に３Ｖが印加されること
により、非線形素子が導通状態になる。この後、ワード
線WL1が１．５Ｖに戻されることにより、接続部Ｈがプ
ラス電位となる。

【０１１１】書込み時には、ワード線WL1に０Ｖを印加
し、ビット線BLにデータに相当する電圧、例えばデータ
“１”のときは４Ｖ、データ“０”のときは０Ｖを夫々
印加する。このとき、書込みを行うワードのメモリセル
のうちでビット線BLが４Ｖのメモリセルにのみ４Ｖがか
かり、接続部Ｈの電荷が減少する。書き込まないメモリ
セルのうちでビット線BLが４Ｖのメモリセルには２．５
Ｖ、ビット線BLが０Ｖのメモリセルには−１．５Ｖしか
供給されないので、電荷は殆ど変化しない。ワード線WL
１を１．５Ｖにすることで書込みが終了する。

【０１１２】読出し時には、まずビット線BLを０Ｖにプ
リチャージし、その後フローティングにしておく。更
に、読出しを行うワードのワード線WL１に２．５Ｖを、
プレート線PL１に２Ｖを夫々印加する。接続部Ｈの電位
が異なるため、データによりドレイン電流が異なり、各
メモリセルのビット線BLの電位変化はデータによる。ビ
ット線BLの電圧を、センスアンプ又はインバータに入力
することにより出力を増幅し、データを判別することが
できる。

【０１１３】本実施例における半導体装置の別の駆動方
法について説明する。図２５に示したpoly-Si層２０
を、図２７に示すように、非線形素子５４をn型MOSFET
６１のゲートに接続した構造の半導体装置を、アレイ状
に配列する。n型MOSFET６１のゲート絶縁膜（図示せ
ず）は、厚さ１０nmのSiONから成る。アルミ層２４と、
n型MOSFET６１のソース、ドレインとを、同図のように
配線と接続することでメモリを形成する。

【０１１４】図２７に示すメモリは、以下のように駆動
する。データ消去時には、消去を行うワードの制御線EL
1を５Ｖに、ビット線BLを０Ｖにする。このとき、非線
形素子５４は導通状態になる。その後、制御線EL1を
２．５Ｖに戻すことにより、接続部Ｈが０Ｖ程度にな
る。また、書込み時には、ビット線BLにデータに相当す
る電圧、例えばデータ“１”のときは５Ｖ、データ
“０”のときは０Ｖを印加する。書込みを行う制御線EL
は０Ｖにする。このとき、書込みを行うワードのメモリ
セルのうちでビット線BLが５Ｖのメモリセルだけ接続部
に電荷が入り込み、接続部Ｈの電位が変化する。他のメ
モリセルには±２．５Ｖしか供給されないので、電位は
変化しない。制御線ELを２．５Ｖに戻すことで書込みが
終了する。

【０１１５】更に、読出し時には、まずリード線RLを０
Ｖにプリチャージし、その後フローティング状態にして
おく。更に、ビット線BL及びプレート線PL１の双方に
２．５Ｖを、制御線EL1に３．５Ｖを夫々印加する。こ
の際に、接続部Ｈの電位が異なるので、データによりド
レイン電流が異なり、各メモリセルのリード線RLの電位
変化はデータによる。リード線RLの電圧を、センスアン
プ又はインバータに入力することにより出力を増幅し、
データを判別する。

【０１１６】実施例２図２８は、本実施例に係る半導体装置の断面図である。
この半導体装置は以下のように製造される。まず、p型
シリコン基板３９上に、素子分離用のシリコン酸化層１
９を熱酸化により形成し、全面にリンをイオン注入し、
シリコン酸化層１９が形成されない部分にn型拡散層３
０を形成する。次いで、スパッタリング法により全面に
SiON層２５を２nmの厚さに形成し、更に、SiON層２５上
に、１２nmの厚さのTa₂O₅層２６、１．５nmの厚さのSiO
₂層２７を夫々形成する。引き続き、Ta₂O₅層２６上にCV
D法でpoly-Si層２８を成膜してからレジスト膜を塗布
し、更に、このレジスト膜を露光、現像した後、ドライ
エッチングによりpoly-Si層２８、SiO₂層２７、Ta₂O₅層
２６、SiON層２５をエッチングし、レジスト膜を除去す
る。

【０１１７】引き続き、CVD法により全面にSiO₂膜３１
を成膜し、レジスト技術及びドライエッチング技術を用
いて、poly-Si層２８上と、n型拡散層３０上の一部のSi
O₂膜３１とを夫々除去し、コンタクトホールを形成す
る。その後、全面にAl/TiN/Ti２９層をスパッタリング
法により形成し、レジスト技術及びドライエッチング技
術を用いて所要のパターンを形成する。更に、レジスト
膜を除去することにより、図２８に示す構造が得られ
る。

【０１１８】本実施例における半導体装置の駆動方法は
実施例１と同様であるが、MOSFETのゲートと接続する場
合に、p型シリコン基板３９とn型拡散層３０との間に漏
れ電流が流れることを考慮すると、Al/TiN/Ti２９とゲ
ートとを接続する方が望ましい。

【０１１９】実施例３図２９は、本実施例に係る半導体装置の断面図である。
この半導体装置は以下のように製造される。まず、シリ
コン基板１８上にシリコン酸化層１９を熱酸化により形
成し、その後、スパッタリング法により厚さ５０nmのア
ルミ層３２と厚さ９nmのAlN層３６とを全面に形成す
る。

【０１２０】次いで、AlN層３６上に厚さ２nmのSiO₂３
４を形成し、SiO₂３４上にスパッタリング法で厚さ１５
０nmのTiN３５を形成する。更に、レジスト技術及びド
ライエッチング技術によりTiN層３５、SiO₂層３４、AlN
層３６をエッチングする。引き続き、オゾンにより酸化
してAl₂O₃３３を形成することで、レジスト除去後の加
工面のダメージを除去する。更に、レジスト膜を塗布
し、所定のパターンを露光、現像した後に、ドライエッ
チングでアルミ層３２をエッチングする。その後、レジ
ストを除去することで、図２９に示す半導体装置を得
る。本半導体装置の駆動方法は実施例１と同様である。

【０１２１】実施例４図３０は、本実施例に係る半導体装置の断面図である。
この半導体装置は以下のように製造される。まず、ガラ
ス基板５１上の全面にスパッタリング法でアルミ層３２
を形成する。次いで、レジスト技術及びドライエッチン
グ技術により、アルミ層３２を所要のパターンに加工す
る。

【０１２２】更に、アルミ層３２の表面を２nmオゾンに
より酸化してAl₂O₃層３３を形成した後、CVD法でAl₂O₃
層３３上の全面にSiN層３７を厚さ１nmに形成する。引
き続き、レジスト技術及びドライエッチング技術により
Al₂O₃層３３及びSiN層３７を加工する。レジストの除去
後、厚さ１００nmのITO層５２を全面に形成し、レジス
ト技術及びドライエッチング技術によりITO層５２を所
要のパターンに加工して透明電極に形成する。次いで、
レジストを除去することにより、図３０の構造が得られ
る。このように立体構造にすることにより面積を大きく
できるという利点が得られる。本半導体装置の駆動方法
は実施例１と同様である。また、この構造は液晶ディス
プレイの表示部分にも利用できる。

【０１２３】実施例５図３１は、本実施例に係る半導体装置の断面図である。
この半導体装置は以下のように製造される。まず、シリ
コン基板１８上にシリコン酸化層１９をCVD法で形成
し、更に、シリコン酸化層１９上の全面にアルミ層３２
をスパッタリング法で形成する。引き続き、レジスト技
術及びドライエッチング技術によりアルミ層３２を所要
のパターンに加工する。

【０１２４】その後、スパッタリング法でAl₂O₃層３３
を１２nmの厚さに、また、CVD法でSiO₂層３４を２nmの
厚さに形成してから、SiO₂層３４上の全面にスパッタリ
ング法で厚さ２００nmのTiN層３５を形成する。更に、
レジスト技術及びドライエッチング技術によりTiN層３
５、SiO₂層３４、Al₂O₃層３３を加工した後、レジスト
を除去することで図３１の構造を得る。この構造では、
立体構造にすることにより面積を大きくできると共に、
２つの素子を同時に形成することができる。本半導体装
置の駆動方法は、実施例１と同様である。

【０１２５】実施例６図３２は、本実施例に係る半導体装置を示し、(a)は(c)
におけるA-A線に沿った断面図、(b)は(c)におけるB-B線
に沿った断面図、(c)は半導体装置の平面図である。こ
の半導体装置は、以下のように製造される。まず、シリ
コン基板１８上にシリコン酸化層１９を熱酸化で形成
し、更に、シリコン酸化層１９上の全面にpoly-Si層２
０をスパッタリング法で形成する。次いで、poly-Si層
２０の表面を熱酸化して厚さ１nmのSiO₂層２１を形成し
た後、SiO₂層２１上に厚さ１５nmのTiO₂層３８を形成す
る。更に、CVD法によりTiO₂層３８上に厚さ２nmのSiON
層２３を、スパッタリング法により２００nmの厚さのア
ルミ層２４を夫々形成する。

【０１２６】そして、レジスト技術及びドライエッチン
グ技術により、アルミ層２４、SiON層２３、TiO₂層３８
及びSiO₂層２１を所要のパターンに加工し、更にpoly-S
i層２０を加工する。引き続き、全面にSiO₂層３１（側
面絶縁層）を形成し、レジスト技術及びドライエッチン
グ技術を用いて、アルミ層２４上とpoly-Si層２０上と
にコンタクトホールを夫々形成する。この後、全面にAl
/TiN/Ti２９を形成し加工することにより、図３２に示
す構造を得る。

【０１２７】次に、本実施例の半導体装置の駆動方法を
説明する。まず、アルミ層（電極）２４とpoly-Si層
（電極）２０との間に電圧を印加する。電圧が印加され
ても、SiON層２３、TiO₂層３８及びSiO₂層２１の３層に
より阻止され、電流は殆ど流れない。更に、Al/TiN/Ti
２９にも電圧が印加された場合、TiO₂層３８のエネルギ
ーバンドが更に低くなり、SiON層２３及びSiO₂層２１を
トンネルして電流が流れる。このように、本半導体装置
は、Al/TiN/Ti２９の制御電極（側面電極）により、SiO
N層２３及びSiO₂層２１間のトンネル電流を制御するこ
とができ、スイッチとして利用できる。なお、側面絶縁
層を成すSiO₂層３１は、第１領域を成すSiON層２３より
も厚く形成されることが望ましい。

【０１２８】本実施例における半導体装置は、実施例１
〜５と比較すると、構造はやや複雑であるが、より低い
電圧に印加によって電流を流すことができる。

【０１２９】本実施例の半導体装置の別の駆動方法を説
明する。図３２におけるpoly-Si層２０をn型MOSFET（図
示せず）のゲートに接続した構造の半導体装置をアレイ
状に配列する。MOSFETのゲート絶縁膜は厚さ１０nmのSi
ONから成る。アルミ層２４、Al/TiN/Ti２９、及び、MOS
FETのソース、ドレインを図３３に示すように配線と接
続することで、メモリを構成する。

【０１３０】上記構成のメモリでは、まず、データの消
去時に、消去を行うワードの非線形素子の制御端子に接
続された制御線ＥＬ１を３Ｖに、ワード線WL１を０Ｖに
する。このとき、非線形素子は導通状態となる。その
後、制御線ＥＬ１を０Ｖに戻す。これにより、接続部は
ほぼ０Ｖとなる。また、書込み時には、ビット線BLにデ
ータに相当する電圧、例えばデータ“１”のときは３
Ｖ、データ“０”のときは０Ｖを印加する。そして、書
込みを行うワード線WL１に１．５Ｖを与える。このと
き、書込みを行うワードのメモリセルの内でビット線BL
が３Ｖのメモリセルだけにドレイン電流が流れ、チャネ
ル領域からホットキャリアが接続部に入り込む。これに
より、接続部の電位が変化する。更に、ワード線WL１を
０Ｖにすることで書込みが終了する。

【０１３１】更に、読出し時には、まずビット線BLを０
Ｖにプリチャージし、その後フローティング状態にして
おく。次いで、読出しを行うワードのプレート線PL１に
３Ｖ、ワード線WL１に３Ｖを夫々印加する。接続部の電
位が異なり、データによりドレイン電流が異なり、各メ
モリセルのビット線BLの電位変化はデータによる。ビッ
ト線BLの電位変化をセンスアンプ又はインバータで増幅
し、データを判別する。本構造のメモリにおいては、保
持中の接続部からの漏れ電流が殆どないため、不揮発性
メモリとして利用することができる。

【０１３２】上記構造のメモリの別の駆動方法について
説明する。まず、データ消去時には、消去を行うワード
の非線形素子の制御端子に接続された制御線ＥＬ１を３
Ｖに、ワード線WL１を３Ｖに、ＣＬ１を０Ｖにする。こ
のとき、非線形素子は導通状態となる。その後、制御線
ＥＬ１を０Ｖに戻す。これにより、接続部はほぼ３Ｖと
なる。また、書込み時には、ビット線BLにデータに相当
する電圧、例えばデータ“１”のときは４Ｖ、データ
“０”のときは０Ｖを印加する。書込みを行うワード線
WL１に０Ｖを、制御線ＥＬ１に２Ｖを与える。データ
“１”のメモリセルだけ接続部の電荷がワード線WL１に
流れ出すように幾何形状を設計する。これにより、接続
部の電位が変化する。制御線ＥＬ１を０Ｖにすることで
書込みが終了する。

【０１３３】読出し時には、まずビット線BLを０Ｖにプ
リチャージし、その後フローティング状態にしておく。
次いで、読出しを行うワードのプレート線PL１に３Ｖ、
ワード線WL１に３Ｖを夫々印加する。接続部の電位が異
なり、データによりドレイン電流が異なり、各メモリセ
ルのビット線BLの電位変化はデータによる。ビット線BL
の電位変化をセンスアンプ又はインバータで増幅し、デ
ータを判別する。

【０１３４】本実施例の半導体装置の別の駆動方法を説
明する。図３２に示したpoly-Si層２０をn型MOSFETのゲ
ートに接続した構造の半導体装置をアレイ状に配列す
る。MOSFETのゲート絶縁膜は厚さ１０nmのSiONから成
る。アルミ層２４、Al/TiN/Ti２９、及び、MOSFETのソ
ース、ドレインを図３４に示すように配線と接続するこ
とでメモリを構成する。

【０１３５】上記半導体装置では、データの消去は不要
である。また、書込み時には、ビット線BLにデータに相
当する電圧、例えばデータ“１”のときは３Ｖ、データ
“０”のときは０Ｖを印加する。書込みを行うワード線
WL１に３Ｖを与える。このとき、非線形素子は導通状態
となるので、接続部Ｈはほぼビット線BLの電位となる。
これにより、接続部Ｈの電位が変化する。ワード線WL１
を０Ｖにすることで書込みが終了する。読出し時には、
まずビット線BLを０Ｖにプリチャージし、その後フロー
ティング状態にしておく。次いで、読出しを行うワード
のＣＬ１に１Ｖ、ワード線WL１に１Ｖを夫々印加する。
接続部の電位が異なり、データによりドレイン電流が異
なり、各メモリセルのビット線BLの電位変化はデータに
よる。ビット線BLの電位変化をセンスアンプ又はインバ
ータで増幅し、データを判別する。

【０１３６】実施例７図３５は、本実施例に係る半導体装置を示す断面図であ
る。この半導体装置は以下のように製造される。まず、
熱酸化でp型シリコン基板３９上に素子分離用のSiO₂１
９を形成し、熱酸化で厚さ１０nmのSiO₂ゲート絶縁膜４
２を形成し、スパッタリング法で厚さ１５０nmのpoly-S
i層４３を全面に形成し、poly-Si層４３上に厚さ２nmの
SiO₂層２１を、SiO₂層２１上に厚さ１０nmのZrO₂層４５
を、ZrO₂層４５上に厚さ１．５nmのSiO₂層２７を夫々形
成する。更に、CVD法でSiO₂層２７上にpoly-Si層４４を
成膜する。

【０１３７】引き続き、レジスト技術及びドライエッチ
ング技術によりpoly-Si層４４、SiO ₂層２７、ZrO₂層４
５、SiO₂層２１、poly-Si層４３、SiO₂層４２を加工
し、ゲート部分を形成する。更に、全面にリンをイオン
注入することにより、ゲート部分と素子分離用SiO₂層１
９との間に、ソース、ドレインとなるn型拡散層４０、
４１を夫々形成する。これにより、図３５の構造が得ら
れる。本構造の半導体装置は、回路図で表現すれば図１
２と同様になるため、駆動方法は実施例１と同様であ
る。

【０１３８】実施例８図３６は、本実施例に係る半導体装置を示す断面図であ
る。この半導体装置は以下のように製造される。まず、
熱酸化でp型シリコン基板３９上に素子分離用のSiO₂層
１９を形成し、熱酸化で厚さ１０nmのSiO₂ゲート絶縁膜
４２を形成し、スパッタリング法で厚さ１５０nmのpoly
-Si層４３を全面に形成する。更に、厚さ２nmのSiO₂層
２１、厚さ１０nmのZrO₂層４５、厚さ１．５nmのSiO₂層
２７を順次に形成し、その後CVD法でpoly-Si上部電極４
４を成膜する。

【０１３９】引き続き、レジスト技術及びドライエッチ
ング技術により、poly-Si層４４、SiO₂層２７、ZrO₂層
４５及びSiO₂層２１までを加工する。更に、レジスト技
術及びドライエッチング技術によりpoly-Si層４３及びS
iO₂ゲート絶縁膜４２を加工し、ゲート部分を形成す
る。次いで、全面にリンをイオン注入することにより、
図３６の手前側と奥側にあるゲート部分と素子分離用Si
O₂１９との間の部分にソース、ドレインとなるn型拡散
層（図示せず）を形成する。これにより、図３５の構造
が得られる。

【０１４０】本実施例の半導体装置では、絶縁層を積層
した部分が素子分離用SiO₂層１９上に位置し、チャネル
部分のゲート構造がSiO₂ゲート絶縁膜４２及びpoly-Si
層４３だけを有するので、チャネル部分を微細に加工で
きる。また、ゲート部分と絶縁層積層部分との面積を自
由に設計変更できるという利点がある。本半導体装置
は、回路図で表現すれば図１２と同様になるので、駆動
方法は実施例１と同じである。

【０１４１】実施例９図３７は、本実施例に係る半導体装置を示す断面図であ
る。この半導体装置は以下のように製造される。まず、
熱酸化でp型シリコン基板３９上に素子分離用のSiO₂層
１９を形成し、SiO₂層１９が存在しない部分の全面にリ
ンをイオン注入することでn型ウェル拡散層４８を形成
する。次いで、熱酸窒化により厚さ１．５nmのSiON層２
５を形成し、スパッタリング法により厚さ１０nmのZrO₂
４５を全面に形成し、更に、厚さ１．５nmのSiO₂層２
７、厚さ１５０nmのpoly-Si層４３を夫々形成する。そ
の後、CVD法で厚さ８nmのSiO₂層５０を形成し、SiO₂層
５０上にpoly-Si層４４を成膜する。

【０１４２】引き続き、レジスト技術及びドライエッチ
ング技術により、poly-Si層４４、SiO₂層５０、poly-Si
層４３、SiO₂層２７、ZrO₂層４５及びSiON２５を加工し
て、ゲート部分を形成する。更に、全面にボロンをイオ
ン注入することで、ゲート部分とSiO₂層１９との間に、
ソース、ドレインとなるp型拡散層４６、４７を夫々形
成する。これにより、図３９に示す構造が得られる。

【０１４３】次に、本実施例の半導体装置の駆動方法を
説明する。まず、データ消去時には、poly-Si４４を０
Ｖに、n型ウェル拡散層４８を５Ｖにする。このとき、
非線形素子は導通状態となる。その後、n型ウェル拡散
層４８を２．５Ｖに、poly-Si４４を２．５Ｖに夫々戻
す。これにより、接続部は５Ｖ程度となる。また、書込
み時には、p型拡散層４６にデータに相当する電圧、例
えばデータ“１”のときは５Ｖ、データ“０”のときは
０Ｖを印加する。更に、poly-Si層４４に５Ｖを与え
る。この場合、p型拡散層４６が０Ｖのとき非線形素子
に電流が流れ、接続部の電位が変化する。poly-Si層４
４を２．５Ｖにすることで書込みが終了する。

【０１４４】読出し時には、まずp型拡散層４６を２．
５Ｖにプリチャージし、その後フローティング状態にし
ておく。次いで、poly-Si層４４の０Ｖを、p型拡散層４
７に２Ｖを夫々印加する。接続部の電位が異なるため、
データによりドレイン電流が異なる。これによりデータ
を判別する。MOSFETにn型を用いた場合には、印加する
電圧の極性を変える。

【０１４５】次に、本実施例における半導体装置の別の
駆動方法を説明する。データ消去時には前述した方法を
用いる。書込み時には、p型拡散層４６にデータに相当
する電圧、例えばデータ“１”のときは２．５Ｖ、デー
タ“０”のときは１Ｖを印加する。poly-Si層４４に１
Ｖを印加する。このとき、p型拡散層４６が“０”のと
きだけドレイン電流が流れ、チャネル領域からホットキ
ャリアが接続部に入り込む。これにより、接続部の電位
が変化する。poly-Si層４４を２．５Ｖにすることで、
書込みが終了する。読み出しには、前述と同様の方法を
用いる。

【０１４６】実施例１０図３８は、本実施例に係る半導体装置を示す断面図であ
る。この半導体装置は以下のように製造される。本実施
例の半導体装置で用いるp型シリコン基板３９は、基板
内部にSiO₂層４９層を有するSOI基板から成る。まず、
熱酸化で表面のシリコン層に素子分離用のSiO₂層１９を
形成する。スパッタリング法で全面に、厚さ１０nmのZr
O₂層４５と、厚さ１．５nmのSiO₂層２７と、厚さ１５０
nmのpoly-Si層４３とをこの順に形成する。

【０１４７】次いで、CVD法で厚さ８nmのSiO₂層５０
と、poly-Si層４４とをこの順に成膜する。レジスト技
術及びドライエッチング技術により、poly-Si層４４、S
iO₂層５０、poly-Si層４３、SiO₂層２７及びZrO₂層４５
を加工して、ゲート部分を形成する。更に、全面にリン
をイオン注入することで、ゲート部分とSiO₂層１９との
間に、ソース、ドレインとなるn型拡散層４０、４１を
夫々形成する。これにより、図３８に示す構造が得られ
る。本実施例における半導体装置の駆動方法は、実施例
９と同様である。

【０１４８】実施例１１図３９は、本実施例に係る半導体装置を示す断面図であ
る。この半導体装置は、以下のように製造される。本実
施例における半導体装置は、熱酸化でp型シリコン基板
３９上に素子分離用のSiO₂層１９を形成する。更に、熱
酸化で厚さ１．５nmのSiO₂層２７を形成し、スパッタリ
ング法で全面に厚さ１２nmのTa₂O₅層２２を形成し、厚
さ１５０nmのpoly-Si層４３を形成する。次いで、CVD法
で厚さ１０nmのSiO₂層５０と、poly-Si４４とをこの順
に成膜する。

【０１４９】引き続き、レジスト技術及びドライエッチ
ング技術により、poly-Si層４４、SiO₂層５０、poly-Si
層４３、Ta₂O₅層２２、SiO₂層２７を加工して、ゲート
部分を形成する。更に、全面にリンをイオン注入するこ
とにより、ゲート部分とSiO₂層１９との間に、ソース、
ドレインとなるn型拡散層４０、４１を夫々形成する。
これにより、図３９に示す構造が得られる。その駆動方
法は実施例９と同様である。

【０１５０】実施例１２図４０は、本実施例に係る半導体装置を示し、(a)は(c)
におけるA-A線に沿った断面図、(b)は(c)におけるB-B線
に沿った断面図、(c)は半導体装置の平面図である。こ
の半導体装置は以下のように製造される。まず、熱酸化
でp型シリコン基板３９上に素子分離用のSiO₂１９を形
成し、熱酸化で厚さ１０nmのSiO₂ゲート絶縁膜４２を形
成し、スパッタリング法で全面に厚さ１５０nmのpoly-S
i層４３を形成する。更に、厚さ２nmのSiO₂層２１、厚
さ１２nmのTa₂O₅層３８を形成し、厚さ１．５nmのSiON
層２３を順次に形成した後、SiON層２３上にpoly-Si４
４をCVD法で成膜する。

【０１５１】引き続き、レジスト技術及びドライエッチ
ング技術により、poly-Si層４４、SiON層２３、Ta₂O₅層
３８、SiO₂層２１、poly-Si層４３、SiO₂層４２を加工
してゲート部分を形成する。次いで、全面にリンをイオ
ン注入することで、ゲート部分とSiO₂層１９との間に、
ソース、ドレインとなるn型拡散層４０、４１を夫々形
成する。更に、全面にSiO₂層３１を形成し、レジスト技
術及びドライエッチング技術により、n型拡散層４０、
４１とのコンタクトホール、及び、poly-Si４４とのコ
ンタクトホールを夫々形成する。引き続き、スパッタリ
ング法で全面にAl/TiN/Ti層２９を形成し、レジスト技
術及びドライエッチング技術により所要の形状に加工す
る。これにより、図４０に示す構造が得られる。本実施
例の半導体装置は、回路図で表現すれば図１９と同様に
なるので、駆動方法は実施例６と同様である。

【０１５２】実施例１３図４１は、本実施例に係る半導体装置を示し、(a)は(b)
におけるA-A線に沿った断面図、(b)は半導体装置の平面
図である。この半導体装置は以下のように製造される。
まず、シリコン基板１８上に熱酸化により素子分離用の
SiO₂１９を形成する。次いで、トランジスタ部分に熱酸
化により厚さ１０nmのSiO₂層４２を形成し、SiO₂層４２
上の全面にスパッタリング法によりpoly-Si層２０を形
成する。更に、CVD法により厚さ２nmのSiO₂層２１を形
成した後、厚さ１０nmのTiO₂層３８を形成し、CVD法で
厚さ２nmのSiON層２３を形成し、スパッタリング法で厚
さ１５０nmのpoly-Si２８を形成する。

【０１５３】引き続き、レジスト技術及びドライエッチ
ング技術により、poly-Si層２８、SiON層２３、TiO₂層
３８、 SiO２層２１、poly-Si層２０及びSiO₂層４２を
所要のパターンに加工する。次いで、全面にSiO₂層３１
及びTiN層３５をこの順に形成した後、図４１(b)に示す
マスク領域Ｍをレジスト膜で保護し、ドライエッチング
技術によりSiO₂層３１及びTiN層３５をエッチバックす
る。更に、全面にSiO₂層５０を形成し、レジスト技術及
びドライエッチング技術により、n型拡散層４０、４１
とのコンタクトホール、及び、poly-Si層２８とのコン
タクトホールを夫々形成する。これにより、図４１に示
す構造が得られる。本実施例の半導体装置は、回路図で
表現すれば図１９と同様であるので、駆動方法は実施例
６と同様である。

【０１５４】実施例１４図４２は、本実施例に係る半導体装置を示し、(a)は(c)
におけるA-A線に沿った断面図、(b)は(c)におけるB-B線
に沿った断面図、(c)は半導体装置の平面図である。こ
の半導体装置は以下のように製造される。まず、熱酸化
でp型シリコン基板３９上に素子分離用のSiO₂層１９を
形成した後、熱酸化で厚さ１０nmのSiO₂ゲート絶縁膜４
２を形成し、スパッタリング法で全面に厚さ１００nmの
poly-Si４３を形成し、更に、厚さ２nmのSiO₂層２１、
厚さ１２nmのTa₂O₅層３８、厚さ１．５nmのSiON層２３
を夫々形成する。その後、CVD法によりpoly-Si４４を成
膜する。

【０１５５】引き続き、レジスト技術及びドライエッチ
ング技術により、poly-Si層４４、SiON層２３、Ta₂O₅層
３８、SiO₂層２１、poly-Si層４３及びSiO₂層４２を加
工してゲート部分を形成する。次いで、全面にリンをイ
オン注入することで、ゲート部分とSiO₂層１９との間
に、ソース、ドレインとなるn型拡散層４０、４１を夫
々形成する。更に、全面にSiO₂層３１を形成し、レジス
ト技術及びドライエッチング技術により、n型拡散層４
０、４１とのコンタクトホール、及び、poly-Si４４と
のコンタクトホールを夫々形成する。次いで、全面にス
パッタリング法でAl/TiN/Ti層２９を形成し、レジスト
技術及びドライエッチング技術により所要の形状に加工
する。これにより、図４２に示す構造が得られる。

【０１５６】本実施例における半導体装置の、実施例１
２（図４０）との構成上の違いは、制御電極であるAl/T
iN/Ti層２９の形状にある。つまり、本実施例の半導体
装置では、制御電極として機能するAl/TiN/Ti層２９
が、図４２(b)に示すように、ゲート構造のSiO₂層１９
上の部分の側面にのみ存在する。このため、チャネル部
分のゲート構造がシンプルになり、微細な加工が容易と
なる。本実施例の半導体装置は、回路図で表現すれば図
１９と同様であるので、その駆動方法は実施例６と同様
である。

【０１５７】実施例１５図４３は、本実施例に係る半導体装置を示す断面図であ
る。この半導体装置は以下のように製造される。まず、
熱酸化でp型シリコン基板３９上に素子分離用のSiO₂１
９を形成する。次いで、熱酸化で厚さ１０nmのSiO₂ゲー
ト絶縁膜４２を形成し、CVD法で全面に厚さ１５０nmのp
oly-Si層４３を形成する。更に、厚さ２nmのSiO₂層２
１、厚さ１２nmのAl₂O₃層３３、厚さ１．５nmのSiON層
２３を順次に形成した後、Al/TiN/Ti層２９を成膜す
る。

【０１５８】引き続き、レジスト技術及びドライエッチ
ング技術により、Al/TiN/Ti層２９、SiON層２３、Al₂O₃
層３３、SiO₂層２１、及びpoly-Si４３の一部を夫々加
工する。次いで、CVD法でSiO₂層３１及びアルミ層３２
を全面に順次に形成する。更に、レジスト技術及びドラ
イエッチング技術により、SiO₂層３１及びアルミ３２を
所要のパターンに夫々加工する。最後に、レジスト技術
及びドライエッチング技術により、poly-Si層４３及びS
iO₂層４１を夫々加工してゲート部分を形成する。これ
により、図４３の構造が得られる。本実施例の半導体装
置は、回路図で表現すれば図１９と同様であるので、そ
の駆動方法は実施例６と同様である。

【０１５９】実施例１６図４４は、本実施例に係る半導体装置を示す断面図であ
る。この半導体装置は以下のように製造される。まず、
p型シリコン基板３９上に熱酸化で素子分離用のSiO₂層
１９を形成した後、熱酸化で厚さ１０nmのSiON層２３を
形成し、スパッタリング法で全面に厚さ１０nmのTa₂O₅
層２２を形成する。更に、厚さ２nmのSiO ₂層２１を形成
してから、CVD法でpoly-Si層４３、SiO₂層５０及びpoly
-Si層４４を順次に成膜する。

【０１６０】引き続き、レジスト技術及びドライエッチ
ング技術により、poly-Si層４４、SiO₂層５０、poly-Si
層４３、SiO₂層２１、Ta₂O₅層２２及びSiON層２３を加
工してゲート部分を形成する。更に、全面にリンをイオ
ン注入することで、ゲート部分とSiO₂層１９との間に、
ソース、ドレインとなるn型拡散層４０、４１を夫々形
成する。次いで、全面にSiO₂層３１を形成し、レジスト
技術及びドライエッチング技術により、n型拡散層４
０、４１とのコンタクトホール、及びpoly-Si層４４と
のコンタクトホールを夫々形成する。更に、スパッタリ
ング法で全面にAl/TiN/Ti層２９を形成し、レジスト技
術及びドライエッチング技術により所要の形状に加工す
る。これにより、図４４に示す構造が得られる。

【０１６１】本実施例の半導体装置では、データの消去
処理は不要である。書込み時には、n型拡散層４０にデ
ータに相当する電圧、例えばデータ“１”のときは５
Ｖ、データ“０”のときは０Ｖを印加する。poly-Si層
４４は０Ｖ、非線形素子制御電極（Al/TiN/Ti層２９）
は５Ｖとする。このとき、非線形素子は導通状態とな
り、接続部の電位がほぼn型拡散層４０の電位となる。
制御電極を０Ｖにすることで書込みが終了する。また、
読出し時には、まずn型拡散層４０を０Ｖにプリチャー
ジし、その後フローティング状態にしておく。次いで、
poly-Si層４４を３Ｖに、n型拡散層４１を２Ｖにする。
接続部の電位が異なるため、データによりドレイン電流
が異なる。これにより、データが判別される。

【０１６２】本実施例における半導体装置の別の駆動方
法について説明する。まず、データ消去時には、n型拡
散層４０に０Ｖを印加し、非線形素子制御電極（Al/TiN
/Ti層２９）に５Ｖを印加することにより、接続部をほ
ぼ０Ｖにする。また、書込み時には、n型拡散層４１を
０Ｖとし、n型拡散層４０にデータに相当する電圧、例
えばデータ“１”のときは２．５Ｖ、データ“０”のと
きは０Ｖを印加する。そして、poly-Si層４４には２Ｖ
を印加する。この際、n型拡散層４０が“１”のときだ
けドレイン電流が流れ、チャネル領域からホットキャリ
アが接続部に入り込む。これにより、接続部の電位が変
化する。poly-Si層４４を０Ｖにすることで書込みが終
了する。読出しは、前述の方法で行う。

【０１６３】実施例１７図４５は、本実施例に係る半導体装置の一部回路を示す
回路図である。この回路では、行方向に延在するワード
線WL1…、プレート線PL1…、制御線EL1…と、これらと
直交する方向に延在するビット線BL1…との各交差部分
に、図１１に示した非線形素子５４と、容量素子６２
と、n型MOSFET６３とを備えた構造の半導体装置が夫々
接続される。非線形素子５４の一方の端子と容量素子６
２の一方の端子とが、n型MOSFET６３のゲートに共通接
続（Ｃ）される。各n型MOSFET６３のソースがビット線B
L1…に、ドレイン（Ｄ）がプレート線PL1…に、ゲート
が、非線形素子５４を介してビット線BL1…に（Ａ）、
及び容量素子６２を介してワード線WL1…に（Ｂ）夫々
接続されることで、メモリセルをアレイ状に配置したメ
モリが構成される。n型MOSFET６３のバックゲート
（Ｆ）は、制御線EL1…び接続される。

【０１６４】次に、上記半導体装置の駆動方法について
説明する。保持中は、ワード線WL、制御線ＥＬ、プレー
ト線PLを１．５Ｖにしている。ワード線WL１のワードに
データを書き込むときには、ビット線BLにデータに相当
する電圧、例えばデータ“１”のときは３Ｖ、“０”の
ときは０Ｖを印加し、ワード線WL１の電圧を０Ｖに変化
させ、更に３Ｖに変化させ、その後１．５Ｖに戻す。こ
れにより、非線形素子５４に電流が流れ、接続部Ｃがビ
ット線BLに近い電圧になる。n型MOSFET６３の特性は、
データ“１”が書き込まれた場合でも、保持中にドレイ
ン電流が１μＡ以下になるようにする。

【０１６５】データの読出し時には、ビット線BLを１．
５Ｖにプリチャージし、その後フローティング状態にす
る。更に、ワード線WL１を３Ｖに、プレート線PL１を３
Ｖに昇圧する。メモリセルに保持されるデータにより接
続部Ｃの電位が異なり、n型MOSFET６３のしきい値電圧
が変化している。ビット線BLの電圧変化速度がデータに
よって異なるので、ビット線BLの電位をセンスアンプに
入力して読み出した後、或る時間が経過してから参照電
圧と比較することで、データを判別することができる。
このとき、制御線EL1…も変化させ、出力電流を調整す
ることができる。また、容量素子６２に代えて、非線形
素子５４とは特性が異なる別の非線形素子を接続するこ
ともできる。非線形素子の特性は、面積や各層の厚さの
変更によって異ならせることができる。

【０１６６】実施例１８図４６は、本実施例に係る半導体装置の一部回路を示す
回路図である。この半導体装置の回路は、図１８に示し
た非線形素子５５とほぼ同様の非線形素子５６と、p型M
OSFET５７とから成る。非線形素子５６の入力が端子Ｃ
に、出力が端子Ｂに、制御端子が端子Ａに夫々接続され
る。p型MMOSFET５７のソースが端子Ｂに、ドレインが端
子Ｄに、ゲートが端子Ａに夫々接続される。

【０１６７】上記構成の半導体装置を駆動する場合、ま
ず端子Ｃに０Ｖを、端子Ｄに３Ｖを夫々印加する。この
状態で、端子Ａに３Ｖを印加すると、p型MOSFET５７が
オフ状態、非線形素子５６が導通状態になり、端子Ｂ
に、０Ｖに近い電圧が出力される。一方、入力端子Ａに
０Ｖを印加すると、p型MOSFET５７がオン状態、非線形
素子５６が非導通状態になり、端子Ｂに３Ｖが出力され
る。これにより、インバータが構成されるが、本実施例
では、MOSFETを２つ使用する従来タイプのインバータに
比して、小さな面積で実現することができる。

【０１６８】本発明の第１〜第９実施形態例、及び実施
例１〜１８では、第２領域を成す絶縁層４の厚さを、半
導体装置の使用電圧条件において流れる電流が半導体装
置に対する許容電流以下となるように設定することが望
ましい。また、第１領域を成す絶縁層３（又は５）は、
半導体装置の使用電圧条件においてトンネル電流が流れ
る程度の厚さを有することが好ましい。

【０１６９】また、本発明の第１〜第９実施形態例、及
び実施例１〜１８では、第１領域を成す絶縁層３（又は
５）の面積値と誘電率値とを乗じた値を絶縁層３（又は
５）の厚さ値で除した値が、第２領域を成す絶縁層４の
面積値と誘電率値とを乗じた値を絶縁層４の厚さ値で除
した値よりも小さいことが望ましい。この場合、電極１
又は２に印加した電圧が所定値より低い間は電極１、２
間の電流を阻止し、電圧が所定値を超えた際には絶縁層
３（又は５）にかかる電圧で絶縁層４のバンドエネルギ
ーを大きく変化させてトンネル電流を流すための好まし
い構造を得ることができる。

【０１７０】以上、本発明をその好適な実施形態例（実
施例）に基づいて説明したが、本発明の半導体装置及び
その駆動方法は、上記実施形態例の構成にのみ限定され
るものではなく、上記実施形態例（実施例）の構成から
種々の修正及び変更を施した半導体装置及びその駆動方
法も、本発明の範囲に含まれる。

【０１７１】

【発明の効果】以上説明したように、本発明の半導体装
置及びその駆動方法によると、漏れ電流の発生を抑制し
ながらも、２つの電極に挟まれた絶縁層をトンネルする
電流発生時における電極間への印加電圧を従来に比して
低下させ、絶縁層の劣化を抑制することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態例における半導体装置を
示す断面図である。

【図２】絶縁層の誘電率を示すグラフであり、(a)はエ
ネルギーバンドが各絶縁層内で一様な場合の誘電率を、
(b)は不均一な場合の誘電率を夫々示す。

【図３】各電極のエネルギーバンドの関係を示す図であ
り、(a)は電極１、２が金属の場合、(b)は電極２が半導
体の場合である。

【図４】第１実施形態例における半導体装置のエネルギ
ーバンド構造を示す図であり、(a)〜(g)はバンドの変化
を段階的に示す。

【図５】本発明の第２実施形態例に係る半導体装置を示
す断面図である。

【図６】第２実施形態例における半導体装置のエネルギ
ーバンド構造を示す図であり、(a)〜(g)はバンドの変化
を段階的に示す。

【図７】本発明の第３実施形態例に係る半導体装置を示
す断面図である。

【図８】本発明の第４実施形態例に係る半導体装置を示
す断面図である。

【図９】第４実施形態例に係る半導体装置の変形例を示
す断面図である。

【図１０】第４実施形態例に係る半導体装置の別の変形
例を示す断面図である。

【図１１】第１及び第２実施形態例に係る半導体装置
（非線形素子）を記号化した図である。

【図１２】図１１の非線形素子をMISFETのゲートに接続
した構造を記号化した図である。

【図１３】図１２の構造の半導体装置をアレイ状に配列
したメモリを示す回路図である。

【図１４】本発明の第５実施形態例に係る半導体装置を
示す断面図である。

【図１５】第５実施形態例に係る半導体装置の変形例を
示す断面図である。

【図１６】第５実施形態例に係る半導体装置の別の変形
例を示す断面図である。

【図１７】本発明の第６実施形態例に係る半導体装置を
示す断面図である。

【図１８】第３実施形態例に係る非線形素子を記号化し
た図である。

【図１９】図１８の非線形素子をMISFETのゲートに接続
した構造を記号化した図である。

【図２０】図１９の構造の半導体装置をアレイ状に配列
したメモリを示す回路図である。

【図２１】本発明の第７実施形態例に係る半導体装置を
示す断面図である。

【図２２】本発明の第８実施形態例に係る半導体装置を
示す断面図である。

【図２３】第８実施形態例に係る半導体装置の変形例を
示す断面図である。

【図２４】本発明の第９実施形態例に係る半導体装置の
回路概要を示す図である。

【図２５】本発明の実施例１に係る半導体装置（非線形
素子）を示す断面図である。

【図２６】実施例１の非線形素子をn型MOSFETのゲート
に接続してアレイ状に配列した構造のメモリを示す回路
図である。

【図２７】図２６の変形例を示す回路図である。

【図２８】本発明の実施例２に係る半導体装置を示す断
面図である。

【図２９】本発明の実施例３に係る半導体装置を示す断
面図である。

【図３０】本発明の実施例４に係る半導体装置を示す断
面図である。

【図３１】本発明の実施例５に係る半導体装置を示す断
面図である。

【図３２】本発明の実施例６に係る半導体装置を示し、
(a)は(c)におけるA-A線に沿った断面図、(b)は(c)にお
けるB-B線に沿った断面図、(c)は半導体装置の平面図で
ある。

【図３３】実施例６の非線形素子をn型MOSFETのゲート
に接続してアレイ状に配列した構造のメモリを示す回路
図である。

【図３４】図３３の変形例を示す回路図である。

【図３５】本発明の実施例７に係る半導体装置を示す断
面図である。

【図３６】本発明の実施例８に係る半導体装置を示す断
面図である。

【図３７】本発明の実施例９に係る半導体装置を示す断
面図である。

【図３８】本発明の実施例１０に係る半導体装置を示す
断面図である。

【図３９】本発明の実施例１１に係る半導体装置を示す
断面図である。

【図４０】本発明の実施例１２に係る半導体装置を示
し、(a)は(c)におけるA-A線に沿った断面図、(b)は(c)
におけるB-B線に沿った断面図、(c)は半導体装置の平面
図である。

【図４１】本発明の実施例１３に係る半導体装置を示
し、(a)は(b)におけるA-A線に沿った断面図、(b)は半導
体装置の平面図である。

【図４２】本発明の実施例１４に係る半導体装置を示
し、(a)は(c)におけるA-A線に沿った断面図、(b)は(c)
におけるB-B線に沿った断面図、(c)は半導体装置の平面
図である。

【図４３】本発明の実施例１５に係る半導体装置を示す
断面図である。

【図４４】本発明の実施例１６に係る半導体装置を示す
断面図である。

【図４５】本発明の実施例１７に係る非線形素子をn型M
OSFETのゲートに接続してアレイ状に配列した構造のメ
モリを示す回路図である。

【図４６】本発明の実施例１８に係る半導体装置を用い
た回路を示す図である。

【図４７】従来の半導体装置を示す断面図である。

【図４８】従来の半導体装置を用いた液晶ディスプレイ
の要部を示し、(a)は一部平面図、(b)は一部断面図であ
る。

【図４９】従来の半導体装置（DRAM）の１つのメモリセ
ルを示す回路図である。

【図５０】従来のMIM構造の要部を示す断面図である。

【図５１】従来のMIM構造によるエネルギーバンドを模
式的に示す図であり、(a)、(b)はエネルギーバンドの変
化を段階的に示す。

【図５２】一般的なMOSFETを示す断面図である。

【符号の説明】

１、２、６、８：電極３、４、５、７、９：絶縁層１０：ゲート絶縁膜１１：半導体材料１２：第１拡散層１３：第２拡散層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/115 Ｈ０１Ｌ 29/78 ３７１ 29/06 29/788 29/792 Ｆターム(参考） 2H092 JA03 JA23 JA25 JA29 JA38 JA42 JB13 JB23 JB32 JB57 KA03 MA05 MA07 MA12 MA25 NA22 NA25 PA01 5F001 AA01 AB02 AC06 AF06 5F038 AC02 AC03 AC05 AC16 AC18 DF05 EZ01 EZ20 5F083 EP02 EP22 EP42 EP54 EP55 ER02 ER16 GA21 JA02 JA05 JA06 JA36 JA39 JA40 PR03 PR21 PR22

Claims

【特許請求の範囲】

【請求項１】絶縁体と、該絶縁体を挟む少なくとも２
つの電極とを備え、前記絶縁体は、前記電極の一方に隣接する第１領域と該
第１領域よりも誘電率が高い第２領域とを有することを
特徴とする半導体装置。
【請求項２】前記第２領域が前記電極の他方に隣接す
ることを特徴とする、請求項１に記載の半導体装置。
【請求項３】前記絶縁体が、前記電極の他方に隣接す
る前記第２領域よりも誘電率が低い第３領域を有するこ
とを特徴とする、請求項１に記載の半導体装置。
【請求項４】前記各領域が夫々１つの層を形成するこ
とを特徴とする、請求項１〜３の何れかに記載の半導体
装置。
【請求項５】前記第２領域の伝導帯のエネルギー位置
が、前記電極の各伝導帯のエネルギー位置よりも高いこ
とを特徴とする、請求項１〜４の何れかに記載の半導体
装置。
【請求項６】前記電極の少なくとも１つが導電体又は
半導体で構成され、前記電極が半導体から成る場合に前
記第２領域の価電子帯のエネルギー位置が、前記半導体
から成る電極の価電子帯のエネルギー位置よりも低いこ
とを特徴とする、請求項１〜５の何れかに記載の半導体
装置。
【請求項７】前記第２領域をなす層が、使用電圧条件
において流れる電流が装置に対する許容電流以下となる
厚さを有することを特徴とする、請求項４に記載の半導
体装置。
【請求項８】前記第１領域をなす層が、使用電圧条件
においてトンネル電流が流れる厚さを有することを特徴
とする、請求項４に記載の半導体装置。
【請求項９】前記第２領域をなす層が、前記第１領域
をなす層よりも厚いことを特徴とする、請求項４〜８の
何れかに記載の半導体装置。
【請求項１０】前記第１領域をなす層の厚さが０．２
nm以上３nm以下、前記第２領域をなす層の厚さが４nm以
上２０nm以下であることを特徴とする、請求項４〜９の
何れかに記載の半導体装置。
【請求項１１】前記第１領域の面積値と誘電率値とを
乗じた値を前記第１領域の厚さ値で除した値が、前記第
２領域の面積値と誘電率値とを乗じた値を前記第２領域
の厚さ値で除した値よりも小さいことを特徴とする、請
求項１〜１０の何れかに記載の半導体装置。
【請求項１２】前記第１領域が、酸化ベリリウム、酸
化セレン、窒化シリコン、酸化シリコン、又は、酸窒化
シリコンで構成されることを特徴とする、請求項１〜１
１の何れかに記載の半導体装置。
【請求項１３】前記第２領域が、酸化ストロンチウ
ム、酸化カルシウム、酸化ジルコン、酸化マグネシウ
ム、酸化アルミニウム、酸化タンタル、酸化チタン、又
は、窒化アルミニウムで構成されることを特徴とする、
請求項１〜１２の何れかに記載の半導体装置。
【請求項１４】前記第１及び第２領域をなす層の側面
の少なくとも一方に側面絶縁層を更に備え、該側面絶縁
層上に側面電極が形成されることを特徴とする、請求項
４〜１３の何れかに記載の半導体装置。
【請求項１５】前記第１、第２及び第３領域をなす層
の側面の少なくとも一方に側面絶縁層を更に備え、該側
面絶縁層上に側面電極が形成されることを特徴とする、
請求項４〜１３の何れかに記載の半導体装置。
【請求項１６】前記側面絶縁層が、前記第１領域をな
す層よりも厚いことを特徴とする、請求項１４又は１５
に記載の半導体装置。
【請求項１７】請求項１４又は１５に記載の半導体装
置を駆動する駆動方法であって、前記側面電極の電位を制御して前記電極の相互間におけ
る伝導率を制御することを特徴とする半導体装置の駆動
方法。
【請求項１８】請求項１〜１６の何れかに記載の半導
体装置を駆動する駆動方法であって、前記電極の内の１つを一時的に若しくは常時にわたって
フローティング状態又は高抵抗状態に維持して前記電極
の蓄積電荷量を制御することを特徴とする半導体装置の
駆動方法。
【請求項１９】半導体材料と、該半導体材料上に形成
されたゲート構造体と、該ゲート構造体に対向する前記
半導体材料の表面に形成された拡散層と、前記ゲート構
造体に形成され前記半導体材料に接するゲート絶縁膜と
を備え、前記ゲート構造体が、請求項１〜１６の何れかに記載の
半導体装置で構成されることを特徴とする半導体装置。
【請求項２０】半導体材料と、該半導体材料上に形成
されたゲート構造体と、該ゲート構造体に対向する前記
半導体材料の表面に形成された拡散層と、前記ゲート構
造体に形成され前記半導体材料に接するゲート絶縁膜と
を備え、請求項１〜１６の何れかに記載の半導体装置が、前記半
導体材料の一部を前記電極の１つとして含んで前記ゲー
ト構造体を成すことを特徴とする半導体装置。
【請求項２１】請求項１〜１５の何れかに記載の第１
の半導体装置と、請求項１〜１５の何れかに記載の第２
の半導体装置と、MISFET又はMOSFETとを備え、第１の半
導体装置の前記電極と第２の半導体装置の前記電極と前
記MISFET又はMOSFETのゲート電極とを相互に接続し、前
記第１及び第２の半導体装置は、相互に異なる印加電圧
と流れる電流との関係の特性を有することを特徴とする
半導体装置。
【請求項２２】 MISFET又はMOSFETのゲート電極に前記
電極が接続された請求項１〜１５の何れかに記載の半導
体装置と、前記ゲート電極に一方の端子が共通接続され
た容量素子とを備えることを特徴とする半導体装置。
【請求項２３】マトリックス状に配列されることを特
徴とする、請求項１９〜２２の何れかに記載の半導体装
置。
【請求項２４】論理回路を構成することを特徴とす
る、請求項１〜２３の何れかに記載の半導体装置。