JPH0834294B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0834294B2 JPH0834294B2 JP2310602A JP31060290A JPH0834294B2 JP H0834294 B2 JPH0834294 B2 JP H0834294B2 JP 2310602 A JP2310602 A JP 2310602A JP 31060290 A JP31060290 A JP 31060290A JP H0834294 B2 JPH0834294 B2 JP H0834294B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体集積回路装置に関し、特に、メモリ
セルアレイと、所定数のメモリセル列毎に設けられた入
出力回路とを有するメモリを同一チップ内に複数搭載し
た半導体集積回路装置に関するものである。
セルアレイと、所定数のメモリセル列毎に設けられた入
出力回路とを有するメモリを同一チップ内に複数搭載し
た半導体集積回路装置に関するものである。
第３図は従来のこの種の半導体集積回路装置（以下LS
Iともいう。）の一例として、２つのRAMを内蔵したLSI
を説明するための図であり、チップ上での各機能回路ブ
ロックのレイアウトを示している。
Iともいう。）の一例として、２つのRAMを内蔵したLSI
を説明するための図であり、チップ上での各機能回路ブ
ロックのレイアウトを示している。
第３図において、１は略正方形のLSIチップで、該LSI
チップ１上には、第１及び第２の内蔵RAM3,4と、該各RA
M3,4からのデータに基づき演算を実行する演算実行部５
とが搭載され、この演算実行部５と上記各RAM3,4とはバ
ス配線６により接続されている。また上記LSIチップ１
の周辺部には、各辺に沿って複数のチップ周辺パッド２
が設けられている。
チップ１上には、第１及び第２の内蔵RAM3,4と、該各RA
M3,4からのデータに基づき演算を実行する演算実行部５
とが搭載され、この演算実行部５と上記各RAM3,4とはバ
ス配線６により接続されている。また上記LSIチップ１
の周辺部には、各辺に沿って複数のチップ周辺パッド２
が設けられている。
また、第４図は上記第２の内蔵RAM4における機能ブロ
ックのレイアウトの一例を示しており、ここでは、上記
内蔵RAM4は８ビット,64ワードの構成を取っている。
ックのレイアウトの一例を示しており、ここでは、上記
内蔵RAM4は８ビット,64ワードの構成を取っている。
以下詳述すると、上記内蔵RAM4では、メモリセルを16
×16のマトリクス状に配列してなるメモリセルアレイ
を、列デコーダの両側にそれぞれ配置し、上記メモリセ
ルアレイにおけるメモリセル列の４列毎に、その一端側
にセンスアンプ及び入出力回路（I/O）を配置してい
る。この場合、各データの入出力ビット当たり、つまり
１つの入出力回路毎に４列16行のメモリセルが割当られ
ており、１データ入出力ビット当たりのメモリセル列数
（以下CPB:column per bitと略す）は４であり、RAM全
体としてのメモリセル列数は32、メモリセル行数は16で
ある。また、行デコーダは、上記両側のメモリセルアレ
イのセンスアンプ及び入出力回路に挟まれた領域に配置
され、アドレスデコーダは、上記メモリセルアレイの、
センプアンプとは反対側の一端側に配置されている。
×16のマトリクス状に配列してなるメモリセルアレイ
を、列デコーダの両側にそれぞれ配置し、上記メモリセ
ルアレイにおけるメモリセル列の４列毎に、その一端側
にセンスアンプ及び入出力回路（I/O）を配置してい
る。この場合、各データの入出力ビット当たり、つまり
１つの入出力回路毎に４列16行のメモリセルが割当られ
ており、１データ入出力ビット当たりのメモリセル列数
（以下CPB:column per bitと略す）は４であり、RAM全
体としてのメモリセル列数は32、メモリセル行数は16で
ある。また、行デコーダは、上記両側のメモリセルアレ
イのセンスアンプ及び入出力回路に挟まれた領域に配置
され、アドレスデコーダは、上記メモリセルアレイの、
センプアンプとは反対側の一端側に配置されている。
また、第５図は上記第１の内蔵RAM3における機能ブロ
ックのレイアウトの一例を示しており、ここでは、上記
内蔵RAM3は２ビット,128ワードの構成を取っている。
ックのレイアウトの一例を示しており、ここでは、上記
内蔵RAM3は２ビット,128ワードの構成を取っている。
すなわち、上記内蔵RAM3では、メモリセルを４×32の
マトリクス状に配列してなるメモリセルアレイを、列デ
コーダの両側にそれぞれ配置し、上記メモリセルアレイ
におけるメモリセル列の４列毎に、その一端側にセンス
アンプ及び入出力回路（I/O）を配置している。この場
合、各データの入出力ビット毎に４列32行のメモリセル
が割当られており、１データ入出力ビット当たりのメモ
リセル列数（以下CPB:column per bitと略す）は上記第
２のRAM4と同様４であり、RAM全体としてのメモリ列数
は８、メモリセル行数は32である。また、行デコーダ
は、上記両側のメモリセルアレイのセンスアンプ及び入
出力回路に挟まれた領域に配置され、アドレスデコーダ
は、上記メモリセルアレイの、センスアンプとは反対側
の一端側に配置されている。
マトリクス状に配列してなるメモリセルアレイを、列デ
コーダの両側にそれぞれ配置し、上記メモリセルアレイ
におけるメモリセル列の４列毎に、その一端側にセンス
アンプ及び入出力回路（I/O）を配置している。この場
合、各データの入出力ビット毎に４列32行のメモリセル
が割当られており、１データ入出力ビット当たりのメモ
リセル列数（以下CPB:column per bitと略す）は上記第
２のRAM4と同様４であり、RAM全体としてのメモリ列数
は８、メモリセル行数は32である。また、行デコーダ
は、上記両側のメモリセルアレイのセンスアンプ及び入
出力回路に挟まれた領域に配置され、アドレスデコーダ
は、上記メモリセルアレイの、センスアンプとは反対側
の一端側に配置されている。
またここでは、第１のRAM3と第２のRAM4を構成するメ
モリセルとして、同じ構造のものを用いている。
モリセルとして、同じ構造のものを用いている。
なお、上記説明では、内蔵RAMの構成の一例として、
８ビット,64ワード、２ビット,128ワードのものを挙げ
たが、一般的にはRAM全体の面積のうち大部分はメモリ
セルアレイが占めており、RAMの高さ即ちデータ入出力
端子が並んでいる辺に垂直方向の長さはメモリセルアレ
イの行数に比例し、RAMの幅即ちデータ入出力端子が並
んでいる辺に平行な方向の長さはメモリセルアレイの列
数に比例するということができる。
８ビット,64ワード、２ビット,128ワードのものを挙げ
たが、一般的にはRAM全体の面積のうち大部分はメモリ
セルアレイが占めており、RAMの高さ即ちデータ入出力
端子が並んでいる辺に垂直方向の長さはメモリセルアレ
イの行数に比例し、RAMの幅即ちデータ入出力端子が並
んでいる辺に平行な方向の長さはメモリセルアレイの列
数に比例するということができる。
従って、上記LSIチップ１では、第１のRAM3が２ビッ
ト構成、第２のRAM4が８ビット構成であり、２つのRAM
3,4のCPBは等しいため、第１のRAM3のワード数と第２の
RAM4のワード数の差が大きい場合には第１のRAM3,第２
のRAM4の高さの差が大きくなっていた。
ト構成、第２のRAM4が８ビット構成であり、２つのRAM
3,4のCPBは等しいため、第１のRAM3のワード数と第２の
RAM4のワード数の差が大きい場合には第１のRAM3,第２
のRAM4の高さの差が大きくなっていた。
従来の半導体集積回路装置は以上のように構成されて
おり、その内部に複数のメモリを内蔵する場合、１デー
タ入出力ビット当たりのメモリセル列数が同じであった
ため、LSI全体のフロアプランの自由度が低く、場合に
よっては素子や配線が何も置かれない広大な領域ができ
てしまい、LSI全体としての集積度が上がらないという
問題点があった。
おり、その内部に複数のメモリを内蔵する場合、１デー
タ入出力ビット当たりのメモリセル列数が同じであった
ため、LSI全体のフロアプランの自由度が低く、場合に
よっては素子や配線が何も置かれない広大な領域ができ
てしまい、LSI全体としての集積度が上がらないという
問題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、LSIチップ上の、回路ブロックを配置する
ための領域を有効に利用することができ、これにより集
積度の高いメモリ内蔵半導体集積回路装置を得ることを
目的とする。
れたもので、LSIチップ上の、回路ブロックを配置する
ための領域を有効に利用することができ、これにより集
積度の高いメモリ内蔵半導体集積回路装置を得ることを
目的とする。
この発明に係る半導体集積回路装置は、メモリセルを
マトリクス状に配列してなるメモリセルアレイと、上記
メモリセルアレイの所定数のメモリセル列毎に設けられ
た入出力回路とをそれぞれ有する第１及び第２のメモリ
を備え、上記第１及び第２のメモリを、その一方の行方
向及び列方向のいずれかの長さと、その他方の行方向及
び列方向のいずれかの長さの差が小さくなるよう、１つ
の入出力回路に対応するメモリセル列の数を、両者間で
異ならせた構造としたものである。
マトリクス状に配列してなるメモリセルアレイと、上記
メモリセルアレイの所定数のメモリセル列毎に設けられ
た入出力回路とをそれぞれ有する第１及び第２のメモリ
を備え、上記第１及び第２のメモリを、その一方の行方
向及び列方向のいずれかの長さと、その他方の行方向及
び列方向のいずれかの長さの差が小さくなるよう、１つ
の入出力回路に対応するメモリセル列の数を、両者間で
異ならせた構造としたものである。
この発明に係る半導体集積回路装置は、複数のメモリ
セルをマトリクス状に配列してなるメモリセルアレイ
と、このメモリセルアレイの所定数のメモリセル列を１
組としてその各組毎にメモリセル列端部に配設され、対
応する組のメモリセル列のメモリセルとの間でデータの
授受を行う入出力回路とを有する第１のメモリを備える
とともに、複数のメモリセルを、その行数が上記第１の
メモリのものと同一となるようマトリクス状に配列して
なるメモリセルアレイと、このメモリセルアレイの、上
記第１のメモリにおける１組のメモリセル列の数とは異
なる数のメモリセル列を１組としてその各組毎にメモリ
セル列端部に配設され、対応するメモリセル列のメモリ
セルとの間でデータの授受を行う入出力回路とを有する
第２のメモリを備え、上記第１及び第２のメモリを、両
者の行方向が一致して両者の入出力回路が一列に並ぶよ
う、上記一致する行方向に並べて配置したものである。
セルをマトリクス状に配列してなるメモリセルアレイ
と、このメモリセルアレイの所定数のメモリセル列を１
組としてその各組毎にメモリセル列端部に配設され、対
応する組のメモリセル列のメモリセルとの間でデータの
授受を行う入出力回路とを有する第１のメモリを備える
とともに、複数のメモリセルを、その行数が上記第１の
メモリのものと同一となるようマトリクス状に配列して
なるメモリセルアレイと、このメモリセルアレイの、上
記第１のメモリにおける１組のメモリセル列の数とは異
なる数のメモリセル列を１組としてその各組毎にメモリ
セル列端部に配設され、対応するメモリセル列のメモリ
セルとの間でデータの授受を行う入出力回路とを有する
第２のメモリを備え、上記第１及び第２のメモリを、両
者の行方向が一致して両者の入出力回路が一列に並ぶよ
う、上記一致する行方向に並べて配置したものである。
この発明に係る半導体集積回路装置は、複数のメモリ
セルをマトリクス状に配列してなるメモリセルアレイ
と、このメモリセルアレイの所定数のメモリセル列を１
組としてその各組毎にメモリセル列端部に配設され、対
応する組のメモリセル列のメモリセルとの間でデータの
授受を行う入出力回路とを有する第１のメモリを備える
とともに、複数のメモリセルを、その行数が上記第１の
メモリのものと異なり、かつその列数が上記第１のメモ
リのものと同一となるようマトリクス状に配列してなる
メモリセルアレイと、このメモリセルアレイの、上記第
１のメモリにおける１組のメモリセル列の数とは異なる
数のメモリセル列を１組としてその各組毎にメモリセル
列端部に配設され、対応するメモリセル列のメモリセル
との間でデータの授受を行う入出力回路とを有する第２
のメモリを備え、上記第１及び第２のメモリは、両者の
列方向が一致して両者の入出力回路が対向して並ぶよ
う、上記一致する列方向に並べて配置したものである。
セルをマトリクス状に配列してなるメモリセルアレイ
と、このメモリセルアレイの所定数のメモリセル列を１
組としてその各組毎にメモリセル列端部に配設され、対
応する組のメモリセル列のメモリセルとの間でデータの
授受を行う入出力回路とを有する第１のメモリを備える
とともに、複数のメモリセルを、その行数が上記第１の
メモリのものと異なり、かつその列数が上記第１のメモ
リのものと同一となるようマトリクス状に配列してなる
メモリセルアレイと、このメモリセルアレイの、上記第
１のメモリにおける１組のメモリセル列の数とは異なる
数のメモリセル列を１組としてその各組毎にメモリセル
列端部に配設され、対応するメモリセル列のメモリセル
との間でデータの授受を行う入出力回路とを有する第２
のメモリを備え、上記第１及び第２のメモリは、両者の
列方向が一致して両者の入出力回路が対向して並ぶよ
う、上記一致する列方向に並べて配置したものである。
この発明は上記半導体集積回路装置において、上記並
んで配置されている第１及び第２のメモリに対向するよ
う配置され、該両メモリの入出力回路の入出力ノードに
バス配線を介して接続された、上記第１及び第２のメモ
リの入出力回路のデータに基づいて演算を実行する演算
実行部を備えたものである。
んで配置されている第１及び第２のメモリに対向するよ
う配置され、該両メモリの入出力回路の入出力ノードに
バス配線を介して接続された、上記第１及び第２のメモ
リの入出力回路のデータに基づいて演算を実行する演算
実行部を備えたものである。
この発明においては、第１及び第２のメモリを、その
一方の行方向及び列方向のいずれかの長さと、その他方
の行方向及び列方向のいずれかの長さの差が小さくなる
よう、１つの入出力回路に対応する，つまり１データ入
出力ビット当たりにおけるメモリセル列の数を、両者間
で異ならせた構造としたから、上記第１及び第２のメモ
リを並べて配置した場合の、その高さの差によるチップ
上での空きスペースを小さくすることができ、これによ
り回路素子の集積度を向上することができる。また上記
両メモリの一辺の長さが揃っているため、LSI全体レイ
アウトのフロアプランの自由度が高くなり、これによっ
ても、上記空きスペース，つまり素子や配線が何も置か
れない領域を削減することができる。
一方の行方向及び列方向のいずれかの長さと、その他方
の行方向及び列方向のいずれかの長さの差が小さくなる
よう、１つの入出力回路に対応する，つまり１データ入
出力ビット当たりにおけるメモリセル列の数を、両者間
で異ならせた構造としたから、上記第１及び第２のメモ
リを並べて配置した場合の、その高さの差によるチップ
上での空きスペースを小さくすることができ、これによ
り回路素子の集積度を向上することができる。また上記
両メモリの一辺の長さが揃っているため、LSI全体レイ
アウトのフロアプランの自由度が高くなり、これによっ
ても、上記空きスペース，つまり素子や配線が何も置か
れない領域を削減することができる。
また、この発明においては、１データ入出力ビット当
たりにおけるメモリセル列の数を、第１及び第２のメモ
リ間で異ならせた構成に加えて、第１及び第２のメモリ
を、両者の行方向が一致して両者の入出力回路が一列に
並ぶよう、上記一致する行方向に並べて配置したので、
各メモリのデータ入出力ビット数が多い場合、配線パタ
ーンの引き回しが簡素化される等の利点があり、特に演
算実行部を上記両メモリに対向するよう配置したもので
は、配線長を短くすることができる。
たりにおけるメモリセル列の数を、第１及び第２のメモ
リ間で異ならせた構成に加えて、第１及び第２のメモリ
を、両者の行方向が一致して両者の入出力回路が一列に
並ぶよう、上記一致する行方向に並べて配置したので、
各メモリのデータ入出力ビット数が多い場合、配線パタ
ーンの引き回しが簡素化される等の利点があり、特に演
算実行部を上記両メモリに対向するよう配置したもので
は、配線長を短くすることができる。
また、この発明においては、１データ入出力ビット当
たりにおけるメモリセル列の数を、第１及び第２のメモ
リ間で異ならせた構成に加えて、上記第１及び第２のメ
モリを、両者の列方向が一致して両者の入出力回路が対
向して並ぶよう、上記一致する列方向に並べて配置した
ので、各メモリのデータ入出力ビット数が少ない場合、
LSIチップ上での占有面積を増大させることなく、メモ
リセルアレイの行数の増設によりメモリ容量を増大させ
ることができる。
たりにおけるメモリセル列の数を、第１及び第２のメモ
リ間で異ならせた構成に加えて、上記第１及び第２のメ
モリを、両者の列方向が一致して両者の入出力回路が対
向して並ぶよう、上記一致する列方向に並べて配置した
ので、各メモリのデータ入出力ビット数が少ない場合、
LSIチップ上での占有面積を増大させることなく、メモ
リセルアレイの行数の増設によりメモリ容量を増大させ
ることができる。
以下、この発明の実施例を図について説明する。
第１図は本発明の第１の実施例によるメモリ内蔵LSI
チップを説明するための図であり、該LSIチップ上での
各機能回路ブロックのレイアウトを示している。図にお
いて、10は本実施例の長方形のメモリ内蔵LSIチップ
で、該LSIチップ10には、２ビット構成の第１のRAM13、
８ビット構成の第２のRAM4、及び演算実行部６が搭載さ
れている。
チップを説明するための図であり、該LSIチップ上での
各機能回路ブロックのレイアウトを示している。図にお
いて、10は本実施例の長方形のメモリ内蔵LSIチップ
で、該LSIチップ10には、２ビット構成の第１のRAM13、
８ビット構成の第２のRAM4、及び演算実行部６が搭載さ
れている。
ここで、上記第１のRAM13は、第３図に示す第１のRAM
3のワード数〔128〕を変えることなく、メモリセルアレ
イの行数が第２のRAM4のものと等しくなるようCPB,つま
り１データ入出力ビット当たりのメモリセル列数を調整
してある。
3のワード数〔128〕を変えることなく、メモリセルアレ
イの行数が第２のRAM4のものと等しくなるようCPB,つま
り１データ入出力ビット当たりのメモリセル列数を調整
してある。
具体的には、第１のRAM3のワード数が第２のRAM4のワ
ード数の２倍であるため、第１のRAM13のCPBは第２のRA
M4のCPBの２倍にしており、また第１のRAM13と第２のRA
M4を構成するメモリセルには、同じ構造のメモリセルを
用いており、このため２つのRAM13,4の高さが概ね等し
くなっている。
ード数の２倍であるため、第１のRAM13のCPBは第２のRA
M4のCPBの２倍にしており、また第１のRAM13と第２のRA
M4を構成するメモリセルには、同じ構造のメモリセルを
用いており、このため２つのRAM13,4の高さが概ね等し
くなっている。
そして第１のRAM13及び第２のRAM4は、両者の行方向
が一致して両者の入出力回路（I/O）が一列に並ぶよ
う、上記一致する行方向に並べて配置してある。
が一致して両者の入出力回路（I/O）が一列に並ぶよ
う、上記一致する行方向に並べて配置してある。
このような構成の本実施例では、第1,第２のRAM13,4
を同一構成のメモリセルを用いて構成し、第１のRAM13
を、CPBが４である第２のRAM4のワード数の２倍のワー
ド数を確保しつつ、そのCPBを２倍にしたので、第１のR
AM13,第２のRAM4のメモリセルアレイ行数は等しくなっ
て、２つのRAM13,4の高さも概ね等しくなり、LSIチップ
全体としてみた場合、素子や配線が置かれない領域が少
なく集積度の高いレイアウトが得られる。
を同一構成のメモリセルを用いて構成し、第１のRAM13
を、CPBが４である第２のRAM4のワード数の２倍のワー
ド数を確保しつつ、そのCPBを２倍にしたので、第１のR
AM13,第２のRAM4のメモリセルアレイ行数は等しくなっ
て、２つのRAM13,4の高さも概ね等しくなり、LSIチップ
全体としてみた場合、素子や配線が置かれない領域が少
なく集積度の高いレイアウトが得られる。
また、上記第1,第２のRAM13,4の高さが概ね等しいた
め、LSI全体をレイアウトのフロアプランの自由度が高
くなり、これによっても素子や配線が何も置かれない領
域を削減することができ、集積度の高い半導体集積回路
装置を得ることができる。
め、LSI全体をレイアウトのフロアプランの自由度が高
くなり、これによっても素子や配線が何も置かれない領
域を削減することができ、集積度の高い半導体集積回路
装置を得ることができる。
また、第１及び第２のRAM13,4を、両者の行方向が一
致して両者の入出力回路が一列に並ぶよう、上記一致す
る行方向に並べて配置しているので、上記RAMのデータ
入出力ビット数が多い場合、配線パターンの引き回しが
簡素化される等の利点があり、また演算実行部５を上記
両メモリに対向するよう配置しているため、配線長を短
くすることができる。
致して両者の入出力回路が一列に並ぶよう、上記一致す
る行方向に並べて配置しているので、上記RAMのデータ
入出力ビット数が多い場合、配線パターンの引き回しが
簡素化される等の利点があり、また演算実行部５を上記
両メモリに対向するよう配置しているため、配線長を短
くすることができる。
第２図は本発明の第２の実施例によるメモリ内蔵LSI
チップを説明するための図で、該LSIチップ上での各機
能回路ブロックのレイアウトを示している。図におい
て、20は本実施例の長方形のメモリ内蔵LSIチップで、
該LSIチップ20には、２ビット構成の第１のRAM13、４ビ
ット構成の第２のRAM24、及び演算実行部６が搭載され
ている。
チップを説明するための図で、該LSIチップ上での各機
能回路ブロックのレイアウトを示している。図におい
て、20は本実施例の長方形のメモリ内蔵LSIチップで、
該LSIチップ20には、２ビット構成の第１のRAM13、４ビ
ット構成の第２のRAM24、及び演算実行部６が搭載され
ている。
ここで、上記第２のRAM24は、第３図に示す第２のRAM
4のメモリ容量を変えることなく、メモリセルアレイの
列数が第１のRAM13のものと等しくなるようCPB,つまり
１データ入出力ビット当たりのメモリセル列数を調整し
てある。
4のメモリ容量を変えることなく、メモリセルアレイの
列数が第１のRAM13のものと等しくなるようCPB,つまり
１データ入出力ビット当たりのメモリセル列数を調整し
てある。
具体的には、８ビット構成の第２のRAM4のメモリ容量
〔メモリセル数:512〕を確保するため、４ビット構成の
第２のRAM24のCPBを、上記第２のRAM4のCPBの２倍にし
ており、また第１のRAM13と第２のRAM24を構成するメモ
リセルには、同じ構造のメモリセルを用いており、この
ため２つのRAM13,24の幅が概ね等しくなっている。
〔メモリセル数:512〕を確保するため、４ビット構成の
第２のRAM24のCPBを、上記第２のRAM4のCPBの２倍にし
ており、また第１のRAM13と第２のRAM24を構成するメモ
リセルには、同じ構造のメモリセルを用いており、この
ため２つのRAM13,24の幅が概ね等しくなっている。
そして上記第１及び第２のRAM13,24を、両者の列方向
が一致して両者の入出力回路が対向して並ぶよう、上記
一致する列方向に並べて配置してある。
が一致して両者の入出力回路が対向して並ぶよう、上記
一致する列方向に並べて配置してある。
このような構成の第２の実施例では、第1,第２のRAM1
3,24を同一構成のメモリセルを用いて構成し、４ビット
構成の第２のRAM24を、８ビット構成の第２のRAM4のメ
モリ容量を確保しつつ、そのCPBを上記第２のRAM4の２
倍としたので、第１のRAM13,第２のRAM24のメモリセル
アレイ列数は等しくなって、２つのRAM13,24の幅も概ね
等しくなり、LSIチップ全体としてみた場合、素子や配
線が置かれない領域が少なく集積度の高い半導体集積回
路を得ることができる。
3,24を同一構成のメモリセルを用いて構成し、４ビット
構成の第２のRAM24を、８ビット構成の第２のRAM4のメ
モリ容量を確保しつつ、そのCPBを上記第２のRAM4の２
倍としたので、第１のRAM13,第２のRAM24のメモリセル
アレイ列数は等しくなって、２つのRAM13,24の幅も概ね
等しくなり、LSIチップ全体としてみた場合、素子や配
線が置かれない領域が少なく集積度の高い半導体集積回
路を得ることができる。
また、上記第１及び第２のRAM13,24を、両者の列方向
が一致して両者の入出力回路が対向して並ぶよう、上記
一致する列方向に並べて配置しているため、各メモリの
データ入出力ビット数が少ない場合、LSIチップ上での
占有面積を増大させることなく、メモリセルアレイの行
数の増設によりメモリ容量を増大させることができる。
が一致して両者の入出力回路が対向して並ぶよう、上記
一致する列方向に並べて配置しているため、各メモリの
データ入出力ビット数が少ない場合、LSIチップ上での
占有面積を増大させることなく、メモリセルアレイの行
数の増設によりメモリ容量を増大させることができる。
なお、上記２つの実施例では、内蔵するメモリとして
RAMを用いた場合について述べたが、これはROM等の他の
メモリであってもよい。また内蔵するメモリの個数も２
個の場合についてのみ示したが、３個以上であってもよ
いし、メモリの高さまたは幅が等しくならなくとも、レ
イアウト上の効果は得られる。
RAMを用いた場合について述べたが、これはROM等の他の
メモリであってもよい。また内蔵するメモリの個数も２
個の場合についてのみ示したが、３個以上であってもよ
いし、メモリの高さまたは幅が等しくならなくとも、レ
イアウト上の効果は得られる。
以上のようにこの発明によれば、第１及び第２のメモ
リを、その一方の行方向及び列方向のいずれかの長さ
と、その他方の行方向及び列方向のいずれかの長さの差
が小さくなるよう、１つの入出力回路に対応する，つま
り１データ入出力ビット当たりにおけるメモリセル列の
数を、両者間で異ならせた構造としたので、上記第１及
び第２のメモリを並べて配置した場合の、その高さの差
によるチップ上での空きスペースを小さくすることがで
き、これにより集積度の高い半導体集積回路装置を得る
ことができる。
リを、その一方の行方向及び列方向のいずれかの長さ
と、その他方の行方向及び列方向のいずれかの長さの差
が小さくなるよう、１つの入出力回路に対応する，つま
り１データ入出力ビット当たりにおけるメモリセル列の
数を、両者間で異ならせた構造としたので、上記第１及
び第２のメモリを並べて配置した場合の、その高さの差
によるチップ上での空きスペースを小さくすることがで
き、これにより集積度の高い半導体集積回路装置を得る
ことができる。
また、上記両メモリの一辺の長さが揃っているため、
LSI全体レイアウトのフロアプランの自由度が高くな
り、これによっても、上記空きスペース，つまり素子や
配線が何も置かれない領域を削減することができる効果
がある。
LSI全体レイアウトのフロアプランの自由度が高くな
り、これによっても、上記空きスペース，つまり素子や
配線が何も置かれない領域を削減することができる効果
がある。
また、この発明によれば、上記半導体集積回路装置に
おいて、１データ入出力ビット当たりにおけるメモリセ
ル列の数を、第１及び第２のメモリ間で異ならせた構成
に加えて、第１及び第２のメモリを、両者の行方向が一
致して両者の入出力回路が一列に並ぶよう、上記一致す
る行方向に並べて配置したので、各メモリのデータ入出
力ビット数が多い場合、配線パターンの引き回しが簡素
化される等の利点があり、特に演算実行部を上記両メモ
リに対向するよう配置したものでは、配線長を短くする
ことができる効果がある。
おいて、１データ入出力ビット当たりにおけるメモリセ
ル列の数を、第１及び第２のメモリ間で異ならせた構成
に加えて、第１及び第２のメモリを、両者の行方向が一
致して両者の入出力回路が一列に並ぶよう、上記一致す
る行方向に並べて配置したので、各メモリのデータ入出
力ビット数が多い場合、配線パターンの引き回しが簡素
化される等の利点があり、特に演算実行部を上記両メモ
リに対向するよう配置したものでは、配線長を短くする
ことができる効果がある。
また、この発明によれば、上記半導体集積回路装置に
おいて、１データ入出力ビット当たりにおけるメモリセ
ル列の数を、第１及び第２のメモリ間で異ならせた構成
に加えて、上記第１及び第２のメモリを、両者の列方向
が一致して両者の入出力回路が対向して並ぶよう、上記
一致する列方向に並べて配置したので、各メモリのデー
タ入出力ビット数が少ない場合、LSIチップ上での占有
面積を増大させることなく、メモリセルアレイの行数の
増設によりメモリ容量を増大させることができる効果が
ある。
おいて、１データ入出力ビット当たりにおけるメモリセ
ル列の数を、第１及び第２のメモリ間で異ならせた構成
に加えて、上記第１及び第２のメモリを、両者の列方向
が一致して両者の入出力回路が対向して並ぶよう、上記
一致する列方向に並べて配置したので、各メモリのデー
タ入出力ビット数が少ない場合、LSIチップ上での占有
面積を増大させることなく、メモリセルアレイの行数の
増設によりメモリ容量を増大させることができる効果が
ある。
第１図は本発明の第１の実施例によるメモリ内蔵LSIチ
ップにおける各機能回路ブロックのレイアウトを示す
図、第２図は本発明の第２の実施例によるメモリ内蔵LS
Iチップにおける各機能回路ブロックのレイアウトを示
す図、第３図は従来のメモリ内蔵LSIチップにおける各
機能回路ブロックのレイアウトを示す図、第４図は従来
の８ビット構成の内蔵RAMにおける機能ブロックのレイ
アウトの一例を示す図、第５図は従来の２ビット構成の
内蔵RAMにおける機能ブロックのレイアウトの一例を示
す図である。 図において、２はチップ周辺パッド、3,13は第１の内蔵
RAM、4,24は第２の内蔵RAM、５は演算実行部、６はバス
配線、10,20は半導体集積回路装置（RAM内蔵のLSIチッ
プ）である。 なお、図中同一符号は同一又は相当部分を示す。
ップにおける各機能回路ブロックのレイアウトを示す
図、第２図は本発明の第２の実施例によるメモリ内蔵LS
Iチップにおける各機能回路ブロックのレイアウトを示
す図、第３図は従来のメモリ内蔵LSIチップにおける各
機能回路ブロックのレイアウトを示す図、第４図は従来
の８ビット構成の内蔵RAMにおける機能ブロックのレイ
アウトの一例を示す図、第５図は従来の２ビット構成の
内蔵RAMにおける機能ブロックのレイアウトの一例を示
す図である。 図において、２はチップ周辺パッド、3,13は第１の内蔵
RAM、4,24は第２の内蔵RAM、５は演算実行部、６はバス
配線、10,20は半導体集積回路装置（RAM内蔵のLSIチッ
プ）である。 なお、図中同一符号は同一又は相当部分を示す。
Claims (4)
- 【請求項１】メモリセルをマトリクス状に配列してなる
メモリセルアレイと、上記メモリセルアレイの所定数の
メモリセル列毎に設けられた入出力回路とをそれぞれ有
する第１及び第２のメモリを備えた半導体集積回路装置
において、 上記第１及び第２のメモリは、その一方の行方向及び列
方向のいずれかの長さと、その他方の行方向及び列方向
のいずれかの長さの差が小さくなるよう、１つの入出力
回路に対応するメモリセル列の数を、両者間で異ならせ
たものであることを特徴とする半導体集積回路装置。 - 【請求項２】複数のメモリセルをマトリクス状に配列し
てなるメモリセルアレイと、このメモリセルアレイの所
定数のメモリセル列を１組としてその各組毎にメモリセ
ル列端部に配設され、対応する組のメモリセル列のメモ
リセルとの間でデータの授受を行う入出力回路とを有す
る第１のメモリと、 複数のメモリセルを、その行数が上記第１のメモリのも
のと同一となるようマトリクス状に配列してなるメモリ
セルアレイと、このメモリセルアレイの、上記第１のメ
モリにおける１組のメモリセル列の数とは異なる数のメ
モリセル列を１組としてその各組毎にメモリセル列端部
に配設され、対応するメモリセル列のメモリセルとの間
でデータの授受を行う入出力回路とを有する第２のメモ
リとを備え、 上記第１及び第２のメモリは、両者の行方向が一致して
両者の入出力回路が一列に並ぶよう、上記一致する行方
向に並べて配置されていることを特徴とする半導体集積
回路装置。 - 【請求項３】複数のメモリセルをマトリクス状に配列し
てなるメモリセルアレイと、このメモリセルアレイの所
定数のメモリセル列を１組としてその各組毎にメモリセ
ル列端部に配設され、対応する組のメモリセル列のメモ
リセルとの間でデータの授受を行う入出力回路とを有す
る第１のメモリと、 複数のメモリセルを、その行数が上記第１のメモリのも
のと異なり、かつその列数が上記第１のメモリのものと
同一となるようマトリクス状に配列してなるメモリセル
アレイと、このメモリセルアレイの、上記第１のメモリ
における１組のメモリセル列の数とは異なる数のメモリ
セル列を１組としてその各組毎にメモリセル列端部に配
設され、対応するメモリセル列のメモリセルとの間でデ
ータの授受を行う入出力回路とを有する第２のメモリと
を備え、 上記第１及び第２のメモリは、両者の列方向が一致して
両者の入出力回路が対向して並ぶよう、上記一致する列
方向に並べて配置されていることを特徴とする半導体集
積回路装置。 - 【請求項４】請求項２又は３記載の半導体集積回路装置
において、 上記並んで配置されている第１及び第２のメモリに対向
するよう配置され、該両メモリの入出力回路の入出力ノ
ードにバス配線を介して接続された、上記第１及び第２
のメモリの入出力回路のデータに基づいて演算を実行す
る演算実行部を備えたことを特徴とする半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2310602A JPH0834294B2 (ja) | 1990-11-15 | 1990-11-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2310602A JPH0834294B2 (ja) | 1990-11-15 | 1990-11-15 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04181768A JPH04181768A (ja) | 1992-06-29 |
| JPH0834294B2 true JPH0834294B2 (ja) | 1996-03-29 |
Family
ID=18007232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2310602A Expired - Lifetime JPH0834294B2 (ja) | 1990-11-15 | 1990-11-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834294B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003282823A (ja) * | 2002-03-26 | 2003-10-03 | Toshiba Corp | 半導体集積回路 |
-
1990
- 1990-11-15 JP JP2310602A patent/JPH0834294B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04181768A (ja) | 1992-06-29 |
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