JPS6130050A - 集積論理回路装置 - Google Patents
集積論理回路装置Info
- Publication number
- JPS6130050A JPS6130050A JP15060584A JP15060584A JPS6130050A JP S6130050 A JPS6130050 A JP S6130050A JP 15060584 A JP15060584 A JP 15060584A JP 15060584 A JP15060584 A JP 15060584A JP S6130050 A JPS6130050 A JP S6130050A
- Authority
- JP
- Japan
- Prior art keywords
- basic cells
- wiring
- basic
- cells
- logic circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は集積論理回路装置に係り、特にセミカスタム論
理回路に関するものである。
理回路に関するものである。
（従来の技術）
従来、セミカスタム論理回路は、第２図に示すように、
半導体チップ７上に、基本セル１を並べた単列基本セル
２と一１機能ブロック間接続用配線スペース３とが設け
られてφる。この基本論理を構成できる基本セル１は１
図のように単列に配置し、これら単列基本セル２を更に
複数判二次元的に配置し、これら単列基本セル間に配線
用スペース３を設けるのが一般的でめった。この場合、
基本セル１を複数個使用し１機能ブロック（例えば。
半導体チップ７上に、基本セル１を並べた単列基本セル
２と一１機能ブロック間接続用配線スペース３とが設け
られてφる。この基本論理を構成できる基本セル１は１
図のように単列に配置し、これら単列基本セル２を更に
複数判二次元的に配置し、これら単列基本セル間に配線
用スペース３を設けるのが一般的でめった。この場合、
基本セル１を複数個使用し１機能ブロック（例えば。
フリップフロップ、セレクタ、排他的論理和等）を構成
するとき、その機能ブロックの規模が大きくなるに伴な
って、単列方向へ一つの機能ブロックの占める領域が拡
大し、この機能ブロックを実現するための配線が、基本
セル幅内に押え麹れずに配線スペース３まで拡大し、ｍ
能プｎツク間の接続用配線スペースを減じてブロック間
接続の実現を困難にするという問題があった。
するとき、その機能ブロックの規模が大きくなるに伴な
って、単列方向へ一つの機能ブロックの占める領域が拡
大し、この機能ブロックを実現するための配線が、基本
セル幅内に押え麹れずに配線スペース３まで拡大し、ｍ
能プｎツク間の接続用配線スペースを減じてブロック間
接続の実現を困難にするという問題があった。
この問題を避けるため、大規模機能ブロックを構成する
際、第３図に示すように、第１の単列基本セル２の一部
と第２の単列基本セル２の一部を利用し、これら単列基
本セル２間を配線５によって接続し、これら単列基本セ
ル２の横方向への拡大を押えた機能ブロックの構成も提
案されているが、この場合に於ては、使用された第１・
と第２の単列基本セル間の配線スペース３が、大規模機
能ブロックを実現する配線スペースとして占有され、機
能ブロック間の接続に利用できないという問題があった
。
際、第３図に示すように、第１の単列基本セル２の一部
と第２の単列基本セル２の一部を利用し、これら単列基
本セル２間を配線５によって接続し、これら単列基本セ
ル２の横方向への拡大を押えた機能ブロックの構成も提
案されているが、この場合に於ては、使用された第１・
と第２の単列基本セル間の配線スペース３が、大規模機
能ブロックを実現する配線スペースとして占有され、機
能ブロック間の接続に利用できないという問題があった
。
第４図は従来手法による大規模機能ブロックの構成例を
示すもので、単列基本セル２を長手方向に使用した例を
示している。この大規模機能ブロックの構成領域４内で
基本セル間の配線５が設けられたもので、基本セル１間
の接続が、長手方向に増え１機能ブロック間接続に準備
された配線スペース３を占有する。これにより機能ブロ
ック間接続を実現する場合、配線スペースが不足し、目
的とするＬＳＩが実現できない問題が発生する。
示すもので、単列基本セル２を長手方向に使用した例を
示している。この大規模機能ブロックの構成領域４内で
基本セル間の配線５が設けられたもので、基本セル１間
の接続が、長手方向に増え１機能ブロック間接続に準備
された配線スペース３を占有する。これにより機能ブロ
ック間接続を実現する場合、配線スペースが不足し、目
的とするＬＳＩが実現できない問題が発生する。
第５図は従来の別手法による大規模機能ブロックの構成
例を示すもので、単列基本セル列を長手方向に伸ばさず
別の単列基本セル列を利用し構成したものである。本構
成によれば１機能ブロックの基本セル１配置が単列基本
セル２の長手方向に伸び過ぎることはなくなり、前述の
問題は軽減されるが、−万態の単列基本セル２との間の
配線５を使用するので、単列基本セル２間の配線スペー
ス３は、大規模機能ブロック実現の為の基本セル間接続
に占有され、この部分を機能ブロック間接続スペースと
して使用できないという欠点をもっている。
例を示すもので、単列基本セル列を長手方向に伸ばさず
別の単列基本セル列を利用し構成したものである。本構
成によれば１機能ブロックの基本セル１配置が単列基本
セル２の長手方向に伸び過ぎることはなくなり、前述の
問題は軽減されるが、−万態の単列基本セル２との間の
配線５を使用するので、単列基本セル２間の配線スペー
ス３は、大規模機能ブロック実現の為の基本セル間接続
に占有され、この部分を機能ブロック間接続スペースと
して使用できないという欠点をもっている。
（発明の目的）
本発明の目的は、これらの欠点を軽減し、大規模機能ブ
ロックを構成しても、機能ブロック間接続を容易に実現
できるようにした集積論理回路装置を提供することであ
る。
ロックを構成しても、機能ブロック間接続を容易に実現
できるようにした集積論理回路装置を提供することであ
る。
（発明の構成）
本発明の構成は、基本論理セルを多数配列し、これら基
本セルを要求機能によってその接続を変えて新機能を実
現する論理集積回路装置において、前記基本セルの配列
を複数列とし、この複数列を単位として更に二次元的に
その複数列を配置し。
本セルを要求機能によってその接続を変えて新機能を実
現する論理集積回路装置において、前記基本セルの配列
を複数列とし、この複数列を単位として更に二次元的に
その複数列を配置し。
それぞれの複数列間に配線用スペースを準備したことを
特徴とする。
特徴とする。
本発明によれば、複数の基本セル列が複数列、機能ブロ
ック構成用の配線スペースを有することなく配置された
構成を持つので、大規模機能ブロックを構成する場合に
於ても、使用する基本セル領域を、比較的正方形に近い
構成に取ることが可能で６９、帥述のような問題を軽減
できる。
ック構成用の配線スペースを有することなく配置された
構成を持つので、大規模機能ブロックを構成する場合に
於ても、使用する基本セル領域を、比較的正方形に近い
構成に取ることが可能で６９、帥述のような問題を軽減
できる。
（実施例）
次に図面により本発明の詳細な説明する。
第１図は本発明による一実施例の平面図である。
本実施例において基本セルｌは単列でなく複数列（本実
施例では２列）に並んだ複数列基本セル６が用−られ、
これら複数列基本セル６は配線スペース３を介して他の
複数列基本セル６が繰り返して配列される構成となって
−る。本実施例による大規模ブロック構成に関しては、
図に示す如く、基本セルの長手方向に伸びすぎることな
く、また機能ブロック間配線スペース３を占有すること
なく、基本セル群を割り振ることが可能となることであ
る。即ち、大規模機能ブロックを実現するための基本セ
ル間配線は、割り振られた基本セル群内で終了し、機能
ブロック間配線スペースへの影響を最小限に押えること
が可能となる。従って、機能ブロック間接続が損われる
ことな（ＬＳＩの実現が容易となる効果を有するもので
ある。
施例では２列）に並んだ複数列基本セル６が用−られ、
これら複数列基本セル６は配線スペース３を介して他の
複数列基本セル６が繰り返して配列される構成となって
−る。本実施例による大規模ブロック構成に関しては、
図に示す如く、基本セルの長手方向に伸びすぎることな
く、また機能ブロック間配線スペース３を占有すること
なく、基本セル群を割り振ることが可能となることであ
る。即ち、大規模機能ブロックを実現するための基本セ
ル間配線は、割り振られた基本セル群内で終了し、機能
ブロック間配線スペースへの影響を最小限に押えること
が可能となる。従って、機能ブロック間接続が損われる
ことな（ＬＳＩの実現が容易となる効果を有するもので
ある。
（発明の効果）
以上説明したように１本発明は、セミカスタム論理回路
における大規模機能ブロックの実現とそのセミカスタム
論理回路を使用したＬＳＩ実現とのだめの配線性を両立
し得る特徴を有するもので、その工業的効果は大なるも
のである。
における大規模機能ブロックの実現とそのセミカスタム
論理回路を使用したＬＳＩ実現とのだめの配線性を両立
し得る特徴を有するもので、その工業的効果は大なるも
のである。
第１図は本発明の一実施例の平面図、第２図は従来の単
列基本セルを使用した半導体集積論理チップの平面図、
第３図は従来の大規模機能ブロックの構成を示す平面図
、第４図、 ｔＩ＆ｓ図は従来の単列基本セルを使用し
て大規模機能ブロックを実現した二個を示す平面図であ
る。図において１−・・・・・基本セル、２・−・・・
・単列基本セル、３・旧・・機能ブロック間接続用配線
スペース、４・・・・・・大規模機能ブロック構成領域
、５゛・・・・・・基本セル間配線、６・・・・・・複
数列基本セル、７・・・・・・半導体チップである。
列基本セルを使用した半導体集積論理チップの平面図、
第３図は従来の大規模機能ブロックの構成を示す平面図
、第４図、 ｔＩ＆ｓ図は従来の単列基本セルを使用し
て大規模機能ブロックを実現した二個を示す平面図であ
る。図において１−・・・・・基本セル、２・−・・・
・単列基本セル、３・旧・・機能ブロック間接続用配線
スペース、４・・・・・・大規模機能ブロック構成領域
、５゛・・・・・・基本セル間配線、６・・・・・・複
数列基本セル、７・・・・・・半導体チップである。
Claims (1)
- 基本論理セルを多数配列し、この基本セルを要求機能
に従って接続を変えて新機能を実現する集積論理回路装
置において、前記基本セルの配列を複数列とし、この複
数列を単位として更に二次元的にその複数列を配置し、
それぞれの複数列間に配線用スペースを準備して構成さ
れたことを特徴とする集積論理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15060584A JPS6130050A (ja) | 1984-07-20 | 1984-07-20 | 集積論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15060584A JPS6130050A (ja) | 1984-07-20 | 1984-07-20 | 集積論理回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6130050A true JPS6130050A (ja) | 1986-02-12 |
Family
ID=15500536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15060584A Pending JPS6130050A (ja) | 1984-07-20 | 1984-07-20 | 集積論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6130050A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62264641A (ja) * | 1986-05-13 | 1987-11-17 | 株式会社東芝 | ゲ−トアレイ素子の設計方法 |
| EP0338817A2 (en) * | 1988-04-22 | 1989-10-25 | Fujitsu Limited | Semiconductor integrated circuit device and method of producing the same using master slice approach |
| JPH01278042A (ja) * | 1988-04-28 | 1989-11-08 | Mitsubishi Electric Corp | マスタスライスｌｓｉ |
| US5124776A (en) * | 1989-03-14 | 1992-06-23 | Fujitsu Limited | Bipolar integrated circuit having a unit block structure |
-
1984
- 1984-07-20 JP JP15060584A patent/JPS6130050A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62264641A (ja) * | 1986-05-13 | 1987-11-17 | 株式会社東芝 | ゲ−トアレイ素子の設計方法 |
| JPH051982B2 (ja) * | 1986-05-13 | 1993-01-11 | Toshiba Kk | |
| EP0338817A2 (en) * | 1988-04-22 | 1989-10-25 | Fujitsu Limited | Semiconductor integrated circuit device and method of producing the same using master slice approach |
| JPH01278042A (ja) * | 1988-04-28 | 1989-11-08 | Mitsubishi Electric Corp | マスタスライスｌｓｉ |
| US5124776A (en) * | 1989-03-14 | 1992-06-23 | Fujitsu Limited | Bipolar integrated circuit having a unit block structure |
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