JP2000012790A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】多ビット構成のメモリ部を有する半導体装置
を、その動作速度を劣化させることなく、簡便にマスタ
ースライス方式で製造できるようにする。 【解決手段】半導体装置のメモリ部のメモリセルアレイ
が複数領域に分割され、上記分割されたメモリセルアレ
イ領域に偶数のＩ／Ｏ線群が割り当てられて配列されて
メモリ部が所定のビット構成にできるようになってい
る。ここで、上記メモリ部のビット構成においてビット
数９が基本単位になっている。また、上記偶数のＩ／Ｏ
線群のうち隣接するメモリセルアレイ領域に割り当てら
れた２つのＩ／Ｏ線が１つのＩ／Ｏ線にまとめられて、
メモリセル部のビット構成でのビット数が所定のビット
構成でのビット数の１／２にできるようになっている。
を、その動作速度を劣化させることなく、簡便にマスタ
ースライス方式で製造できるようにする。 【解決手段】半導体装置のメモリ部のメモリセルアレイ
が複数領域に分割され、上記分割されたメモリセルアレ
イ領域に偶数のＩ／Ｏ線群が割り当てられて配列されて
メモリ部が所定のビット構成にできるようになってい
る。ここで、上記メモリ部のビット構成においてビット
数９が基本単位になっている。また、上記偶数のＩ／Ｏ
線群のうち隣接するメモリセルアレイ領域に割り当てら
れた２つのＩ／Ｏ線が１つのＩ／Ｏ線にまとめられて、
メモリセル部のビット構成でのビット数が所定のビット
構成でのビット数の１／２にできるようになっている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係わ
り、特にメモリセルアレイを有する半導体装置のデータ
バス線等の配線構成に関する。
り、特にメモリセルアレイを有する半導体装置のデータ
バス線等の配線構成に関する。
【０００２】
【従来の技術】ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）あるいはＤＲＡＭ（Ｄ
ｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ）のような半導体装置でも、そのビット構成におい
て多様化し顧客ニーズに合わせた短ＴＡＴ（Ｔｕｒｎ
Ａｒｏｕｎｄ Ｔｉｍｅ）の供給が必要になってきてい
る。また、半導体装置がゲートアレイ部、ロジック部、
あるいは、メモリ部を含み、多機能化しシステム化する
場合でも、顧客ニーズによって、上記のメモリ部のビッ
ト数が種々に変わってくる。
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）あるいはＤＲＡＭ（Ｄ
ｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ）のような半導体装置でも、そのビット構成におい
て多様化し顧客ニーズに合わせた短ＴＡＴ（Ｔｕｒｎ
Ａｒｏｕｎｄ Ｔｉｍｅ）の供給が必要になってきてい
る。また、半導体装置がゲートアレイ部、ロジック部、
あるいは、メモリ部を含み、多機能化しシステム化する
場合でも、顧客ニーズによって、上記のメモリ部のビッ
ト数が種々に変わってくる。
【０００３】本発明は、上記のような半導体装置におい
て、半導体装置をマスタースライス方式（半導体装置の
配線構成のみ変えて種々の製品を製造する方式のこと）
でもって製造し、種々の異なるビット構成を有する製品
に対して迅速に対応しようとするものである。
て、半導体装置をマスタースライス方式（半導体装置の
配線構成のみ変えて種々の製品を製造する方式のこと）
でもって製造し、種々の異なるビット構成を有する製品
に対して迅速に対応しようとするものである。
【０００４】上記のようなマスタースライス方式によっ
て、種々の半導体メモリのビット構成に対応しようとす
る技術は、最近になり重要になってきている。以下、通
常に用いられる従来の技術を図７に基づいて説明する。
図７は、８ビット＋１パリティ・ビットすなわち９ビッ
トを基本単位にして構成されたＳＲＡＭにおいて、×１
８ビット構成のＳＲＡＭと×３６ビット構成のＳＲＡＭ
とをマスタースライス方式で形成できるようにするため
のデータバス線（以下、Ｉ／Ｏ線という）の構成を示す
平面図である。ここで、図７（ａ）が×３６ビット構成
のＳＲＡＭであり、図７（ｂ）が×１８ビット構成のＳ
ＲＡＭである。
て、種々の半導体メモリのビット構成に対応しようとす
る技術は、最近になり重要になってきている。以下、通
常に用いられる従来の技術を図７に基づいて説明する。
図７は、８ビット＋１パリティ・ビットすなわち９ビッ
トを基本単位にして構成されたＳＲＡＭにおいて、×１
８ビット構成のＳＲＡＭと×３６ビット構成のＳＲＡＭ
とをマスタースライス方式で形成できるようにするため
のデータバス線（以下、Ｉ／Ｏ線という）の構成を示す
平面図である。ここで、図７（ａ）が×３６ビット構成
のＳＲＡＭであり、図７（ｂ）が×１８ビット構成のＳ
ＲＡＭである。
【０００５】図７（ａ）に示すように、半導体チップ１
０１内に、次のようにして、メモリセルアレイが配置さ
れている。すなわち、１群のメモリセルが、プレート
Ｑ、プレートＲ、プレートＳおよびプレートＴの４領域
に分割して配列される。そして、各プレートは複数のブ
ロック、例えばブロック１からブロック８を構成するメ
モリセルアレイでもって構成される。
０１内に、次のようにして、メモリセルアレイが配置さ
れている。すなわち、１群のメモリセルが、プレート
Ｑ、プレートＲ、プレートＳおよびプレートＴの４領域
に分割して配列される。そして、各プレートは複数のブ
ロック、例えばブロック１からブロック８を構成するメ
モリセルアレイでもって構成される。
【０００６】そして、プレートＱのブロック１からブロ
ック８のメモリセルには、図７（ａ）に示すように、Ｉ
／Ｏ１からＩ／Ｏ９までの９本のＩ／Ｏ線が割り当てら
れる。同様に、プレートＲの各ブロックのメモリセルに
は、Ｉ／Ｏ１０からＩ／Ｏ１８までの９本のＩ／Ｏ線が
割り当てられる。さらに、プレートＳの各ブロックのメ
モリセルには、Ｉ／Ｏ１９からＩ／Ｏ２７までの、そし
て、プレートＴの各ブロックのメモリセルには、Ｉ／Ｏ
２８からＩ／Ｏ３６までの９本のＩ／Ｏ線が割り当てら
れる。
ック８のメモリセルには、図７（ａ）に示すように、Ｉ
／Ｏ１からＩ／Ｏ９までの９本のＩ／Ｏ線が割り当てら
れる。同様に、プレートＲの各ブロックのメモリセルに
は、Ｉ／Ｏ１０からＩ／Ｏ１８までの９本のＩ／Ｏ線が
割り当てられる。さらに、プレートＳの各ブロックのメ
モリセルには、Ｉ／Ｏ１９からＩ／Ｏ２７までの、そし
て、プレートＴの各ブロックのメモリセルには、Ｉ／Ｏ
２８からＩ／Ｏ３６までの９本のＩ／Ｏ線が割り当てら
れる。
【０００７】そして、データ信号配線群１０２に上記の
Ｉ／Ｏ１からＩ／Ｏ９のＩ／Ｏ線が接続されている。こ
こで、データ信号配線群１０２は９本の配線で構成さ
れ、上記のＩ／Ｏ線は別々に上記のデータ信号配線群に
それぞれ接続される。また、同様に、データ信号配線群
１０３に上記のＩ／Ｏ１０からＩ／Ｏ１８のＩ／Ｏ線が
接続され、データ信号配線群１０４に上記のＩ／Ｏ１９
からＩ／Ｏ２７のＩ／Ｏ線が接続され、データ信号配線
群１０５に上記のＩ／Ｏ２８からＩ／Ｏ３６のＩ／Ｏ線
が接続される。このようにして、×３６ビット構成のＳ
ＲＡＭが形成されることになる。
Ｉ／Ｏ１からＩ／Ｏ９のＩ／Ｏ線が接続されている。こ
こで、データ信号配線群１０２は９本の配線で構成さ
れ、上記のＩ／Ｏ線は別々に上記のデータ信号配線群に
それぞれ接続される。また、同様に、データ信号配線群
１０３に上記のＩ／Ｏ１０からＩ／Ｏ１８のＩ／Ｏ線が
接続され、データ信号配線群１０４に上記のＩ／Ｏ１９
からＩ／Ｏ２７のＩ／Ｏ線が接続され、データ信号配線
群１０５に上記のＩ／Ｏ２８からＩ／Ｏ３６のＩ／Ｏ線
が接続される。このようにして、×３６ビット構成のＳ
ＲＡＭが形成されることになる。
【０００８】このようなＳＲＡＭを×１８ビット構成に
するには、図７（ｂ）に示すように配線が変更される。
するには、図７（ｂ）に示すように配線が変更される。
【０００９】上記の配線の変更は次のようになされる。
すなわち、図７（ａ）に示したデータ信号配線群１０２
と１０３がそれぞれ接続され、新たなデータ信号配線群
１０６にされる。そして、図７（ａ）のＩ／Ｏ１とＩ／
Ｏ１０が同一のデータ信号配線に接続されて図７（ｂ）
に示すようにＩ／Ｏ１にまとめられる。同様にして、Ｉ
／Ｏ２とＩ／Ｏ１１とがＩ／Ｏ２に，・・・Ｉ／Ｏ９と
Ｉ／Ｏ１８とがＩ／Ｏ９に、それぞれまとめられる。同
様にして、データ信号配線１０４と１０５が接続され、
図７（ｂ）に示すＩ／Ｏ１０からＩ／Ｏ１８が形成され
る。このようにして、配線のみを変えることで、×１８
ビット構成のＳＲＡＭが形成される。
すなわち、図７（ａ）に示したデータ信号配線群１０２
と１０３がそれぞれ接続され、新たなデータ信号配線群
１０６にされる。そして、図７（ａ）のＩ／Ｏ１とＩ／
Ｏ１０が同一のデータ信号配線に接続されて図７（ｂ）
に示すようにＩ／Ｏ１にまとめられる。同様にして、Ｉ
／Ｏ２とＩ／Ｏ１１とがＩ／Ｏ２に，・・・Ｉ／Ｏ９と
Ｉ／Ｏ１８とがＩ／Ｏ９に、それぞれまとめられる。同
様にして、データ信号配線１０４と１０５が接続され、
図７（ｂ）に示すＩ／Ｏ１０からＩ／Ｏ１８が形成され
る。このようにして、配線のみを変えることで、×１８
ビット構成のＳＲＡＭが形成される。
【００１０】以上に説明したように、従来の技術では、
×３６ビット構成の場合、Ｉ／Ｏ線は４分割され、１つ
のプレートに奇数である９本のＩ／Ｏ線が割り当てられ
て形成される。
×３６ビット構成の場合、Ｉ／Ｏ線は４分割され、１つ
のプレートに奇数である９本のＩ／Ｏ線が割り当てられ
て形成される。
【００１１】
【発明が解決しようとする課題】しかし、上述したよう
な従来の技術では、例えば、×３６ビット構成のＳＲＡ
Ｍと×１８ビット構成のＳＲＡＭとがマスタースライス
方式で製造できるようにすると、×１８ビット構成のＳ
ＲＡＭの動作速度が大幅に悪くなってしまう。これは、
先述したように、データ信号配線群が接続されて、その
配線長が２倍になるためと、データ信号配線群の寄生容
量が増大することによりデータ信号配線での信号遅延時
間が大幅に増加するようになるからである。
な従来の技術では、例えば、×３６ビット構成のＳＲＡ
Ｍと×１８ビット構成のＳＲＡＭとがマスタースライス
方式で製造できるようにすると、×１８ビット構成のＳ
ＲＡＭの動作速度が大幅に悪くなってしまう。これは、
先述したように、データ信号配線群が接続されて、その
配線長が２倍になるためと、データ信号配線群の寄生容
量が増大することによりデータ信号配線での信号遅延時
間が大幅に増加するようになるからである。
【００１２】このように、ビット構成によってＳＲＡＭ
の動作速度が悪くなることは、上記以外のビット構成、
例えば、×１８ビット構成と×９ビット構成の場合、×
５４ビット構成と×２７ビット構成の場合でも同様に生
じることである。
の動作速度が悪くなることは、上記以外のビット構成、
例えば、×１８ビット構成と×９ビット構成の場合、×
５４ビット構成と×２７ビット構成の場合でも同様に生
じることである。
【００１３】本発明の目的は、多ビット構成のメモリ部
を有する半導体装置を、その動作速度を劣化させること
なく、しかも、簡便にマスタースライス方式で製造でき
るようにすることにある。
を有する半導体装置を、その動作速度を劣化させること
なく、しかも、簡便にマスタースライス方式で製造でき
るようにすることにある。
【００１４】
【課題を解決するための手段】このために本発明の半導
体装置では、半導体装置のメモリ部のメモリセルアレイ
が複数領域に分割され、前記分割されたメモリセルアレ
イ領域に偶数のＩ／Ｏ線群が割り当てられて配列され、
前記メモリ部が所定のビット構成にできるようになって
いる。ここで、前記メモリ部のビット構成においてビッ
ト数９が基本単位になっている。
体装置では、半導体装置のメモリ部のメモリセルアレイ
が複数領域に分割され、前記分割されたメモリセルアレ
イ領域に偶数のＩ／Ｏ線群が割り当てられて配列され、
前記メモリ部が所定のビット構成にできるようになって
いる。ここで、前記メモリ部のビット構成においてビッ
ト数９が基本単位になっている。
【００１５】そして、前記偶数のＩ／Ｏ線群のうち隣接
するメモリセルアレイ領域に割り当てられた２つのＩ／
Ｏ線が１つのＩ／Ｏ線にまとめられて、メモリセル部の
ビット構成でのビット数が所定のビット構成でのビット
数の１／２にできるようになっている。ここで、前記メ
モリセル部のビット数の変換は、配線のみの変更による
マスタースライス方式でできるようになっている。
するメモリセルアレイ領域に割り当てられた２つのＩ／
Ｏ線が１つのＩ／Ｏ線にまとめられて、メモリセル部の
ビット構成でのビット数が所定のビット構成でのビット
数の１／２にできるようになっている。ここで、前記メ
モリセル部のビット数の変換は、配線のみの変更による
マスタースライス方式でできるようになっている。
【００１６】また、前記所定のビット構成のビット数が
３６、１８あるいは５４となるように設定されている。
３６、１８あるいは５４となるように設定されている。
【００１７】あるいは、半導体チップにメモリ部とゲー
トアレイ部とロジック部とが搭載されて半導体装置が構
成されている。
トアレイ部とロジック部とが搭載されて半導体装置が構
成されている。
【００１８】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１に基づいて説明する。図１は、従来の技術と同様
に、×１８ビット構成のＳＲＡＭと×３６ビット構成の
ＳＲＡＭとをマスタースライス方式で形成できるように
するためのＩ／Ｏ線の構成を示す平面図である。ここ
で、図１（ａ）が×３６ビット構成のＳＲＡＭであり、
図１（ｂ）が×１８ビット構成のＳＲＡＭとなってい
る。
を図１に基づいて説明する。図１は、従来の技術と同様
に、×１８ビット構成のＳＲＡＭと×３６ビット構成の
ＳＲＡＭとをマスタースライス方式で形成できるように
するためのＩ／Ｏ線の構成を示す平面図である。ここ
で、図１（ａ）が×３６ビット構成のＳＲＡＭであり、
図１（ｂ）が×１８ビット構成のＳＲＡＭとなってい
る。
【００１９】図１（ａ）に示すように、半導体チップ１
内に、次のようにして、メモリセルアレイが配置されて
いる。すなわち、１群のメモリセルが、プレートＡ、プ
レートＢ、プレートＣおよびプレートＤの４領域に分割
して配列される。そして、各プレートは、ブロック１か
らブロック８を構成するメモリセルアレイでもって構成
される。
内に、次のようにして、メモリセルアレイが配置されて
いる。すなわち、１群のメモリセルが、プレートＡ、プ
レートＢ、プレートＣおよびプレートＤの４領域に分割
して配列される。そして、各プレートは、ブロック１か
らブロック８を構成するメモリセルアレイでもって構成
される。
【００２０】そして、プレートＡのブロック１からブロ
ック８のメモリセルには、図１（ａ）に示すように、Ｉ
／Ｏ１からＩ／Ｏ１０までの１０本のＩ／Ｏ線が割り当
てられる。同様に、プレートＢの各ブロックのメモリセ
ルには、Ｉ／Ｏ１１からＩ／Ｏ１８までの８本のＩ／Ｏ
線が割り当てられる。さらに、プレートＣの各ブロック
のメモリセルには、Ｉ／Ｏ１９からＩ／Ｏ２８までの、
そして、プレートＤの各ブロックのメモリセルには、Ｉ
／Ｏ２９からＩ／Ｏ３６までの８本のＩ／Ｏ線が割り当
てられる。
ック８のメモリセルには、図１（ａ）に示すように、Ｉ
／Ｏ１からＩ／Ｏ１０までの１０本のＩ／Ｏ線が割り当
てられる。同様に、プレートＢの各ブロックのメモリセ
ルには、Ｉ／Ｏ１１からＩ／Ｏ１８までの８本のＩ／Ｏ
線が割り当てられる。さらに、プレートＣの各ブロック
のメモリセルには、Ｉ／Ｏ１９からＩ／Ｏ２８までの、
そして、プレートＤの各ブロックのメモリセルには、Ｉ
／Ｏ２９からＩ／Ｏ３６までの８本のＩ／Ｏ線が割り当
てられる。
【００２１】このように本発明では、各プレートに偶数
個のＩ／Ｏ線が割り当てられる。この点が従来の技術と
特に異なるところとなっている。
個のＩ／Ｏ線が割り当てられる。この点が従来の技術と
特に異なるところとなっている。
【００２２】そして、データ信号配線群２に上記のＩ／
Ｏ１からＩ／Ｏ１０のＩ／Ｏ線が接続されている。ここ
で、データ信号配線群２は１０本の配線で構成され、上
記のＩ／Ｏ線は別々に上記のデータ信号配線群にそれぞ
れ接続される。また、同様に、データ信号配線群３に上
記のＩ／Ｏ１１からＩ／Ｏ１８のＩ／Ｏ線が接続され、
データ信号配線群４に上記のＩ／Ｏ１９からＩ／Ｏ２８
のＩ／Ｏ線が接続され、データ信号配線群５に上記のＩ
／Ｏ２９からＩ／Ｏ３６のＩ／Ｏ線が接続される。この
ようにして、×３６ビット構成のＳＲＡＭが形成される
ことになる。
Ｏ１からＩ／Ｏ１０のＩ／Ｏ線が接続されている。ここ
で、データ信号配線群２は１０本の配線で構成され、上
記のＩ／Ｏ線は別々に上記のデータ信号配線群にそれぞ
れ接続される。また、同様に、データ信号配線群３に上
記のＩ／Ｏ１１からＩ／Ｏ１８のＩ／Ｏ線が接続され、
データ信号配線群４に上記のＩ／Ｏ１９からＩ／Ｏ２８
のＩ／Ｏ線が接続され、データ信号配線群５に上記のＩ
／Ｏ２９からＩ／Ｏ３６のＩ／Ｏ線が接続される。この
ようにして、×３６ビット構成のＳＲＡＭが形成される
ことになる。
【００２３】そして、本発明の場合では、このようなＳ
ＲＡＭを×１８ビット構成にするには、図１（ｂ）に示
すようにＩ／Ｏ線が変更されることになる。
ＲＡＭを×１８ビット構成にするには、図１（ｂ）に示
すようにＩ／Ｏ線が変更されることになる。
【００２４】すなわち、プレートＡでは、図１（ａ）に
示した互いに隣接するＩ／Ｏ１とＩ／Ｏ２とが、図１
（ｂ）に示すように、１つのＩ／Ｏ１にまとめられる。
同様に、Ｉ／Ｏ３とＩ／Ｏ４とがＩ／Ｏ２に・・・Ｉ／
Ｏ９とＩ／Ｏ１０とがＩ／Ｏ５にそれぞれまとめられ
る。そして、これらのまとめられた新たなＩ／Ｏ線が、
新たなデータ信号配線群２ａに対してそれぞれに接続さ
れる。ここで、データ信号配線２ａの本数は５本に半減
するようになる。
示した互いに隣接するＩ／Ｏ１とＩ／Ｏ２とが、図１
（ｂ）に示すように、１つのＩ／Ｏ１にまとめられる。
同様に、Ｉ／Ｏ３とＩ／Ｏ４とがＩ／Ｏ２に・・・Ｉ／
Ｏ９とＩ／Ｏ１０とがＩ／Ｏ５にそれぞれまとめられ
る。そして、これらのまとめられた新たなＩ／Ｏ線が、
新たなデータ信号配線群２ａに対してそれぞれに接続さ
れる。ここで、データ信号配線２ａの本数は５本に半減
するようになる。
【００２５】同様に、プレートＢでは、Ｉ／Ｏ１１とＩ
／Ｏ１２とが１つのＩ／Ｏ６にまとめられる。同様に、
Ｉ／Ｏ１３とＩ／Ｏ１４とがＩ／Ｏ７に・・・Ｉ／Ｏ１
７とＩ／Ｏ１８とがＩ／Ｏ９にそれぞれまとめられる。
そして、これらのまとめられた新たなＩ／Ｏ線が、新た
なデータ信号配線群３ａに接続される。ここで、データ
信号配線３ａの本数は５本に半減する。
／Ｏ１２とが１つのＩ／Ｏ６にまとめられる。同様に、
Ｉ／Ｏ１３とＩ／Ｏ１４とがＩ／Ｏ７に・・・Ｉ／Ｏ１
７とＩ／Ｏ１８とがＩ／Ｏ９にそれぞれまとめられる。
そして、これらのまとめられた新たなＩ／Ｏ線が、新た
なデータ信号配線群３ａに接続される。ここで、データ
信号配線３ａの本数は５本に半減する。
【００２６】このようにして、従来の技術の場合と異な
り、図１（ａ）に示したデート信号配線群２と３とが接
続されることはなく、新たなデータ信号配線群２ａと３
ａとが形成される。
り、図１（ａ）に示したデート信号配線群２と３とが接
続されることはなく、新たなデータ信号配線群２ａと３
ａとが形成される。
【００２７】プレートＣ、プレートＤにおけるＩ／Ｏ線
の配列および新たなデータ信号配線群４ａ，５ａの配設
も、それぞれ上記プレートＡおよびプレートＢで説明し
たのと同様にして行われる。このようにして、配線のみ
を変えることで、×１８ビット構成のＳＲＡＭが形成さ
れる。
の配列および新たなデータ信号配線群４ａ，５ａの配設
も、それぞれ上記プレートＡおよびプレートＢで説明し
たのと同様にして行われる。このようにして、配線のみ
を変えることで、×１８ビット構成のＳＲＡＭが形成さ
れる。
【００２８】以上に説明したように、本発明では、各プ
レートに偶数であるＩ／Ｏ線が割り当てられて形成され
る。そして、半導体装置のビット構成を１／２にする場
合には、例えば先述したように×３６ビット構成を×１
８ビット構成にする場合には、各プレート内の隣接する
２つのＩ／Ｏ線が１つにまとめられる。このために、プ
レート間のデータ信号配線群を接続する必要はなくな
る。
レートに偶数であるＩ／Ｏ線が割り当てられて形成され
る。そして、半導体装置のビット構成を１／２にする場
合には、例えば先述したように×３６ビット構成を×１
８ビット構成にする場合には、各プレート内の隣接する
２つのＩ／Ｏ線が１つにまとめられる。このために、プ
レート間のデータ信号配線群を接続する必要はなくな
る。
【００２９】このようにして、従来の技術で生じたよう
な、新たなデータ信号配線群の配線長が２倍になり、デ
ータ信号配線の寄生容量が増大して、データ信号配線で
の信号遅延時間が大幅に増加するというようなことは皆
無になる。
な、新たなデータ信号配線群の配線長が２倍になり、デ
ータ信号配線の寄生容量が増大して、データ信号配線で
の信号遅延時間が大幅に増加するというようなことは皆
無になる。
【００３０】次に、図２に基づいて、図１で説明した配
線の具体的な方法について説明する。ここで、図２
（ａ）は、×３６ビット構成の場合のメモリセルアレイ
とその周辺部を具体的に示したものであり、図２（ｂ）
は、×１６ビット構成の場合のメモリセルアレイとその
周辺部を具体的に示したものである。
線の具体的な方法について説明する。ここで、図２
（ａ）は、×３６ビット構成の場合のメモリセルアレイ
とその周辺部を具体的に示したものであり、図２（ｂ）
は、×１６ビット構成の場合のメモリセルアレイとその
周辺部を具体的に示したものである。
【００３１】図２（ａ）に示すように、メモリセルのビ
ット線はそれぞれのカラムスイッチ６に接続される。そ
して、このカラムスイッチ６は、カラム選択信号線群７
でもって選択的に活性化されるようになっている。そし
て、カラムスイッチ６はそれぞれのＩ／Ｏ線群８に接続
されている。このＩ／Ｏ線群８は、メモリセルに割り当
てられたＩ／Ｏ１、Ｉ／Ｏ２、Ｉ／Ｏ３等に対応して形
成されている。
ット線はそれぞれのカラムスイッチ６に接続される。そ
して、このカラムスイッチ６は、カラム選択信号線群７
でもって選択的に活性化されるようになっている。そし
て、カラムスイッチ６はそれぞれのＩ／Ｏ線群８に接続
されている。このＩ／Ｏ線群８は、メモリセルに割り当
てられたＩ／Ｏ１、Ｉ／Ｏ２、Ｉ／Ｏ３等に対応して形
成されている。
【００３２】さらに、これらＩ／Ｏ線群８は、データア
ンプ回路９を通して、データ信号配線群２にそれぞれ接
続されている。ここで、データアンプ回路９は、主にラ
イトドライバ回路とセンスアンプ回路とで構成されてい
る。
ンプ回路９を通して、データ信号配線群２にそれぞれ接
続されている。ここで、データアンプ回路９は、主にラ
イトドライバ回路とセンスアンプ回路とで構成されてい
る。
【００３３】上記のような×３６ビット構成を×１８ビ
ット構成にするためには、図２（ｂ）に示すような配線
構成に変えられる。すなわち、図２（ｂ）に示すよう
に、カラムスイッチ６を選択するために、図２（ａ）の
場合の２倍の配線数を有するカラム選択信号線群７ａが
配設される。そして、図２（ａ）の場合のＩ／Ｏ１とＩ
／Ｏ２とをまとめるために、Ｉ／Ｏ線群８ａが形成され
る。このようにして、図２（ｂ）に示すように、×３６
ビット構成の場合の２倍のメモリセルアレイにＩ／Ｏ１
が割り当てられる。
ット構成にするためには、図２（ｂ）に示すような配線
構成に変えられる。すなわち、図２（ｂ）に示すよう
に、カラムスイッチ６を選択するために、図２（ａ）の
場合の２倍の配線数を有するカラム選択信号線群７ａが
配設される。そして、図２（ａ）の場合のＩ／Ｏ１とＩ
／Ｏ２とをまとめるために、Ｉ／Ｏ線群８ａが形成され
る。このようにして、図２（ｂ）に示すように、×３６
ビット構成の場合の２倍のメモリセルアレイにＩ／Ｏ１
が割り当てられる。
【００３４】そして、これらＩ／Ｏ線群８ａは、データ
アンプ回路９を通して、データ信号配線群２ａに接続さ
れている。ここで、データ信号配線群２ａの配線数は、
データ信号配線群２の配線数の１／２に削減される。
アンプ回路９を通して、データ信号配線群２ａに接続さ
れている。ここで、データ信号配線群２ａの配線数は、
データ信号配線群２の配線数の１／２に削減される。
【００３５】以上のようにして、カラム選択信号線群７
ａの増加分に因る面積増加が、上記のデータ信号配線群
２ａの減少分に因る面積減少で補償されるようになる。
ａの増加分に因る面積増加が、上記のデータ信号配線群
２ａの減少分に因る面積減少で補償されるようになる。
【００３６】次に、図３に、上記の×３６ビット構成を
×１８ビット構成にするための別の配線構成について示
す。図３も、図２（ｂ）で示したものと同様の配線図と
なっている。ここで、図２（ｂ）で示したものと同一の
ものは同一符号で示されている。
×１８ビット構成にするための別の配線構成について示
す。図３も、図２（ｂ）で示したものと同様の配線図と
なっている。ここで、図２（ｂ）で示したものと同一の
ものは同一符号で示されている。
【００３７】この場合には、図３に示すように、カラム
スイッチ６を選択するために、カラム選択信号線群７が
配設される。ここで、図２（ａ）と同じカラム選択信号
配線が用いられる。
スイッチ６を選択するために、カラム選択信号線群７が
配設される。ここで、図２（ａ）と同じカラム選択信号
配線が用いられる。
【００３８】そして、図２（ａ）の場合の互いに隣接す
るＩ／Ｏ１とＩ／Ｏ２とがまとめられて、Ｉ／Ｏ１が形
成される。その他の隣接するＩ／Ｏ線も同様にしてまと
められる。しかしこの場合のＩ／Ｏ線群８には、図２
（ａ）と同じＩ／Ｏ線群が用いられる。このＩ／Ｏ線群
８は、データアンプ回路９を通してデータ信号配線群２
ａに接続されている。この場合には、２本のデータアン
プ回路選択信号線１０が配設され、その信号によって、
所定のデータアンプ回路９が活性化され、Ｉ／Ｏ線群の
うち所定のＩ／Ｏ線とデータ信号配線群２ａとが電気接
続される。
るＩ／Ｏ１とＩ／Ｏ２とがまとめられて、Ｉ／Ｏ１が形
成される。その他の隣接するＩ／Ｏ線も同様にしてまと
められる。しかしこの場合のＩ／Ｏ線群８には、図２
（ａ）と同じＩ／Ｏ線群が用いられる。このＩ／Ｏ線群
８は、データアンプ回路９を通してデータ信号配線群２
ａに接続されている。この場合には、２本のデータアン
プ回路選択信号線１０が配設され、その信号によって、
所定のデータアンプ回路９が活性化され、Ｉ／Ｏ線群の
うち所定のＩ／Ｏ線とデータ信号配線群２ａとが電気接
続される。
【００３９】この場合には、カラム選択信号線群の配線
数の増加はない。このために、配線の余裕度が向上し、
後述するようにシステム機能を有するような半導体装置
への適用において非常に効果的になる。
数の増加はない。このために、配線の余裕度が向上し、
後述するようにシステム機能を有するような半導体装置
への適用において非常に効果的になる。
【００４０】次に、本発明の第２の実施の形態を図４と
図５に基づいて説明する。図４と図５は、それぞれ×３
６ビット構成のメモリ部と×１８ビット構成のメモリ部
とをマスタースライス方式で形成できるようにするため
のＩ／Ｏ線の別の割り当てを示す平面図である。この場
合には、メモリセルアレイが６分割されている。
図５に基づいて説明する。図４と図５は、それぞれ×３
６ビット構成のメモリ部と×１８ビット構成のメモリ部
とをマスタースライス方式で形成できるようにするため
のＩ／Ｏ線の別の割り当てを示す平面図である。この場
合には、メモリセルアレイが６分割されている。
【００４１】図４に示すように、半導体装置のある領域
にメモリセル部が形成されている。すなわち、１群のメ
モリセルアレイが、プレートＥ、プレートＦ、プレート
Ｇ、プレートＨ、プレートＩおよびプレートＪの６領域
に分割して配列される。そして、各プレートは複数のブ
ロック、例えばブロック１からブロック８を構成するメ
モリセルアレイでもって構成される。
にメモリセル部が形成されている。すなわち、１群のメ
モリセルアレイが、プレートＥ、プレートＦ、プレート
Ｇ、プレートＨ、プレートＩおよびプレートＪの６領域
に分割して配列される。そして、各プレートは複数のブ
ロック、例えばブロック１からブロック８を構成するメ
モリセルアレイでもって構成される。
【００４２】そして、プレートＥのブロック１からブロ
ック８のメモリセルには、図４に示すように、Ｉ／Ｏ１
からＩ／Ｏ６までの６本のＩ／Ｏ線が割り当てられる。
同様に、プレートＦの各ブロックのメモリセルには、Ｉ
／Ｏ７からＩ／Ｏ１２までの６本のＩ／Ｏ線が割り当て
られる。他の各プレートにも、図４に示すように６本の
Ｉ／Ｏ線が割り当てられる。このように、この場合も、
各プレートに偶数個のＩ／Ｏ線が割り当てられることに
なる。
ック８のメモリセルには、図４に示すように、Ｉ／Ｏ１
からＩ／Ｏ６までの６本のＩ／Ｏ線が割り当てられる。
同様に、プレートＦの各ブロックのメモリセルには、Ｉ
／Ｏ７からＩ／Ｏ１２までの６本のＩ／Ｏ線が割り当て
られる。他の各プレートにも、図４に示すように６本の
Ｉ／Ｏ線が割り当てられる。このように、この場合も、
各プレートに偶数個のＩ／Ｏ線が割り当てられることに
なる。
【００４３】そして、データ信号配線群１１に上記のＩ
／Ｏ１からＩ／Ｏ１２のＩ／Ｏ線が接続されている。こ
こで、データ信号配線群１１は１２本の配線で構成さ
れ、上記のＩ／Ｏ線は別々に上記のデータ信号配線群に
接続する。また、同様に、データ信号配線群１２に上記
のＩ／Ｏ１３からＩ／Ｏ２４のＩ／Ｏ線が接続され、デ
ータ信号配線群１３に上記のＩ／Ｏ２５からＩ／Ｏ３６
のＩ／Ｏ線が接続される。このようにして、×３６ビッ
ト構成のメモリセルアレイが形成される。
／Ｏ１からＩ／Ｏ１２のＩ／Ｏ線が接続されている。こ
こで、データ信号配線群１１は１２本の配線で構成さ
れ、上記のＩ／Ｏ線は別々に上記のデータ信号配線群に
接続する。また、同様に、データ信号配線群１２に上記
のＩ／Ｏ１３からＩ／Ｏ２４のＩ／Ｏ線が接続され、デ
ータ信号配線群１３に上記のＩ／Ｏ２５からＩ／Ｏ３６
のＩ／Ｏ線が接続される。このようにして、×３６ビッ
ト構成のメモリセルアレイが形成される。
【００４４】次に、このようなメモリセルアレイを×１
８ビット構成にするには、図５に示すようにＩ／Ｏ線の
割り当て方法が変更されることになる。すなわち、プレ
ートＥでは、図４に示した互いに隣接するＩ／Ｏ１とＩ
／Ｏ２とが、図５に示すように、１つのＩ／Ｏ１にまと
められる。同様に、Ｉ／Ｏ３とＩ／Ｏ４とがＩ／Ｏ２
に、Ｉ／Ｏ５とＩ／Ｏ６とがＩ／Ｏ３にそれぞれまとめ
られる。そして、これらのまとめられた新たなＩ／Ｏ線
が、新たなデータ信号配線群１１ａに接続される。同様
に、図４に示したＩ／Ｏ７とＩ／Ｏ８とが、図５に示す
ように、１つのＩ／Ｏ４にまとめられる。同様に、Ｉ／
Ｏ９とＩ／Ｏ１０とがＩ／Ｏ５に、Ｉ／Ｏ１１とＩ／Ｏ
１２とがＩ／Ｏ６にそれぞれまとめられる。そして、デ
ータ信号配線群１１ａに上記のＩ／Ｏ１からＩ／Ｏ６の
Ｉ／Ｏ線が接続される。ここで、データ信号配線１１ａ
の本数は６本に半減するようになる。
８ビット構成にするには、図５に示すようにＩ／Ｏ線の
割り当て方法が変更されることになる。すなわち、プレ
ートＥでは、図４に示した互いに隣接するＩ／Ｏ１とＩ
／Ｏ２とが、図５に示すように、１つのＩ／Ｏ１にまと
められる。同様に、Ｉ／Ｏ３とＩ／Ｏ４とがＩ／Ｏ２
に、Ｉ／Ｏ５とＩ／Ｏ６とがＩ／Ｏ３にそれぞれまとめ
られる。そして、これらのまとめられた新たなＩ／Ｏ線
が、新たなデータ信号配線群１１ａに接続される。同様
に、図４に示したＩ／Ｏ７とＩ／Ｏ８とが、図５に示す
ように、１つのＩ／Ｏ４にまとめられる。同様に、Ｉ／
Ｏ９とＩ／Ｏ１０とがＩ／Ｏ５に、Ｉ／Ｏ１１とＩ／Ｏ
１２とがＩ／Ｏ６にそれぞれまとめられる。そして、デ
ータ信号配線群１１ａに上記のＩ／Ｏ１からＩ／Ｏ６の
Ｉ／Ｏ線が接続される。ここで、データ信号配線１１ａ
の本数は６本に半減するようになる。
【００４５】同様にしてまとめられたＩ／Ｏ７からＩ／
Ｏ１２のＩ／Ｏ線がデータ信号配線群１２ａに接続さ
れ、まとめられたＩ／Ｏ１３からＩ／Ｏ１８のＩ／Ｏ線
がデータ信号配線群１３ａに接続されることになる。
Ｏ１２のＩ／Ｏ線がデータ信号配線群１２ａに接続さ
れ、まとめられたＩ／Ｏ１３からＩ／Ｏ１８のＩ／Ｏ線
がデータ信号配線群１３ａに接続されることになる。
【００４６】このようなメモリセルアレイの分割方法
は、システム・オン・チップのような多機能を有する半
導体装置に効果的になる。これについて図６に基づいて
説明する。図６は、上記のシステム・オン・チップの１
例を模式的に示した平面図である。
は、システム・オン・チップのような多機能を有する半
導体装置に効果的になる。これについて図６に基づいて
説明する。図６は、上記のシステム・オン・チップの１
例を模式的に示した平面図である。
【００４７】図６に示すように、半導体チップにＳＲＡ
Ｍのメモリ部１４、ＤＲＡＭのメモリ部１５とが配列さ
れている。そして、これらのメモリ部１４，１５の間に
ゲートアレイ部１６とロジック部１７が形成されてい
る。
Ｍのメモリ部１４、ＤＲＡＭのメモリ部１５とが配列さ
れている。そして、これらのメモリ部１４，１５の間に
ゲートアレイ部１６とロジック部１７が形成されてい
る。
【００４８】そして、ＳＲＡＭのメモリセル部１４から
上記のようにしてデータ信号配線群が取り出され、ゲー
トアレイ部１６あるいはロジック部１７にこれらのデー
タ信号が転送される。あるいは、逆に、ゲートアレイ部
１６あるいはロジック部１７からの信号がデータ信号配
線群を通して、ＳＲＡＭのメモリ部に情報蓄積されるよ
うになる。また、ＤＲＡＭのメモリ部１５とゲートアレ
イ部１６あるいはロジック部１７との間の関係も上述し
たのと同様である。
上記のようにしてデータ信号配線群が取り出され、ゲー
トアレイ部１６あるいはロジック部１７にこれらのデー
タ信号が転送される。あるいは、逆に、ゲートアレイ部
１６あるいはロジック部１７からの信号がデータ信号配
線群を通して、ＳＲＡＭのメモリ部に情報蓄積されるよ
うになる。また、ＤＲＡＭのメモリ部１５とゲートアレ
イ部１６あるいはロジック部１７との間の関係も上述し
たのと同様である。
【００４９】このような半導体装置がマスタースライス
方式で形成される場合には、メモリ部のビット構成とゲ
ートアレイ部の論理構成とが、配線のみの変更でもって
変えられる。そして、例えば、上述したデータ信号配線
群の増減による面積増減が、ゲートアレイ部の配線数の
増減でもって補償できるようになる。
方式で形成される場合には、メモリ部のビット構成とゲ
ートアレイ部の論理構成とが、配線のみの変更でもって
変えられる。そして、例えば、上述したデータ信号配線
群の増減による面積増減が、ゲートアレイ部の配線数の
増減でもって補償できるようになる。
【００５０】また、本発明がシステム・オン・チップの
ような半導体装置に適用されると、ＳＲＡＭあるいはＤ
ＲＡＭ等のメモリ部のビット構成が変わっても、そのデ
ータ信号の伝達速度が小さくなることはなく、半導体装
置の高性能化が非常に容易になる。
ような半導体装置に適用されると、ＳＲＡＭあるいはＤ
ＲＡＭ等のメモリ部のビット構成が変わっても、そのデ
ータ信号の伝達速度が小さくなることはなく、半導体装
置の高性能化が非常に容易になる。
【００５１】以下の実施の形態の説明では、メモリ部の
ビット構成が、×３６ビットと×１８ビットになる場合
について行われている。本発明はこのようなビット構成
に限定されない。本発明は、メモリ部のビット構成が、
×１８ビットと×９ビットになる場合、×５４ビットと
２７ビットになる場合も同様にも同様に適用できるもの
である。あるいは、×３６ビット、１８ビットおよび９
ビット間でビット構成が変化する場合も同様に形成でき
る。
ビット構成が、×３６ビットと×１８ビットになる場合
について行われている。本発明はこのようなビット構成
に限定されない。本発明は、メモリ部のビット構成が、
×１８ビットと×９ビットになる場合、×５４ビットと
２７ビットになる場合も同様にも同様に適用できるもの
である。あるいは、×３６ビット、１８ビットおよび９
ビット間でビット構成が変化する場合も同様に形成でき
る。
【００５２】
【発明の効果】以上に説明したように、本発明では、半
導体装置のメモリ部のメモリセルアレイが複数領域に分
割され、上記分割されたメモリセルアレイ領域に偶数の
Ｉ／Ｏ線群が割り当てられて配列されてメモリ部が所定
のビット構成にできるようになっている。ここで、上記
メモリ部のビット構成においてビット数９が基本単位に
なっている。また、上記偶数のＩ／Ｏ線群のうち隣接す
るメモリセルアレイ領域に割り当てられた２つのＩ／Ｏ
線が１つのＩ／Ｏ線にまとめられて、メモリセル部のビ
ット構成でのビット数が所定のビット構成でのビット数
の１／２にできるようになっている。なお、上記メモリ
セル部のビット数の変換は、配線のみの変更によるマス
タースライス方式でできるようになっている。
導体装置のメモリ部のメモリセルアレイが複数領域に分
割され、上記分割されたメモリセルアレイ領域に偶数の
Ｉ／Ｏ線群が割り当てられて配列されてメモリ部が所定
のビット構成にできるようになっている。ここで、上記
メモリ部のビット構成においてビット数９が基本単位に
なっている。また、上記偶数のＩ／Ｏ線群のうち隣接す
るメモリセルアレイ領域に割り当てられた２つのＩ／Ｏ
線が１つのＩ／Ｏ線にまとめられて、メモリセル部のビ
ット構成でのビット数が所定のビット構成でのビット数
の１／２にできるようになっている。なお、上記メモリ
セル部のビット数の変換は、配線のみの変更によるマス
タースライス方式でできるようになっている。
【００５３】このために、メモリ部のビット構成がマス
タースライス方式で１／２に変換された場合でも、メモ
リ部の動作速度が劣化することは皆無になる。
タースライス方式で１／２に変換された場合でも、メモ
リ部の動作速度が劣化することは皆無になる。
【００５４】また、本発明がシステム・オン・チップの
ような多機能を有する半導体装置に適用されると、その
半導体装置の機能の信頼性が大幅に向上するようにな
る。
ような多機能を有する半導体装置に適用されると、その
半導体装置の機能の信頼性が大幅に向上するようにな
る。
【００５５】このようにして、多ビット構成のメモリ部
を有する半導体装置が、その動作速度が劣化することな
く、簡便にマスタースライス方式で製造できる。
を有する半導体装置が、その動作速度が劣化することな
く、簡便にマスタースライス方式で製造できる。
【図１】本発明の第１の実施の形態を説明するためのメ
モリセルアレイへのデータバス線の割り当て平面図であ
る。
モリセルアレイへのデータバス線の割り当て平面図であ
る。
【図２】上記実施の形態を説明するための配線図であ
る。
る。
【図３】上記実施の形態を説明するための配線図であ
る。
る。
【図４】本発明の第２の実施の形態を説明するためのメ
モリセルアレイへのデータバス線の割り当て平面図であ
る。
モリセルアレイへのデータバス線の割り当て平面図であ
る。
【図５】本発明の第２の実施の形態を説明するためのメ
モリセルアレイへのデータバス線の割り当て平面図であ
る。
モリセルアレイへのデータバス線の割り当て平面図であ
る。
【図６】本発明の第２の実施の形態を説明するための半
導体チップの平面図である。
導体チップの平面図である。
【図７】従来の技術を説明するためのメモリセルアレイ
へのデータバス線の割り当て平面図である。
へのデータバス線の割り当て平面図である。
１，１０１ 半導体チップ ２，２ａ，３，３ａ，４，４ａ，５，５ａ，１１，１１
ａ，１２，１２ａ，１３，１３ａ データ信号配線群 ６ カラムスイッチ ７，７ａ カラム選択信号線群 ８，８ａ Ｉ／Ｏ線群 ９ データアンプ回路 １０ データアンプ回路選択信号線 １４ ＳＲＡＭのメモリ部 １５ ＤＲＡＭのメモリ部 １６ ゲートアレイ部 １７ ロジック部 １０２，１０３，１０４，１０５，１０６，１０７
データ信号配線群
ａ，１２，１２ａ，１３，１３ａ データ信号配線群 ６ カラムスイッチ ７，７ａ カラム選択信号線群 ８，８ａ Ｉ／Ｏ線群 ９ データアンプ回路 １０ データアンプ回路選択信号線 １４ ＳＲＡＭのメモリ部 １５ ＤＲＡＭのメモリ部 １６ ゲートアレイ部 １７ ロジック部 １０２，１０３，１０４，１０５，１０６，１０７
データ信号配線群
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ｈ０１Ｌ 21/82 Ｄ 27/118 Ｍ 27/04 27/04 Ｍ 21/822 Ｆターム(参考） 5B015 AA00 BA64 FA01 FA10 5B024 AA15 BA29 CA16 CA21 5F038 AV06 AV12 BH07 CA04 CD05 DF05 5F064 AA03 BB12 BB13 CC09 DD32 EE08 EE15 EE17 EE43 5F083 BS00 KA17
Claims (7)
- 【請求項１】 半導体装置のメモリ部のメモリセルアレ
イが複数領域に分割され、前記分割されたメモリセルア
レイ領域に偶数のＩ／Ｏ線群が割り当てられて配列さ
れ、前記メモリ部が所定のビット構成にできるようにな
っていることを特徴とする半導体装置。 - 【請求項２】 前記メモリ部のビット構成においてビッ
ト数９が基本単位になっていることを特徴とする請求項
１記載の半導体装置。 - 【請求項３】 前記偶数のＩ／Ｏ線群のうち隣接するメ
モリセルアレイ領域に割り当てられた２つのＩ／Ｏ線が
１つのＩ／Ｏ線にまとめられ、メモリセル部のビット構
成でのビット数が所定のビット構成でのビット数の１／
２にできるようになっていることを特徴とする請求項１
または請求項２記載の半導体装置。 - 【請求項４】 前記メモリセル部のビット数の変換が、
配線のみの変更によるマスタースライス方式でできるよ
うになっていることを特徴とする請求項３記載の半導体
装置。 - 【請求項５】 前記所定のビット構成のビット数が３６
であること特徴とする請求項４記載の半導体装置。 - 【請求項６】 前記所定のビット構成のビット数が５４
であること特徴とする請求項４記載の半導体装置。 - 【請求項７】 半導体チップにメモリ部とゲートアレイ
部とロジック部とが搭載されていることを特徴とする請
求項４、請求項５または請求項６記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10179126A JP2000012790A (ja) | 1998-06-25 | 1998-06-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10179126A JP2000012790A (ja) | 1998-06-25 | 1998-06-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000012790A true JP2000012790A (ja) | 2000-01-14 |
Family
ID=16060455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10179126A Pending JP2000012790A (ja) | 1998-06-25 | 1998-06-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000012790A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1170204A1 (en) | 2000-05-16 | 2002-01-09 | Mitsubishi Heavy Industries, Ltd. | Motion reduction apparatus and floating body therewith |
| US7929342B2 (en) | 2005-08-15 | 2011-04-19 | Nec Corporation | Magnetic memory cell, magnetic random access memory, and data read/write method for magnetic random access memory |
| US8009466B2 (en) | 2007-02-21 | 2011-08-30 | Nec Corporation | Semiconductor storage device |
-
1998
- 1998-06-25 JP JP10179126A patent/JP2000012790A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1170204A1 (en) | 2000-05-16 | 2002-01-09 | Mitsubishi Heavy Industries, Ltd. | Motion reduction apparatus and floating body therewith |
| US7929342B2 (en) | 2005-08-15 | 2011-04-19 | Nec Corporation | Magnetic memory cell, magnetic random access memory, and data read/write method for magnetic random access memory |
| US8009466B2 (en) | 2007-02-21 | 2011-08-30 | Nec Corporation | Semiconductor storage device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001128 |