JPH04181768A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH04181768A JPH04181768A JP2310602A JP31060290A JPH04181768A JP H04181768 A JPH04181768 A JP H04181768A JP 2310602 A JP2310602 A JP 2310602A JP 31060290 A JP31060290 A JP 31060290A JP H04181768 A JPH04181768 A JP H04181768A
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- JP
- Japan
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- ram
- memory cell
- built
- integrated circuit
- semiconductor integrated
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000015654 memory Effects 0.000 claims abstract description 43
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 abstract description 19
- 230000010354 integration Effects 0.000 abstract description 8
- 230000002093 peripheral effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、同一チップ内にメモリを複数内蔵した半導
体集積回路装置に関するものである。
体集積回路装置に関するものである。
第３図は従来のこの種の半導体集積回路装置（以下ＬＳ
Ｉと称する）のレイアウト構成の一例を示し、第４図は
その内蔵ＲＡＭの構成を説明するためのブロックの一例
を示す。
Ｉと称する）のレイアウト構成の一例を示し、第４図は
その内蔵ＲＡＭの構成を説明するためのブロックの一例
を示す。
第３図において、１はＬＳＩ、２はチップ周辺パッド、
３及び４゛は第１及び第２の内蔵ＲＡＭ、５は演算実行
部、６はバス配線である。
３及び４゛は第１及び第２の内蔵ＲＡＭ、５は演算実行
部、６はバス配線である。
また、第４図のＲＡＭは８ピツト、６４ワードの構成を
取っており、各データの入出力ビット毎に４列１６行の
メモリセルが配列されている。即ち、この例の場合、１
データ入出力ビット当たりのメモリセル列数（以下ＣＰ
Ｂ ： ｃｏｌｕｍｎ ｐｅｒ ｂｉｔと略す）は４
であり、ＲＡＭ全体としてのメモリセル列数は３２、メ
モリセル行数は１６である。
取っており、各データの入出力ビット毎に４列１６行の
メモリセルが配列されている。即ち、この例の場合、１
データ入出力ビット当たりのメモリセル列数（以下ＣＰ
Ｂ ： ｃｏｌｕｍｎ ｐｅｒ ｂｉｔと略す）は４
であり、ＲＡＭ全体としてのメモリセル列数は３２、メ
モリセル行数は１６である。
ここでは内蔵ＲＡＭの一例として８ビット、６４ワード
のものを挙げたが、一般的にはＲＡＭ全体の面積のうち
大部分はメモリセル・アレイが占めており、ＲＡＭの高
さ即ちデータ入出力端子が並んでいる辺に垂直方向の長
さ、はメモリセル・アレイ行数に比例し、ＲＡＭの幅即
ちデータ入出力端子が並んでいる辺に平行な方向の長さ
、はメモリセル・アレイ列数に比例するということがで
きる。
のものを挙げたが、一般的にはＲＡＭ全体の面積のうち
大部分はメモリセル・アレイが占めており、ＲＡＭの高
さ即ちデータ入出力端子が並んでいる辺に垂直方向の長
さ、はメモリセル・アレイ行数に比例し、ＲＡＭの幅即
ちデータ入出力端子が並んでいる辺に平行な方向の長さ
、はメモリセル・アレイ列数に比例するということがで
きる。
このＬＳＩＩには２つのＲＡＭ３．４が内蔵されている
。第１のＲＡＭ３．第２のＲＡＭ４はそれぞれバス配線
６を介して演算実行部５と接続されている。第１のＲＡ
Ｍ３は２ビット構成、第２のＲＡＭ４は８ビット構成
である。２つのＲＡＭ３．４のＣＰＢは等しく、第１の
ＲＡＭ３のワード数と第２のＲＡＭ４のワード数の差か
大きい場合には第１のＲＡＭ３．第２のＲＡＭ４の高さ
の差が大きくなっていた。
。第１のＲＡＭ３．第２のＲＡＭ４はそれぞれバス配線
６を介して演算実行部５と接続されている。第１のＲＡ
Ｍ３は２ビット構成、第２のＲＡＭ４は８ビット構成
である。２つのＲＡＭ３．４のＣＰＢは等しく、第１の
ＲＡＭ３のワード数と第２のＲＡＭ４のワード数の差か
大きい場合には第１のＲＡＭ３．第２のＲＡＭ４の高さ
の差が大きくなっていた。
従来の半導体集積回路装置は以上のように構成されてお
り、その内部に複数のメモリを内蔵する場合、■データ
入出力ビット当たりのメモリセル列数か同じてあったた
め、ＬＳＩ全体のフロアプランの自由度か低く、場合に
よっては素子や配線か何も置かれない広大な領域ができ
てしまい、ＬＳＩ全体としての集積度が上がらないとい
う問題点があった。
り、その内部に複数のメモリを内蔵する場合、■データ
入出力ビット当たりのメモリセル列数か同じてあったた
め、ＬＳＩ全体のフロアプランの自由度か低く、場合に
よっては素子や配線か何も置かれない広大な領域ができ
てしまい、ＬＳＩ全体としての集積度が上がらないとい
う問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、集積度の高いメモリ内蔵半導体集積回路装置
を得ることを目的とする。
たもので、集積度の高いメモリ内蔵半導体集積回路装置
を得ることを目的とする。
この発明に係る半導体集積回路装置は、複数のメモリを
同一チップに内蔵する場合に、少なくとも１つのメモリ
の１データ入出力ビット当たりにおけるメモリセル列数
を他のものと変えるようにしたものである。
同一チップに内蔵する場合に、少なくとも１つのメモリ
の１データ入出力ビット当たりにおけるメモリセル列数
を他のものと変えるようにしたものである。
この発明においては、個々のメモリの１データ入出力ビ
ット当たりのメモリセル列数を調整することにより、Ｌ
ＳＩ全体レイしウ１〜のフロアプランの自由度か高くな
り、素子や配線か何も置かれない領域を削減することか
でき、集積度の高い半導体集積回路装置を得ることかで
きる。
ット当たりのメモリセル列数を調整することにより、Ｌ
ＳＩ全体レイしウ１〜のフロアプランの自由度か高くな
り、素子や配線か何も置かれない領域を削減することか
でき、集積度の高い半導体集積回路装置を得ることかで
きる。
以下、この発明の実施例を図について説明する。
第１図は本発明の実施例によるメモリ内蔵ＬＳＩのレイ
アウト構成を示す。
アウト構成を示す。
図において、ｌはＬＳＩ、２はチップ周辺パッド、３及
び４は第１及び第２の内蔵ＲＡＭ、５は演算実行部、６
はバス配線である。
び４は第１及び第２の内蔵ＲＡＭ、５は演算実行部、６
はバス配線である。
このＬＳ Ｔ １には２つのＲＡＭ３．４が内蔵されて
いる。第】のＲＡＭ３．第２のＲＡＭ４はそれぞれバス
配線６を介して演算実行部５と接続されている。第１の
ＲＡＭ３は２ビット構成、第２のＲＡＭ４は８ビット構
成である。第１のＲＡＭ３と第２のＲＡＭ４はメモリセ
ル・アレイ行数か等しくなるようＣＰＢを調整しである
。例えば第１のＲＡＭ３のワード数が第２のＲＡＭ４の
ワード数の２倍の場合、第１のＲＡＭ３のＣＰＢを第２
のＲＡＭ４のＣＰＢの２倍にすると、第１のＲＡＭ３．
第２のＲＡＭ４のメモリセル・アレイ行数は等しくなり
、また第１のＲＡＭ３と第２のＲＡＭ４のメモリセルが
同じものであれば、２つのＲＡＭ３．４の高さも概ね等
しくなり、ＬＳＩチップ全体としてみた場合、素子や配
線か置かれない領域か少な（集積度の高いレイアウトが
得られる。
いる。第】のＲＡＭ３．第２のＲＡＭ４はそれぞれバス
配線６を介して演算実行部５と接続されている。第１の
ＲＡＭ３は２ビット構成、第２のＲＡＭ４は８ビット構
成である。第１のＲＡＭ３と第２のＲＡＭ４はメモリセ
ル・アレイ行数か等しくなるようＣＰＢを調整しである
。例えば第１のＲＡＭ３のワード数が第２のＲＡＭ４の
ワード数の２倍の場合、第１のＲＡＭ３のＣＰＢを第２
のＲＡＭ４のＣＰＢの２倍にすると、第１のＲＡＭ３．
第２のＲＡＭ４のメモリセル・アレイ行数は等しくなり
、また第１のＲＡＭ３と第２のＲＡＭ４のメモリセルが
同じものであれば、２つのＲＡＭ３．４の高さも概ね等
しくなり、ＬＳＩチップ全体としてみた場合、素子や配
線か置かれない領域か少な（集積度の高いレイアウトが
得られる。
第２図は本発明の他の実施例によるメモリ内蔵ＬＳＩの
レイアウト構成を示す。
レイアウト構成を示す。
図において、ｌはＬＳＩ、２はチップ周辺パッド、３及
び４は第１及び第２の内蔵ＲＡＭ、５は演算実行部、６
はバス配線である。
び４は第１及び第２の内蔵ＲＡＭ、５は演算実行部、６
はバス配線である。
第１のＲＡＭ３は２ビット構成、第２のＲＡＭ４は４ビ
ット構成である。第１のＲＡＭ３と第２のＲＡＭ４はメ
モリセル・アレイ列数か等しくなるようＣＰＢを調整し
である。第１のＲＡＭ３のＣＰＢを第２のＲＡＭ４のＣ
ＰＢの２倍にすると、第１のＲＡＭ３．第２のＲＡＭ４
のメモリセル・アレイ列数は等しくなり、また第１のＲ
ＡＭ３と第２のＲＡＭ４のメモリセルか同じものであれ
ば、２つのＲＡＭ３．４の幅も概ね等しくなり集積度の
高いレイアウトか得られる。
ット構成である。第１のＲＡＭ３と第２のＲＡＭ４はメ
モリセル・アレイ列数か等しくなるようＣＰＢを調整し
である。第１のＲＡＭ３のＣＰＢを第２のＲＡＭ４のＣ
ＰＢの２倍にすると、第１のＲＡＭ３．第２のＲＡＭ４
のメモリセル・アレイ列数は等しくなり、また第１のＲ
ＡＭ３と第２のＲＡＭ４のメモリセルか同じものであれ
ば、２つのＲＡＭ３．４の幅も概ね等しくなり集積度の
高いレイアウトか得られる。
このように上記２つの実施例では、内蔵する個々のメモ
リの１データ入出力ビット当たりのメモリセル列数を変
えるようにしたので、ＬＳＩ全体のレイアウトのフロア
プランの自由度が高くなり、素子や配線が何も置かれな
い領域を削減することかでき、集積度の高い半導体集積
回路装置を得ることかできる。
リの１データ入出力ビット当たりのメモリセル列数を変
えるようにしたので、ＬＳＩ全体のレイアウトのフロア
プランの自由度が高くなり、素子や配線が何も置かれな
い領域を削減することかでき、集積度の高い半導体集積
回路装置を得ることかできる。
なお上記２つの実施例では、内蔵するメモリとしてＲＡ
Ｍを用いた場合について述べたか、ＲＯＭ等の他のメモ
リであってもよい。また内蔵するメモリの個数も２個の
場合についてのみ示したか、３個以上であってもよいし
、メモリの高さまたは幅か等しくならなくとも、レイア
ウト上の効果は得られる。
Ｍを用いた場合について述べたか、ＲＯＭ等の他のメモ
リであってもよい。また内蔵するメモリの個数も２個の
場合についてのみ示したか、３個以上であってもよいし
、メモリの高さまたは幅か等しくならなくとも、レイア
ウト上の効果は得られる。
以上のように、この発明に係る半導体集積回路装置によ
れば、内蔵する個々のメモリの１データ入出力ビット当
たりのメモリセル列数を変えるようにしたので、ＬＳＩ
全体のレイアウトのフロアプランの自由度か高くなり、
素子や配線か何も置かれない領域を削減することができ
、集積度の高い半導体集積回路装置を得ることができる
効果かある。
れば、内蔵する個々のメモリの１データ入出力ビット当
たりのメモリセル列数を変えるようにしたので、ＬＳＩ
全体のレイアウトのフロアプランの自由度か高くなり、
素子や配線か何も置かれない領域を削減することができ
、集積度の高い半導体集積回路装置を得ることができる
効果かある。
第１図は本発明の実施例による半導体集積回路装置の構
成を示すレイアウト図、第２図は本発明の他の実施例に
よる半導体集積回路装置の構成を示すレイアウト図、第
３図は従来例による半導体集積回路装置の構成を示すレ
イアウト図、第４図は内蔵ＲＡＭの構成の一例を説明す
るためのブロック図である。 図において、１は半導体集積回路装置（ＬＳ Ｄ、２は
チップ周辺パッド、３及び４は第１及び第２の内蔵ＲＡ
Ｍ、５は演算実行部、６はバス配線である。 なお図中同一符号は同−又は相当部分を示す。
成を示すレイアウト図、第２図は本発明の他の実施例に
よる半導体集積回路装置の構成を示すレイアウト図、第
３図は従来例による半導体集積回路装置の構成を示すレ
イアウト図、第４図は内蔵ＲＡＭの構成の一例を説明す
るためのブロック図である。 図において、１は半導体集積回路装置（ＬＳ Ｄ、２は
チップ周辺パッド、３及び４は第１及び第２の内蔵ＲＡ
Ｍ、５は演算実行部、６はバス配線である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）同一チップ内に複数のメモリを内蔵する半導体集
積回路装置において、 該複数の内蔵メモリのうち、少なくとも１組のメモリは
互いに１データ入出力ビット当たりのメモリセル列数が
異なることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2310602A JPH0834294B2 (ja) | 1990-11-15 | 1990-11-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2310602A JPH0834294B2 (ja) | 1990-11-15 | 1990-11-15 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04181768A true JPH04181768A (ja) | 1992-06-29 |
| JPH0834294B2 JPH0834294B2 (ja) | 1996-03-29 |
Family
ID=18007232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2310602A Expired - Lifetime JPH0834294B2 (ja) | 1990-11-15 | 1990-11-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834294B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003282823A (ja) * | 2002-03-26 | 2003-10-03 | Toshiba Corp | 半導体集積回路 |
-
1990
- 1990-11-15 JP JP2310602A patent/JPH0834294B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003282823A (ja) * | 2002-03-26 | 2003-10-03 | Toshiba Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0834294B2 (ja) | 1996-03-29 |
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