JPS62210641A - 半導体集積回路配線方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は、ゲートアレイ方式により構成される半導体
集積回路の配線方式に関する。

（従来の技術） ゲートアレイにおいて、高集積化、大規模化をはかるた
め、いくつかの３層配線ゲートアレイが開発されている
。その中の一つとして次のような配線構造をもちいた３
層配線ゲートアレイが発表されている。

２＠配線用ＣＡＤの使用を前提として、第１層目の配線
により、ＮＡＮＤ、ＮＯＲ等の機能セルを作成し、第２
層目の配線と第３層目の配線を用いてこれらの機能セル
を配線する。この様な配線構造を採用することにより、
ベーシックセル（基本セル）を半導体チップ上に敷き詰
めて配コし、それらベーシックセル上の領域を機能セル
間を配線する配線領域に使用することができる。この様
子を、従来の２層配線ゲートアレイと対比して第２図に
示す。このように、この３層配線ゲートアレイは、従来
の２層配線用のＣＡＤシステムを用いて、大規模、高集
積のＬＳＩを容易に実現できるという利点を持つ。

この配線構造を持つ３層配線ゲートアレイ（以後、本３
層配線ゲートアレイといった場合、上述した配線構造を
持ったゲートアレイを指す）は、ｌ５ＳＣＣ８５にて発
表されている。このゲートアレイは、従来の２層配線ゲ
ートアレイに比べて、チップサイズを約３５％縮小して
いると推定されている。

（発明が解決しようとする問題点） 今後、上述した３層配線技術に加え素子の微細化による
高集積化、大規模化か進むと予想される。

しかし、動作速度に関して考えると、大規模化、高集積
化に伴い、配線容量の与える影響が増大し、それ程の改
善は、望めないのが現状である。

本３層ゲートアレイにおいて、この問題を解決するため
には、より配線容量の少ない第３層目の配線を多用し、
かつ総配線長の短い自動配線ＣＡＤを開発することが最
適であろうか、その様なＣＡＤの開発は、極めて困難で
ある。本発明は、配線容量の少ない、したがって動作速
度の速い３層配線ゲートアレイをレイアウトする確率が
高く、かつ、実現の容易な半導体集積回路配線方式を提
供することを目的とする。

〔発明の構成〕

（問題点を解決するための手段） 上）ホした問題点を解決するため、次の様な配線方式を
提案する。本３＠配線ゲートアレイの機能セル間の配線
を、入出力端子の列に対して平行な配線部分は、第３０
目の配線を用い、入出力端子の列に対して垂直な配線部
分は、第２層目の配線を用いる。本発明では、この様な
手段を用いて前述した問題点の解決をはかった。

（作　用） 単位長さ当たりの配線容量は、第３層目の配線のほうが
、第２層目の配線よりも少ない。したがって、本発明で
提案した配線方式を適用した場合、総記線容量は少なく
なる確率が高い。また、本発明による配線方式を実行す
るＣＡＤは、２層配線用のＣＡＤをそのまま用いればい
いので、本発明で提案した配線方式を実現することは、
非常に容易である。

（実施例） 第１図に、本発明で提供した配線方式を用いてレイアウ
トされた配線の例を示す。振止セル１間の配線において
、入出力端子２の列に対して平行な配線部分は、第３層
目の配線４で配線し、入出力端子の列に対して垂直な配
線部分は、第２層目の配線３で行うという配線方式を用
いてレイアウトされている。

２層配線ゲートアレイでは、機能セルを第１゜２召目の
配線で実現し、機能セル間も第１，２層目の配線で配線
するため、第２図に示すように、基本セル列の間に入出
力端子の列に対して平行な方向に長い、長方形の配線専
用の領域１２を設け、この領域を用いて機能セル間の配
線を実行する。

また、基本セル列をスルーする配線は、各機能セルの配
線可能領域を発見し、配線を行わなければならないため
、このようなスルーを少なくなるようにレイアウトする
。例えば、第３図に示すように、信号線１３に対し、（
イ）のレイアウトと（Ｄ）のレイアウトが可能な場合、
どちらの場合も信号線の配線長は同じであるが、０）の
レイアウトが採用される。第４図も同様でおる。そのた
め、チップ形状にもよるが、２層配線ゲートアレイでは
、入出力端子の列に平行な配線部分の総配線長は、入出
力端子の列に垂直な配線部分の総配線長よりも長い場合
が多い。

同じことが、本３層配線ゲートアレイに対してもいえる
。本３層配線ゲートアレイは、第２図かられかるように
、２層配線ゲートアレイに比べ、入出力端子の列に対し
て垂直な配線部分を平行な配線部分よりも多く短縮する
。従って、本３層配線ゲートアレイにおいては、より多
くの場合、入出力端子の列に対して平行な配線部分の総
配線長は、入出力端子の列に対して垂直な配線部分の総
配線長よりも長い。

以下において、上記のことを実際に開発されｌ５ＳＣＣ
８５にて発表された３層配線ゲートアレイでＷ認してみ
る。このゲートアレイは、４つのブロックに分割されて
レイアウトされた。このうち形状の異なる縦長のブロッ
クと横長のブロックの機能セル間の配線長を分析した結
果が、表１である。

表１ 表よりわかるように、縦長のブロックＢ、横長のブロッ
クＡ共に、入出力端子の列に対して平行な配線部分の総
配線長は、垂直な配線部分の総配線長よりも長い。

したがって、本３層ゲートアレイを従来の２層配線用の
ＣＡＤでレイアウトした場合、機能セル間の配線の配線
長について、「入出力端子の列に対して平行な配線部分
の総配線長は、垂直な配線部分の総配線長よりも長い場
合が多い」といえる。

（発明の効果） 前述したように、本発明で提案した方式は、総記線容量
の減少をはかれる場合が多いので、動作速度の速い３層
配線ゲートアレイを実現する確率が高い。また、従来の
２層配線用のＣＡＤをそのまま用いることができるので
、その実現は容易である。

【図面の簡単な説明】

第１図は本発明の配線方式に従うレイアウト図、第２図
は２層配線ゲートアレイと３層配線ゲートアレイの概略
図、第３図及び第４図は、２層配線ゲートアレイのレイ
アウト用ＣＡＤの性質を説明する図である。 １・・・機能セル ２・・・入出力端子 ３・・・第２層目の配線 ４・・・第３層目の配線 ５・・・第２層目の配線と第３層目の配線のビア６・・
・２召配線ゲートアレイ ７・・・３層配線ゲートアレイ ８・・・２層配線ゲートアレイの基本セル９・・・３層
配線ゲートアレイの基本セル１０・・・２層配線ゲート
アレイの入出力端子１１・・・３層配線ゲートアレイの
入出力端子１２・・・配線専用の領域 １３・・・信号線 １４・・・信号線 １５・・・基本セル列 代理人　弁理士　則　近　憲　佑 同　　　　竹　花　喜久男 第　　１　　図 第２図

Claims (1)

【特許請求の範囲】
1. １つの半導体チップ内に、ｐチャンネルトランジスタと
   ｎチャンネルトランジスタとからなるＣＭＯＳトランジ
   スタにより構成される基本セルをあらかじめマトリック
   ス状に集積形成しこれら基本セルを適宜に配線して所望
   の論理機能を有する機能セルを構成し、さらにこれら機
   能セルを適宜に配線して所望の論理動作を実行する論理
   回路を構成する半導体集積回路であり、かつ、前記配線
   の構造を立体３層構造として配線にかかわる領域を前記
   基本セル上に設け、第１層目の配線で前記機能セルを構
   成し、それらの入出力端子を、各当該基本セルの中央付
   近にかつ該半導体チップ内において複数の列を構成する
   ように設け、第２層目の配線と第３層目の配線とで、縦
   横の機能セルを接続して前記論理回路を構成するように
   した３層配線のゲートアレイ型の半導体集積回路におい
   て、前記機能セル間の配線を、前記入出力端子の列に対
   して平行な配線部分には第３層目の配線を用い、前記入
   出力端子の列に対して垂直な配線部分には第２層目の配
   線を用いて実現することを特徴とする半導体集積回路配
   線方式。