JPS63299135A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JPS63299135A
JPS63299135A JP62134643A JP13464387A JPS63299135A JP S63299135 A JPS63299135 A JP S63299135A JP 62134643 A JP62134643 A JP 62134643A JP 13464387 A JP13464387 A JP 13464387A JP S63299135 A JPS63299135 A JP S63299135A
Authority
JP
Japan
Prior art keywords
gate array
semiconductor chip
array
pads
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62134643A
Other languages
English (en)
Inventor
Kiyoshi Takemori
竹森　清
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP62134643A priority Critical patent/JPS63299135A/ja
Publication of JPS63299135A publication Critical patent/JPS63299135A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 た半導体集積回路装置く関する。
〔従来の技術〕
半導体チップの片面に形成するか、一つの半導体チップ
の片面にこれらを混在させて形成する構成となっている
。
〔発明が解決しようとする問題点〕
上述した従来の半導体集積回路装置は、ゲートアレイと
メモリセルアレイとを別々の半導体チップの片面に形成
するか、一つの半導体チップの片面に混在させて形成す
る構成となっているので、別々の半導体チップに形成す
る場合は装置規模が大きくなるという欠点があり、一つ
の半導体チップに形成する場合はチップサイズの制限に
より拡敵できるセル数が制約され、ロジック部を多くし
たいときにはゲートアレイ部分の面積が大きくなってメ
モリ容量が小さくなシ、逆にメモリ容量を大きくすると
ゲートアレイの部分の面積が少なくなりロジック部のサ
イズが制約されるという欠点がある。
本発明の目的は、一つの半導体チップで従来の２倍のメ
モリ容量及びロジック部のサイズをもつことができて装
置規模を縮減することができ、これら相互間の制約を緩
和することができる半導体集積回路装置を提供すること
にある。
〔問題点を解決するための手段〕
本発明の半導体集積回路装置は、第１の面に、複数のゲ
ートアレイ基本セルを敷きつめて配列したゲートアレイ
と、このゲートアレイとそれぞれ接続する複数の第１の
パッドとを備え、前記第１の面の反対側の第２０面に１
複数のメモリ基本セルを敷きつめて配列したメモリセル
アレイと、このメモリセルアレイとそれぞれ接続する複
数のデ２のパッドとを備えた半導体チップと、前記６泌
１のパッドとそれぞれ接続する複数の第１の接続リード
と、前記６第２のパッドとそれぞれ接続する縞２の接続
リードとを備えたリードフレームとを有している。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
第１図（ａ）〜（ｇ）はそれぞれ本発明の第１の実施例
の半導体チップの表面平面図、ｇＩ４面図、裏面平面図
、各基本セルの配置図及び半導体チッ／・リードフレー
ム間の接続を示す平面図と側面図である。
半導体チップ１には、表面側の第１の面に、複数のゲー
トアレイ基本セル２０がマトリクス状に敷きつめられて
配列されたゲートアレイ２と、このゲートアレイ２とそ
れぞれ接続する複数の第１のパッド３ａとが形成され、
裏面側の第２の面に、複数のメモリ基本セル４０がマト
リクス状に敷きつめられて配列されたメモリセルアレイ
４と、このメモリセルアレイ４とそれぞれ接続する複数
の第２のパッド３ｂとが形成されている。
半導体チップ１の第１のパッド３ａは、それぞれリード
フレーム５の第１の接続リード５１ａとボンディング線
６によりボンディング接続され、第２のパッド３ｂは、
それぞれワイヤレスボンディング法によシ、リードフレ
ーム５の第２の接続リード５１ｂと直接接続されている
。
ゲートアレイ基本セル２０及びメモリ基本セル４０は、
それぞれ第１図（ｄ）　、　（ｅ）Ｋ示すようなレイア
ウトで、第２図（ａ）　、　（ｂ）に示す回路構成とな
っている。
第３図は本発明の第２の実施例を示す半導体チップ・リ
ードフレーム間の接続を示す平面図である。
この実施例では、リードフレーム５ａに、第１のパッド
３ａとボンディング＃Ｉ６によりボンディング接続する
第１の接続リード５１ａ及び第２のパッド３ｂと直接接
続する第２の接続リード５１ｂのほかに、第２のパッド
３ｂと直接接続すると共に第１のパッドとボンディング
線６によ）ボンディング接続する第３の接続リード５１
Ｃが設けられている。
即ち、ゲートアレイ２とメモリセルアレイ４との間の接
続をリードフレーム５ａにより実施した例である。
〔発明の効果〕
以上説明したように本発明は、半導体チップの表裏両面
を使用してゲートアレイとメモリセルアレイとを形成構
成とするととＫよシ、同一チップサイズで従来の２倍の
メモリ容量、ロジック部サイズを得ることができ、従っ
て装置規模を縮減することができ、また、従来のゲート
アレイとメモリセルアレイとを別々の集積回路で組合せ
て得る場合に比較し、同一チップ、同一リードフレーム
で結合することができるので、電気的特性の信頼性向上
をはかることができる効果だある。
また、メモリ容ｆ、ロジック部サイズが大きくなり、か
つ敷きつめ方式で構成されるので、メモリセルアレイと
ゲートアレイとの間の制約が緩和され、よりフレキシブ
ルにレイアウトすることができるという効果がある。
【図面の簡単な説明】
第１図（ａ）〜（ｇｌはそれぞれ本発明の第１の実施例
の半導体チップの表面平面図、側面図、裏面平面図、各
基本セルの配置図及び半導体チップ・リードフレーム間
の接続を示す平面図と側面図、第２図は第１図（ｄ）、
　（ｅ）に示された各基本セルの回路図、第３図は本発
明の第２の実施例の半導体チップ・リードフレーム間の
接続を示す平面図である。 １・・・・・・半導体チップ、２・・・・・・ゲートア
レイ、３ａ。 ３ｂ・・・・・・パッド、４・・・・・・メモリセルア
レイ、５，５ａ・・・・・・リードフレーム、６・・・
・・・ボンディング線、２０・・・・・・ゲートアレイ
基本セル、２１・・・・・・Ｐ型トランジスタ領域、２
２・・・・・・Ｎ型トランジスタ領域、２３・・・・・
・ゲー）、２４・・・・・・配線、４０・二・・・・メ
モリセルアレイ、４１・・・・・・デプレッシ習ントラ
ンジスタ領域、４２・・・・・・エンハンスメントトラ
ンジスタ領域、４３・・・・・・ゲート、４４−・・・
・・配線、　５１１〜５１８・・・・・・接続リード、
Ｑｎ、ＱＪ、ＱＮ、Ｑｐ・・・・・・トランジスタ。 ヵ２゜′″′ ん 躬３図

Claims (2)

    【特許請求の範囲】
  1. （１）第１の面に、複数のゲートアレイ基本セルを敷き
    つめて配列したゲートアレイと、このゲートアレイとそ
    れぞれ接続する複数の第１のパッドとを備え、前記第１
    の面の反対側の第２の面に、複数のメモリ基本セルを敷
    きつめて配列したメモリセルアレイと、このメモリセル
    アレイとそれぞれ接続する複数の第２のパットとを備え
    た半導体チップと、前記各第１のパッドとそれぞれ接続
    する複数の第１の接続リードと、前記各第２のパッドと
    それぞれ接続する第２の接続リードとを備えたリードフ
    レームとを有することを特徴とする半導体集積回路装置
    。
  2. （２）リードフレームに、第１（または第２）のパッド
    と接続すると共に第２（または第１）のパッドとも接続
    する第３の接続リードを設けた特許請求の範囲第（１）
    項記載の半導体集積回路装置。
JP62134643A 1987-05-28 1987-05-28 半導体集積回路装置 Pending JPS63299135A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP62134643A JPS63299135A (ja) 1987-05-28 1987-05-28 半導体集積回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62134643A JPS63299135A (ja) 1987-05-28 1987-05-28 半導体集積回路装置

Publications (1)

Publication Number Publication Date
JPS63299135A true JPS63299135A (ja) 1988-12-06

Family

ID=15133160

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62134643A Pending JPS63299135A (ja) 1987-05-28 1987-05-28 半導体集積回路装置

Country Status (1)

Country Link
JP (1) JPS63299135A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020058484A (ko) * 2000-12-30 2002-07-12 박종섭 반도체 소자 및 그의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020058484A (ko) * 2000-12-30 2002-07-12 박종섭 반도체 소자 및 그의 제조 방법

Similar Documents

Publication Publication Date Title
JPH05109979A (ja) 反転型ｉｃの製造方法及びそれを用いたｉｃモジユール
JPH02219254A (ja) 半導体集積回路装置
JPS63299135A (ja) 半導体集積回路装置
JPH05243482A (ja) 半導体集積回路
JP2830637B2 (ja) Ｌｏｃ型半導体装置
KR100475740B1 (ko) 신호 완결성 개선 및 칩 사이즈 감소를 위한 패드배치구조를 갖는 반도체 집적 회로장치
JPS60169150A (ja) 集積回路
JPS5929440A (ja) 半導体集積回路装置
JP2900555B2 (ja) 半導体集積回路
JP2561005B2 (ja) 半導体装置
JPH01168042A (ja) 半導体集積回路装置
JPS6329545A (ja) 半導体集積回路装置
JPS62114259A (ja) 半導体集積回路装置
JPH02310946A (ja) 半導体集積回路装置
JPS6364054B2 (ja)
JPH065782A (ja) 半導体チップコーナー部のレイアウト方法、及び半導体集積回路装置
JPS6329543A (ja) 半導体集積回路装置
JPH0621329A (ja) 樹脂封止型半導体装置
JPS601844A (ja) 半導体集積回路装置
JPH023259A (ja) マスタスライス型半導体装置の製造方法
JPS63273332A (ja) 半導体集積回路装置の製造方法
JPS6276735A (ja) 半導体集積回路装置
JPS61152057A (ja) 半導体装置
JPS62210641A (ja) 半導体集積回路配線方式
JPH04184936A (ja) 半導体集積回路