JP5737753B2 - ネットワーク装置、ネットワーク装置の管理方法、管理プログラム、パケットネットワークシステム - Google Patents

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Description

本発明は、ネットワーク装置、ネットワーク装置の管理方法、管理プログラム、パケットネットワークシステムに関する。
スイッチプロセッサ等のネットワーク装置では、パケットデータを記憶するＤＲＡＭ（Dynamic Random Access Memory）と、パケット転送用の経路情報（ＦＤＢ：Forwarding DataBase）を記憶するＳＲＡＭ（Static Random Access Memory）／ＣＡＭ（Content Addressable Memory）との両方のメモリを使用するのが一般的である。
このような、パケット転送用の複数のプロセッサでＦＤＢを共有しているネットワーク装置では、データエラー検出時の再書き込みはパケット転送用のプロセッサとは別のプロセッサで行っている。このため、このようなネットワーク装置でメモリエラーが発生した場合に、スイッチプロセッサ内の個々のプロセッサでリカバリーをすることができない。
メモリには、ある種の放射線によって半導体内部にノイズが発生し、メモリセルの状態が反転しビット反転によりデータエラーを引き起こすソフトエラーという問題がある。パケットデータを記憶するＤＲＡＭと、パケット転送用の経路情報を記憶するＳＲＡＭ／ＣＡＭとの両方のメモリを使用するネットワーク装置においては、ＳＲＡＭ／ＣＡＭに記憶されていたデータにおいてデータ異常が発生すると、ネットワーク装置としては正しくデータ転送が行われず、ネットワークへ影響を与える。
ソフトエラーの対策は、デバイス自体の耐性を高めるため特殊な素材を使用したり、メモリ周辺回路としてエラー訂正回路を追加することが行われている。例えば、特許文献１には、ＣＡＭ部に書き込まれるエントリデータについてのエラー訂正コードを作成するためのエラー訂正コード作成回路と、ＣＡＭ部からの読み出しデータについて、エラー訂正コードに基づくエラー検出及びエラー訂正を行うためのエラー検出及び訂正回路と設け、エラー検出及び訂正回路はＣＡＭ部からの読み出しデータについて、エラー訂正コードに基づくエラー検出及びエラー訂正を行うようにしたものが記載されている。
特開２００９−２１６４００号公報
上述のように、パケットデータを記憶するＤＲＡＭと、パケット転送用の経路情報を記憶するＳＲＡＭ／ＣＡＭとの両方のメモリを使用するネットワーク装置では、ＳＲＡＭ／ＣＡＭに記憶されていたデータにおいてデータ異常が発生すると、ネットワークへ影響を与える。そこで、特許文献１に示すように、ＳＲＡＭ／ＣＡＭに記憶されていたデータにエラー訂正符号を付加して、エラー訂正処理を行うことが考えられる。
しかしながら、ＳＲＡＭ／ＣＡＭの場合には、ＤＲＡＭの場合に比べて、高速でビット単価が高く、エラー訂正コードを付加して、誤り訂正を行うことは難しい。
上述の課題を鑑み、本発明は、パケット転送用の経路情報を記憶するＳＲＡＭ／ＣＡＭの情報がソフトエラーにより失われてしまうことを回避できるようにしたネットワーク装置、ネットワーク装置の管理方法、管理プログラム、パケットネットワークシステムを提供することを目的とする。
上述の課題を鑑み、本発明に係るネットワーク装置は、パケット転送用の経路情報を含む管理データを記憶するための第１の記憶手段と、パケットデータを記憶するための第２の記憶手段と、前記パケット転送用の経路情報を含む登録データを前記第１の記憶手段に記憶すると共に前記第２の記憶手段に記憶させ、前記第２の記憶手段に記憶されている登録データにより前記第１の記憶手段の登録データをリフレッシュするリフレッシュ手段とを備え、前記リフレッシュ手段は、所定周期毎に、前記第２の記憶手段に記憶されている登録データを所定の分割数で読み出し、前記第１の記憶手段に上書きして、前記第１の記憶手段の登録データのリフレッシュを行い、前記リフレッシュの分割数は変更可能であり、前記リフレッシュの分割数を重要度に応じて変更することを特徴とする。
本発明に係るネットワーク装置の管理方法は、パケット転送用の経路情報を含む管理データを記憶するための第１の記憶手段と、パケットデータを記憶するための第２の記憶手段を有するネットワーク装置の管理方法であって、前記パケット転送用の経路情報を含む登録データを、前記第１の記憶手段に記憶すると共に前記第２の記憶手段に記憶させ、前記第２の記憶手段に記憶されている登録データにより前記第１の記憶手段の登録データをリフレッシュし、所定周期毎に、前記第２の記憶手段に記憶されている登録データを所定の分割数で読み出し、前記第１の記憶手段に上書きして、前記第１の記憶手段の登録データのリフレッシュを行い、前記リフレッシュの分割数は変更可能であり、前記リフレッシュの分割数を重要度に応じて変更することを特徴とする。
本発明に係るネットワーク装置の管理プログラムは、パケット転送用の経路情報を含む管理データを記憶するための第１の記憶手段と、パケットデータを記憶するための第２の記憶手段を有するネットワーク装置の管理プログラムであって、前記パケット転送用の経路情報を含む登録データを、前記第１の記憶手段に記憶すると共に前記第２の記憶手段に記憶させるステップと、前記第２の記憶手段に記憶されている登録データにより前記第１の記憶手段の登録データをリフレッシュするステップと、所定周期毎に、前記第２の記憶手段に記憶されている登録データを所定の分割数で読み出し、前記第１の記憶手段に上書きして、前記第１の記憶手段の登録データのリフレッシュを行うステップと、前記リフレッシュの分割数は変更可能であり、前記リフレッシュの分割数を重要度に応じて変更するステップと、を含むことを特徴とする。
本発明に係るパケットネットワークシステムは、パケット転送用の経路情報に従ってパケット転送を行うパケットネットワークシステムであって、前記パケットネットワークを構成するネットワーク装置は、パケット転送用の経路情報を含む管理データを記憶するための第１の記憶手段と、パケットデータを記憶するための第２の記憶手段と、前記パケット転送用の経路情報を含む登録データを前記第１の記憶手段に記憶すると共に前記第２の記憶手段に記憶させ、前記第２の記憶手段に記憶されている登録データにより前記第１の記憶手段の登録データをリフレッシュするリフレッシュ手段とを備え、前記リフレッシュ手段は、所定周期毎に、前記第２の記憶手段に記憶されている登録データを所定の分割数で読み出し、前記第１の記憶手段に上書きして、前記第１の記憶手段の登録データのリフレッシュを行い、前記リフレッシュの分割数は変更可能であり、前記リフレッシュの分割数を重要度に応じて変更することを特徴とする。
本発明によれば、ＣＰＵ部からの登録データをＳＲＡＭ／ＣＡＭに書き込んで登録すると共に、ＤＲＡＭにも同時にコピーして記憶し、所定のリフレッシュ周期毎に、ＤＲＡＭから所定領域の登録データを読み出し、この読み出された登録データによりＳＲＡＭ／ＣＡＭを上書きしてリフレッシュしている。これにより、ＳＲＡＭ／ＣＡＭの経路情報がソフトエラーにより、経路情報が失われてしまうことが回避できる。
本発明の第１の実施形態に係るネットワーク装置の構成を示すブロック図である。 本発明の第１の実施形態における登録データの一例の説明図である。 本発明の第１の実施形態におけるスイッチプロセッサの登録動作を示すフローチャートである。 本発明の第１の実施形態におけるスイッチプロセッサのリフレッシュ動作を示すフローチャートである。 本発明の第１の実施形態の動作を示すシーケンス図である。 本発明の他の実施形態の動作を示すシーケンス図である。 本発明の他の実施形態における管理テーブルの説明図である。
以下、本発明の実施の形態について図面を参照しながら説明する。図１は、本発明の第１の実施形態に係るネットワーク装置１０の構成を示すブロック図である。
図１に示すように、本発明の実施形態に係るネットワーク装置１０は、ＣＰＵ部１０１とスイッチモジュール部１０２により構成されている。スイッチモジュール部１０２内には、ＣＰＵ部１０１と通信可能なスイッチプロセッサ１２１が搭載され、スイッチプロセッサ１２１の記憶部として、ＳＲＡＭ／ＣＡＭ１２２と、ＤＲＡＭ１２３とが接続されている。ＳＲＡＭ／ＣＡＭ１２２は、パケット転送用の経路情報を含む登録データを記憶するものである。ＤＲＡＭ１２３は、パケットデータを記憶するものである。また、本発明の実施形態に係るネットワーク装置１０では、ＤＲＡＭ１２３は、ＳＲＡＭ／ＣＡＭ１２２の登録データを所定周期毎にリフレッシュするのに用いられる。
ＣＰＵ部１０１やスイッチプロセッサ１２１は、回線部１２４を介して外部ネットワーク２０１と通信データの送受信を行っている。また、ＣＰＵ部１０１とスイッチプロセッサ１２１との間は設定情報や経路情報等の登録データをやり取りする機能を有している。
このように、本発明の第１の実施形態においては、スイッチモジュール部１０２内には、パケット転送用の経路情報を含む登録データ記憶するＳＲＡＭ／ＣＡＭ１２２と、パケットデータを記憶するＤＲＡＭ１２３とが設けられている。そして、ＤＲＡＭ１２３には、ＳＲＡＭ／ＣＡＭ１２２のパケット転送用の経路情報を含む登録データのコピーが記憶され、このＤＲＡＭ１２３の登録データにより、ＳＲＡＭ／ＣＡＭ１２２の登録データが所定周期毎にリフレッシュされる。これにより、ＳＲＡＭ／ＣＡＭ１２２の登録データがソフトエラーにより、経路情報が失われてしまうことが回避できる。
図２は、本発明の第１の実施形態における登録データの一例の説明図である。図２に示すように、登録データとしては、パケット転送用の経路情報（ＦＤＢ）と、ＩＰアドレスと、Ｌ４ポート（第４層：トランスポート層）と、出力インターフェース情報等が記憶される。
図３は、本発明の第１の実施形態におけるスイッチプロセッサ１２１の登録動作を示すフローチャートである。図３において、スイッチプロセッサ１２１は、ＣＰＵ部１０１から登録データを受信すると（ステップＳ１）、この登録データをＳＲＡＭ／ＣＡＭ１２２に書き込み（ステップＳ２）、これと同時に、この登録データをＤＲＡＭ１２３にも書き込んで（ステップＳ３）、登録処理を終了する。
図４は、本発明の第１の実施形態におけるスイッチプロセッサ１２１のリフレッシュ動作を示すフローチャートである。
図４において、リフレッシュ周期Ｔ１が経過すると（ステップＳ１０１）、スイッチプロセッサ１２１はリフレッシュ開始アドレスを確認し（ステップＳ１０２）、ＤＲＡＭ１２３からリフレッシュ領域に相当する（１／Ｍ）分の登録データを読み出し（ステップＳ１０３）、読み出した（１／Ｍ）分の登録データをＳＲＡＭ／ＣＡＭ１２２に書き込む（ステップＳ１０４）。
次に、スイッチプロセッサ１２１は、全体領域をリフレッシュしたかどうかを判定し（ステップＳ１０５）、全体領域のリフレッシュを完了していなければ（ステップＳ１０５ Ｎｏ）、リフレッシュ開始アドレスをコピーが完了した次のアドレスに設定して（ステップＳ１０６）、処理を終了し、次の周期の開始時刻にステップＳ１０１からの処理を繰り返す。
ステップＳ１０５で、全体領域のリフレッシュを完了していたら（ステップＳ１０５ Ｙｅｓ）、リフレッシュ開始アドレスをリフレッシュ領域の先頭に戻して（ステップＳ１０７）、処理を終了し、次の周期の開始時刻にステップＳ１０１からの処理を繰り返す。
図５は、本発明の第１の実施形態の動作を示すシーケンス図である。図５において、登録データが順次ＣＰＵ部１０１からスイッチプロセッサ１２１に対して送信される（処理ＰＲＣ１）。
スイッチプロセッサ１２１は、登録データをＳＲＡＭ／ＣＡＭ１２２に書き込んだ後（処理ＰＲＣ２）、この登録データをＤＲＡＭ１２３にもコピーとして同時に書き込む（処理ＰＲＣ３）。
スイッチプロセッサ１２１は、リフレッシュ周期（Ｔ１）毎に、登録データ全体（＃１〜＃Ｎ１）から、（１／Ｍ１ Ｍ１は上書き分割数）の登録データ（登録データ＃１，＃２，＃３、…）を、ＤＲＡＭ１２３から読み出し（処理ＰＲＣ４）、ＳＲＡＭ／ＣＡＭ１２２に対して同一データの登録された領域に対してデータの上書きを実施し（処理ＰＲＣ５）、ソフトエラーが発生していた場合、データエラーを正常なデータとして書き戻す。
ここで、リフレッシュ周期（Ｔ１）及び上書き分割数（Ｍ１）は、自由に変更可能で、ＳＲＡＭ／ＣＡＭに対するデータの上書きの頻度を調整する。リフレッシュ時間は全データのリフレッシュに例えば１ｓｅｃなどが適用できる。
リフレッシュ周期（Ｔ１）を限りなく小さくすることや、上書き分割数（１／Ｍ１）を１に近づけることにより、データの上書きする間隔が短くなるため、ソフトエラー発生に対する正常なデータへの書き戻しが早く行うことが可能で信頼性が向上する。
登録データ全体（Ｎ１）を上書きが完了した場合、再度、登録データの先頭からデータの上書きを実施する。
以上説明したように、本発明の第１の実施形態では、ＣＰＵ部１０１からの登録データをスイッチプロセッサ１２１が独立にＳＲＡＭ／ＣＡＭ１２２に対して定期的なリフレッシュを実施している。これにより、ＳＲＡＭ／ＣＡＭ１２２のソフトエラーによるデータエラーを定期的なリフレッシュにより正常なデータに書き戻しデータの保障が比較的低コストで行え、ネットワーク装置として信頼性を高めることができる効果がある。
図６は、本発明の他の実施形態の動作を示すシーケンス図である。図６に示す実施形態では、ＣＰＵ部１０１から登録データに重要度を付与してスイッチプロセッサ１２１に送信し、重要度に応じて、リフレッシュ周期を変更するようにしている。
すなわち、本発明の他の実施形態では、図７に示すような管理テーブルが設けられる。この管理テーブルには、重要度の項目が設けられる。そして、この重要度に応じて、リフレッシュ周期が設定される。つまり、重要度が高くなるほど、リフレッシュ周期（Ｔ１）を小さく設定している。これにより、重要度の高い情報を優先的に保護することができる。
なお、上述の例では、重要度に応じてリフレッシュ周期を設定しているが、重要度に応じて、リフレッシュを行うときの登録データの分割数（１／Ｍ１）を変更するようにしても良い。また、重要度に応じて、リフレッシュ周期（Ｔ１）とリフレッシュを行うときの登録データの分割数（１／Ｍ１）との双方を変更するようにしても良い。
本発明は、上述した実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。
１０：ネットワーク装置
１０１：ＣＰＵ部
１０２：スイッチモジュール部
１２１：スイッチプロセッサ（リフレッシュ手段）
１２２：ＳＲＡＭ／ＣＡＭ（第１の記憶手段）
１２３：ＤＲＡＭ（第２の記憶手段）
１２４：回線部

Claims (7)

  1. パケット転送用の経路情報を含む管理データを記憶するための第１の記憶手段と、
    パケットデータを記憶するための第２の記憶手段と、
    前記パケット転送用の経路情報を含む登録データを前記第１の記憶手段に記憶すると共に前記第２の記憶手段に記憶させ、前記第２の記憶手段に記憶されている登録データにより前記第１の記憶手段の登録データをリフレッシュするリフレッシュ手段と
    を備え、
    前記リフレッシュ手段は、所定周期毎に、前記第２の記憶手段に記憶されている登録データを所定の分割数で読み出し、前記第１の記憶手段に上書きして、前記第１の記憶手段の登録データのリフレッシュを行い、
    前記リフレッシュの分割数は変更可能であり、前記リフレッシュの分割数を重要度に応じて変更する
    ことを特徴とするネットワーク装置。
  2. 前記第１の記憶手段はＳＲＡＭ／ＣＡＭであり、前記第２の記憶手段はＤＲＡＭであることを特徴とする請求項１に記載のネットワーク装置。
  3. 前記リフレッシュの周期は変更可能であることを特徴とする請求項１または請求項２に記載のネットワーク装置。
  4. 前記リフレッシュの周期を重要度に応じて変更することを特徴とする請求項３に記載のネットワーク装置。
  5. パケット転送用の経路情報を含む管理データを記憶するための第１の記憶手段と、パケットデータを記憶するための第２の記憶手段を有するネットワーク装置の管理方法であって、
    前記パケット転送用の経路情報を含む登録データを、前記第１の記憶手段に記憶すると共に前記第２の記憶手段に記憶させ、
    前記第２の記憶手段に記憶されている登録データにより前記第１の記憶手段の登録データをリフレッシュし、
    所定周期毎に、前記第２の記憶手段に記憶されている登録データを所定の分割数で読み出し、前記第１の記憶手段に上書きして、前記第１の記憶手段の登録データのリフレッシュを行い、
    前記リフレッシュの分割数は変更可能であり、前記リフレッシュの分割数を重要度に応じて変更する
    ことを特徴とするネットワーク装置の管理方法。
  6. パケット転送用の経路情報を含む管理データを記憶するための第１の記憶手段と、パケットデータを記憶するための第２の記憶手段を有するネットワーク装置の管理プログラムであって、
    前記パケット転送用の経路情報を含む登録データを、前記第１の記憶手段に記憶すると共に前記第２の記憶手段に記憶させるステップと、
    前記第２の記憶手段に記憶されている登録データにより前記第１の記憶手段の登録データをリフレッシュするステップと、
    所定周期毎に、前記第２の記憶手段に記憶されている登録データを所定の分割数で読み出し、前記第１の記憶手段に上書きして、前記第１の記憶手段の登録データのリフレッシュを行うステップと、
    前記リフレッシュの分割数は変更可能であり、前記リフレッシュの分割数を重要度に応じて変更するステップと、
    を含むことを特徴とするコンピュータにより実行可能なネットワーク装置の管理プログラム。
  7. パケット転送用の経路情報に従ってパケット転送を行うパケットネットワークシステムであって、
    前記パケットネットワークシステムを構成するネットワーク装置は、
    パケット転送用の経路情報を含む管理データを記憶するための第１の記憶手段と、
    パケットデータを記憶するための第２の記憶手段と、
    前記パケット転送用の経路情報を含む登録データを前記第１の記憶手段に記憶すると共に前記第２の記憶手段に記憶させ、前記第２の記憶手段に記憶されている登録データにより前記第１の記憶手段の登録データをリフレッシュするリフレッシュ手段とを備え、
    前記リフレッシュ手段は、所定周期毎に、前記第２の記憶手段に記憶されている登録データを所定の分割数で読み出し、前記第１の記憶手段に上書きして、前記第１の記憶手段の登録データのリフレッシュを行い、
    前記リフレッシュの分割数は変更可能であり、前記リフレッシュの分割数を重要度に応じて変更する
    ことを特徴とするパケットネットワークシステム。
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