JPH01128298A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH01128298A
JPH01128298A JP62287992A JP28799287A JPH01128298A JP H01128298 A JPH01128298 A JP H01128298A JP 62287992 A JP62287992 A JP 62287992A JP 28799287 A JP28799287 A JP 28799287A JP H01128298 A JPH01128298 A JP H01128298A
Authority
JP
Japan
Prior art keywords
bit
storage means
bits
row
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP62287992A
Other languages
English (en)
Other versions
JPH0821238B2 (ja
Inventor
Mikio Asakura
幹雄 朝倉
Kazuyasu Fujishima
一康 藤島
Yoshio Matsuda
吉雄 松田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP62287992A priority Critical patent/JPH0821238B2/ja
Priority to US07/254,233 priority patent/US4953164A/en
Publication of JPH01128298A publication Critical patent/JPH01128298A/ja
Publication of JPH0821238B2 publication Critical patent/JPH0821238B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1064—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in cache or content addressable memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野］ この発明は、誤り訂正手段を内蔵した半導体記憶装置に
関するものである。
［従来の技術］ 半導体記憶装置においては、約３年間で４倍の大容量化
が進んでおり、それに伴ないα線の入射によって引き起
こされるソフトエラーの問題等が生じている。このソフ
トエラーは非固定的なビット誤りであり、これを救済す
るために、たとえば特開昭５９−２３００号公報等に示
された誤り削正回路内蔵の半導体記憶装置が提案されて
いる。
第２図は、従来の誤り訂正回路内蔵の半導体記憶装置の
構成を示すブロック図である。
第２図において、メモリセルアレイ１は、複数行および
複数列に配列された複数のメモリセルからなる。このメ
モリセルアレイ１は、複数のブロックに分割されており
、各ブロックは複数列のメモリセルからなる。第２図に
示されるメモリセルアレイ］は４つのブロックＢ１〜Ｂ
４に分割されており、各ブロックＢ１〜Ｂ４は（ｍ　＋
　ｋ　）列のメモリセルからなる。ｍビットの情報ピッ
）・とにビットの検査ビットとからなる（ｍ十ｋ）ビッ
トのデータが１ワードのデータとしてメモリセルアレイ
］の各ブロックの各行に記憶される。
このメモリセルアレイ１には、行アドレス信号ＲＡに応
じてメモリセルアレイ］の１行を選択する行デコーダ２
およびブロック選択信号ＢＫに応じてメモリセルアレイ
１の１つのブロックを選択するブロックデコーダ３が設
けられている。行アドレスバッファ４は、行アドレス入
力端子５に与えられる行アドレス信号ＲＡを適宜行デコ
ーダ２に与えるものであり、列アドレスバッファ６は、
列アドレス入力端子７に与えられる列アドレス信号ＧＡ
の一部をブロック選択信号ＢＫとしてブロックデコーダ
３に与え、列アドレス信号ＣＡの残りをビット選択信号
ＢＩとして後述する１／ｍデコーダ］１に与えるもので
ある。
また、このメモリセルアレイ１には検査ビット発生回路
８、誤り訂正回路９およびレジスタ１゜が接続されてい
る。検査ビット発生回路８は、ｍビットの情報ビットの
誤りを検出および訂正するためのにビットの検査ビット
を生成するものである。誤り訂正回路９は、検査ビット
に基づいて情報ビットの誤りを検出し、誤りがある場合
にはその誤りを訂正するものである。レジスタ１０には
１ワードのデータが一時的に記憶される。１／ｍデコー
ダ１１は、列アドレスバッファ６から与えられるビット
選択信号Ｂｌに応じてｍビットの情報ビットのうち１ビ
ットを選択してデータ入出力端子１２に導出するかある
いはデータ入出力端子１２へ与えられる１ビットのデー
タをビット選択信号ＢＩに応じてレジスタ］０のいずれ
か１ビットに与えるものである。
次に、この誤り訂正回路内蔵の半導体記憶装置の動作を
説明する。
データの続出時には、行アドレス信号ＲＡおよび列アド
レス信号ＣＡによってメモリセルアレイ１の１ビットが
アクセスされると、その１ビットを含む］ワードのデー
タが行デコーダ２およびブロックデコーダ３により選択
され、誤り訂正回路９に転送される。誤り訂正回路９は
、１ワードのデータに含まれるにビットの検査ビットに
基づいてｍビットの情報ビットの誤りの有無を検出し、
情報ビットに誤りがある場合には、その誤りを訂正し、
１／ｍデコーダ１１に転送する。１／ｍデコーダ１１は
、列アドレスバッファ６から与えられるビット選択信号
ＢＩに応答してｍビットの情報ビットのうち１ビットを
選択し、データ入出力端子１２に導出する。
データの書込時には、行アドレス信号ＲＡおよび列アド
レス信号ＣＡによってメモリセルアレイ１の１ビットが
アクセスされると、その１ビットを含む１ワードのデー
タが行デコーダ２およびブロックデコーダ３により選択
され、レジスタ１０に転送される。そして、１　／　ｍ
デコーダ１１は、列アドレスバッファ６により与えられ
るビット選択信号ＢＩに応答してデータ入出力端子１２
に与えられる１ビットのデータをレジスタ１０のいずれ
か１ビットに転送する。これにより、レジスタ１０に記
憶されたデータの情報ビットのうち１ビットが書換えら
れる。この書換えられたビットを含む情報ビットは、行
デコーダ２およびブロックデコーダ３により選択される
ブロックの１行に転送されるとともに、検査ビット発生
回路８にも転送される。検査ビット発生回路は、ｍビッ
トの情報ビットに基づいてにビットの検査ビットを生成
する。この検査ビットは、対応する情報ビットと同じブ
ロックの同じ行に転送される。
なお、誤り訂正回路内蔵の半導体記憶装置については、
上記の公報の他に、たとえは、ｉ　ＥＥＥＪｏｕｒｎａ
、１　　ｏｆ　　５ｏｌｉｄ−８ｔａｔｅ　　Ｃ１ｒｃ
ｕｉｔｓ、ｖｏｌ、　　　５Ｃ−１９゜ｐｐ、６２７−
６３３，０ｃｔｏｂｅｒ　　１．９８４、ＩＥＥＥ　　
Ｊｏｕｒｎａｌ　　ｏｆ　　５ｏｌｉｄ−３ｔａｔｅ　
　Ｃ１ｒｃｕｉｔｓ、ｖｏｌ、５Ｃ−２０，ｐＴ）、９
５８−９６３，０ｃｔｏｂｅｒ　　１９８５等に記載さ
れている。また、誤り訂正コードについては、ＩＢＭ　
　Ｊ、ＲＥＳ、ＤＥＶＥＬＯＰ、ｖｏｌ、２８．Ｎｏ、
２．　　ｐＴ）、１２４−１３４．Ｍａｒｃｈ　　１９
８４に記載されている。
ここでは、検査ビットの生成方法および誤り訂正方法の
基本的な原理の一例について説明する。
第３Ａ図に示すように、１６ビットの情報ピッ１・が４
×４のマトリクス状に配置される。横１行の合計が偶数
である場合にはその行の右側に０が配置され、横１行の
合計が奇数である場合にはその行の右側に１が配置され
る。また、縦１列の合計が偶数である場合にはその列の
下側に０が配置され、縦１列の合計が奇数である場合に
はその列の下側に１が配置される。このようにしてマト
リクス状の情報ビットの右側および下側に配置されたビ
ットが検査ビットとして用いられる。
たとえば、第３Ｂ図に示すように、第３行目の第３列目
のビットが１から０に変化したとする。
この場合、３行目の合計は奇数であるからこの行に誤り
がなければ検査ビットは１となっていなければならない
。しかし、検査ビットは０となっているので、この行の
いずれかのビットが誤っていることになる。また、第３
列目の合計は奇数であるからこの列に誤りがなければ検
査ビットは１となっていなければならない。しかし、検
査ビットは０となっているので、この列のいずれかのビ
ットが誤っていることになる。この結果、３行目および
３列目の交点のビットが誤っていることが検出される。
したがって、このビットを０から１に反転させることに
よって誤りが訂正される。
［発明が解決しようとする問題点］ 上記の従来の半導体記憶装置においては、データの続出
時にはそのデータが誤り訂正回路９を通り、データの書
込時にはそのデータが検査ビット発生回路８を通るので
、アクセス時間やサイクル時間が増加するという問題点
があった。
なお、第１のメモリセルアレイに加え、高速にアクセス
可能な第２のメモリセルアレイを備えた半導体記憶装置
が、米国特許Ｎｏ、４，５７７゜２９３に示されている
。し７かし、この半導体記憶装置においては、データに
誤りが生じた場合にそれを訂正することができないとい
う問題点がある。
この発明の主たる目的は、アクセス時間が短くしかも信
頼性の高い半導体記憶装置を提供することである。
［問題点を解決するための手段］ この発明に係る半導体記憶装置は、複数ビット＝　１１
− からなる情報ビットとその情報ビットの誤りを検出およ
び訂正するための検査ビットを記憶する半導体記憶装置
であって、情報ビットに基づき検査ビットを生成する検
査ビット発生手段、情報ビットおよび検査ビット発生手
段により生成された検査ビットを複数組記憶するための
第１の記憶手段、情報ビットの誤りをそれに対応する検
査ビットを用いて検出しかつ訂正する誤り訂正手段、第
１の記憶手段に記憶されている情報ビットおよびそれに
対応する検査ビットを誤り訂正手段に転送する第１の転
送手段、第１の記憶手段よりも高速にアクセス可能でか
つ情報ビットの或るものを記憶するための第２の記憶手
段、および誤り訂正手段により誤りか訂正された情報ビ
ットを第２の記憶手段に転送する第２の転送手段を備え
たものである。
［作用］ この発明に係る半導体記憶装置においては、第１の記憶
手段に記憶されている複数組の情報ビットおよび検査ビ
ットのうち、アクセスされる頻度の高い情報ビットが、
第１の記憶手段よりも高速にアクセス可能な第２の記憶
手段に記憶されるので、通常は第２の記憶手段にアクセ
スするようにメモリシステムを構成することにより、平
均的なアクセス時間を短縮することが可能となる。また
、第１の記憶手段から第２の記憶手段へのデータの転送
時に誤り訂正手段によって誤りが訂正されるので、信頼
性の高いデータが第２の記憶手段に記憶される。
［実施例］ 以下１．この発明の実施例を図面を用いて説明する。
第１図は、この発明の一実施例による誤り訂正回路内蔵
の半導体記憶装置の構成を示すプロ・ツク図である。
第１図において、第１のメモリセルアレイ２］は、複数
行および複数列に配列された複数のメモリセルからなる
。この第１のメモリセルアレイ２１は複数のブロックに
分割されており、各プロ・ツクは複数列のメモリセルか
らなる。第１図に示される第１のメモリセルアレイ２１
は４つのプロ・ソりＢ１〜Ｂ４に分割されており、各ブ
ロックＢ１〜Ｂ４は（ｍ十ｋ）列のメモリセルからなる
。ｍビットの情報ビットとにビットの検査ビットとから
なる（ｍ十ｋ）ビットのデータが１ワードのデータとし
て第１のメモリセルアレイ２１の各ブロックの各行に記
憶される。この第１のメモリセルアレイ２１は、たとえ
ばダイナミック・ランダム・アクセス・メモリ（ダイナ
ミックＲＡＭ）からなる。
この第１のメモリセルアレイ２１には、行アドレス信号
ＲＡＩに応じて第１のメモリセルアレイ２］の１行を選
択する行デコーダ２２、ブロック選択信号Ｂ　Ｋ　１に
応じて第１のメモリセルアレイ２１の１つのブロックを
選択するブロックデコーダ２３、および選択されたメモ
リセルのデータを検出および増幅するセンスアンプ４５
が設けられている。第］のアドレスバッファ２４は、第
１のアドレス入力端子４１に与えられる第１のアドレス
信号Ａ１のうち一部を行アドレス信号ＲＡＩとして行デ
コーダ２２に与え、他の一部をブロック選択信号ＢＫＩ
としてブロックデコーダ２３に与え、残りをビット選択
信号ＢＩＩとして後述する１／ｍデコーダ２８に与える
ものである。
一方、第２のメモリセルアレイ３１は、複数行および複
数列に配列された複数のメモリセルからなる。この第２
のメモリセルアレイ３］は、第１のメモリセルアレイ２
１より小容量でかつ高速にアクセス可能なものであり、
たとえば、スタティック・ランダム・アクセス・メモリ
（スタティックＲＡＭ）からなる。この第２のメモリセ
ルアレイ３１は複数のブロックに分割されており、各ブ
ロックは複数列のメモリセルからなる。第１−図に示さ
れる第２のメモリセルアレイ３１は４つのブロックｂ１
〜ｂ４に分割されており、各ブロックｂ１〜ｂ４はｍ列
のメモリセルからなる。第２のメモリセルアレイ３１の
各ブロックの各行には、第１のメモリセルアレイ２１に
記憶されている複数のデータのうちアクセスされる頻度
の高いデータの情報ビットが記憶される。
この第２のメモリセルアレイ３１には、行アト−１５＝ レス信号ＲＡ２に応じて第２のメモリセルアレイ３１の
１行を選択する行デコーダ３２および列アドレス信号Ｃ
Ａ２に応じて第２のメモリセルアレイ３１の１列を選択
する列デコーダ３３が設けられている。また、この第２
のメモリセルアレイ３１には、ブロック選択信号ＢＫ２
に応じて各ブロック単位でのデータ転送を行なうブロッ
ク転送ゲート３４が設けられている。
第２のアドレスバッファ３５は、第２のアドレス入力端
子４２に与えられる第２のアドレス信号Ａ２のうち一部
を行アドレス信号ＲＡ２として行デコーダ３２に与え、
他の一部を列アドレス信号ＣＡ２として列デコーダ３３
に与え、残りの一部をブロック選択信号Ｂ　Ｋ　２とし
てブロック転送ゲート３４に与えるものである。
第１のメモリセルアレイ２１と第２のメモリセルアレイ
３１との間には、検査ビット発生回路２５、誤り訂正回
路２６、およびレジスタ２７が接続されている。検査ビ
ット発生回路２５は、ｍビットの情報ビットの誤りを検
出および訂正するための１（ビットの検査ビットを生成
するものである。
誤り訂正回路２６は、検査ビットに基づいて情報ビット
の誤りを検出し、誤りがある場合にはその誤りを訂正す
るものである。レジスタ２７には］ワードのデータが一
時的に記憶される。１／ｍデコーダ２８は、第１のアド
レスバッファ２４から与えられるビット選択信号ＢＩＩ
に応じてｍビットの情報ビットのうち１ビットを選択し
て第１のデータ入出力端子４３に導出するかあるいは第
１のデータ入出力端子４３に与えられる１ビットのデー
タをビット選択信号ＢＩＩに応じてレジスタ２７のいず
れか１ビットに与えるものである。この半導体記憶装置
においては、上記の回路が同一チップの」二に形成され
ている。
第１のアドレス入力端子４１および第２のアドレス入力
端子４２には、たとえばキャッシュコントローラ４０に
よりそれぞれ第１のアドレス信号Ａ１および第２のアド
レス信号Ａ２が与えられる。
次に、この誤り訂正回路内蔵の半導体記憶装置の動作を
説明する。
第２のメモリセルアレイ３１には、アクセスされる頻度
の高いデータが、第１のメモリセルアレイ２１がら転送
されて記憶されている。この実施例においては、第２の
メモリセルアレイ３１はキ　　　　゛ヤッシュメモリと
して用いられる。
キャッシュコントローラ４０は、第１のメモリセルアレ
イ２１の１つのメモリセルにアクセスしようとする場合
、そのメモリセルに記憶されているデータが第２のメモ
リセルアレイ３］にも記憶されているときには（キャツ
シュヒツトと呼ぶ）、第２のメモリセルアレイ３１のメ
モリセルにアクセスし、第２のメモリセルアレイ３１に
記憶されていないときには（キャッシュミスと呼ぶ）、
第１のメモリセルアレイ２１のメモリセルにアクセスす
る。キャッシュコントローラ４０は、第２のメモリセル
アレイ３１に記憶されているデータに対応する第１のメ
モリセルアレイ２］に記憶されているデータのアドレス
を記憶している。
読出動作においてキャツシュヒツトの場合には、キャッ
シュコントローラ４０は第２のメモリセルアレイ３１に
対してアクセスを行なう。この場合、行デコーダ３２お
よび列デコーダ３３は、それぞれ行アドレス信号ＲＡ２
および列アドレス信号ＣＡ２に応じてメモリセルアレイ
３１のメモリセルを選択する。そして、その選択された
メモリセルから１ビットの情報が第２のデータ入出力端
子４４に導出される。この場合のアクセス時間は、第２
のメモリセルアレイ３１のアクセス時間ｔＡ２に等しい
。
読出動作においてキャッシュミスの場合には、キャッシ
ュコントローラ４０は第１のメモリセルアレイ２１に対
してアクセスを行なう。この場合、行デコーダ２２およ
びブロックデコーダ２３は、それぞれ行アドレス信号Ｒ
Ａ１およびブロック選択信号ＢＫＩに応じて第１のメモ
リセルアレイ２１の１つのブロックの１行を選択し、そ
こに記憶されている１ワードのデータを誤り訂正回路２
６に転送する。誤り訂正回路２６は、１ワードのデータ
に含まれるにビットの検査ビットに基づいてｍビットの
情報ビットの誤りの有無を検出し、情報ビットに誤りが
ある場合には、その誤りを訂正し、１／ｍデコーダ２８
に転送すると同時に、その１ワードのデータのうちｍビ
ットの情報ビットを第２のメモリセルアレイ３１に転送
する。１／ｍデコーダ２８は、ビット選択信号ＢＩＩに
応じてｍビットの情報ビットのうち１ビットを選択し、
第１のデータ入出力端子４３に導出する。誤り訂正回路
２６から第２のメモリセルアレイ３１に転送されたｍビ
ットの情報ビットは、行デコーダ３２およびブロック転
送ゲート３４により選択されたブロックの１行に記憶さ
れる。この場合のアクセス時間は、第１のメモリセルア
レイ２１のアクセス時間ｔ＾、と誤り訂正に要する時間
ｔＥＣＣとの合計となる。
書込動作においてキャツシュヒツトの場合には、第１の
データ入出力端子４３を介して１　／　ｍデコーダ２８
に１ビットのデータが与えられる。第１のメモリセルア
レイ２１において行デコーダ２２およびブロックデコー
ダ２３により選択された１ワードのデータがレジスタ２
７に読出される。１７ｍデコーダ２８はビット選択信号
ＢＩＩに応じてレジスタ２７に記憶されているデータの
情報ビットの１ビットを新しいデータにより書換え、［
ｎビットの情報ビットを検査ビット発生回路２５に転送
するとともに第１のメモリセルアレイ２１および第２の
メモリセルアレイ３］にも転送する。
検査ビット発生回路２５は、ｍビットの情報ビットに基
づいてにビットの新たな検査ビットを生成し、第１のメ
モリセルアレイ２１の対応する情報ビットと同じブロッ
クの同じ行に書込む。
書込動作においてキャッシュミスの場合には、新たな情
報ビットが第１のメモリセルアレイ２１にのみ書込まれ
る以外は、キャツシュヒツトの場合と同様である。書込
時のアクティブな時間は、キャツシュヒツトおよびキャ
ッシュミスにかかわらず、ｔＡＴ　＋ｔＥｃｃとなる。
次に、たとえば、第１のメモリセルアレイ２１としてア
クセス時間ｔＡＩが１−０　’Ｏｎ　ｓ　ｅ　ｃでサイ
クル時間ｔ。１が２００ｎ　ｓ　ｅ　ｃであるダイナミ
ックＲＡＭを使用し、第２のメモリセルアレイ３１とし
てアクセス時間ｔＡ２およびサイクル時間ｔｃ２が共に
３０ｎｓｅｃであるスタティックＲＡＭを使用し、誤り
訂正に要する時間ｔＥｃｃが２０ｎｓｅｃである場合を
考える。ここで、サイクル時間ｔ。１はアクセス時間ｔ
ＡＩとプリチャージ時間ｔＰ　との合計である。
ダイナミックＲＡＭの容量とスタティックＲＡＭの容量
を最適に選択すれば、キャツシュヒツト率は、システム
の構成やプログラムによっては９０％以上を得ることか
できる。
また、続出と書込の比率は一般に３対１程度と言われ、
キャツシュヒツト率を９０％とした場合の平均サイクル
時間くｔ。〉は次式のようになる。
＜ｔｃ〉 Ｘ（ｔｃ＋＋ｔＥｃｃ） ＝０．６’Ｘ３０＋０．４Ｘ２２０ ＝１．８＋８８＝１０６　［ｎ５ｅｃ］したがって、こ
の半導体記憶装置の平均サイクル時間くｔ。〉は、サイ
クル時間が２００ｎ　ｓ　ｅＣのダイナミックＲＡＭよ
りも４７％高速となる。
なお、−に記実流側では、読出動作においてキャッシュ
ミスの場合、情報か第１のデータ入出力端子４３から出
力され同時に第２のメモリセルアレイ３１に転送される
ようになっているが、情報か第２のメモリセルアレイ３
１に転送されその後節２のデータ入出力端子４４から出
力されるようにしてもよい。この場合には、情報の転送
時に誤り訂正回路２６により誤りの検出だけが行なわれ
訂正が行なわれないようにすると、より高速なアクセス
時間が得られることになる。
また、第１のメモリセルアレイ２１としてダイナミック
ＲＡＭを用いた場合、センスアンプ４５によるリフレッ
シュ時にも誤り訂正回路２６により誤りの訂正が行なわ
れるようにすると、より高い信頼性が得られることにな
る。
［発明の効果］ 以」二のようにこの発明によれは、アクセス頻度の高い
複数ビット単位の情報を第１の記憶手段から、高速にア
クセス可能な第２の記憶手段に転送−２３〜 しておくことができ、かつ情報の転送時に誤り訂正か行
なわれるので、信頼性が高くかつ高速の半導体記憶装置
が得られる。
【図面の簡単な説明】
第１図はこの発明の一実施例による誤り：ｆ正回路内蔵
半導体記憶装置の構成を示すブロック図、第２図は従来
の誤り訂正回路内蔵半導体記憶装置の構成を示すブロッ
ク図、第３Ａ図および第３Ｂ図は検査ビットの生成方法
および誤り訂正方法の原理を説明するための図であり、
第３Ａ図は情報ビットに誤りがない場合、第３Ｂ図は情
報ビットに誤りがある場合を示している。 図において、２１は第１のメモリセルアレイ、２２は行
デコーダ、２３はブロックデコーダ、２４は第１のアド
レスバッファ、２５は検査ビット発生回路、２６は誤り
訂正回路、２７はレジスタ、２８は１／ｍデコーダ、３
］は第２のメモリセルアレイ、３２は行デコーダ、３３
は列デコーダ、３４はブロック転送ゲート、３５は第２
のアドレスバッファ、４０はキャッシュコントローラ、
４１は第１のアドレス入力端子、４２は第２のアドレス
入力端子、４３は第１のデータ入出力端子、４４は第２
のデータ入出力端子、４５はセンスアンプである。 なお、各図中、同一ね号は同一または相当部分を示す。

Claims (6)

    【特許請求の範囲】
  1. （１）複数ビットからなる情報ビットおよびその情報ビ
    ットの誤りを検出および訂正するために用いる検査ビッ
    トを記憶する半導体記憶装置であって、 前記情報ビットに基づき前記検査ビットを生成する検査
    ビット発生手段、 前記情報ビットおよび前記検査ビット発生手段により生
    成された前記検査ビットを複数組記憶するための第１の
    記憶手段、 前記情報ビットの誤りをそれに対応する前記検査ビット
    を用いて検出しかつ訂正する誤り訂正手段、 前記第１の記憶手段に記憶されている前記情報ビットお
    よびそれに対応する前記検査ビットを前記誤り訂正手段
    に転送する第１の転送手段、前記第１の記憶手段よりも
    高速にアクセス可能であり、かつ前記情報ビットの或る
    ものを記憶するための第２の記憶手段、および 前記誤り訂正手段により誤りが訂正された前記情報ビッ
    トを前記第２の記憶手段に転送する第２の転送手段を備
    えた半導体記憶装置。
  2. （２）前記第１の記憶手段は、複数行および複数列に配
    列された複数のメモリセルからなりかつ第１の複数のブ
    ロックに分割され、前記各ブロックは複数列のメモリセ
    ルからなり、前記各情報ビットおよびそれに対応する前
    記各検査ビットは前記いずれかのブロックのいずれかの
    行に記憶され、 前記第２の記憶手段は、複数行および複数列に配列され
    た第２の複数のメモリセルからなりかつ複数のブロック
    に分割され、前記各ブロックは複数列のメモリセルから
    なり、前記各情報ビットは前記いずれかのブロックのい
    ずれかの行に記憶され、 前記第２の複数は前記第１の複数よりも少なく、前記第
    １の転送手段は、前記第１の記憶手段の１行を選択する
    ための第１の行選択手段および前記第１の記憶手段の１
    つのブロックを選択するための第１のブロック選択手段
    を含み、 前記第２の転送手段は、前記第２の記憶手段の１行を選
    択するための第２の行選択手段および前記第２の記憶手
    段の１つのブロックを選択するための第２のブロック選
    択手段を含む特許請求の範囲第１項記載の半導体記憶装
    置。
  3. （３）前記各情報ビットのうち１ビットを選択するため
    のビット選択手段、および 前記第２の記憶手段の１列を選択するための列選択手段
    をさらに備えた特許請求の範囲第１項または第２項記載
    の半導体記憶装置。
  4. （４）前記ビット選択手段に対して１ビットの情報を入
    力しまたは出力するための第１の入出力端子、および 前記第２の行選択手段および前記列選択手段により選択
    された前記第２の記憶手段におけるメモリセルに対して
    情報の入力または出力をするための第２の入出力端子を
    さらに備えた特許請求の範囲第３項記載の半導体記憶装
    置。
  5. （５）前記第１の記憶手段に含まれるメモリセルはダイ
    ナミック型メモリセルからなり、前記第２の記憶手段に
    含まれるメモリセルはスタティック型メモリセルからな
    る特許請求の範囲第２項ないし第４項のいずれかに記載
    の半導体記憶装置。
  6. （６）前記第１の記憶手段は、前記各メモリセルのリフ
    レッシュを行なうリフレッシュ手段をさらに備え、 前記誤り訂正手段は、前記リフレッシュ手段によるメモ
    リセルのリフレッシュ時に情報ビットの誤りの検出およ
    び訂正を行なう特許請求の範囲第１項ないし第５項のい
    ずれかに記載の半導体記憶装置。
JP62287992A 1987-11-12 1987-11-12 半導体記憶装置 Expired - Fee Related JPH0821238B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP62287992A JPH0821238B2 (ja) 1987-11-12 1987-11-12 半導体記憶装置
US07/254,233 US4953164A (en) 1987-11-12 1988-10-06 Cache memory system having error correcting circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62287992A JPH0821238B2 (ja) 1987-11-12 1987-11-12 半導体記憶装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP6285050A Division JP2627491B2 (ja) 1994-11-18 1994-11-18 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPH01128298A true JPH01128298A (ja) 1989-05-19
JPH0821238B2 JPH0821238B2 (ja) 1996-03-04

Family

ID=17724398

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62287992A Expired - Fee Related JPH0821238B2 (ja) 1987-11-12 1987-11-12 半導体記憶装置

Country Status (2)

Country Link
US (1) US4953164A (ja)
JP (1) JPH0821238B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07169297A (ja) * 1994-11-18 1995-07-04 Mitsubishi Electric Corp 半導体記憶装置

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5058116A (en) * 1989-09-19 1991-10-15 International Business Machines Corporation Pipelined error checking and correction for cache memories
JPH0418648A (ja) * 1990-05-11 1992-01-22 Mitsubishi Electric Corp キャッシュを有するデータ処理装置及びそのデータアクセス方法
US5195101A (en) * 1990-06-28 1993-03-16 Bull Hn Information Systems Inc. Efficient error detection in a vlsi central processing unit
JPH0477148A (ja) * 1990-07-17 1992-03-11 Fujitsu Ltd シグナリング・データ受信処理方式
US5249282A (en) * 1990-11-21 1993-09-28 Benchmarq Microelectronics, Inc. Integrated cache memory system with primary and secondary cache memories
JPH04290144A (ja) * 1991-03-19 1992-10-14 Hitachi Ltd メモリ拡張方式
US5649090A (en) * 1991-05-31 1997-07-15 Bull Hn Information Systems Inc. Fault tolerant multiprocessor computer system
US5438575A (en) * 1992-11-16 1995-08-01 Ampex Corporation Data storage system with stale data detector and method of operation
US5682515A (en) * 1993-01-25 1997-10-28 Benchmarq Microelectronics, Inc. Low power set associative cache memory with status inhibit of cache data output
US5515529A (en) * 1994-03-25 1996-05-07 Bull Hn Information Syst Central processor with duplicate basic processing units employing multiplexed data signals to reduce inter-unit conductor count
US5774482A (en) * 1996-04-30 1998-06-30 Sun Microsystems, Inc. Apparatus and method for processing errors associated with data transfers in a computer
US5864571A (en) * 1996-12-11 1999-01-26 International Business Machines Corporation Error detection circuit using two bit to four bit encoder
US6504550B1 (en) 1998-05-21 2003-01-07 Mitsubishi Electric & Electronics Usa, Inc. System for graphics processing employing semiconductor device
US6661421B1 (en) 1998-05-21 2003-12-09 Mitsubishi Electric & Electronics Usa, Inc. Methods for operation of semiconductor memory
US6535218B1 (en) 1998-05-21 2003-03-18 Mitsubishi Electric & Electronics Usa, Inc. Frame buffer memory for graphic processing
US6559851B1 (en) 1998-05-21 2003-05-06 Mitsubishi Electric & Electronics Usa, Inc. Methods for semiconductor systems for graphics processing
US6304992B1 (en) 1998-09-24 2001-10-16 Sun Microsystems, Inc. Technique for correcting single-bit errors in caches with sub-block parity bits
US7275202B2 (en) * 2004-04-07 2007-09-25 International Business Machines Corporation Method, system and program product for autonomous error recovery for memory devices
US8276043B2 (en) * 2008-03-01 2012-09-25 Kabushiki Kaisha Toshiba Memory system
US8429135B1 (en) * 2009-06-11 2013-04-23 Cisco Technology, Inc. Processor fault tolerance through translation lookaside buffer refresh
US8533572B2 (en) * 2010-09-24 2013-09-10 Intel Corporation Error correcting code logic for processor caches that uses a common set of check bits
JP6130758B2 (ja) * 2013-09-06 2017-05-17 株式会社東芝 メモリ制御回路およびキャッシュメモリ
JP6107625B2 (ja) * 2013-12-02 2017-04-05 ソニー株式会社 記憶制御装置、記憶装置、情報処理システムおよびその記憶制御方法
US9268660B2 (en) * 2014-03-12 2016-02-23 International Business Machines Corporation Matrix and compression-based error detection

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5771596A (en) * 1980-10-20 1982-05-04 Fujitsu Ltd Nonolithic memory chip provided with correcting function
JPS57189398A (en) * 1981-05-14 1982-11-20 Fujitsu Ltd Control system for memory system
JPS5870500A (ja) * 1981-10-21 1983-04-26 Nec Corp 半導体記憶回路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3814921A (en) * 1972-11-15 1974-06-04 Honeywell Inf Systems Apparatus and method for a memory partial-write of error correcting encoded data
US4077028A (en) * 1976-06-14 1978-02-28 Ncr Corporation Error checking and correcting device
US4493081A (en) * 1981-06-26 1985-01-08 Computer Automation, Inc. Dynamic memory with error correction on refresh
JPS58139399A (ja) * 1982-02-15 1983-08-18 Hitachi Ltd 半導体記憶装置
JPS592300A (ja) * 1982-06-28 1984-01-07 Nippon Telegr & Teleph Corp <Ntt> 半導体記憶装置
JPS59165300A (ja) * 1983-03-10 1984-09-18 Fujitsu Ltd メモリ障害訂正方式
US4577293A (en) * 1984-06-01 1986-03-18 International Business Machines Corporation Distributed, on-chip cache
US4654847A (en) * 1984-12-28 1987-03-31 International Business Machines Apparatus for automatically correcting erroneous data and for storing the corrected data in a common pool alternate memory array
US4791642A (en) * 1986-10-17 1988-12-13 Amdahl Corporation Buffer error retry

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5771596A (en) * 1980-10-20 1982-05-04 Fujitsu Ltd Nonolithic memory chip provided with correcting function
JPS57189398A (en) * 1981-05-14 1982-11-20 Fujitsu Ltd Control system for memory system
JPS5870500A (ja) * 1981-10-21 1983-04-26 Nec Corp 半導体記憶回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07169297A (ja) * 1994-11-18 1995-07-04 Mitsubishi Electric Corp 半導体記憶装置

Also Published As

Publication number Publication date
JPH0821238B2 (ja) 1996-03-04
US4953164A (en) 1990-08-28

Similar Documents

Publication Publication Date Title
JPH01128298A (ja) 半導体記憶装置
KR940005684B1 (ko) 캐시(cash)내장 반도체 장치 및 그 동작방법
US5509132A (en) Semiconductor memory device having an SRAM as a cache memory integrated on the same chip and operating method thereof
US8413007B2 (en) Memory system and method using ECC with flag bit to identify modified data
US7263020B2 (en) Memory device capable of refreshing data using buffer and refresh method thereof
US20060069855A1 (en) System and method for controlling the access and refresh of a memory
JPH087995B2 (ja) ダイナミツク半導体記憶装置のリフレツシユ方法および装置
JPH04277848A (ja) メモリフォルトマッピング装置、検出エラーのマッピング方法及びマルチパスメモリフォルトマッピング装置
US7350018B2 (en) Method and system for using dynamic random access memory as cache memory
JP2005222593A (ja) 半導体記憶装置および半導体記憶装置のリフレッシュ方法
EP0424301A2 (en) Overlapped data scrubbing with data refreshing
US11901025B2 (en) Semiconductor memory device and method of operating semiconductor memory device
US11551775B2 (en) Semiconductor memory devices and memory systems including the same
US11475929B2 (en) Memory refresh
JPH10289600A (ja) 半導体記憶装置
US20030046630A1 (en) Memory using error-correcting codes to correct stored data in background
JP2627491B2 (ja) 半導体記憶装置
JPS63308795A (ja) ダイナミツクｒａｍ
US20240038288A1 (en) Memory device refresh operations
JPH01239656A (ja) 自己訂正機能付きｌｓｉメモリ
JPH05324492A (ja) 半導体記憶装置
JPH0831280B2 (ja) 半導体記憶装置のリフレツシユおよびデ−タ検査方法およびその装置
JPS60175294A (ja) ダイナミツクメモリのリフレツシユ制御方法および装置
JPH01243298A (ja) 自己訂正機能付きｌｓｉメモリ

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees