JP2001015613A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】データ書き込み速度が速い記憶素子と、データ
保持時間が長い記憶素子とが同一基板上に形成された不
揮発性半導体記憶装置、およびその簡略な製造方法を提
供する。 【解決手段】半導体基板１１上にゲート絶縁膜１２、電
荷蓄積手段１３、１４および制御電極１５を有し、制御
電極に電圧を印加して電荷蓄積手段に対する電荷の注入
または電荷の引き抜きを行って情報を記憶する記憶素子
が複数形成された不揮発性半導体記憶装置であって、電
荷の注入がチャネルホットエレクトロン注入により行わ
れる第１の記憶素子（ａ）と、第１の記憶素子に比較し
てゲート絶縁膜が厚く、電荷の注入がファウラー・ノル
ドハイムトンネル注入により行われる第２の記憶素子
（ｂ）とを有する不揮発性半導体記憶装置およびその製
造方法。
保持時間が長い記憶素子とが同一基板上に形成された不
揮発性半導体記憶装置、およびその簡略な製造方法を提
供する。 【解決手段】半導体基板１１上にゲート絶縁膜１２、電
荷蓄積手段１３、１４および制御電極１５を有し、制御
電極に電圧を印加して電荷蓄積手段に対する電荷の注入
または電荷の引き抜きを行って情報を記憶する記憶素子
が複数形成された不揮発性半導体記憶装置であって、電
荷の注入がチャネルホットエレクトロン注入により行わ
れる第１の記憶素子（ａ）と、第１の記憶素子に比較し
てゲート絶縁膜が厚く、電荷の注入がファウラー・ノル
ドハイムトンネル注入により行われる第２の記憶素子
（ｂ）とを有する不揮発性半導体記憶装置およびその製
造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、データの書き込み
速度が速い記憶素子と、データ保持時間が長い記憶素子
とを同一基板上に有する不揮発性半導体記憶装置、およ
びそのような不揮発性半導体記憶装置を簡略な工程で形
成できる不揮発性半導体記憶装置の製造方法に関する。
速度が速い記憶素子と、データ保持時間が長い記憶素子
とを同一基板上に有する不揮発性半導体記憶装置、およ
びそのような不揮発性半導体記憶装置を簡略な工程で形
成できる不揮発性半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】従来、ロジック回路を主体とした半導体
装置に、画像や音声を一時的に保存するためのＤＲＡＭ
が混載されたロジックＬＳＩの開発が進められてきた。
ＤＲＡＭとロジックを混載して１チップ化するために、
ＣＰＵのスピードとＤＲＡＭの動作スピードとを合わせ
ることが望ましく、バス幅の広いＤＲＡＭを混載したロ
ジックＬＳＩが開発されてきた。
装置に、画像や音声を一時的に保存するためのＤＲＡＭ
が混載されたロジックＬＳＩの開発が進められてきた。
ＤＲＡＭとロジックを混載して１チップ化するために、
ＣＰＵのスピードとＤＲＡＭの動作スピードとを合わせ
ることが望ましく、バス幅の広いＤＲＡＭを混載したロ
ジックＬＳＩが開発されてきた。
【０００３】ロジック回路を主体とした半導体装置にＤ
ＲＡＭを混載させる場合、ＤＲＡＭ形成のための工程数
が増加する。しかしながら、工程数の増加に伴う製造コ
ストの増加は避ける必要があり、例えば、上記のような
ＤＲＡＭが混載された半導体装置の価格を、ＤＲＡＭ価
格の１．２〜１．５倍程度に抑えることが要求されてい
る。
ＲＡＭを混載させる場合、ＤＲＡＭ形成のための工程数
が増加する。しかしながら、工程数の増加に伴う製造コ
ストの増加は避ける必要があり、例えば、上記のような
ＤＲＡＭが混載された半導体装置の価格を、ＤＲＡＭ価
格の１．２〜１．５倍程度に抑えることが要求されてい
る。
【０００４】一方、半導体装置の微細化が進んだ結果、
機能が集積化されたシステムＬＳＩが形成されるように
なり、上記のようなＤＲＡＭが混載された半導体装置
に、さらに、プログラムあるいはデータ保存のためのフ
ラッシュメモリを混載することが望まれている。
機能が集積化されたシステムＬＳＩが形成されるように
なり、上記のようなＤＲＡＭが混載された半導体装置
に、さらに、プログラムあるいはデータ保存のためのフ
ラッシュメモリを混載することが望まれている。
【０００５】
【発明が解決しようとする課題】上記のように、ロジッ
ク回路を主体とした半導体装置にＤＲＡＭおよびフラッ
シュメモリを混載させると、製造工程数はロジック回路
形成のための工程数とＤＲＡＭ形成のための工程数とフ
ラッシュメモリ形成のための工程数とを合わせたものに
なる。この場合、ロジック回路形成のための工程数の２
〜３倍の工程数が必要となり、製造コストが大幅に増加
する。したがって、これらの素子を１チップ化せずに、
複数の素子を同一パッケージに収めたマルチチップモジ
ュールと比較して、コスト的には不利となる。
ク回路を主体とした半導体装置にＤＲＡＭおよびフラッ
シュメモリを混載させると、製造工程数はロジック回路
形成のための工程数とＤＲＡＭ形成のための工程数とフ
ラッシュメモリ形成のための工程数とを合わせたものに
なる。この場合、ロジック回路形成のための工程数の２
〜３倍の工程数が必要となり、製造コストが大幅に増加
する。したがって、これらの素子を１チップ化せずに、
複数の素子を同一パッケージに収めたマルチチップモジ
ュールと比較して、コスト的には不利となる。
【０００６】フラッシュメモリがロジック回路に混載さ
れた半導体装置において、画像や音声の一時保存などの
ＤＲＡＭの機能をフラッシュメモリに代替させることに
より、ＤＲＡＭ形成のための工程数を削減することが可
能である。しかしながら、フラッシュメモリはＤＲＡＭ
に比較してデータの書き込み速度が遅いため、半導体装
置の高速化が実現できないという問題がある。
れた半導体装置において、画像や音声の一時保存などの
ＤＲＡＭの機能をフラッシュメモリに代替させることに
より、ＤＲＡＭ形成のための工程数を削減することが可
能である。しかしながら、フラッシュメモリはＤＲＡＭ
に比較してデータの書き込み速度が遅いため、半導体装
置の高速化が実現できないという問題がある。
【０００７】本発明は上記の問題点を鑑みてなされたも
のであり、したがって本発明は、データの書き込み速度
が速い半導体記憶素子と、データ保持時間が長い半導体
記憶素子とが同一基板上に形成された不揮発性半導体記
憶装置、およびそれを簡略な工程で形成可能である不揮
発性半導体記憶装置の製造方法を提供することを目的と
する。
のであり、したがって本発明は、データの書き込み速度
が速い半導体記憶素子と、データ保持時間が長い半導体
記憶素子とが同一基板上に形成された不揮発性半導体記
憶装置、およびそれを簡略な工程で形成可能である不揮
発性半導体記憶装置の製造方法を提供することを目的と
する。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の不揮発性半導体記憶装置は、半導体基板の
チャネル形成領域上に形成されたゲート絶縁膜と、前記
ゲート絶縁膜上に形成された電荷蓄積手段と、前記電荷
蓄積手段上に形成された制御電極と、前記半導体基板に
前記チャネル形成領域を隔てて形成されたソース領域お
よびドレイン領域とを有し、前記制御電極に電圧を印加
して前記電荷蓄積手段に対する電荷の注入または電荷の
引き抜きを行い、情報を記憶する記憶素子が複数形成さ
れた不揮発性半導体記憶装置であって、前記複数の記憶
素子は、前記電荷蓄積手段に対する電荷の注入がチャネ
ルホットエレクトロン注入により行われる第１の記憶素
子と、前記第１の記憶素子に比較して前記ゲート絶縁膜
が厚く形成され、前記電荷蓄積手段に対する電荷の注入
がファウラー・ノルドハイムトンネル注入により行われ
る第２の記憶素子とを含むことを特徴とする。
め、本発明の不揮発性半導体記憶装置は、半導体基板の
チャネル形成領域上に形成されたゲート絶縁膜と、前記
ゲート絶縁膜上に形成された電荷蓄積手段と、前記電荷
蓄積手段上に形成された制御電極と、前記半導体基板に
前記チャネル形成領域を隔てて形成されたソース領域お
よびドレイン領域とを有し、前記制御電極に電圧を印加
して前記電荷蓄積手段に対する電荷の注入または電荷の
引き抜きを行い、情報を記憶する記憶素子が複数形成さ
れた不揮発性半導体記憶装置であって、前記複数の記憶
素子は、前記電荷蓄積手段に対する電荷の注入がチャネ
ルホットエレクトロン注入により行われる第１の記憶素
子と、前記第１の記憶素子に比較して前記ゲート絶縁膜
が厚く形成され、前記電荷蓄積手段に対する電荷の注入
がファウラー・ノルドハイムトンネル注入により行われ
る第２の記憶素子とを含むことを特徴とする。
【０００９】本発明の不揮発性半導体記憶装置は、好適
には、前記電荷蓄積手段は、前記ゲート絶縁膜上に形成
された電気的に浮遊状態である導電体層と、前記導電体
層と前記制御電極との間に形成された中間絶縁膜とから
なる積層膜に形成された電荷トラップであることを特徴
とする。本発明の不揮発性半導体記憶装置は、好適に
は、前記ゲート絶縁膜は酸化シリコンを含有することを
特徴とする。また、本発明の不揮発性半導体記憶装置
は、好適には、前記導電体層はポリシリコンを含有する
ことを特徴とする。本発明の不揮発性半導体記憶装置
は、好適には、前記中間絶縁膜は酸化シリコンを含有す
ることを特徴とする。
には、前記電荷蓄積手段は、前記ゲート絶縁膜上に形成
された電気的に浮遊状態である導電体層と、前記導電体
層と前記制御電極との間に形成された中間絶縁膜とから
なる積層膜に形成された電荷トラップであることを特徴
とする。本発明の不揮発性半導体記憶装置は、好適に
は、前記ゲート絶縁膜は酸化シリコンを含有することを
特徴とする。また、本発明の不揮発性半導体記憶装置
は、好適には、前記導電体層はポリシリコンを含有する
ことを特徴とする。本発明の不揮発性半導体記憶装置
は、好適には、前記中間絶縁膜は酸化シリコンを含有す
ることを特徴とする。
【００１０】本発明の不揮発性半導体記憶装置は、好適
には、前記ゲート絶縁膜は酸化シリコンを含有し、前記
電荷蓄積手段は、前記ゲート絶縁膜上に形成されたシリ
コン窒化膜と、前記シリコン窒化膜上に形成された酸化
シリコンを含有するトップ絶縁膜とからなる積層膜に、
離散化して形成された電荷トラップであることを特徴と
する。あるいは、本発明の不揮発性半導体記憶装置は、
好適には、前記ゲート絶縁膜は酸化シリコンを含有し、
前記電荷蓄積手段は、前記ゲート絶縁膜上に形成された
シリコン窒化膜に離散化して形成された電荷トラップで
あることを特徴とする。
には、前記ゲート絶縁膜は酸化シリコンを含有し、前記
電荷蓄積手段は、前記ゲート絶縁膜上に形成されたシリ
コン窒化膜と、前記シリコン窒化膜上に形成された酸化
シリコンを含有するトップ絶縁膜とからなる積層膜に、
離散化して形成された電荷トラップであることを特徴と
する。あるいは、本発明の不揮発性半導体記憶装置は、
好適には、前記ゲート絶縁膜は酸化シリコンを含有し、
前記電荷蓄積手段は、前記ゲート絶縁膜上に形成された
シリコン窒化膜に離散化して形成された電荷トラップで
あることを特徴とする。
【００１１】あるいは、本発明の不揮発性半導体記憶装
置は、好適には、前記ゲート絶縁膜上に分散して形成さ
れた複数の半導体粒子と、前記半導体粒子を被覆し、前
記制御電極下部に形成された絶縁膜とを有し、前記電荷
蓄積手段は前記複数の半導体粒子に形成された電荷トラ
ップであることを特徴とする。本発明の不揮発性半導体
記憶装置は、さらに好適には、前記ゲート絶縁膜は酸化
シリコンを含有することを特徴とする。また、前記半導
体粒子はポリシリコンナノクリスタルであることを特徴
とする。
置は、好適には、前記ゲート絶縁膜上に分散して形成さ
れた複数の半導体粒子と、前記半導体粒子を被覆し、前
記制御電極下部に形成された絶縁膜とを有し、前記電荷
蓄積手段は前記複数の半導体粒子に形成された電荷トラ
ップであることを特徴とする。本発明の不揮発性半導体
記憶装置は、さらに好適には、前記ゲート絶縁膜は酸化
シリコンを含有することを特徴とする。また、前記半導
体粒子はポリシリコンナノクリスタルであることを特徴
とする。
【００１２】これにより、ゲート絶縁膜が薄く形成され
た第１の記憶素子においては、チャネルホットエレクト
ロン注入により電荷蓄積手段への電荷の注入が行われ、
ナノ秒オーダーの高速なデータの書き込みが可能とな
る。一方、第２の記憶素子においては、ファウラー・ノ
ルドハイムトンネル注入により電荷蓄積手段に対する電
荷の注入あるいは電荷の引き抜きが行われる。したがっ
て、データの書き込みおよび消去はマイクロ秒オーダー
となり、第１の記憶素子に比較して低速となるが、ゲー
ト絶縁膜が厚く形成されていることにより、データ保持
時間は第１の記憶素子よりも長時間となる。上記のよう
に、高速性とデータ保持時間という異なる利点を有する
複数の記憶素子を１チップ化することにより、多機能で
高集積化された不揮発性半導体記憶装置が得られる。
た第１の記憶素子においては、チャネルホットエレクト
ロン注入により電荷蓄積手段への電荷の注入が行われ、
ナノ秒オーダーの高速なデータの書き込みが可能とな
る。一方、第２の記憶素子においては、ファウラー・ノ
ルドハイムトンネル注入により電荷蓄積手段に対する電
荷の注入あるいは電荷の引き抜きが行われる。したがっ
て、データの書き込みおよび消去はマイクロ秒オーダー
となり、第１の記憶素子に比較して低速となるが、ゲー
ト絶縁膜が厚く形成されていることにより、データ保持
時間は第１の記憶素子よりも長時間となる。上記のよう
に、高速性とデータ保持時間という異なる利点を有する
複数の記憶素子を１チップ化することにより、多機能で
高集積化された不揮発性半導体記憶装置が得られる。
【００１３】さらに、上記の目的を達成するため、本発
明の不揮発性半導体記憶装置の製造方法は、同一の半導
体基板上に、チャネルホットエレクトロンにより電荷蓄
積手段に電荷を注入して情報を記憶する第１の記憶素子
と、ファウラー・ノルドハイムトンネリングにより電荷
蓄積手段に電荷を注入して情報を記憶する第２の記憶素
子とを形成する不揮発性半導体記憶装置の製造方法であ
って、前記第１の記憶素子のチャネル形成領域上にゲー
ト絶縁膜を形成し、前記第２の記憶素子のチャネル形成
領域上に、前記第１の記憶素子のゲート絶縁膜よりも厚
いゲート絶縁膜を形成する工程と、前記第１および第２
の記憶素子の前記ゲート絶縁膜上に、電荷蓄積手段を形
成する工程と、前記第１および第２の記憶素子の前記電
荷蓄積手段上に、電圧が印加され、前記電圧の印加によ
り前記電荷蓄積手段に対する電荷の注入または電荷の引
き抜きを制御する制御電極を形成する工程と、前記半導
体基板に、前記チャネル形成領域を隔てて前記第１およ
び第２の記憶素子のソース領域およびドレイン領域をそ
れぞれ形成する工程とを有することを特徴とする。
明の不揮発性半導体記憶装置の製造方法は、同一の半導
体基板上に、チャネルホットエレクトロンにより電荷蓄
積手段に電荷を注入して情報を記憶する第１の記憶素子
と、ファウラー・ノルドハイムトンネリングにより電荷
蓄積手段に電荷を注入して情報を記憶する第２の記憶素
子とを形成する不揮発性半導体記憶装置の製造方法であ
って、前記第１の記憶素子のチャネル形成領域上にゲー
ト絶縁膜を形成し、前記第２の記憶素子のチャネル形成
領域上に、前記第１の記憶素子のゲート絶縁膜よりも厚
いゲート絶縁膜を形成する工程と、前記第１および第２
の記憶素子の前記ゲート絶縁膜上に、電荷蓄積手段を形
成する工程と、前記第１および第２の記憶素子の前記電
荷蓄積手段上に、電圧が印加され、前記電圧の印加によ
り前記電荷蓄積手段に対する電荷の注入または電荷の引
き抜きを制御する制御電極を形成する工程と、前記半導
体基板に、前記チャネル形成領域を隔てて前記第１およ
び第２の記憶素子のソース領域およびドレイン領域をそ
れぞれ形成する工程とを有することを特徴とする。
【００１４】本発明の不揮発性半導体記憶装置の製造方
法は、好適には、前記ゲート絶縁膜を形成する工程は、
前記半導体基板に第１の熱酸化を行い、前記第１および
第２の記憶素子のチャネル形成領域上に第１の酸化膜を
形成する工程と、前記第２の記憶素子に形成された前記
第１の酸化膜を保護し、前記第１の記憶素子に形成され
た前記第１の酸化膜を除去する工程と、第２の熱酸化を
行って前記第１および第２の記憶素子のチャネル形成領
域上に第２の酸化膜を形成し、前記第２の記憶素子のゲ
ート絶縁膜を前記第１の記憶素子のゲート絶縁膜よりも
厚くする工程とを有することを特徴とする。本発明の不
揮発性半導体記憶装置の製造方法は、好適には、前記半
導体基板はシリコン基板であり、前記第１および第２の
酸化膜はシリコン酸化膜であることを特徴とする。
法は、好適には、前記ゲート絶縁膜を形成する工程は、
前記半導体基板に第１の熱酸化を行い、前記第１および
第２の記憶素子のチャネル形成領域上に第１の酸化膜を
形成する工程と、前記第２の記憶素子に形成された前記
第１の酸化膜を保護し、前記第１の記憶素子に形成され
た前記第１の酸化膜を除去する工程と、第２の熱酸化を
行って前記第１および第２の記憶素子のチャネル形成領
域上に第２の酸化膜を形成し、前記第２の記憶素子のゲ
ート絶縁膜を前記第１の記憶素子のゲート絶縁膜よりも
厚くする工程とを有することを特徴とする。本発明の不
揮発性半導体記憶装置の製造方法は、好適には、前記半
導体基板はシリコン基板であり、前記第１および第２の
酸化膜はシリコン酸化膜であることを特徴とする。
【００１５】本発明の不揮発性半導体記憶装置の製造方
法は、好適には、前記電荷蓄積手段を形成する工程は、
前記ゲート絶縁膜上に電気的に浮遊状態であり、かつ電
荷トラップである導電体層を形成する工程と、前記導電
体層上に中間絶縁膜を形成する工程とを有することを特
徴とする。
法は、好適には、前記電荷蓄積手段を形成する工程は、
前記ゲート絶縁膜上に電気的に浮遊状態であり、かつ電
荷トラップである導電体層を形成する工程と、前記導電
体層上に中間絶縁膜を形成する工程とを有することを特
徴とする。
【００１６】本発明の不揮発性半導体記憶装置の製造方
法は、好適には、前記ゲート絶縁膜を形成する工程はシ
リコン酸化膜を形成する工程であり、前記電荷蓄積手段
を形成する工程は、前記ゲート絶縁膜上にシリコン窒化
膜を形成する工程と、前記シリコン窒化膜上に酸化シリ
コンを含有するトップ絶縁膜を形成する工程とを有する
ことを特徴とする。
法は、好適には、前記ゲート絶縁膜を形成する工程はシ
リコン酸化膜を形成する工程であり、前記電荷蓄積手段
を形成する工程は、前記ゲート絶縁膜上にシリコン窒化
膜を形成する工程と、前記シリコン窒化膜上に酸化シリ
コンを含有するトップ絶縁膜を形成する工程とを有する
ことを特徴とする。
【００１７】本発明の不揮発性半導体記憶装置の製造方
法は、好適には、前記ゲート絶縁膜を形成する工程はシ
リコン酸化膜を形成する工程であり、前記電荷蓄積手段
を形成する工程は、前記ゲート絶縁膜上にシリコン窒化
膜を形成する工程を有することを特徴とする。
法は、好適には、前記ゲート絶縁膜を形成する工程はシ
リコン酸化膜を形成する工程であり、前記電荷蓄積手段
を形成する工程は、前記ゲート絶縁膜上にシリコン窒化
膜を形成する工程を有することを特徴とする。
【００１８】本発明の不揮発性半導体記憶装置の製造方
法は、好適には、前記電荷蓄積手段を形成する工程は、
前記ゲート絶縁膜上に電荷トラップである複数の半導体
粒子を分散させて形成する工程と、前記半導体粒子を被
覆する絶縁膜を形成する工程とを有することを特徴とす
る。
法は、好適には、前記電荷蓄積手段を形成する工程は、
前記ゲート絶縁膜上に電荷トラップである複数の半導体
粒子を分散させて形成する工程と、前記半導体粒子を被
覆する絶縁膜を形成する工程とを有することを特徴とす
る。
【００１９】これにより、同一基板上に簡略な工程で、
高速性に優れた第１の記憶素子と、データ保持時間が長
い第２の記憶素子とを形成することが可能となる。本発
明の不揮発性半導体記憶装置の製造方法によれば、第１
の記憶素子と第２の記憶素子に膜厚の異なるゲート絶縁
膜を形成する工程を除けば、共通した工程で複数の記憶
素子が形成される。したがって、従来のＤＲＡＭ、フラ
ッシュメモリ混載ロジックＬＳＩを製造する場合に比較
して簡略化された工程で、同様な機能を有するシステム
ＬＳＩを形成することが可能となる。
高速性に優れた第１の記憶素子と、データ保持時間が長
い第２の記憶素子とを形成することが可能となる。本発
明の不揮発性半導体記憶装置の製造方法によれば、第１
の記憶素子と第２の記憶素子に膜厚の異なるゲート絶縁
膜を形成する工程を除けば、共通した工程で複数の記憶
素子が形成される。したがって、従来のＤＲＡＭ、フラ
ッシュメモリ混載ロジックＬＳＩを製造する場合に比較
して簡略化された工程で、同様な機能を有するシステム
ＬＳＩを形成することが可能となる。
【００２０】
【発明の実施の形態】以下に、本発明の不揮発性半導体
記憶装置およびその製造方法の実施の形態について、図
面を参照して説明する。 （実施形態１）図１は本実施形態の不揮発性半導体記憶
装置の平面図であり、同一の基板１上に、高速でデータ
の書き込みが行われるメモリセル２と、データ保持時間
の長いメモリセル３が形成されている。
記憶装置およびその製造方法の実施の形態について、図
面を参照して説明する。 （実施形態１）図１は本実施形態の不揮発性半導体記憶
装置の平面図であり、同一の基板１上に、高速でデータ
の書き込みが行われるメモリセル２と、データ保持時間
の長いメモリセル３が形成されている。
【００２１】メモリセル２は、従来のＤＲＡＭ・フラッ
シュメモリ混載の半導体装置において、ＤＲＡＭにより
行われていた画像や音声の一時保存などを行うＤＲＡＭ
様セル（ＤＲＡＭ代替セル）として機能する。メモリセ
ル３は、従来のＤＲＡＭ・フラッシュメモリ混載の半導
体装置において、フラッシュメモリにより行われていた
プログラムあるいはデータの保存を行う。
シュメモリ混載の半導体装置において、ＤＲＡＭにより
行われていた画像や音声の一時保存などを行うＤＲＡＭ
様セル（ＤＲＡＭ代替セル）として機能する。メモリセ
ル３は、従来のＤＲＡＭ・フラッシュメモリ混載の半導
体装置において、フラッシュメモリにより行われていた
プログラムあるいはデータの保存を行う。
【００２２】メモリセル２およびメモリセル３は、フロ
ーティングゲート型、ＭＯＮＯＳ（ｍｅｔａｌ ｏｘｉ
ｄｅ ｎｉｔｒｉｄｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）型、ＭＮＯＳ型（ｍｅｔａｌ ｎｉｔｒｉ
ｄｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型、
またはナノクリスタル型の不揮発性半導体メモリ、ある
いは強誘電体メモリ（ＦＲＡＭ）のいずれであってもよ
いが、製造工程を簡略とする目的で、メモリセル２とメ
モリセル３には共通の構造の不揮発性半導体メモリが形
成される。高速でデータの書き込みあるいは書き換えが
行われるメモリセル２においては、ゲート絶縁膜（トン
ネル酸化膜）が薄く形成される。一方、長時間のデータ
保持に用いられるメモリセル３においては、トンネル酸
化膜が厚く形成される。
ーティングゲート型、ＭＯＮＯＳ（ｍｅｔａｌ ｏｘｉ
ｄｅ ｎｉｔｒｉｄｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）型、ＭＮＯＳ型（ｍｅｔａｌ ｎｉｔｒｉ
ｄｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型、
またはナノクリスタル型の不揮発性半導体メモリ、ある
いは強誘電体メモリ（ＦＲＡＭ）のいずれであってもよ
いが、製造工程を簡略とする目的で、メモリセル２とメ
モリセル３には共通の構造の不揮発性半導体メモリが形
成される。高速でデータの書き込みあるいは書き換えが
行われるメモリセル２においては、ゲート絶縁膜（トン
ネル酸化膜）が薄く形成される。一方、長時間のデータ
保持に用いられるメモリセル３においては、トンネル酸
化膜が厚く形成される。
【００２３】メモリセル２におけるデータの書き込み
は、ファウラー・ノルドハイム注入（Ｆｏｗｌｅｒ−Ｎ
ｏｒｄｈｅｉｍ注入；以下、ＦＮ注入とする。）ではな
く、チャネルホットエレクトロン（以下、ＣＨＥ注入と
する。）によるキャリア（電子）の注入とする。メモリ
セル２におけるデータの消去はＦＮ注入により行う。メ
モリセル３におけるデータの書き込みおよび消去は、い
ずれもＦＮ注入により行う。
は、ファウラー・ノルドハイム注入（Ｆｏｗｌｅｒ−Ｎ
ｏｒｄｈｅｉｍ注入；以下、ＦＮ注入とする。）ではな
く、チャネルホットエレクトロン（以下、ＣＨＥ注入と
する。）によるキャリア（電子）の注入とする。メモリ
セル２におけるデータの消去はＦＮ注入により行う。メ
モリセル３におけるデータの書き込みおよび消去は、い
ずれもＦＮ注入により行う。
【００２４】ＦＮ注入は、トンネル酸化膜の膜厚が比較
的厚く、かつ、印加電圧も大きいときに支配的となる。
一方、ＣＨＥ注入は、チャネル内の電子がチャネルに沿
った水平方向の電界からエネルギーを得てホットにな
り、シリコン基板−ゲート酸化膜（ＳｉＯ2 ）の界面の
エネルギー障壁の高さよりも大きなエネルギーをもつよ
うになるとゲート酸化膜に注入される現象である。
的厚く、かつ、印加電圧も大きいときに支配的となる。
一方、ＣＨＥ注入は、チャネル内の電子がチャネルに沿
った水平方向の電界からエネルギーを得てホットにな
り、シリコン基板−ゲート酸化膜（ＳｉＯ2 ）の界面の
エネルギー障壁の高さよりも大きなエネルギーをもつよ
うになるとゲート酸化膜に注入される現象である。
【００２５】一般に、ＦＮ注入によるデータの書き込み
には数１００マイクロ秒程度を要するが、ＣＨＥ注入に
よれば数１０〜数１００ナノ秒程度でデータの書き込み
を行うことが可能である。したがって、本実施形態の不
揮発性半導体記憶装置によれば、ＤＲＡＭ代替セルとし
て機能するメモリセル２において、データの書き込みを
高速で行うことが可能となる。また、トンネル酸化膜が
厚く形成されたメモリセル３においては長時間のデータ
保持が可能であり、特性の異なるメモリセルの１チップ
化が実現される。これにより、不揮発性半導体記憶装置
の高集積化が可能となる。
には数１００マイクロ秒程度を要するが、ＣＨＥ注入に
よれば数１０〜数１００ナノ秒程度でデータの書き込み
を行うことが可能である。したがって、本実施形態の不
揮発性半導体記憶装置によれば、ＤＲＡＭ代替セルとし
て機能するメモリセル２において、データの書き込みを
高速で行うことが可能となる。また、トンネル酸化膜が
厚く形成されたメモリセル３においては長時間のデータ
保持が可能であり、特性の異なるメモリセルの１チップ
化が実現される。これにより、不揮発性半導体記憶装置
の高集積化が可能となる。
【００２６】（実施形態２）図２に本実施形態の不揮発
性半導体記憶装置の断面図を示す。本実施形態の不揮発
性半導体記憶装置はフローティングゲート型のメモリセ
ルを有し、（ａ−１）に示すＤＲＡＭ代替セルと、（ｂ
−１）に示すフラッシュメモリが形成されている。メモ
リセル（ａ）および（ｂ）はそれぞれ基板１１上にゲー
ト絶縁膜（トンネル酸化膜）１２、フローティングゲー
ト１３、中間絶縁膜１４およびコントロールゲート１５
が積層され、ゲート下部のチャネル形成領域を挟んでソ
ース／ドレイン領域１６が形成された構造となってい
る。（ａ）と（ｂ）のメモリセルはトンネル酸化膜１２
の膜厚のみ異なり、それ以外の構造は共通する。
性半導体記憶装置の断面図を示す。本実施形態の不揮発
性半導体記憶装置はフローティングゲート型のメモリセ
ルを有し、（ａ−１）に示すＤＲＡＭ代替セルと、（ｂ
−１）に示すフラッシュメモリが形成されている。メモ
リセル（ａ）および（ｂ）はそれぞれ基板１１上にゲー
ト絶縁膜（トンネル酸化膜）１２、フローティングゲー
ト１３、中間絶縁膜１４およびコントロールゲート１５
が積層され、ゲート下部のチャネル形成領域を挟んでソ
ース／ドレイン領域１６が形成された構造となってい
る。（ａ）と（ｂ）のメモリセルはトンネル酸化膜１２
の膜厚のみ異なり、それ以外の構造は共通する。
【００２７】ＤＲＡＭ代替セルであるメモリセル（ａ）
は、例えば画像や音声の一時保存などを行い、メモリセ
ル（ａ）のトンネル酸化膜１２は膜厚０．１８〜４ｎｍ
程度で形成される。この膜厚はフローティングゲート１
３に対する電子の注入が、ＣＨＥ注入となる範囲で設定
される。Ｈｏｒｎｕｎｇらによれば（１９７７ Ｎｏｎ
−Ｖｏｌａｔｉｌｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍ
ｅｍｏｒｙ Ｗｏｒｋｓｈｏｐ資料）、トンネル酸化膜
の膜厚を４．７ｎｍに薄くするとデータ保持時間が急激
に低下するが、ＤＲＡＭ動作は可能であることが示唆さ
れている。
は、例えば画像や音声の一時保存などを行い、メモリセ
ル（ａ）のトンネル酸化膜１２は膜厚０．１８〜４ｎｍ
程度で形成される。この膜厚はフローティングゲート１
３に対する電子の注入が、ＣＨＥ注入となる範囲で設定
される。Ｈｏｒｎｕｎｇらによれば（１９７７ Ｎｏｎ
−Ｖｏｌａｔｉｌｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍ
ｅｍｏｒｙ Ｗｏｒｋｓｈｏｐ資料）、トンネル酸化膜
の膜厚を４．７ｎｍに薄くするとデータ保持時間が急激
に低下するが、ＤＲＡＭ動作は可能であることが示唆さ
れている。
【００２８】図２（ａ−２）に示すように、メモリセル
（ａ）はデータの書き込みをＣＨＥ注入により行うた
め、ナノ秒オーダーの高速の書き込みが可能である。図
２（ａ−３）に示すように、データの消去はＦＮトンネ
リングにより行われるが、メモリセル（ａ）は通常のフ
ラッシュメモリに比較してトンネル酸化膜１２が薄く形
成されているため、データの消去を高速で行うことが可
能である。以上のように、メモリセル（ａ）はデータ保
持時間は短いが、データの書き換えを高速で行うことが
可能である。
（ａ）はデータの書き込みをＣＨＥ注入により行うた
め、ナノ秒オーダーの高速の書き込みが可能である。図
２（ａ−３）に示すように、データの消去はＦＮトンネ
リングにより行われるが、メモリセル（ａ）は通常のフ
ラッシュメモリに比較してトンネル酸化膜１２が薄く形
成されているため、データの消去を高速で行うことが可
能である。以上のように、メモリセル（ａ）はデータ保
持時間は短いが、データの書き換えを高速で行うことが
可能である。
【００２９】長時間のデータ保持が可能であるメモリセ
ル（ｂ）は、例えばプログラムやデータの保存に用いら
れる。メモリセル（ｂ）のトンネル酸化膜１２は膜厚８
ｎｍ以上で形成される。図２（ｂ−２）および（ｂ−
３）に示すように、メモリセル（ｂ）においてはデータ
の書き込み、消去のいずれもＦＮトンネリングにより行
われる。メモリセル（ｂ）は通常のフラッシュメモリと
して動作させる。
ル（ｂ）は、例えばプログラムやデータの保存に用いら
れる。メモリセル（ｂ）のトンネル酸化膜１２は膜厚８
ｎｍ以上で形成される。図２（ｂ−２）および（ｂ−
３）に示すように、メモリセル（ｂ）においてはデータ
の書き込み、消去のいずれもＦＮトンネリングにより行
われる。メモリセル（ｂ）は通常のフラッシュメモリと
して動作させる。
【００３０】上記の本実施形態の不揮発性半導体記憶装
置によれば、ＤＲＡＭ代替セルとして機能するメモリセ
ル（ａ）において、データの書き込みおよび消去を高速
で行うことが可能である。また、トンネル酸化膜が厚く
形成されたメモリセル（ｂ）においては長時間のデータ
保持が可能である。特性の異なるメモリセルが１チップ
化されることにより、不揮発性半導体記憶装置の高集積
化が可能となる。また、本実施形態の不揮発性半導体記
憶装置によれば、ＤＲＡＭ代替セルにおけるリフレッシ
ュ間隔はＤＲＡＭの場合よりも長くすることが可能であ
り、ＤＲＡＭ混載の半導体記憶装置に比較して低消費電
力とすることができる。
置によれば、ＤＲＡＭ代替セルとして機能するメモリセ
ル（ａ）において、データの書き込みおよび消去を高速
で行うことが可能である。また、トンネル酸化膜が厚く
形成されたメモリセル（ｂ）においては長時間のデータ
保持が可能である。特性の異なるメモリセルが１チップ
化されることにより、不揮発性半導体記憶装置の高集積
化が可能となる。また、本実施形態の不揮発性半導体記
憶装置によれば、ＤＲＡＭ代替セルにおけるリフレッシ
ュ間隔はＤＲＡＭの場合よりも長くすることが可能であ
り、ＤＲＡＭ混載の半導体記憶装置に比較して低消費電
力とすることができる。
【００３１】次に、上記の本実施形態の半導体装置の製
造方法について、図３を参照して説明する。図３（ａ−
１）〜（ａ−５）は図２のメモリセル（ａ）部分に対応
し、図３（ｂ−１）〜（ｂ−５）は図２のメモリセル
（ｂ）部分に対応する。まず、図３（ａ−１）および
（ｂ−１）に示すように、シリコン基板１１の表面に１
回目の熱酸化（Ｎ2 希釈酸化）を行い、酸化膜１２ａを
形成する。１回目の熱酸化においては、メモリセル
（ｂ）に形成する厚いトンネル酸化膜１２とメモリセル
（ａ）に形成する薄いトンネル酸化膜１２の膜厚差に相
当する分の酸化膜１２ａを形成する。
造方法について、図３を参照して説明する。図３（ａ−
１）〜（ａ−５）は図２のメモリセル（ａ）部分に対応
し、図３（ｂ−１）〜（ｂ−５）は図２のメモリセル
（ｂ）部分に対応する。まず、図３（ａ−１）および
（ｂ−１）に示すように、シリコン基板１１の表面に１
回目の熱酸化（Ｎ2 希釈酸化）を行い、酸化膜１２ａを
形成する。１回目の熱酸化においては、メモリセル
（ｂ）に形成する厚いトンネル酸化膜１２とメモリセル
（ａ）に形成する薄いトンネル酸化膜１２の膜厚差に相
当する分の酸化膜１２ａを形成する。
【００３２】続いて、図３（ａ−２）および（ｂ−２）
に示すように、メモリセル（ｂ）に形成された酸化膜を
例えばレジスト（不図示）を用いて被覆し、メモリセル
（ａ）に形成された酸化膜１２ａをエッチング除去す
る。その後、図３（ａ−３）および（ｂ−３）に示すよ
うに、メモリセル（ｂ）上のレジストを除去し、２回目
の熱酸化を行う。２回目の熱酸化において、メモリセル
（ａ）に形成する薄いトンネル酸化膜の膜厚分の酸化膜
１２ｂを、メモリセル（ａ）および（ｂ）のそれぞれに
形成する。これにより、メモリセル（ａ）、（ｂ）のそ
れぞれに所定の膜厚のトンネル酸化膜１２が形成され
る。
に示すように、メモリセル（ｂ）に形成された酸化膜を
例えばレジスト（不図示）を用いて被覆し、メモリセル
（ａ）に形成された酸化膜１２ａをエッチング除去す
る。その後、図３（ａ−３）および（ｂ−３）に示すよ
うに、メモリセル（ｂ）上のレジストを除去し、２回目
の熱酸化を行う。２回目の熱酸化において、メモリセル
（ａ）に形成する薄いトンネル酸化膜の膜厚分の酸化膜
１２ｂを、メモリセル（ａ）および（ｂ）のそれぞれに
形成する。これにより、メモリセル（ａ）、（ｂ）のそ
れぞれに所定の膜厚のトンネル酸化膜１２が形成され
る。
【００３３】次に、図３（ａ−４）および（ｂ−４）に
示すように、メモリセル（ａ）、（ｂ）のそれぞれのト
ンネル酸化膜１２上に、フローティングゲート１３を形
成するための層として例えばポリシリコン層１３ａ、中
間絶縁膜１４を形成するための層として例えばシリコン
酸化膜１４ａ、およびコントロールゲート１５を形成す
るための層として例えばポリシリコン層１５ａを順に積
層させる。続いて、図３（ａ−５）および（ｂ−５）に
示すように、レジストをマスクとして、これらの層に例
えばドライエッチングを行い、ゲート電極パターンに加
工する。その後、ゲート電極をマスクとして基板１１に
不純物をイオン注入し、ソース／ドレイン領域１６を形
成することにより、図２（ａ−１）および（ｂ−１）に
示す半導体装置が得られる。
示すように、メモリセル（ａ）、（ｂ）のそれぞれのト
ンネル酸化膜１２上に、フローティングゲート１３を形
成するための層として例えばポリシリコン層１３ａ、中
間絶縁膜１４を形成するための層として例えばシリコン
酸化膜１４ａ、およびコントロールゲート１５を形成す
るための層として例えばポリシリコン層１５ａを順に積
層させる。続いて、図３（ａ−５）および（ｂ−５）に
示すように、レジストをマスクとして、これらの層に例
えばドライエッチングを行い、ゲート電極パターンに加
工する。その後、ゲート電極をマスクとして基板１１に
不純物をイオン注入し、ソース／ドレイン領域１６を形
成することにより、図２（ａ−１）および（ｂ−１）に
示す半導体装置が得られる。
【００３４】上記の本発明の不揮発性半導体記憶装置の
製造方法によれば、ＤＲＡＭ代替セル（メモリセル
（ａ））とフラッシュメモリ（メモリセル（ｂ））に膜
厚の異なるトンネル酸化膜１２を形成する工程を除け
ば、共通する工程でＤＲＡＭ代替セルとフラッシュメモ
リを同一基板上に形成することが可能となる。したがっ
て、従来のＤＲＡＭ、フラッシュメモリ混載ロジックＬ
ＳＩを製造する場合に比較して簡略化された工程で、同
様な機能を有するシステムＬＳＩを形成することが可能
となる。
製造方法によれば、ＤＲＡＭ代替セル（メモリセル
（ａ））とフラッシュメモリ（メモリセル（ｂ））に膜
厚の異なるトンネル酸化膜１２を形成する工程を除け
ば、共通する工程でＤＲＡＭ代替セルとフラッシュメモ
リを同一基板上に形成することが可能となる。したがっ
て、従来のＤＲＡＭ、フラッシュメモリ混載ロジックＬ
ＳＩを製造する場合に比較して簡略化された工程で、同
様な機能を有するシステムＬＳＩを形成することが可能
となる。
【００３５】（実施形態３）図４に本実施形態の不揮発
性半導体記憶装置の断面図を示す。本実施形態の不揮発
性半導体記憶装置はＭＯＮＯＳ型のメモリセルを有し、
（ａ−１）に示すＤＲＡＭ代替セルと、（ｂ−１）に示
すフラッシュメモリが形成されている。メモリセル
（ａ）および（ｂ）はそれぞれ基板２１上にゲート絶縁
膜（トンネル酸化膜）２２、シリコン窒化膜２３、酸化
膜２４およびゲート電極２５が積層され、ゲート下部の
チャネル形成領域を挟んでソース／ドレイン領域２６が
形成された構造となっている。（ａ）と（ｂ）のメモリ
セルはトンネル酸化膜２２の膜厚のみ異なり、それ以外
の構造は共通する。
性半導体記憶装置の断面図を示す。本実施形態の不揮発
性半導体記憶装置はＭＯＮＯＳ型のメモリセルを有し、
（ａ−１）に示すＤＲＡＭ代替セルと、（ｂ−１）に示
すフラッシュメモリが形成されている。メモリセル
（ａ）および（ｂ）はそれぞれ基板２１上にゲート絶縁
膜（トンネル酸化膜）２２、シリコン窒化膜２３、酸化
膜２４およびゲート電極２５が積層され、ゲート下部の
チャネル形成領域を挟んでソース／ドレイン領域２６が
形成された構造となっている。（ａ）と（ｂ）のメモリ
セルはトンネル酸化膜２２の膜厚のみ異なり、それ以外
の構造は共通する。
【００３６】ＤＲＡＭ代替セルであるメモリセル（ａ）
は、例えば画像や音声の一時保存などを行い、メモリセ
ル（ａ）のトンネル酸化膜２２は膜厚０．１８〜０．５
ｎｍ程度（自然酸化膜と同程度の膜厚）で形成される。
このトンネル酸化膜２２の膜厚は、シリコン窒化膜２３
に対する電子の注入がＣＨＥ注入となるような範囲で設
定される。
は、例えば画像や音声の一時保存などを行い、メモリセ
ル（ａ）のトンネル酸化膜２２は膜厚０．１８〜０．５
ｎｍ程度（自然酸化膜と同程度の膜厚）で形成される。
このトンネル酸化膜２２の膜厚は、シリコン窒化膜２３
に対する電子の注入がＣＨＥ注入となるような範囲で設
定される。
【００３７】図４（ａ−２）に示すように、メモリセル
（ａ）はデータの書き込みをＣＨＥ注入により行うた
め、ナノ秒オーダーの高速の書き込みが可能である。図
４（ａ−３）に示すように、データの消去はＦＮトンネ
リングにより行われるが、メモリセル（ａ）は通常のフ
ラッシュメモリに比較してトンネル酸化膜２２が薄く形
成されているため、データの消去を高速で行うことが可
能である。以上のように、メモリセル（ａ）はデータ保
持時間は短いが、データの書き換えを高速で行うことが
可能である。
（ａ）はデータの書き込みをＣＨＥ注入により行うた
め、ナノ秒オーダーの高速の書き込みが可能である。図
４（ａ−３）に示すように、データの消去はＦＮトンネ
リングにより行われるが、メモリセル（ａ）は通常のフ
ラッシュメモリに比較してトンネル酸化膜２２が薄く形
成されているため、データの消去を高速で行うことが可
能である。以上のように、メモリセル（ａ）はデータ保
持時間は短いが、データの書き換えを高速で行うことが
可能である。
【００３８】長時間のデータ保持が可能であるメモリセ
ル（ｂ）は、例えばプログラムやデータの保存に用いら
れる。メモリセル（ｂ）のトンネル酸化膜２２は膜厚
２．２ｎｍ以上で形成される。図４（ｂ−２）および
（ｂ−３）に示すように、メモリセル（ｂ）においては
データの書き込み、消去のいずれもＦＮトンネリングに
より行われる。メモリセル（ｂ）は通常のフラッシュメ
モリとして動作させる。
ル（ｂ）は、例えばプログラムやデータの保存に用いら
れる。メモリセル（ｂ）のトンネル酸化膜２２は膜厚
２．２ｎｍ以上で形成される。図４（ｂ−２）および
（ｂ−３）に示すように、メモリセル（ｂ）においては
データの書き込み、消去のいずれもＦＮトンネリングに
より行われる。メモリセル（ｂ）は通常のフラッシュメ
モリとして動作させる。
【００３９】上記の本実施形態の不揮発性半導体記憶装
置によれば、ＤＲＡＭ代替セルとして機能するメモリセ
ル（ａ）において、データの書き込みおよび消去を高速
で行うことが可能である。また、トンネル酸化膜が厚く
形成されたメモリセル（ｂ）においては長時間のデータ
保持が可能である。特性の異なるメモリセルが１チップ
化されることにより、不揮発性半導体記憶装置の高集積
化が可能となる。また、本実施形態の不揮発性半導体記
憶装置によれば、ＤＲＡＭ代替セルにおけるリフレッシ
ュ間隔はＤＲＡＭの場合よりも長くすることが可能であ
り、ＤＲＡＭ混載の半導体記憶装置に比較して低消費電
力とすることができる。
置によれば、ＤＲＡＭ代替セルとして機能するメモリセ
ル（ａ）において、データの書き込みおよび消去を高速
で行うことが可能である。また、トンネル酸化膜が厚く
形成されたメモリセル（ｂ）においては長時間のデータ
保持が可能である。特性の異なるメモリセルが１チップ
化されることにより、不揮発性半導体記憶装置の高集積
化が可能となる。また、本実施形態の不揮発性半導体記
憶装置によれば、ＤＲＡＭ代替セルにおけるリフレッシ
ュ間隔はＤＲＡＭの場合よりも長くすることが可能であ
り、ＤＲＡＭ混載の半導体記憶装置に比較して低消費電
力とすることができる。
【００４０】次に、上記の本実施形態の半導体装置の製
造方法について説明する。本実施形態の半導体装置の製
造方法は、図３に示す実施形態２の半導体装置の製造方
法と実質的に同様に行うことができる。まず、シリコン
基板２１の表面に１回目の熱酸化（Ｎ2 希釈酸化）を行
い、酸化膜を形成する。１回目の熱酸化においては、メ
モリセル（ｂ）に形成する厚いトンネル酸化膜２２とメ
モリセル（ａ）に形成する薄いトンネル酸化膜２２の膜
厚差に相当する分の酸化膜を形成する。
造方法について説明する。本実施形態の半導体装置の製
造方法は、図３に示す実施形態２の半導体装置の製造方
法と実質的に同様に行うことができる。まず、シリコン
基板２１の表面に１回目の熱酸化（Ｎ2 希釈酸化）を行
い、酸化膜を形成する。１回目の熱酸化においては、メ
モリセル（ｂ）に形成する厚いトンネル酸化膜２２とメ
モリセル（ａ）に形成する薄いトンネル酸化膜２２の膜
厚差に相当する分の酸化膜を形成する。
【００４１】続いて、メモリセル（ｂ）に形成された酸
化膜を例えばレジストを用いて被覆し、メモリセル
（ａ）に形成された酸化膜をエッチング除去する。その
後、メモリセル（ｂ）上のレジストを除去し、２回目の
熱酸化を行う。２回目の熱酸化において、メモリセル
（ａ）に形成する薄いトンネル酸化膜の膜厚分の酸化膜
を形成することにより、メモリセル（ａ）、（ｂ）のそ
れぞれに所定の膜厚のトンネル酸化膜２２が形成され
る。
化膜を例えばレジストを用いて被覆し、メモリセル
（ａ）に形成された酸化膜をエッチング除去する。その
後、メモリセル（ｂ）上のレジストを除去し、２回目の
熱酸化を行う。２回目の熱酸化において、メモリセル
（ａ）に形成する薄いトンネル酸化膜の膜厚分の酸化膜
を形成することにより、メモリセル（ａ）、（ｂ）のそ
れぞれに所定の膜厚のトンネル酸化膜２２が形成され
る。
【００４２】次に、メモリセル（ａ）、（ｂ）のそれぞ
れのトンネル酸化膜２２上に、電荷蓄積層となるシリコ
ン窒化膜２３、酸化膜２４およびゲート電極２５として
例えばポリシリコン層を順に積層させる。レジストをマ
スクとして、これらの層に例えばドライエッチングを行
い、ゲート電極パターンに加工する。その後、ゲート電
極をマスクとして基板２１に不純物をイオン注入し、ソ
ース／ドレイン領域２６を形成する。
れのトンネル酸化膜２２上に、電荷蓄積層となるシリコ
ン窒化膜２３、酸化膜２４およびゲート電極２５として
例えばポリシリコン層を順に積層させる。レジストをマ
スクとして、これらの層に例えばドライエッチングを行
い、ゲート電極パターンに加工する。その後、ゲート電
極をマスクとして基板２１に不純物をイオン注入し、ソ
ース／ドレイン領域２６を形成する。
【００４３】上記の本発明の不揮発性半導体記憶装置の
製造方法によれば、ＤＲＡＭ代替セル（メモリセル
（ａ））とフラッシュメモリ（メモリセル（ｂ））に膜
厚の異なるトンネル酸化膜２２を形成する工程を除け
ば、共通する工程でＤＲＡＭ代替セルとフラッシュメモ
リを同一基板上に形成することが可能となる。したがっ
て、従来のＤＲＡＭ、フラッシュメモリ混載ロジックＬ
ＳＩを製造する場合に比較して簡略化された工程で、同
様な機能を有するシステムＬＳＩを形成することが可能
となる。
製造方法によれば、ＤＲＡＭ代替セル（メモリセル
（ａ））とフラッシュメモリ（メモリセル（ｂ））に膜
厚の異なるトンネル酸化膜２２を形成する工程を除け
ば、共通する工程でＤＲＡＭ代替セルとフラッシュメモ
リを同一基板上に形成することが可能となる。したがっ
て、従来のＤＲＡＭ、フラッシュメモリ混載ロジックＬ
ＳＩを製造する場合に比較して簡略化された工程で、同
様な機能を有するシステムＬＳＩを形成することが可能
となる。
【００４４】（実施形態４）図５に本実施形態の不揮発
性半導体記憶装置の断面図を示す。本実施形態の不揮発
性半導体記憶装置はナノクリスタル型のメモリセルを有
し、（ａ−１）に示すＤＲＡＭ代替セルと、（ｂ−１）
に示すフラッシュメモリが形成されている。メモリセル
（ａ）および（ｂ）においては、それぞれ基板３１上に
ゲート絶縁膜（トンネル酸化膜）３２が形成され、トン
ネル酸化膜３２上にポリシリコン（またはゲルマニウ
ム）ナノクリスタル３３が点在するように形成されてい
る。ナノクリスタル３３を相互に分離するようにして、
トンネル酸化膜３２上に酸化膜３４が形成され、その上
層にゲート電極３５が積層されている。ゲート下部のチ
ャネル形成領域を挟んでソース／ドレイン領域３６が形
成されている。（ａ）と（ｂ）のメモリセルはトンネル
酸化膜３２の膜厚のみ異なり、それ以外の構造は共通す
る。
性半導体記憶装置の断面図を示す。本実施形態の不揮発
性半導体記憶装置はナノクリスタル型のメモリセルを有
し、（ａ−１）に示すＤＲＡＭ代替セルと、（ｂ−１）
に示すフラッシュメモリが形成されている。メモリセル
（ａ）および（ｂ）においては、それぞれ基板３１上に
ゲート絶縁膜（トンネル酸化膜）３２が形成され、トン
ネル酸化膜３２上にポリシリコン（またはゲルマニウ
ム）ナノクリスタル３３が点在するように形成されてい
る。ナノクリスタル３３を相互に分離するようにして、
トンネル酸化膜３２上に酸化膜３４が形成され、その上
層にゲート電極３５が積層されている。ゲート下部のチ
ャネル形成領域を挟んでソース／ドレイン領域３６が形
成されている。（ａ）と（ｂ）のメモリセルはトンネル
酸化膜３２の膜厚のみ異なり、それ以外の構造は共通す
る。
【００４５】ＤＲＡＭ代替セルであるメモリセル（ａ）
は、例えば画像や音声の一時保存などを行い、メモリセ
ル（ａ）のトンネル酸化膜３２は膜厚０．１８〜０．５
ｎｍ程度（自然酸化膜と同程度の膜厚）で形成される。
このトンネル酸化膜３２の膜厚は、ナノクリスタル３３
に対する電子の注入がＣＨＥ注入となるような範囲で設
定される。トンネル酸化膜が薄いほど書き込み速度が速
くなり、トンネル酸化膜が厚いほどデータ保持時間が長
くなる（Ｈｕｓｓｅｉｎ ｅｔ．ａｌ．ＩＥＥＥ ＴＲ
ＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥ
ＶＩＣＥＳ，４３，（１９９６）１５５３）。
は、例えば画像や音声の一時保存などを行い、メモリセ
ル（ａ）のトンネル酸化膜３２は膜厚０．１８〜０．５
ｎｍ程度（自然酸化膜と同程度の膜厚）で形成される。
このトンネル酸化膜３２の膜厚は、ナノクリスタル３３
に対する電子の注入がＣＨＥ注入となるような範囲で設
定される。トンネル酸化膜が薄いほど書き込み速度が速
くなり、トンネル酸化膜が厚いほどデータ保持時間が長
くなる（Ｈｕｓｓｅｉｎ ｅｔ．ａｌ．ＩＥＥＥ ＴＲ
ＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥ
ＶＩＣＥＳ，４３，（１９９６）１５５３）。
【００４６】図５（ａ−２）に示すように、メモリセル
（ａ）はデータの書き込みをＣＨＥ注入により行うた
め、ナノ秒オーダーの高速の書き込みが可能である。図
５（ａ−３）に示すように、データの消去はＦＮトンネ
リングにより行われるが、メモリセル（ａ）は通常のフ
ラッシュメモリに比較してトンネル酸化膜３２が薄く形
成されているため、データの消去を高速で行うことが可
能である。以上のように、メモリセル（ａ）はデータ保
持時間は短いが、データの書き換えを高速で行うことが
可能である。
（ａ）はデータの書き込みをＣＨＥ注入により行うた
め、ナノ秒オーダーの高速の書き込みが可能である。図
５（ａ−３）に示すように、データの消去はＦＮトンネ
リングにより行われるが、メモリセル（ａ）は通常のフ
ラッシュメモリに比較してトンネル酸化膜３２が薄く形
成されているため、データの消去を高速で行うことが可
能である。以上のように、メモリセル（ａ）はデータ保
持時間は短いが、データの書き換えを高速で行うことが
可能である。
【００４７】長時間のデータ保持が可能であるメモリセ
ル（ｂ）は、例えばプログラムやデータの保存に用いら
れる。メモリセル（ｂ）のトンネル酸化膜３２は膜厚
２．２ｎｍ以上で形成される。図５（ｂ−２）および
（ｂ−３）に示すように、メモリセル（ｂ）においては
データの書き込み、消去のいずれもＦＮトンネリングに
より行われる。メモリセル（ｂ）は通常のフラッシュメ
モリとして動作させる。
ル（ｂ）は、例えばプログラムやデータの保存に用いら
れる。メモリセル（ｂ）のトンネル酸化膜３２は膜厚
２．２ｎｍ以上で形成される。図５（ｂ−２）および
（ｂ−３）に示すように、メモリセル（ｂ）においては
データの書き込み、消去のいずれもＦＮトンネリングに
より行われる。メモリセル（ｂ）は通常のフラッシュメ
モリとして動作させる。
【００４８】上記の本実施形態の不揮発性半導体記憶装
置によれば、ＤＲＡＭ代替セルとして機能するメモリセ
ル（ａ）において、データの書き込みおよび消去を高速
で行うことが可能である。また、トンネル酸化膜が厚く
形成されたメモリセル（ｂ）においては長時間のデータ
保持が可能である。特性の異なるメモリセルが１チップ
化されることにより、不揮発性半導体記憶装置の高集積
化が可能となる。また、本実施形態の不揮発性半導体記
憶装置によれば、ＤＲＡＭ代替セルにおけるリフレッシ
ュ間隔はＤＲＡＭの場合よりも長くすることが可能であ
り、ＤＲＡＭ混載の半導体記憶装置に比較して低消費電
力とすることができる。
置によれば、ＤＲＡＭ代替セルとして機能するメモリセ
ル（ａ）において、データの書き込みおよび消去を高速
で行うことが可能である。また、トンネル酸化膜が厚く
形成されたメモリセル（ｂ）においては長時間のデータ
保持が可能である。特性の異なるメモリセルが１チップ
化されることにより、不揮発性半導体記憶装置の高集積
化が可能となる。また、本実施形態の不揮発性半導体記
憶装置によれば、ＤＲＡＭ代替セルにおけるリフレッシ
ュ間隔はＤＲＡＭの場合よりも長くすることが可能であ
り、ＤＲＡＭ混載の半導体記憶装置に比較して低消費電
力とすることができる。
【００４９】次に、上記の本実施形態の半導体装置の製
造方法について説明する。本実施形態の半導体装置の製
造方法は、図３に示す実施形態２の半導体装置の製造方
法と実質的に同様に行うことができる。まず、シリコン
基板３１の表面に１回目の熱酸化（Ｎ2 希釈酸化）を行
い、酸化膜を形成する。１回目の熱酸化においては、メ
モリセル（ｂ）に形成する厚いトンネル酸化膜１２とメ
モリセル（ａ）に形成する薄いトンネル酸化膜１２の膜
厚差に相当する分の酸化膜を形成する。
造方法について説明する。本実施形態の半導体装置の製
造方法は、図３に示す実施形態２の半導体装置の製造方
法と実質的に同様に行うことができる。まず、シリコン
基板３１の表面に１回目の熱酸化（Ｎ2 希釈酸化）を行
い、酸化膜を形成する。１回目の熱酸化においては、メ
モリセル（ｂ）に形成する厚いトンネル酸化膜１２とメ
モリセル（ａ）に形成する薄いトンネル酸化膜１２の膜
厚差に相当する分の酸化膜を形成する。
【００５０】続いて、メモリセル（ｂ）に形成された酸
化膜を例えばレジストを用いて被覆し、メモリセル
（ａ）に形成された酸化膜をエッチング除去する。その
後、メモリセル（ｂ）上のレジストを除去し、２回目の
熱酸化を行う。２回目の熱酸化において、メモリセル
（ａ）に形成する薄いトンネル酸化膜の膜厚分の酸化膜
を形成することにより、メモリセル（ａ）、（ｂ）のそ
れぞれに所定の膜厚のトンネル酸化膜３２が形成され
る。
化膜を例えばレジストを用いて被覆し、メモリセル
（ａ）に形成された酸化膜をエッチング除去する。その
後、メモリセル（ｂ）上のレジストを除去し、２回目の
熱酸化を行う。２回目の熱酸化において、メモリセル
（ａ）に形成する薄いトンネル酸化膜の膜厚分の酸化膜
を形成することにより、メモリセル（ａ）、（ｂ）のそ
れぞれに所定の膜厚のトンネル酸化膜３２が形成され
る。
【００５１】次に、メモリセル（ａ）、（ｂ）のそれぞ
れのトンネル酸化膜３２上に、粒径が数ｎｍ〜数１０ｎ
ｍのナノクリスタル３３を形成する。ナノクリスタル３
３を形成するには、微結晶を直接堆積させるか、あるい
は、シリコンまたはゲルマニウムを酸化膜３４に注入し
てからアニールを行って結晶化させる。ナノクリスタル
３３を含有する酸化膜３４の上層に、ゲート電極３５を
形成するための層として例えばポリシリコン層を積層さ
せる。レジストをマスクとして、ゲート電極３５、ナノ
クリスタル３３を含有する酸化膜３４およびトンネル酸
化膜３２に例えばドライエッチングを行い、ゲート電極
パターンに加工する。その後、ゲート電極をマスクとし
て基板３１に不純物をイオン注入し、ソース／ドレイン
領域３６を形成する。
れのトンネル酸化膜３２上に、粒径が数ｎｍ〜数１０ｎ
ｍのナノクリスタル３３を形成する。ナノクリスタル３
３を形成するには、微結晶を直接堆積させるか、あるい
は、シリコンまたはゲルマニウムを酸化膜３４に注入し
てからアニールを行って結晶化させる。ナノクリスタル
３３を含有する酸化膜３４の上層に、ゲート電極３５を
形成するための層として例えばポリシリコン層を積層さ
せる。レジストをマスクとして、ゲート電極３５、ナノ
クリスタル３３を含有する酸化膜３４およびトンネル酸
化膜３２に例えばドライエッチングを行い、ゲート電極
パターンに加工する。その後、ゲート電極をマスクとし
て基板３１に不純物をイオン注入し、ソース／ドレイン
領域３６を形成する。
【００５２】上記の本発明の不揮発性半導体記憶装置の
製造方法によれば、ＤＲＡＭ代替セル（メモリセル
（ａ））とフラッシュメモリ（メモリセル（ｂ））に膜
厚の異なるトンネル酸化膜３２を形成する工程を除け
ば、共通する工程でＤＲＡＭ代替セルとフラッシュメモ
リを同一基板上に形成することが可能となる。したがっ
て、従来のＤＲＡＭ、フラッシュメモリ混載ロジックＬ
ＳＩを製造する場合に比較して簡略化された工程で、同
様な機能を有するシステムＬＳＩを形成することが可能
となる。
製造方法によれば、ＤＲＡＭ代替セル（メモリセル
（ａ））とフラッシュメモリ（メモリセル（ｂ））に膜
厚の異なるトンネル酸化膜３２を形成する工程を除け
ば、共通する工程でＤＲＡＭ代替セルとフラッシュメモ
リを同一基板上に形成することが可能となる。したがっ
て、従来のＤＲＡＭ、フラッシュメモリ混載ロジックＬ
ＳＩを製造する場合に比較して簡略化された工程で、同
様な機能を有するシステムＬＳＩを形成することが可能
となる。
【００５３】本発明の不揮発性半導体記憶装置およびそ
の製造方法の実施形態は、上記の説明に限定されない。
例えば、メモリセルはトンネル酸化膜上にシリコン窒化
膜が形成され、その上層にゲート電極が積層されたＭＮ
ＯＳ型の構造であってもよい。その他、本発明の要旨を
逸脱しない範囲で、種々の変更が可能である。
の製造方法の実施形態は、上記の説明に限定されない。
例えば、メモリセルはトンネル酸化膜上にシリコン窒化
膜が形成され、その上層にゲート電極が積層されたＭＮ
ＯＳ型の構造であってもよい。その他、本発明の要旨を
逸脱しない範囲で、種々の変更が可能である。
【００５４】
【発明の効果】本発明の不揮発性半導体記憶装置によれ
ば、データの書き込みが高速化された記憶素子と、デー
タ保持時間が長い記憶素子とが１チップ化されるため、
多機能な不揮発性半導体記憶装置の集積化が可能とな
る。本発明の不揮発性半導体記憶装置の製造方法によれ
ば、高速性に優れた記憶素子と、データ保持時間が長い
記憶素子とを、同一基板上に簡略な工程で形成すること
が可能となり、製造コストを低減させることができる。
ば、データの書き込みが高速化された記憶素子と、デー
タ保持時間が長い記憶素子とが１チップ化されるため、
多機能な不揮発性半導体記憶装置の集積化が可能とな
る。本発明の不揮発性半導体記憶装置の製造方法によれ
ば、高速性に優れた記憶素子と、データ保持時間が長い
記憶素子とを、同一基板上に簡略な工程で形成すること
が可能となり、製造コストを低減させることができる。
【図１】本発明の実施形態１に係る不揮発性半導体記憶
装置の平面図である。
装置の平面図である。
【図２】本発明の実施形態２に係る不揮発性半導体記憶
装置の構造および動作を表す断面図であり、（ａ−１）
〜（ａ−３）はＤＲＡＭ代替セル、（ｂ−１）〜（ｂ−
３）はフラッシュメモリを示す。
装置の構造および動作を表す断面図であり、（ａ−１）
〜（ａ−３）はＤＲＡＭ代替セル、（ｂ−１）〜（ｂ−
３）はフラッシュメモリを示す。
【図３】本発明の実施形態２に係る不揮発性半導体記憶
装置の製造方法の製造工程を表す断面図であり、（ａ−
１）〜（ａ−５）はＤＲＡＭ代替セル部分、（ｂ−１）
〜（ｂ−５）はフラッシュメモリ部分を示す。
装置の製造方法の製造工程を表す断面図であり、（ａ−
１）〜（ａ−５）はＤＲＡＭ代替セル部分、（ｂ−１）
〜（ｂ−５）はフラッシュメモリ部分を示す。
【図４】本発明の実施形態３に係る不揮発性半導体記憶
装置の構造および動作を表す断面図であり、（ａ−１）
〜（ａ−３）はＤＲＡＭ代替セル、（ｂ−１）〜（ｂ−
３）はフラッシュメモリを示す。
装置の構造および動作を表す断面図であり、（ａ−１）
〜（ａ−３）はＤＲＡＭ代替セル、（ｂ−１）〜（ｂ−
３）はフラッシュメモリを示す。
【図５】本発明の実施形態４に係る不揮発性半導体記憶
装置の構造および動作を表す断面図であり、（ａ−１）
〜（ａ−３）はＤＲＡＭ代替セル、（ｂ−１）〜（ｂ−
３）はフラッシュメモリを示す。
装置の構造および動作を表す断面図であり、（ａ−１）
〜（ａ−３）はＤＲＡＭ代替セル、（ｂ−１）〜（ｂ−
３）はフラッシュメモリを示す。
１、１１、２１、３１…基板、２…高速でデータの書き
込みが行われるメモリセル、３…データ保持時間の長い
メモリセル、１２、２２、３２…トンネル酸化膜、１３
…フローティングゲート、１４…中間絶縁膜、１５…コ
ントロールゲート、１６、２６…ソース／ドレイン領
域、２３…シリコン窒化膜、２４、３４…酸化膜、２
５、３５…ゲート電極、３３…ナノクリスタル。
込みが行われるメモリセル、３…データ保持時間の長い
メモリセル、１２、２２、３２…トンネル酸化膜、１３
…フローティングゲート、１４…中間絶縁膜、１５…コ
ントロールゲート、１６、２６…ソース／ドレイン領
域、２３…シリコン窒化膜、２４、３４…酸化膜、２
５、３５…ゲート電極、３３…ナノクリスタル。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792 Ｆターム(参考） 5F001 AA14 AA19 AA25 AA43 AA61 AA62 AB08 AC02 AC06 AE02 AE08 AF06 AF10 AG02 AG12 5F083 AD69 EP09 EP18 EP22 EP23 ER02 ER03 ER09 ER14 ER22 ER30 GA01 GA05 GA09 GA28 GA30 ZA12 ZA14
Claims (17)
- 【請求項１】半導体基板のチャネル形成領域上に形成さ
れたゲート絶縁膜と、 前記ゲート絶縁膜上に形成された電荷蓄積手段と、 前記電荷蓄積手段上に形成された制御電極と、 前記半導体基板に前記チャネル形成領域を隔てて形成さ
れたソース領域およびドレイン領域とを有し、 前記制御電極に電圧を印加して前記電荷蓄積手段に対す
る電荷の注入または電荷の引き抜きを行い、情報を記憶
する記憶素子が複数形成された不揮発性半導体記憶装置
であって、 前記複数の記憶素子は、前記電荷蓄積手段に対する電荷
の注入がチャネルホットエレクトロン注入により行われ
る第１の記憶素子と、 前記第１の記憶素子に比較して前記ゲート絶縁膜が厚く
形成され、前記電荷蓄積手段に対する電荷の注入がファ
ウラー・ノルドハイムトンネル注入により行われる第２
の記憶素子とを含む不揮発性半導体記憶装置。 - 【請求項２】前記電荷蓄積手段は、前記ゲート絶縁膜上
に形成された電気的に浮遊状態である導電体層と、前記
導電体層と前記制御電極との間に形成された中間絶縁膜
とからなる積層膜に形成された電荷トラップである請求
項１記載の不揮発性半導体記憶装置。 - 【請求項３】前記ゲート絶縁膜は酸化シリコンを含有す
る請求項２記載の不揮発性半導体記憶装置。 - 【請求項４】前記導電体層はポリシリコンを含有する請
求項２記載の不揮発性半導体記憶装置。 - 【請求項５】前記中間絶縁膜は酸化シリコンを含有する
請求項２記載の不揮発性半導体記憶装置。 - 【請求項６】前記ゲート絶縁膜は酸化シリコンを含有
し、 前記電荷蓄積手段は、前記ゲート絶縁膜上に形成された
シリコン窒化膜と、前記シリコン窒化膜上に形成された
酸化シリコンを含有するトップ絶縁膜とからなる積層膜
に、離散化して形成された電荷トラップである請求項１
記載の不揮発性半導体記憶装置。 - 【請求項７】前記ゲート絶縁膜は酸化シリコンを含有
し、 前記電荷蓄積手段は、前記ゲート絶縁膜上に形成された
シリコン窒化膜に離散化して形成された電荷トラップで
ある請求項１記載の不揮発性半導体記憶装置。 - 【請求項８】前記ゲート絶縁膜上に分散して形成された
複数の半導体粒子と、 前記半導体粒子を被覆し、前記制御電極下部に形成され
た絶縁膜とを有し、 前記電荷蓄積手段は前記複数の半導体粒子に形成された
電荷トラップである請求項１記載の不揮発性半導体記憶
装置。 - 【請求項９】前記ゲート絶縁膜は酸化シリコンを含有す
る請求項８記載の不揮発性半導体記憶装置。 - 【請求項１０】前記半導体粒子はポリシリコンナノクリ
スタルである請求項８記載の不揮発性半導体記憶装置。 - 【請求項１１】同一の半導体基板上に、チャネルホット
エレクトロンにより電荷蓄積手段に電荷を注入して情報
を記憶する第１の記憶素子と、ファウラー・ノルドハイ
ムトンネリングにより電荷蓄積手段に電荷を注入して情
報を記憶する第２の記憶素子とを形成する不揮発性半導
体記憶装置の製造方法であって、 前記第１の記憶素子のチャネル形成領域上にゲート絶縁
膜を形成し、前記第２の記憶素子のチャネル形成領域上
に、前記第１の記憶素子のゲート絶縁膜よりも厚いゲー
ト絶縁膜を形成する工程と、 前記第１および第２の記憶素子の前記ゲート絶縁膜上
に、電荷蓄積手段を形成する工程と、 前記第１および第２の記憶素子の前記電荷蓄積手段上
に、電圧が印加され、前記電圧の印加により前記電荷蓄
積手段に対する電荷の注入または電荷の引き抜きを制御
する制御電極を形成する工程と、 前記半導体基板に、前記チャネル形成領域を隔てて前記
第１および第２の記憶素子のソース領域およびドレイン
領域をそれぞれ形成する工程とを有する不揮発性半導体
記憶装置の製造方法。 - 【請求項１２】前記ゲート絶縁膜を形成する工程は、前
記半導体基板に第１の熱酸化を行い、前記第１および第
２の記憶素子のチャネル形成領域上に第１の酸化膜を形
成する工程と、 前記第２の記憶素子に形成された前記第１の酸化膜を保
護し、前記第１の記憶素子に形成された前記第１の酸化
膜を除去する工程と、 第２の熱酸化を行って前記第１および第２の記憶素子の
チャネル形成領域上に第２の酸化膜を形成し、前記第２
の記憶素子のゲート絶縁膜を前記第１の記憶素子のゲー
ト絶縁膜よりも厚くする工程とを有する請求項１１記載
の不揮発性半導体記憶装置の製造方法。 - 【請求項１３】前記半導体基板はシリコン基板であり、
前記第１および第２の酸化膜はシリコン酸化膜である請
求項１２記載の不揮発性半導体記憶装置の製造方法。 - 【請求項１４】前記電荷蓄積手段を形成する工程は、前
記ゲート絶縁膜上に電気的に浮遊状態であり、かつ電荷
トラップである導電体層を形成する工程と、 前記導電体層上に中間絶縁膜を形成する工程とを有する
請求項１１記載の不揮発性半導体記憶装置の製造方法。 - 【請求項１５】前記ゲート絶縁膜を形成する工程はシリ
コン酸化膜を形成する工程であり、 前記電荷蓄積手段を形成する工程は、前記ゲート絶縁膜
上にシリコン窒化膜を形成する工程と、 前記シリコン窒化膜上に酸化シリコンを含有するトップ
絶縁膜を形成する工程とを有する請求項１１記載の不揮
発性半導体記憶装置の製造方法。 - 【請求項１６】前記ゲート絶縁膜を形成する工程はシリ
コン酸化膜を形成する工程であり、 前記電荷蓄積手段を形成する工程は、前記ゲート絶縁膜
上にシリコン窒化膜を形成する工程を有する請求項１１
記載の不揮発性半導体記憶装置の製造方法。 - 【請求項１７】前記電荷蓄積手段を形成する工程は、前
記ゲート絶縁膜上に電荷トラップである複数の半導体粒
子を分散させて形成する工程と、 前記半導体粒子を被覆する絶縁膜を形成する工程とを有
する請求項１１記載の不揮発性半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11182849A JP2001015613A (ja) | 1999-06-29 | 1999-06-29 | 不揮発性半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11182849A JP2001015613A (ja) | 1999-06-29 | 1999-06-29 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001015613A true JP2001015613A (ja) | 2001-01-19 |
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ID=16125545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11182849A Pending JP2001015613A (ja) | 1999-06-29 | 1999-06-29 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001015613A (ja) |
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-
1999
- 1999-06-29 JP JP11182849A patent/JP2001015613A/ja active Pending
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