CN103681865B - 包括不对称硅化物结构的场效应晶体管及相关器件 - Google Patents

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Abstract

本发明涉及一种鳍式场效应晶体管及其相关器件。该鳍式场效应晶体管可以包括鳍式场效应晶体管的源极区和漏极区。鳍式场效应晶体管的栅极可以横跨源极区与漏极区之间的鳍式场效应晶体管的鳍。第一硅化物层和第二硅化物层可以分别在源极区和漏极区上。第一硅化物层和第二硅化物层可以分别包括面对横跨鳍的栅极的第一表面和第二表面，其中，第一表面和第二表面的尺寸是不同的。

Description

包括不对称硅化物结构的场效应晶体管及相关器件
相关申请的交叉引用
本申请要求于2012年9月26日提交的韩国专利申请No.10-2012-0107381的优先权，该专利申请的全部公开通过引用结合到本文中。
技术领域
本发明构思的实施例涉及存储器件，并且更具体地涉及鳍式场效应晶体管（FET）。
背景技术
随着FET变得更小并且其制造过程被更多地分段，相关晶体管接触件的复杂性会变成问题。随着此类接触件变得更加复杂，与那些接触件相关联的寄生电容会是个问题。
发明内容
根据本发明构思的实施例可以提供包括不对称硅化物结构的FET和相关器件。按照这些实施例，在本发明构思的一些实施例中，场效应晶体管可以包括在FET的源极上的第一硅化物层，其中，第一硅化物层可以与FET的栅极分离。第二硅化物层可以在FET的漏极上并且第二硅化物层可以与栅极分离，并且至少一个接触层可以在第一硅化物层和第二硅化物层中的每一个上。可以调节第一硅化物层和第二硅化物层中的至少一个的长宽比，使得第一硅化物层和第二硅化物层彼此不对称。
在根据本发明构思的一些实施例中，一种存储器件可以包括具有多个存储器单元的存储器单元阵列。外围电路可以配置成访问存储器单元，其中，每个存储器单元可以包括多个场效应晶体管。场效应晶体管可以包括在FET的源极上的第一硅化物层，其中，第一硅化物层可以与FET的栅极分离。第二硅化物层可以在FET的漏极上，其中，第二硅化物层可以与栅极分离，并且第二硅化物层相对于栅极的面积与第一硅化物层相对于栅极的面积具有非对称关系。至少一个接触件可以定位在第一硅化物层和第二硅化物层中的每一个上。
在根据本发明构思的一些实施例中，一种存储器控制器可以包括存储器件和可以配置成控制存储器件的操作的微处理器。该存储器件可以包括具有多个存储器单元的存储器单元阵列，所述多个存储器单元中的每一个可以包括多个场效应晶体管、可以配置成访问存储器单元阵列以执行读操作或写操作的访问控制电路以及可以配置成生成控制信号以用于控制访问控制电路的操作的控制信号生成电路。
在根据本发明构思的一些实施例中，一种系统芯片（SoC）可以包括中央处理单元（CPU）、可以配置成访问外部存储器以根据CPU的控制来读数据或写数据的存储器控制器以及可以配置成存储将根据CPU的控制来读或写的数据的存储器件。该存储器件可以包括具有多个存储器单元的存储器单元阵列和可以配置成访问存储器单元的外围电路。
每个存储器单元可以包括多个场效应晶体管。每个场效应晶体管可以包括位于源极上并与栅极分离的第一硅化物层。第二硅化物层可以定位在漏极上并与栅极分离，第二硅化物层相对于栅极的面积与第一硅化物层相对于栅极的面积可以具有非对称关系。至少一个接触件可以位于第一硅化物层和第二硅化物层中的每一个上。
在一些实施例中，一种鳍式场效应晶体管（finFET）可以包括finFET的源极区和漏极区。finFET的栅极可以横跨（cross over）源极区与漏极区之间的finFET的鳍。第一硅化物层和第二硅化物层可以分别在源极区和漏极区上。第一硅化物层和第二硅化物层可以分别包括面对横跨鳍的栅极的第一表面和第二表面，其中，第一表面和第二表面的尺寸是不同的。
附图说明
通过参考附图来详细地描述本发明构思的示例性实施例，本发明构思的上述及其他特征和优点将变得更加显而易见，在所述附图中：
图1是场效应晶体管（FET）的透视图；
图2是根据本发明构思的一些实施例的FET的详细透视图；
图3是图2中所示的FET中的栅极的第一端处的硅化物的透视图；
图4是图2中所示的FET中的栅极的第二端处的硅化物的透视图；
图5是从图2中所示的FET中的栅极的第一端看到的硅化物和接触层的截面图；
图6是从图2中所示的FET中的栅极的第二端看到的硅化物和接触层的截面图；
图7是示出根据本发明构思的一些实施例的相对于单元晶体管中的硅化物长度的栅极-硅化物电容和源极/漏极表面电阻的示图；
图8是根据本发明构思的一些实施例的包括单元晶体管的位单元阵列中的寄生电容和电阻的电路图；
图9是示出相对于图8中所示的位单元阵列的单元晶体管中的硅化物长度的栅极-硅化物电容、源极/漏极表面电阻以及电阻-电容（RC）延迟的示图；
图10是根据本发明构思的一些实施例的单元晶体管的电路图；
图11是图10中所示的传输晶体管的电压-电流示图；
图12是比较示例中的根据使用平面工艺制造的静态随机存取存储器（SRAM）位单元中的传输晶体管和驱动晶体管的电流对比电流的示图；
图13是比较示例中的根据包括FET的SRAM位单元中的传输晶体管和驱动晶体管的电流对比电流的示图；
图14是根据本发明构思的一些实施例的根据包括FET的SRAM位单元中的传输晶体管和驱动晶体管的电流对比电流的示图；
图15是6晶体管（6T）存储器单元的电路图；
图16是8晶体管（8T）存储器单元的电路图；
图17是根据本发明构思的一些实施例的包括晶体管的存储器件的框图；
图18是根据本发明构思的一些实施例的包括图17中所示的存储器件的存储器系统的框图；
图19是根据本发明构思的一些实施例的包括图17中所示的存储器件的存储器系统的框图；
图20是根据本发明构思的一些实施例的包括图17中所示的存储器件的移动设备的框图；
图21是根据本发明构思的一些实施例的包括图17中所示的存储器件的电子系统的框图；
图22是根据本发明构思的一些实施例的包括图17中所示的存储器件的存储卡的框图；
图23是根据本发明构思的一些实施例的包括图17中所示的存储器件的成像系统的框图；
图24是根据本发明构思的一些实施例的包括图17中所示的存储器件的存储器系统的框图；以及
图25是根据本发明构思的一些实施例的包括图17中所示的存储器件的系统芯片（SoC）的框图。
具体实施方式
在本文中参考截面示图来描述本发明构思的示例性实施例，所述截面示图是理想化实施例和示例性实施例的中间结构的示意性示图。因而，作为例如制造技术和/或公差的结果的与图示形状的变化是可预期的。因此，不应将本发明构思的示例性实施例理解为局限于本文所示的特定形状，而是应当包括例如由制造引起的形状方面的偏差。
除非另外定义，否则本文所使用的所有术语（包括技术术语和科学术语）具有与本发明所属领域的技术人员一般理解的相同的含义。还将理解的是，应将诸如在常用词典中所定义的那些术语解释为具有与其在相关技术的上下文中一致的意义，并且不应当以理想化或过度形式化的意义来解释，除非在本文中明确地进行了这样的定义。
本文中所使用的术语是仅仅是出于描述特定示例性实施例的目的，并且并不意图限制实施例。本文所使用的单数形式“一”、“一个”和“该”意图也包括复数形式，除非上下文另外明确地指出。还将理解的是，当在本说明书中使用时，术语“包括”、“包含”和/或“含有”指定所述特征、整体、步骤、操作、元件和/或部件的存在，但是不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、部件和/或它们的组。
应当理解的是，当一个元件被称为“耦合到”、“连接到”或“可响应于”另一元件或“在另一元件上面”时，所述一个元件可以直接耦合到、连接到或可响应于所述另一元件或直接在所述另一元件上，或者也可以存在中间元件。相反，当一个元件被称为“直接耦合到”、“直接连接到”或“直接响应于”另一元件或“直接在另一元件上面”时，不存在中间元件。本文所使用的术语“和/或”包括相关所列项目中的一个或多个的任何和所有组合。
应当理解的是，虽然在本文中可以使用术语第一、第二等来描述各种元件，但这些元件不应受这些术语的限制。这些术语仅用来将元件彼此区别开。因此，在不脱离各实施例的指教的情况下，可以将第一元件称为第二元件。
在本文中可以为了便于描述而使用空间相对术语，诸如“下面”、“之下”、“下”、“之上”、“上”等，以描述如图中所示的一个元件或特征与另一个（一些）元件或特征的关系。应当理解的是，除了图中所描绘的取向之外，这些空间相对术语还意图涵盖在使用或操作中的设备的不同取向。例如，如果图中的一个器件被翻转，则被描述为在其他元件的“之下”或“下面”的元件或特征将取向为在其他元件或特征“之上”。因此，示例性性术语“下面”可以涵盖之上和之下两种取向。可以另外地对器件进行取向（旋转90度或以其他取向），并且可以相应地解释在本文中所使用的空间相对描述词。
图1是场效应晶体管（FET）10的透视图。FET10包括衬底5、绝缘层4、源极2、漏极3以及栅极1。绝缘层4形成在衬底5（例如，Si衬底）上并且FET10形成在绝缘层4（例如，SiO2层）上。FET10通常包括由硅或其他半导体材料形成的鳍（在源极2与漏极3之间）和由多晶硅或其他半导体材料形成以覆盖鳍的栅极1。在源极区与漏极区之间的栅极1下面延伸的鳍的一部分处形成沟道。FET10具有围绕沟道的双栅极结构。
图2是根据本发明构思的一些实施例的FET10的详细透视图。参考图2，FET10包括栅极1、源极2、漏极3、硅化物层6a和6b、一个或多个接触层7a、7b、8a和8b以及一个和多个金属线9a和9b。
可以在鳍结构中实现FET10，通过蚀刻半导体衬底以形成硅鳍、用绝缘材料来填充相邻硅鳍之间的空间（或沟槽）以将相邻硅鳍彼此电隔离并使硅鳍的侧壁暴露来形成所述鳍结构。换言之，栅极1在源极2和漏极3之间，并且硅化物层6a和6b、接触层7a、7b、8a和8b以及金属线9a和9b被与栅极1分离。
接触层7a、7b、8a和8b被堆叠以分别将源极2和漏极3连接到金属线9a和9b。换言之，接触层7a、7b、8a和8b分别将源极2和漏极3与金属线9a和9b电连接。
硅化物层6a和6b分别在接触层7a和7b与源极2和漏极3的上表面之间，以减小源极2和漏极3相对的表面电阻，并且将源极2和漏极3的高度调节至栅极1的高度。
具有鳍结构的FET10可以在每个层（即，硅化物层和接触层）与栅极1之间具有寄生电容。当在源极2和/或漏极3中生成的信号被传送到金属线9a和9b时，FET10的交流电（AC）性能可能由于寄生电容而退化。如本发明人所认识到的，与各层相关联的寄生电容越少，FET10的性能可以越高。每个层与栅极1之间的寄生电容由等式1给定：
其中，C是各个寄生电容，A1是面对栅极1的层的面积，D1是该层与栅极1之间的距离，ε是介电常数。换言之，为了减小寄生电容C，可以减小面对栅极1的层（例如，接触层或硅化物层）的面积A1，或者可以增加各层与栅极1之间的距离。替换地，可以调节所述面积和距离两者。在一些实施例中，该距离是从层的面至栅极的平均距离。
根据本发明构思的实施例，通过调节FET10中的栅极1的两个侧面处的硅化物层6a和6b的长宽比来减少由于寄生电容而引起的退化。在一些实施例中，可以调节源极2侧处的第一硅化物层6a的长宽比，使得第一硅化物层6a和漏极3侧处的第二硅化物层6b在FET10中是不对称的。在一些实施例中，可以调节漏极3侧处的第二硅化物层6b的长宽比，使得源极2侧处的第一硅化物层6a和第二硅化物层6b在FET10中是不对称的。在一些实施例中，调节第一硅化物层6a和第二硅化物层6b两者的长宽比，使得第一硅化物层6a和第二硅化物层6b是不对称的。
图3是图2中所示的FET10中的栅极1的第一端处的硅化物层6a和栅极1的透视图。图4是图2中所示的FET10中的栅极1的第二端处的硅化物层6b和栅极1的透视图。图5是从图2中所示的FET10中的栅极1的第一端看到的硅化物层6a和接触层7a和8a的截面图。图6是从图2中所示的FET10中的栅极1的第二端看到的硅化物层6b和接触层7b和8b的截面图。假设调节漏极3侧处的第二硅化物层6b的长宽比，使得第一硅化物层6a和第二硅化物层6b在FET10中是不对称的。
参考图3和图5，未调节第一硅化物层6a的长宽比，并且第一硅化物层6a面对栅极的表面相对于栅极1具有面积A1并且以距离D1与栅极1分离。然而，参考图4和图6，调节第二硅化物层6b的表面60的长宽比，并且第二硅化物层6b相对于栅极1具有面积B1并且以距离D1与栅极1分离。这时，面积A1大于面积B1。当第一硅化物层6a的表面50的横向长度和纵向长度分别是L1和L2时，第二硅化物层6b的表面60的面积B1的横向长度L1被减小至L3，使得面积A1和B1彼此不同，即是不对称的。可以不调节第一硅化物层6a和第二硅化物层6b的长度L2，这是因为会影响接触层7a和8a或7b和8b与源极2或漏极3之间的高度。
本发明构思不限于当前实施例。可以在FET10中调节面对栅极1的两侧的硅化物层6a和6b的每个表面的长宽比，使得可以减少由于寄生电容而引起的退化。例如，可以通过调节FET10中的源极2侧处的第一硅化物层6a的表面50的长宽比来在栅极1附近不对称地布置第一硅化物层6a和第二硅化物层6b。替换地，可以通过调节FET10中的源极2侧处的第一硅化物层6a的表面50的长宽比和漏极3侧处的第二硅化物层6b的表面60的长宽比来在栅极1附近不对称地布置第一硅化物层6a和第二硅化物层6b。
图7是示出根据本发明构思的一些实施例的相对于单元晶体管中的硅化物长度L的栅极-硅化物电容和源极/漏极表面电阻的示图。参考图7，当如图3至图6中所示地减小硅化物层的横向长度（这时，L1>L3）以便减小栅极-硅化物面积（例如，A1）时，栅极-硅化物电容线性地减小。同时，使用等式2能够获得源极/漏极表面电阻：
其中，R是表面电阻，ρ是电阻系数，“l”是长度，S是面积。
根据等式2，表面电阻R与面对栅极1的硅化物的面积A1成反比，并且与栅极1与硅化物之间的距离D1成正比例。因此，当通过调节硅化物的横向长度而将硅化物的面积从A1减小至B1时，源极/漏极表面电阻增加。
换言之，当调节栅极1的两侧处的硅化物层6a和6b至不对称时，栅极-硅化物电容减小，但是源极/漏极表面电阻R增加。如果这仅仅在单个FET10中发生，则可能不能构成FET10的AC性能增加。然而，在包括多个FET10的位单元阵列的情况下，AC性能增加。这将参考图8至图14来详细地描述。
图8是根据本发明构思的一些实施例的包括单元晶体管（即，FET10）的位单元阵列中的寄生电容和电阻的电路图。图9是示出相对于图8中所示的位单元阵列的FET10中的硅化物长度L的栅极-硅化物电容、源极/漏极表面电阻以及电阻-电容（RC）延迟的示图。在图8中，Rsd表示源极-漏极寄生电阻，Rch表示在FET10的沟道中发生的寄生电阻，RTS表示栅极-硅化物电阻，CTS表示栅极-硅化物电容，RCA和RS0表示栅极-接触件电阻，CCA和CS0表示栅极-接触件电容，CS1和RS1分别表示栅极-金属电容和栅极-金属电阻。
当针对位单元阵列对寄生电容和寄生电阻进行建模时，“n”个FET D1至Dn被并联连接至单个位线，如图8中所示。即使存在多个栅极-硅化物电阻RTS，由于并联连接而仅一个栅极-硅化物电阻RTS实质上具有影响，如圆圈E1中所示，这是因为字线激活一个FET D1以读取数据位。总电阻RTotal是当使能单个位线时具有影响的电阻的和，并且被定义为等式3：
RTotal＝Rch+Rsd+RTS+RCA+RS0+RS1+RD2. (3)
在这里，由于栅极-接触件电阻RCA和RS0及栅极-金属电阻RS1是固定的，所以总电阻RTotal实质上受到栅极-硅化物电阻RTS的影响。多个栅极-硅化物电容CTS被并联地连接。每个位单元的电容CD1基于串联连接被定义为等式4，并且每个位线的电容CTotal基于并联连接被定义为等式5：
以及 (4)
CTotal＝CD1+CD2+…+CDn (5)
相对于每个位线的电容CTotal，被并联地连接到单个位线的圆圈E1至En中的所有栅极-硅化物电容CTS实质上具有影响。由于栅极-接触件电容CCA和CS0和栅极-金属电容CS1是固定的，所以总电容CTotal实质上受到栅极-硅化物电容CTS的影响。
在单个FET10中，如图9中所示，随着一个硅化物层的长度L增加，栅极-硅化物电阻RTS增加（②）并且栅极-硅化物电容CTS减小。然而，在其中连接了多个FET10的整个位单元阵列中，即使总电阻随着栅极-硅化物电阻RTS增加（②）而增加，每个位线的电容CTotal也由于栅极-硅化物电容CTS的减小（①）而减小。结果，时间常数（即RC延迟）在位单元阵列中减小因此，包括具有多个FET10的位单元阵列的存储器件的整体性能增加。
图10是根据本发明构思的一些实施例的单元晶体管的电路图。图11是图10中所示的传输晶体管的电压-电流示图。
参考图10，当包括FET10的位单元被建模时，位单元包括总电阻RTotal、传输晶体管TRPASS以及驱动晶体管TRDrive。当根据位单元上的操作而使能字线时，传输晶体管TRPASS和驱动晶体管TRDrive被导通。根据操作，如表1中所示确定源极-漏极方向。
表1
操作 源极 漏极
读 Q1 Q2
写 Q2 Q1
在读操作中，传输晶体管TRPASS具有作为源极的节点Q1和作为漏极的节点Q2。在读操作期间，漏极电压由于总电阻RTotal而下降并且漏极-源极电压VDS减小。读电流Iread从节点Q2流到节点Q1。这时，传输晶体管TRPASS在饱和区中，这是因为即使漏极-源极电压VDS减小栅极-源极电压也几乎不改变（⑥），如图11中所示。结果，读电流IDS的降低是非常轻微的。
在写操作中，电流沿着相反方向流动以将数据编程到FET10，因此节点Q1变成漏极而节点Q2变成源极。在这种情况下，源极电压由于总电阻RTotal而下降，并且栅极-源极电压VGS减小结果，由于总电阻RTotal而会发生写电流IDS的降低，如图11中所示。然而，由于在使用FET10的存储器件的写操作中将强外部驱动电压施加于驱动晶体管TRDrive，所以写电流的减小对存储器件的总体写操作速度具有非常有限的影响。
图12是比较示例中的根据使用平面工艺制造的静态随机存取存储器（SRAM）位单元中的传输晶体管和驱动晶体管的电流对比电流的示图。图13是比较示例中的根据包括FET的SRAM位单元中的传输晶体管和驱动晶体管的电流对比电流的示图。图14是根据本发明构思的一些实施例的根据包括FET的SRAM位单元中的传输晶体管和驱动晶体管的电流对比电流的示图。
参考图12，根据传输晶体管和驱动晶体管（或上拉晶体管）的强度（strength），静态噪声容限（SNM）（或读容限）和可写性容限（WRM）分别具有朝向相反方向的布置。换言之，当传输晶体管的强度根据每个晶体管的阈值电压、鳍的有效宽度以及鳍的长度而类似于驱动晶体管的强度时，位单元效益是最高的。当传输晶体管强于驱动晶体管时或者当驱动晶体管强于传输晶体管时，位单元效益逐渐地减小至中间水平和低水平，并且读稳定性（即，SNM）或写稳定性（即，WRM）被削弱。然而，当使用平面工艺来制造SRAM位单元时，位单元效益具有线性分布。
参考图13，由于其中鳍式FET能够调节晶体管的宽度的区域是离散的，所以取决于每个晶体管的强度的位单元效益具有离散分布。当位单元效益是离散的时，在处理中需要在非常有限的范围内调整位单元稳定性（即，WRM和SNM）。
当位单元使用根据本发明构思的一些实施例的FET10时，如上所述地调节电阻和电容，并且因此，位单元效益可以具有如图14中所示的半线性分布。结果，在处理中，可以在较宽范围内调整位单元稳定性（即，WRM和SNM）。
图15是6晶体管（6T）存储器单元100的电路图。图16是8晶体管（8T）存储器单元100'的电路图。
参考图15，存储器单元100包括通过将第一上拉晶体管105、第一下拉晶体管109、第二上拉晶体管107以及第二下拉晶体管111相互电连接而形成的两个交叉耦合的反相器。第一下拉晶体管109和第一上拉晶体管105的漏极与第二上拉晶体管107和第二下拉晶体管111的栅极电连接。第二上拉晶体管107和第二下拉晶体管111的漏极与第一上拉晶体管105和第一下拉晶体管109的栅极电连接。
存储器单元（例如，SRAM单元）100还包括第一传输栅极晶体管（pass-gatetransistor）101和第二传输栅极晶体管115。诸如第一传输栅极晶体管101和第二传输栅极晶体管115的传输栅极晶体管可以具有比诸如第一下拉晶体管109和第二下拉晶体管111的下拉器件更长的栅极长度。传输栅极晶体管101和115的栅极连接到控制访问以从存储器单元100读取数据或向其写入数据的字线WL。并且，第一传输栅极晶体管101连接到位线BL，第二传输栅极晶体管115连接到互补位线BLB。第一传输栅极晶体管101连接到第一下拉晶体管109与第一上拉晶体管105之间的公共节点。第二传输栅极晶体管115连接到第二下拉晶体管111与第二上拉晶体管107之间的公共节点。
在图15中所示的实施例中，通过向字线WL施加高压而导通第一传输栅极晶体管101和第二传输栅极晶体管115来向存储器单元100中写入数据。当传输栅极晶体管101和115导通时，位线BL和互补位线BLB都可以用来向存储器单元100写入数据。
与图15中所示的存储器单元100相比，图16中所示的存储器单元100'还包括读缓冲器200。包括8个晶体管的存储器单元100'提供用于已被存储的数据位的单独的读路径和写路径。读缓冲器200包括读传输栅极晶体管203和读驱动晶体管201。读传输栅极晶体管203和读驱动晶体管201串联连接在读位线RBL与接地电压之间。读传输栅极晶体管203由读字线RWL选通并根据读位线RBL来单独地读取数据单元。读驱动晶体管201的栅极连接到第二上拉晶体管107的栅极以从数据单元生成读电流。
图17是根据本发明构思的一些实施例的包括晶体管的存储器件300的框图。存储器件300包括列选择开关310、列解码器320、行解码器330以及位单元阵列350。
位单元阵列350包括多个位单元100。每个位单元100可以由如图15或图16中所示的包括FET10的SRAM单元来实现。
行解码器330将行地址XADDR解码并使能与之相对应的字线WL。列解码器320将列地址YADDR解码并使能与之相对应的位线BL和BLB。列选择开关310对已使能位线BL和BLB进行开关。虽然在图17中有四条字线WL1至WL4和四条位线BL1至BL4和BLB1至BLB4，但本发明构思不受此限制。
图18是根据本发明构思的一些实施例的包括图17中所示的存储器件300的存储器系统400的框图。存储器系统400包括非易失性存储器件450、存储器件300以及控制存储器件300和非易失性存储器件450的操作的中央处理单元（CPU）410。CPU410可以是微处理器。
存储器件300可以用作CPU410的操作存储器。存储器件300可以由SRAM实现。连接到存储器系统400的主机可以通过存储器接口（I/F）420和主机I/F440来执行与非易失性存储器件450的数据通信。
根据CPU410的控制，纠错码（ECC）块430可以检测通过存储器I/F420从非易失性存储器件450接收到的数据中的错误，对错误中的位进行纠正，并通过主机I/F440将已纠正数据传送到主机。CPU410可以控制经由总线401进行的存储器I/F420、ECC块430、主机I/F440以及易失性存储器件300之间的数据通信。
可以将存储器系统400实现为闪存驱动器、通用串行总线（USB）闪存驱动器、片间USB（IC-USB）存储器驱动器或记忆棒。其他实施方式也在本发明构思的范围内。
图19是根据本发明构思的一些实施例的包括图17中所示的存储器件300的存储器系统500的框图。存储器系统500包括输入单元510、控制器520、非易失性存储器件530、包括SRAM300的存储器控制器540、动态RAM（DRAM）控制器550、DRAM560以及输出单元570。
输入单元510可以接收外部命令。控制器520生成用于执行通过输入单元510接收到的命令的控制信号。
根据该控制信号，存储在非易失性存储器件530中的数据被传送到存储器控制器540，并被存储在包括在存储器控制器540中的SRAM300。存储器控制器540在将数据传送到DRAM560之前将来自非易失性存储器件530的数据存储在充当缓冲存储器的SRAM300中，从而管理（conducting）当将从非易失性存储器件530输出的数据直接存储在DRAM560中时可能发生的延迟。
DRAM控制器550将从SRAM300输出的数据存储在DRAM560中。存储在DRAM560中的数据可以根据控制器520的控制通过输出单元570输出。
图20是根据本发明构思的一些实施例的包括图17中所示的存储器件300的移动设备600的框图。参考图17和图20，移动设备600可以实现为蜂窝式电话、智能电话、平板个人计算机（PC）、个人数字助理（PDA）或无线电通信系统。
移动设备600包括非易失性存储器件660和控制非易失性存储器件660的操作的存储器控制器650。存储器控制器650可以根据处理器610的控制来控制非易失性存储器件660的数据存取操作，例如编程操作、擦除操作以及读操作。
存储器控制器650包括用于存储来自非易失性存储器件660的数据的SRAM300。SRAM300临时地存储从非易失性存储器件660输出的数据。存储在SRAM300中的数据可以被传送至处理器610。
无线电收发机630通过天线ANT来传送或接收无线电信号。无线电收发机630可以将通过天线ANT接收到的无线电信号转换成能够被处理器610处理的信号。相应地，处理器610可以处理从无线电收发机630输出的信号，并且将已处理信号传送至存储器控制器650或显示器620。存储器控制器650可以将被处理器610处理的信号编程到非易失性存储器件660。无线电收发机630还可以将从处理器610输出的信号转换成无线电信号并经由天线ANT将无线电信号传送至外部设备。
输入设备640使能控制信号以用于控制处理器610的操作或控制数据被处理器610处理以便将数据输入到移动设备600。输入设备640可以由诸如触控板或计算机鼠标的定点设备、键区或键盘来实现。
处理器610可以控制显示器620的操作以显示从存储器控制器650输出的数据、从无线电收发机630输出的数据或从输入设备640输出的数据。控制非易失性存储器件660的操作的存储器控制器650可以实现为处理器610的一部分或者实现为单独的芯片。
存储器控制器650和非易失性存储器件660可以实现为单个封装件，例如多芯片封装件。
图21是根据本发明构思的其他实施例的包括图17中所示的存储器件300的电子系统700的框图。电子系统700可以实现为个人计算机（PC）、平板PC、上网本、电子阅读器、个人数字助理（PDA）、便携式多媒体播放器（PMP）、MP3播放器、MP4播放器等。
电子系统700包括非易失性存储器件750和控制非易失性存储器件750的数据处理操作的存储器控制器740。存储器控制器740包括SRAM300。
存储器控制器740将从非易失性存储器件750输出的数据临时存储在SRAM300中。存储在SRAM300中的数据可以被传送到处理器710。
处理器710可以根据经由输入设备720输入的数据通过显示器730来显示存储在非易失性存储器件750中的数据。输入设备720可以由诸如触控板或计算机鼠标的定点设备、键区或键盘来实现。
处理器710可以控制电子系统700的总体操作和存储器控制器740的操作。控制非易失性存储器件750的操作的存储器控制器740可以实现为处理器710的一部分或者实现为单独的芯片。
存储器控制器740和非易失性存储器件750可以被实现为单个封装，例如多芯片封装。
图22是根据本发明构思的一些实施例的包括图17中所示的存储器件300的存储卡800的框图。存储卡800可以实现为任何类型的存储卡，诸如智能卡。存储卡800包括非易失性存储器件805、存储器控制器810以及卡接口820。
存储器控制器810可以控制非易失性存储器件805与卡接口820之间的数据交换。卡接口820可以是安全数字（SD）卡接口或多媒体卡（MMC）接口，但是本发明构思不受此限制。
卡接口820可以对接主机830和存储器控制器810以用于根据主机830的协议的数据交换。
存储器控制器810将从非易失性存储器件805输出的数据临时存储在SRASM300中。存储在SRAM300中的数据可以被传送至卡接口820。
卡接口820可以支持通用串行总线（USB）协议、片间（IC）USB协议或其他协议。在这里，卡接口820可以指代支持主机830所使用的协议的硬件、安装在硬件中的软件或信号传输模式。
当存储卡800与诸如PC、平板PC、数字照相机、数字音频播放器、蜂窝式电话、控制台视频游戏硬件或数字机顶盒之类的主机830连接时，主机830的主机接口850可以根据微处理器840（也可以使用其他处理器）的控制通过卡接口820和存储器控制器810来执行与非易失性存储器件805的数据通信。
图23是根据本发明构思的一些实施例的包括图17中所示的存储器件300的成像系统900的框图。成像系统900可以实现为包括在数字照相机中的图像处理器、装配有数字照相机的蜂窝式电话、装配有数字照相机的智能电话、装配有数字照相机的平板PC或其他电子设备。
成像系统900包括非易失性存储器件980和控制非易失性存储器件980的数据处理操作（诸如编程操作、擦除操作和读操作）的存储器控制器970。
存储器控制器970包括SRAM300，其用于临时存储从非易失性存储器件980输出的数据或将要输出到非易失性存储器件980的数据。
包括在成像系统900中的图像传感器920将光学图像转换成数字信号，并将该数字信号输出到处理器910或存储器控制器970。该数字信号可以被处理器910控制以通过显示器930来显示或通过存储器控制器970存储在非易失性存储器件980中。
存储在非易失性存储器件980中的数据可以根据处理器910或存储器控制器970的控制通过显示器930显示。控制非易失性存储器件980的操作的存储器控制器970可以实现为处理器910的一部分或者实现为单独的芯片。
图24是根据本发明构思的一些实施例的包括图17中所示的存储器件300的存储器系统1000的框图。存储器系统1000可以实现为类似于固态盘（SSD）的数据存储系统。
存储器系统1000包括多个非易失性存储器件1050（诸如NAND器件）、控制非易失性存储器件1050的数据处理操作的存储器控制器1010、动态随机存取存储器（DRAM）1030以及控制在存储器控制器1010与主机1040之间传输的数据以存储在DRAM1030中的缓冲器管理器1020。
存储器控制器1010包括SRAM300。SRAM300可以临时存储从非易失性存储器件1050输出的数据并根据缓冲器管理器1020的控制将该数据传送到DRAM1030。
图25是根据本发明构思的一些实施例的包括图17中所示的存储器件300的系统芯片（SoC）1100的框图。SoC1100包括CPU1101、存储器件300、I/F1102、图形处理单元（GPU）1103、显示控制器1104以及外部存储器控制器1105。控制SoC1100的总体操作的CPU1101可以控制元件300、1102、1103、1104和1105的操作。
外部存储器控制器1105可以控制向连接到SoC1100的外部存储器1130传送数据和从其接收数据时的操作。GPU1103对存储器控制器1105已经从外部存储器1130读取的数据进行处理以提供适合于显示的信号。显示控制器1104控制是否将已处理信号传送到显示设备1120。
如上所述，根据本发明构思的一些实施例，调节源极/漏极上的硅化物层的长宽比以减小FET中的总电容，从而增加存储器件的读和写稳定性。
虽然已参考本发明构思的示例性实施例具体示出并描述了本发明构思，但本领域的技术人员将理解的是，在不脱离由权利要求限定的本发明构思的精神和范围的情况下，可以对本发明构思的示例性实施例进行形式和细节方面的各种修改。

Claims (30)

1.一种场效应晶体管，包括：
在所述场效应晶体管的源极上的第一硅化物层，所述第一硅化物层与所述场效应晶体管的栅极分离；
在所述场效应晶体管的漏极上的第二硅化物层，所述第二硅化物层与所述栅极分离；以及
在所述第一硅化物层上的第一接触层，其中，所述第一接触层的面对所述栅极的横向长度大于所述第一硅化物层的横向长度，
其中，调节所述第一硅化物层和所述第二硅化物层中的至少一个的长宽比，使得所述第一硅化物层和所述第二硅化物层彼此不对称。
2.权利要求1的场效应晶体管，其中，调节所述第一硅化物层和所述第二硅化物层中的至少一个的长宽比，使得所述第一硅化物层的面对所述栅极的表面的面积小于所述第二硅化物层的面对所述栅极的表面的面积。
3.权利要求1的场效应晶体管，其中，调节所述第一硅化物层和所述第二硅化物层中的至少一个的长宽比，使得所述第一硅化物层的面对所述栅极的表面的面积大于所述第二硅化物层的面对所述栅极的表面的面积。
4.权利要求2的场效应晶体管，其中，所述第一硅化物层的横向长度比所述第二硅化物层的横向长度更短，并且所述第一硅化物层的纵向长度等于所述第二硅化物层的纵向长度。
5.权利要求3的场效应晶体管，其中，所述第一硅化物层的横向长度比所述第二硅化物层的横向长度更长，并且所述第一硅化物层的纵向长度等于所述第二硅化物层的纵向长度。
6.一种存储器件，包括：
存储器单元阵列，其包括多个存储器单元；以及
外围电路，其配置成访问所述存储器单元，
其中，每个存储器单元包括多个场效应晶体管，并且
每个所述场效应晶体管包括：
在所述场效应晶体管的源极上的第一硅化物层，所述第一硅化物层与所述场效应晶体管的栅极分离；
在所述场效应晶体管的漏极上的第二硅化物层，所述第二硅化物层与所述栅极分离，所述第二硅化物层具有面对所述栅极的面积，其中该面积相对于所述第一硅化物层的面对所述栅极的面积是非对称的；以及
位于所述第一硅化物层和所述第二硅化物层中的每一个上的至少一个接触件，其中，所述至少一个接触件包括位于所述第一硅化物层上的接触层，其中所述接触层的面对所述栅极的横向长度大于所述第一硅化物层的横向长度。
7.权利要求6的存储器件，其中，调节所述第一硅化物层和所述第二硅化物层中的至少一个的长宽比，使得所述第一硅化物层的面对所述栅极的表面的面积大于所述第二硅化物层的面对所述栅极的表面的面积。
8.权利要求7的存储器件，其中，所述第一硅化物层的横向长度比所述第二硅化物层的横向长度更长，并且所述第一硅化物层的纵向长度等于所述第二硅化物层的纵向长度。
9.权利要求6的存储器件，其中，每个存储器单元包括：
第一反相器，其包括至少两个所述场效应晶体管；
第二反相器，其包括至少两个所述场效应晶体管，并且所述第二反相器与所述第一反相器交叉耦合；以及
分别与所述第一反相器和所述第二反相器连接的一对字线传输晶体管，用以在所述第一反相器与所述第二反相器之间读和写数据位。
10.权利要求9的存储器件，其中，每个存储器单元还包括：
读晶体管，其配置成当使能读字线时从预充电读位线吸引读电流；以及
读驱动晶体管，其配置成在所述第一反相器与所述第二反相器之间生成所述读电流，
所述第一反相器、所述第二反相器以及所述一对字线传输晶体管连接在一对写位线之间，并且
所述一对字线传输晶体管连接到写字线。
11.权利要求9的存储器件，其中，所述第一反相器和所述第二反相器中的每一个包括：
所述多个场效应晶体管中的一个场效应晶体管，该场效应晶体管为P型；以及
所述多个场效应晶体管中的一个场效应晶体管，该场效应晶体管为N型，与所述P型场效应晶体管串联连接，并且与所述P型场效应晶体管的栅极共享输入信号。
12.权利要求6的存储器件，其中，所述存储器件包括静态随机存取存储器器件。
13.一种存储器控制器，包括：
存储器件；以及
微处理器，其配置成控制所述存储器件的操作，
其中，所述存储器件包括：
包括多个存储器单元的存储器单元阵列，所述多个存储器单元中的每一个包括多个场效应晶体管；
访问控制电路，其配置成访问所述存储器单元阵列以执行读操作或写操作；以及
控制信号生成电路，其配置成生成控制信号以用于控制所述访问控制电路的操作，并且
每个所述场效应晶体管包括：
在所述场效应晶体管的源极上的第一硅化物层，所述第一硅化物层与所述场效应晶体管的栅极分离；
在所述场效应晶体管的漏极上的第二硅化物层，所述第二硅化物层与所述栅极分离，所述第二硅化物层具有面对所述栅极的面积，其中该面积相对于所述第一硅化物层的面对所述栅极的面积是非对称的；以及
位于所述第一硅化物层和所述第二硅化物层中的每一个上的至少一个接触件，其中，所述至少一个接触件包括位于所述第一硅化物层上的接触层，其中所述接触层的面对所述栅极的横向长度大于所述第一硅化物层的横向长度。
14.权利要求13的存储器控制器，其中，所述存储器件和所述微处理器包括在单个芯片中。
15.一种存储器系统，包括：
非易失性存储器件；以及
权利要求13的存储器控制器，其配置成控制所述非易失性存储器件的操作，
其中，所述存储器控制器使用所述访问控制电路将来自所述非易失性存储器件的数据写到所述存储器件，并且将来自所述访问控制电路的数据传送到所述非易失性存储器件。
16.权利要求15的存储器系统，其中，所述存储器系统包括多芯片封装件。
17.一种存储卡，包括：
卡接口；
非易失性存储器件；以及
权利要求13的存储器控制器，其配置成使得在所述卡接口与所述非易失性存储器件之间交换数据。
18.一种固态盘，包括：
非易失性存储器件；
权利要求13的存储器控制器，其配置成控制包括所述非易失性存储器件的多个非易失性存储器件的数据处理操作；以及
缓冲器管理器，其配置成控制在所述存储器控制器与主机之间传输的数据存储在易失性存储器件中。
19.一种系统芯片，包括：
中央处理单元；
存储器控制器，其配置成访问外部存储器以根据所述中央处理单元的控制来读或写数据；以及
存储器件，其配置成存储将根据所述中央处理单元的控制来读或写的数据，
其中，所述存储器件包括：具有多个存储器单元的存储器单元阵列；以及配置成访问上述存储器单元的外围电路，
其中，每个存储器单元包括多个场效应晶体管，并且
其中，每个所述场效应晶体管包括：位于源极上并且与栅极分离的第一硅化物层；位于漏极上并且与所述栅极分离的第二硅化物层，所述第二硅化物层具有面对所述栅极的面积，其中该面积相对于所述第一硅化物层的面对所述栅极的面积是非对称的；以及位于所述第一硅化物层和所述第二硅化物层中的每一个上的至少一个接触件，其中，所述至少一个接触件包括位于所述第一硅化物层上的接触层，其中所述接触层的面对所述栅极的横向长度大于所述第一硅化物层的横向长度。
20.一种鳍式场效应晶体管，包括：
所述鳍式场效应晶体管的源极区和漏极区；
所述鳍式场效应晶体管的栅极，其横跨所述源极区和所述漏极区之间的所述鳍式场效应晶体管的鳍；以及
分别在所述源极区和所述漏极区上的第一硅化物层和第二硅化物层，所述第一硅化物层和所述第二硅化物层分别包括面对横跨所述鳍的栅极的第一表面和第二表面，其中，所述第一表面和所述第二表面的尺寸是不同的。
21.权利要求20的鳍式场效应晶体管，其中，所述第一表面和所述第二表面包括各自不同的长宽比。
22.权利要求20的鳍式场效应晶体管，其中，所述第一表面和所述第二表面中的每一个分别限定了各自的第一面积和第二面积，所述第一面积和所述第二面积中的每一个由在所述栅极横跨所述鳍的第一方向上的第一尺寸和在与所述第一方向正交的第二方向上的第二尺寸所限定。
23.权利要求22的鳍式场效应晶体管，其中，所述第一表面和所述第二表面的第二尺寸彼此相同。
24.权利要求22的鳍式场效应晶体管，其中，所述第一表面和所述第二表面的第一尺寸彼此不同。
25.权利要求20的鳍式场效应晶体管，还包括：
分别在所述第一硅化物层和所述第二硅化物层上的第一接触层和第二接触层。
26.权利要求25的鳍式场效应晶体管，其中，所述第一硅化物层或所述第二硅化物层限定了被所述第一接触层或所述第二接触层接触的覆盖区，该覆盖区小于所述第一接触层或所述第二接触层的覆盖区。
27.权利要求25的鳍式场效应晶体管，其中，所述第一硅化物层或所述第二硅化物层限定了被所述第一接触层或所述第二接触层接触的覆盖区，该覆盖区等于所述第一接触层或所述第二接触层的覆盖区。
28.权利要求20的鳍式场效应晶体管，其中，所述鳍式场效应晶体管包括在静态随机存取存储器单元中的第一鳍式场效应晶体管，所述静态随机存取存储器单元还包括第二鳍式场效应晶体管，所述第二鳍式场效应晶体管包括：
所述第二鳍式场效应晶体管的源极区和漏极区；
所述第二鳍式场效应晶体管的栅极，其横跨所述源极区和所述漏极区之间的所述第二鳍式场效应晶体管的鳍；以及
分别在所述源极区和所述漏极区上的第一硅化物层和第二硅化物层，所述第一硅化物层和所述第二硅化物层分别包括面对横跨所述鳍的栅极的第一表面和第二表面，其中，所述第一表面和第二表面的尺寸是相等的，
其中，所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管分别包括用于所述静态随机存取存储器单元的驱动鳍式场效应晶体管和用于所述静态随机存取存储器单元的传输鳍式场效应晶体管。
29.权利要求20的鳍式场效应晶体管，其中，所述鳍式场效应晶体管包括在静态随机存取存储器单元中的第一鳍式场效应晶体管，所述静态随机存取存储器单元还包括第二鳍式场效应晶体管，所述第二鳍式场效应晶体管包括：
所述第二鳍式场效应晶体管的源极区和漏极区；
所述第二鳍式场效应晶体管的栅极，其横跨所述源极区和所述漏极区之间的所述第二鳍式场效应晶体管的鳍；以及
分别在所述源极区和所述漏极区上的第一硅化物层和第二硅化物层，所述第一硅化物层和所述第二硅化物层分别包括面对横跨所述鳍的栅极的第一表面和第二表面，其中，所述第一表面和第二表面的尺寸是相等的，
其中，所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管分别包括用于所述静态随机存取存储器单元的传输鳍式场效应晶体管和用于所述静态随机存取存储器单元的驱动鳍式场效应晶体管。
30.一种存储器单元阵列，其包括至少一个权利要求20的鳍式场效应晶体管。
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