JP4050663B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP4050663B2
JP4050663B2 JP2003178241A JP2003178241A JP4050663B2 JP 4050663 B2 JP4050663 B2 JP 4050663B2 JP 2003178241 A JP2003178241 A JP 2003178241A JP 2003178241 A JP2003178241 A JP 2003178241A JP 4050663 B2 JP4050663 B2 JP 4050663B2
Authority
JP
Japan
Prior art keywords
gate electrode
semiconductor layer
insulating film
semiconductor
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003178241A
Other languages
English (en)
Other versions
JP2005019453A (ja
Inventor
甘奈 富家
明 外園
一成 石丸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2003178241A priority Critical patent/JP4050663B2/ja
Priority to US10/680,101 priority patent/US7061054B2/en
Publication of JP2005019453A publication Critical patent/JP2005019453A/ja
Application granted granted Critical
Publication of JP4050663B2 publication Critical patent/JP4050663B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、例えば、ＳＲＡＭ（Static Random Access Memory）および、絶縁膜上の半導体層内にトランジスタが形成されたＳＯＩ（Silicon On Insulator）構造の半導体装置に関する。
【０００２】
【従来の技術】
半導体基板上に形成されたＭＩＳ（Metal Insulator Semiconductor）トランジスタ（以下、単にトランジスタ）のチャネル領域に不純物の濃度を制御することにより、トランジスタの閾値電圧が調整される。近時、半導体装置の微細化に伴ってチャネル領域に注入できる不純物量が減少している。この結果、不純物濃度の制御が困難となり、ある所望の不純物濃度に対するばらつきが顕著となる。これにしたがって、閾値電圧がばらつく問題が生じる。また、不純物量の減少に伴い、主に宇宙線が原因のソフトエラーの増加も大きな問題となっている。
【０００３】
閾値電圧の制御の困難さを解消するため、およびソフトエラーの発生を低下させるために、完全空乏（Fully-Depleted）型のＳＯＩ構造が有効であることが知られている。ＳＯＩ構造とは、絶縁膜上に設けられた半導体層（例えばシリコン）内にトランジスタが形成された構造である。ＳＯＩ構造のトランジスタは、完全空乏型と、部分空乏（Partially-Depleted）型に大別される。完全空乏型ではトランジスタのオン時に、チャネル下の半導体層（ボディ領域）が完全に空乏化し、部分空乏型ではボディ領域が部分的にのみ空乏化する。
【０００４】
完全空乏型のＳＯＩ構造（以下、単に完全空乏型）とすることにより、トランジスタの閾値電圧は、主にゲート電極の仕事関数により決定される。このため、閾値電圧のばらつきが減少する。
【０００５】
同一の半導体基板（ＳＯＩ構造による半導体層を含む）に、メモリセルトランジスタと周辺回路を構成する周辺トランジスタとが形成された混載型の半導体装置が知られている。混載型の半導体装置を完全空乏型とすることにより、閾値電圧のばらつき、およびソフトエラーの発生を低下することができると考えられる。
【０００６】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【０００７】
【特許文献１】
特開平9-135030号公報
【０００８】
【発明が解決しようとする課題】
上記したように、完全空乏型の場合、トランジスタの閾値電圧は、ゲート電極の仕事関数により決定される。仕事関数は、ゲート電極の材料によって主に決定される。したがって、複数のトランジスタが同じ材料によるゲート電極を有する場合、これらトランジスタは同じ閾値電圧を有する。
【０００９】
混載型の半導体装置のメモリセルがＳＲＡＭの場合、１つの半導体基板上の複数のメモリセルトランジスタの閾値電圧に、複数の閾値電圧を設定することはあまり要求されない。このため、メモリセルトランジスタの各ゲート電極に同じ材料を用いた場合でも、問題は生じない。
【００１０】
一方、周辺領域では、周辺回路を構成するトランジスタの機能が多岐に亘るため、複数の周辺トランジスタが異なる閾値電圧を有することが要求される。しかしながら、上記したように、周辺トランジスタの各ゲート電極に同じ材料を用いた場合、複数の閾値を設定することはできない。この問題に対して、仕事関数の異なる材料を複数用意し、これらを適宜選択することにより所望の閾値電圧を設定することが考えられる。しかしながら、この方法によると製造コストが非常に高くなり、複数のゲート電極材料を採用することは、現実的な解決策ではない。
【００１１】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、周辺トランジスタの閾値電圧設定の自由度を確保しつつ、メモリセルトランジスタにおいて閾値電圧のばらつき、ソフトエラーの発生を低下できる半導体装置を提供しようとするものである。
【００１２】
【課題を解決するための手段】
本発明の第１の視点による半導体装置は、支持基板上に配設された絶縁膜と、前記絶縁膜上に配設された第１半導体層と、ＳＲＡＭのメモリセルの一部を構成し、且つ前記第１半導体層上にゲート絶縁膜を介して配設された第１導電型の第１ゲート電極と、前記第１半導体層内で前記第１ゲート電極下の領域を挟むように形成された前記第１導電型と反対の第２導電型の１対の第１ソース／ドレイン拡散層と、を有し、且つ前記第１半導体層の厚さ≦（前記第１ゲート電極のチャネル長方向の長さ／３）を満たす、第１メモリセルトランジスタと、前記絶縁膜上に配設された前記第２半導体層と、周辺回路の一部を構成し、且つ前記第２半導体層上にゲート絶縁膜を介して配設された第３ゲート電極と、前記第２半導体層内で前記第３ゲート電極下の領域を挟むように形成された１対の第３ソース／ドレイン拡散層と、を有し、且つ前記第２半導体層の厚さ＞（前記第３ゲート電極のチャネル長方向の長さ／３）を満たす、第１周辺トランジスタと、を具備することを特徴とする。
【００１３】
本発明の第２の視点による半導体装置は、半導体基板と、前記半導体基板上に配設された絶縁膜と、前記絶縁膜上に配設された半導体層と、ＳＲＡＭのメモリセルの一部を構成し、且つ前記半導体層上にゲート絶縁膜を介して配設された第１導電型の第１ゲート電極と、前記半導体層内で前記第１ゲート電極下の領域を挟むように形成された前記第１導電型と反対の第２導電型の１対の第１ソース／ドレイン拡散層と、を有し、且つ前記前記第１半導体層の厚さ≦（第１ゲート電極のチャネル長方向の長さ／３）を満たす、第１メモリセルトランジスタと、周辺回路の一部を構成し、且つ前記半導体基板上にゲート絶縁膜を介して配設された第３ゲート電極と、前記半導体基板内で前記第３ゲート電極下の領域を挟むように形成された１対の第３ソース／ドレイン拡散層と、を有する、第１周辺トランジスタと、を具備することを特徴とする。
【００１４】
本発明の第３の視点による半導体装置は、支持基板上に配設された絶縁膜と、前記絶縁膜上に配設された第１半導体層と、ＳＲＡＭのメモリセルの一部を構成し、且つ前記第１半導体層上にゲート絶縁膜を介して配設された金属材料から実質的に構成された第１ゲート電極と、前記第１半導体層内で前記第１ゲート電極下の領域を挟むように形成された１対の第１ソース／ドレイン拡散層と、を有し、且つ前記第１半導体層の厚さ≦（前記第１ゲート電極のチャネル長方向の長さ／３）を満たす、第１メモリセルトランジスタと、前記絶縁膜上に配設された前記第２半導体層と、周辺回路の一部を構成し、且つ前記第２半導体層上にゲート絶縁膜を介して配設された第３ゲート電極と、前記第２半導体層内で前記第３ゲート電極下の領域を挟むように形成された１対の第３ソース／ドレイン拡散層と、を有し、且つ前記第２半導体層の厚さ＞（前記第３ゲート電極のチャネル長方向の長さ／３）を満たす、第１周辺トランジスタと、を具備することを特徴とする。
【００１５】
本発明の第４の視点による半導体装置は、半導体基板と、前記半導体基板上に配設された絶縁膜と、前記絶縁膜上に配設された半導体層と、ＳＲＡＭのメモリセルの一部を構成し、且つ前記半導体層上にゲート絶縁膜を介して配設された金属材料から実質的に構成された第１ゲート電極と、前記半導体層内で前記第１ゲート電極下の領域を挟むように形成された１対の第１ソース／ドレイン拡散層と、を有し、且つ前記第１半導体層の厚さ≦（前記第１ゲート電極のチャネル長方向の長さ／３）を満たす、第１メモリセルトランジスタと、周辺回路の一部を構成し、且つ前記半導体基板上にゲート絶縁膜を介して配設された第３ゲート電極と、前記半導体基板内で前記第３ゲート電極下の領域を挟むように形成された１対の第３ソース／ドレイン拡散層と、を有する、第１周辺トランジスタと、を具備することを特徴とする。
【００１６】
本発明の第５の視点による半導体装置は、支持基板上に配設された絶縁膜と、前記絶縁膜上に配設された第１半導体層と、ＳＲＡＭのメモリセルの一部を構成し、且つ前記第１半導体層の第１側面上と前記第１側面と対向する第２側面上と前記第１および第２側面とに接する上面上とにゲート絶縁膜を介して配設された第１ゲート電極と、前記第１半導体層内で前記第１ゲート電極により囲まれた領域を挟むように形成された１対の第１ソース／ドレイン拡散層と、を有する、第１メモリセルトランジスタと、前記絶縁膜上に配設された前記第２半導体層と、周辺回路の一部を構成し、且つ前記第２半導体層上にゲート絶縁膜を介して配設された第３ゲート電極と、前記第２半導体層内で前記第３ゲート電極下の領域を挟むように形成された１対の第３ソース／ドレイン拡散層と、を有し、且つ前記第２半導体層の厚さ＞（前記第３ゲート電極のチャネル長方向の長さ／３）を満たす、第１周辺トランジスタと、を具備することを特徴とする。
【００１７】
本発明の第６の視点による半導体装置は、ＳＲＡＭのメモリセルの一部を構成するメモリセルトランジスタが形成される第１領域の支持基板上の絶縁膜上に、第１厚さを有する第１半導体層を形成する工程と、周辺回路を構成する周辺トランジスタが形成される第３領域の前記絶縁膜上に、前記第１厚さより大きい第２厚さを有する第２半導体層を形成する工程と、前記第３領域の前記第２半導体層に、第１導電型の不純物を注入する工程と、前記第１、第２半導体層の上方に導電膜を形成する工程と、前記第３領域の前記導電膜に前記第１導電型と反対の第２導電型の不純物を注入する工程と、前記第１領域の前記導電膜に前記第１導電型の不純物を注入する工程と、前記導電膜から、前記第１領域において前記第１厚さ≦（チャネル方向の長さ／３）を満たす第１ゲート電極と、第３領域において前記第２厚さ＞（チャネル長方向の長さ／３）を満たす第３ゲート電極と、を形成する工程と、前記第１、第３ゲート電極近傍の前記第１、第２半導体層内に前記第２導電型の第１、第３ソース／ドレイン拡散層をそれぞれ形成する工程と、を具備することを特徴とする。
【００１８】
本発明の第７の視点による半導体装置は、ＳＲＡＭのメモリセルの一部を構成するメモリセルトランジスタが形成される第１領域の支持基板上の絶縁膜上に、第１厚さを有する第１半導体層を形成する工程と、周辺回路を構成する周辺トランジスタが形成される第３領域の前記絶縁膜上に、前記第１厚さより大きい第２厚さを有する第２半導体層を形成する工程と、前記第３領域の前記第２半導体層上に、周辺回路の一部を構成し、且つ前記第２半導体層上にゲート絶縁膜を介して配設された第３ゲート電極と、前記第２半導体層内で前記第３ゲート電極下の領域を挟むように形成された１対の第３ソース／ドレイン拡散層と、を有し、且つ前記第２半導体層の厚さ前記＞（第３ゲート電極のチャネル長方向の長さ／３）を満たす、前記周辺トランジスタを形成する工程と、前記第１領域の前記第１半導体層の上方にタングステン、チタン、モリブデン、ニッケル、コバルト、プラチナ、およびこれらの合金から実質的に構成される金属膜を形成する工程と、前記第１領域において前記第１厚さ≦（チャネル方向の長さ／３）を満たす第１ゲート電極を前記金属膜から形成する工程と、前記第１ゲート電極近傍の前記第１半導体層内に第１ソース／ドレイン拡散層をそれぞれ形成する工程と、を具備することを特徴とする。
【００１９】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００２０】
【発明の実施の形態】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００２１】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置を概略的に示す断面図である。図１に示すように、半導体装置は、メモリセル領域１、周辺回路領域２、境界領域３を有する。半導体基板（支持基板）１１の上に、例えばシリコン酸化膜からなる絶縁膜（埋め込み酸化膜（Buried Oxide））１２が設けられる。半導体基板１１の材料として、例えば、Ａｌ2Ｏ3（酸化アルミニウム）、Ｇｅ（ゲルマニウム）、ＡｌＮ（窒化アルミニウム）、Ｓｉ（シリコン）、サファイアを用いることができる。
【００２２】
メモリセル領域１の絶縁膜１２の上に半導体層１３ａ（第１半導体層）が設けられ、周辺回路領域２の絶縁膜１２の上に半導体層１３ｂ（第２半導体層）が設けられる。半導体層１３ａ、１３ｂは、例えばシリコン、ゲルマニウムから実質的に構成される。半導体層１３ａ、１３ｂは異なる厚さを有する。半導体層１３ａ、１３ｂの厚さは、後述する条件を考慮して、メモリセル領域１のトランジスタが完全空乏型となり、周辺回路領域２のトランジスタが部分空乏型となるように設定される。境界領域３には、例えばシリコン酸化膜からなる素子分離絶縁膜１４が形成される。
【００２３】
半導体層１３ａの第１、第２領域に、ｎ型、ｐ型のメモリセルトランジスタ２１、２２がそれぞれ形成される。メモリセルトランジスタ２１、２２は、ＳＲＡＭのメモリセルの一部を構成する。
【００２４】
メモリセルトランジスタ２１（第１メモリセルトランジスタ）は、ゲート絶縁膜２３、ゲート絶縁膜２３上の第１ゲート電極２４、１対の第１ソース／ドレイン拡散層２５を有する。第１ゲート電極２４は、例えばＳｉXＧｅ1-X（０≦Ｘ≦１）からなる材料により構成され、ｐ型の導電型を有する。第１ソース／ドレイン拡散層２５は、半導体層１３ａ内で第１ゲート電極２４の下の領域（チャネル領域）を挟み、その下端が半導体層１３ａの下端に達する。
【００２５】
メモリセルトランジスタ２２（第２メモリセルトランジスタ）は、ゲート絶縁膜２３、ゲート絶縁膜２３上の第２ゲート電極２６、１対の第２ソース／ドレイン拡散層２７を有する。第２ゲート電極２６は、第１ゲート電極２４と同じ材料により構成され、ｎ型の導電型を有する。第２ソース／ドレイン拡散層２７は、半導体層１３ａ内で第２ゲート電極２６の下の領域を挟み、その下端が半導体層１３ａの下端に達する。
【００２６】
メモリセル領域においては、ｎ型のメモリセルトランジスタ２１の第１ゲート電極２４がｐ型の導電型を有し、ｐ型のメモリセルトランジスタ２２の第２ゲート電極２６がｎ型の導電型を有する。これは、メモリセルトランジスタ２１、２２が完全空乏型であることに起因する。上記したように、完全空乏型の場合、トランジスタの閾値電圧は仕事関数で決定される。しかしながら、ｎ型のトランジスタのゲート電極の導電型をｎ型とすると、従来と同様の特性を有するｎ型トランジスタとならない。このため、ｎ型トランジスタのゲート電極をｐ型とすることにより、仕事関数、閾値電圧が調整される。ｐ型トランジスタのゲート電極をｎ型とする理由も同様である。
【００２７】
半導体層１３ｂの第３、第４領域に、ｎ型、ｐ型の周辺トランジスタ３１、３２がそれぞれ形成される。周辺トランジスタ３１、３２は、周辺回路の一部を構成する。周辺回路には、ＳＲＡＭの動作に必要な各種の回路が含まれる。周辺トランジスタ３１、３２間には、素子分離絶縁膜１４が設けられる。
【００２８】
周辺トランジスタ３１（第１周辺トランジスタ）は、ゲート絶縁膜２３、ゲート絶縁膜２３上の第３ゲート電極３４、１対の第３ソース／ドレイン拡散層３５を有する。第３ゲート電極３４は、例えば第１ゲート電極２４と実質的に同じ材料により構成され、ｎ型の導電型を有する。第３ソース／ドレイン拡散層３５は、半導体層１３ｂ内で第３ゲート電極３４の下の領域を挟み、低濃度領域３５ａと高濃度領域３５ｂとにより構成される。
【００２９】
周辺トランジスタ３２（第２周辺トランジスタ）は、ゲート絶縁膜２３、ゲート絶縁膜２３上の第４ゲート電極３６、１対の第４ソース／ドレイン拡散層３７を有する。第４ゲート電極３４は、例えば第１ゲート電極２４と実質的に同じ材料により構成され、ｐ型の導電型を有する。第４ソース／ドレイン拡散層３７は、半導体層１３ｂ内で第４ゲート電極３６の下の領域を挟み、低濃度領域３７ａと高濃度領域３７ｂとにより構成される。
【００３０】
第１〜第４ゲート電極２４、２６、３４、３６の側壁上に、例えばシリコン窒化膜、シリコン酸化膜等の側壁絶縁膜４１が設けられる。第１、第２ソース／ドレイン拡散層２５、２７の表面上に半導体膜４２が設けられる。半導体膜４２は、例えばＳｉXＧｅ1-X（０≦Ｘ≦１）からなる材料により構成される。半導体膜４２にはコンタクト領域のための高濃度の不純物が注入され、高濃度領域４３、４４が形成される。第１〜第４ゲート電極２４、２６、３４、３６の表面、半導体膜４２の表面、第３、第４ソース／ドレイン拡散層３５、３７の表面にシリサイド４５が設けられる。
【００３１】
半導体層１３ａ、１３ｂ上の全面に層間絶縁膜５１が設けられる。半導体層１３ｂは、メモリセルトランジスタ２１、２２間で除去されており、層間絶縁膜５１の一部は、この除去された部分で絶縁膜１２に達する。層間絶縁膜５１内にコンタクトプラグ５２が設けられる。コンタクトプラグ５２は、例えば第１、第２ソース／ドレイン拡散層２５、２７上のシリサイド４５、および第３、第４ソース／ドレイン拡散層３５、３７上のシリサイド４５に達する。
【００３２】
次に、完全空乏型および部分空乏型について説明する。一般に、トランジスタが完全空乏型となるか部分空乏型となるかは、以下の式に応じて決定される。
【００３３】
Ｔsi≦Ｌ／３ （１）
ただし、Ｔsi ：半導体層の厚さ、Ｌ：ゲート電極の長さ
なお、ゲート電極の長さは、チャネル長方向と同じ方向における長さである。式（１）を満たすことにより、トランジスタは完全空乏型となる。本実施形態では、メモリセルトランジスタ２１、２２が完全空乏型、周辺トランジスタ３１、３２が部分空乏型とされる。
【００３４】
具体的な例として、以下の様に設定することができる。まず、第１、第２ゲート電極２４、２６の長さＬは、例えば６〜６０ｎｍとされる。この場合、半導体層１３ａは、２〜２０ｎｍ以下の厚さを有する。例えば、第１、第２ゲート電極の長さＬが２０ｎｍの場合、半導体層１３ａの厚さは、２０／３ｎｍ以下に設定される。
【００３５】
第３、第４ゲート電極３４、３６の長さＬは、例えば６〜６０ｎｍとされる。この場合、半導体層１３ｂは、２〜２０ｎｍより大きい厚さを有する。
【００３６】
次に、上記構成の半導体装置の製造方法について図２〜図１７を用いて説明する。図２〜図１７は、それぞれ、図１の半導体装置の製造工程を順に示す断面図である。まず、図２に示すように、半導体基板１１上に、絶縁膜１２、半導体層１３ｂが設けられる。すなわち、この半導体層１３ｂは、上記式（１）と第３、第４ゲート電極３４、３６のゲート長を考慮して、周辺トランジスタ３１、３２が部分空乏型となるような厚さを有する。次に、周辺回路領域２の半導体層１３ｂ上に、シリコン窒化膜６１が形成される。
【００３７】
次に、図３に示すように、メモリセル領域１の半導体層１３ｂの上部が、例えば熱酸化されることにより、酸化膜６２が形成される。この酸化膜６２の厚さは、メモリセル領域１で残存する半導体層１３ｂの厚さとメモリセルトランジスタ２１、２２のゲート長によって、メモリセルトランジスタ２１、２２が完全空乏型となるように決定される。
【００３８】
次に、図４に示すように、酸化膜６２、シリコン窒化膜６１が除去される。この結果、メモリセル領域１に半導体層１３ａが形成される。
【００３９】
次に、図５に示すように、メモリセルトランジスタ２１、２２、周辺トランジスタ３１、３２の周囲、および境界領域３の半導体層１３ａ、１３ｂが除去される。次に、半導体層１３ａ、１３ｂが除去された部分に、例えばシリコン酸化膜が埋め込まれる。この結果、素子分離絶縁膜１４が形成される。
【００４０】
次に、図６に示すように、フォトリソグラフィ工程およびＲＩＥ（Reactive Ion Etching）等のエッチング技術等（以下、公知の方法）を用いて、メモリセル領域１の全体、およびｎ型メモリセルトランジスタ２１が形成される領域がフォトレジスト６３により覆われる。このフォトレジスト６３をマスクとして、半導体層１３ａ、１３ｂに、ｎ型半導体を形成するための不純物（例えばヒ素（Ａｓ）、リン（Ｐ））が注入される。注入量は、ｐ型周辺トランジスタ３２の閾値に応じて決定される。続いて、フォトレジスト６３が除去される。
【００４１】
次に、図７に示すように、公知の方法により、メモリセル領域１の全体、およびｐ型メモリセルトランジスタ２２が形成される領域がフォトレジスト６４により覆われる。このフォトレジスト６４をマスクとして、半導体層１３ａ、１３ｂに、ｐ型半導体を形成するための不純物（例えばボロン（Ｂ）、インジウム（ｉｎ））が注入される。注入量は、ｎ型周辺トランジスタ３１の閾値に応じて決定される。続いて、フォトレジスト６４が除去される。
【００４２】
次に、図８に示すように、半導体層１３ａ、１３ｂを熱酸化することにより、ゲート絶縁膜２３が形成される。ゲート絶縁膜２３の厚さが、メモリセル領域１と周辺回路領域２とで異なるようにしてもよい。
【００４３】
次に、図９に示すように、半導体層１３ａ、１３ｂ上の全面に、ゲート電極の材料膜６５が堆積される。
【００４４】
次に、図１０に示すように、公知の方法により、ｎ型メモリセルトランジスタ２１およびｐ型周辺トランジスタ３２が形成される領域がフォトレジスト７１により覆われる。このフォトレジスト７１をマスクとして、材料膜６５に、ｎ型不純物を形成するための不純物（例えばヒ素、リン）が注入される。この注入された不純物量に応じて、メモリセルトランジスタ２１の閾値が決定する。このため、不純物注入の条件は、メモリセルトランジスタ２１が所望の閾値を得られるように決定される。続いて、フォトレジスト７１が除去される。
【００４５】
次に、図１１に示すように、ｐ型メモリセルトランジスタ２２およびｎ型周辺トランジスタ３１が形成される領域がフォトレジスト７２により覆われる。このフォトレジスト７２をマスクとして、材料膜６５に、ｐ型不純物を形成するための不純物（例えばボロン）が注入される。この注入された不純物量に応じて、メモリセルトランジスタ２１の閾値が決定する。このため、不純物注入の条件は、メモリセルトランジスタ２１が所望の閾値を得られるように決定される。続いて、フォトレジスト７２が除去される。
【００４６】
次に、図１２に示すように、公知の方法により、材料膜６５上の全面に、絶縁膜７３が形成される。絶縁膜７３は、第１〜第４ゲート電極２４、２６、３４、３６のパターンを有する。次に、絶縁膜７３をマスクとして、材料膜６５が、ＲＩＥ等のエッチング技術を用いてエッチングされる。この結果、第１〜第４ゲート電極２４、２６、３４、３６が形成される。次に、周辺回路領域２の絶縁膜７３が除去される。
【００４７】
次に、図１３に示すように、公知の方法により、ｐ型メモリセルトランジスタ２２およびｐ型周辺トランジスタ３２が形成される領域がフォトレジスト７４により覆われる。次に、このフォトレジスト７４、絶縁膜７３、第３ゲート電極３４をマスクとして、例えばヒ素、リン等の不純物が低加速の条件下でイオン注入される。この結果、第１ソース／ドレイン拡散層２５、および第３ソース／ドレイン拡散層３５の低濃度領域３５ａが形成される。この工程において、絶縁膜７３は、第１ゲート電極２４への不純物の注入を防止する機能を有する。続いて、フォトレジスト７４が除去される。
【００４８】
次に、図１４に示すように、公知の方法により、ｎ型メモリセルトランジスタ２１およびｎ型周辺トランジスタ３１が形成される領域がフォトレジスト７５により覆われる。次に、このフォトレジスト７５、絶縁膜７３、第４ゲート電極３６をマスクとして、例えばボロン、フッ化ボロン（ＢＦ2）等の不純物が低加速の条件下でイオン注入される。この結果、第２ソース／ドレイン拡散層２７、および第４ソース／ドレイン拡散層３７の低濃度領域３７ａが形成される。この工程において、絶縁膜７３は、第２ゲート電極２４への不純物の注入を防止する機能を有する。続いて、フォトレジスト７５が除去される。
【００４９】
次に、図１５に示すように、側壁絶縁膜４１の材料膜が堆積され、この材料膜がエッチングされることにより、側壁絶縁膜４１が形成される。次に、第１、第２ソース／ドレイン拡散層２５、２７上に、半導体膜４２が、選択成長により形成される。
【００５０】
次に、図１６に示すように、公知の方法により、ｐ型メモリセルトランジスタ２２およびｐ型周辺トランジスタ３２が形成される領域がフォトレジスト８１により覆われる。次に、このフォトレジスト８１、絶縁膜７３、第３ゲート電極３４、側壁絶縁膜４１をマスクとして、例えばヒ素、リン等の不純物が高加速の条件下でイオン注入される。この結果、高濃度領域３５ｂ、４３が形成される。この工程において、絶縁膜７３は、第１ゲート電極２４への不純物の注入を防止する機能を有する。続いて、フォトレジスト８１が除去される。
【００５１】
次に、図１７に示すように、公知の方法により、ｎ型メモリセルトランジスタ２１およびｎ型周辺トランジスタ３１が形成される領域がフォトレジスト８２により覆われる。次に、このフォトレジスト８２、絶縁膜７３、第３ゲート電極３４、側壁絶縁膜４１をマスクとして、例えばボロンが高加速の条件下でイオン注入される。この結果、高濃度領域３７ｂ、４４が形成される。この工程において、絶縁膜７３は、第２ゲート電極２４への不純物の注入を防止する機能を有する。続いて、フォトレジスト８２および絶縁膜７３が除去される。
【００５２】
次に、図１に示すように、スパッタリングにより、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）、チタン（Ｔｉ）等の金属が半導体基板１１上の全面に堆積される。次に、これら金属が熱処理によって拡散、反応することにより、シリサイド４５が形成される。次に、層間絶縁膜５１の材料膜が例えばＣＶＤ（Chemical Vapor Deposition）法により半導体基板１１上の全面に堆積される。次に、公知の方法により、コンタクトプラグ５２の形成領域にコンタクトホールが形成される。次に、コンタクトホールが導電材料により埋め込まれることにより、コンタクトプラグ５２が形成される。この後、図示せぬ、配線層、さらなる層間絶縁膜等が所望により形成される。
【００５３】
本発明の第１実施形態に係る半導体装置によれば、ＳＲＡＭの一部を構成するメモリセルトランジスタ２１、２２は完全空乏型であり、周辺トランジスタ３１、３２が部分空乏型である。このため、メモリセルトランジスタ２１、２２においては、閾値電圧のばらつきの回避、およびソフトエラーの発生の低下が可能である。一方、周辺回路領域２においては、従来と同様に、周辺トランジスタ３１、３２のチャネル領域の不純物量を制御することにより、高い自由度により閾値電圧を設定することが可能である。このように、メモリセルトランジスタ２１、２２、周辺トランジスタ３１、３２のそれぞれが、所望の特性を有する半導体装置を実現できる。
【００５４】
また、第１実施形態に係る半導体装置によれば、第１〜第４ゲート電極２４、２６、３４、３６がすべて、同じ材料により形成されている。このため、メモリセル領域１と周辺回路領域２とを同じ工程で形成できるため、それぞれ別の工程を経る場合に比べ、工程数を少なく維持することができる。
【００５５】
上記したように、完全空乏型とするとチャネル領域の不純物量によって閾値電圧を制御することができない。このため、従来と同様に、完全空乏型のメモリセルトランジスタの導電型と、ゲート電極の導電型とを同じとすると、トランジスタが正常に動作しない。換言すれば、従来のトランジスタと同様の閾値電圧を得られない。これに対し、第１実施形態に係る半導体装置によれば、メモリセルトランジスタ２１、２２の導電型と、第１、第２ゲート電極２４、２６の導電型とを逆にしている。この結果、ｎ型、ｐ型メモリセルトランジスタ２１、２２に、従来のｎ型、ｐ型トランジスタと同様の特性を持たせることができる。すなわち、今までと同様のアプリケーションを用いることができる。さらに、このような構成は、第１〜第４ゲート電極２４、２６、３４、３６に不純物を注入する際のマスクの位置を変更するだけなので、工程数が増大することも回避できる。
【００５６】
（第２実施形態）
第１実施形態では、周辺トランジスタ３１、３２が半導体層１３ｂに形成される。これに対して、第２実施形態では、半導体基板１１に形成された、いわゆるバルク型である。
【００５７】
図１８は、本発明の第２実施形態に係る半導体装置を概略的に示す断面図である。図１８に示すように、周辺トランジスタ３１、３２が半導体基板１１上に形成されている。その他の構成は、第１実施形態と同様である。バルク型とすることにより、部分空乏型の場合と同様に、チャネル領域への不純物注入により、トランジスタの閾値電圧を容易に制御できる。
【００５８】
本発明の第２実施形態に係る半導体装置によれば、第１実施形態と同様の効果を得られる。
【００５９】
（第３実施形態）
第３実施形態は、第１実施形態の変形例に関わり、製造工程が異なる。このため、断面図は、第１実施形態のそれ（図１）と同じである。以下、図１９〜図２１を用いて、製造工程を説明する。図１９〜図２１は、それぞれ、第３実施形態に係る半導体装置の製造工程の一部を示す断面図である
図１９に示すように、半導体基板１１上の絶縁膜１２上に半導体層１３ａが設けられる。すなわち、半導体層１３ａの厚さは、上記式（１）と第１、第２ゲート電極２４、２６のゲート長を考慮して、メモリセルトランジスタ２１、２２が完全空乏型となるような厚さを有する。次に、半導体層１３ａ上に、シリコン窒化膜６１が形成される。
【００６０】
次に、図２０に示すように、周辺回路領域２の半導体層１３ａ上に、例えばエピタキシャル成長により、半導体層１３ａと同じ材料の層が形成される。この結果、周辺回路領域２において、半導体層１３ｂが形成される。
【００６１】
次に、図２１に示すように、シリコン窒化膜６１が除去される。この後の工程は、第１実施形態の図５以降と同じである。
【００６２】
本発明の第３実施形態に係る半導体装置によれば、第１実施形態と同様の効果を得られる。
【００６３】
（第４実施形態）
第１〜第３実施形態では、第１、第２ゲート電極２４、２６の材料として、半導体が用いられる。これに対し、第４実施形態では、金属が用いられる。
【００６４】
断面図に関しては、第１実施形態のそれ（図１）と同じである。第１、第２ゲート電極２４、２６の材料として、例えばタングステン（Ｗ）、チタン、モリブデン（Ｍｏ）、ニッケル、コバルト、プラチナ、およびこれらの合金が用いられる。さらに、これらの材料中に、シリコン、ゲルマニウム、窒素（Ｎ）、ボロン、ヒ素、リンが含まれていても良い。第１、第２ゲート電極２４、２６の材料は、メモリセルトランジスタ２１、２２が所望の閾値となるように、金属材料の仕事関数に応じて適切に選択される。なお、第４実施形態の場合、第１実施形態の場合のように、メモリセルトランジスタ２１、２２の導電型とゲート電極の導電型とを逆転させる必要は無い。
【００６５】
第４実施形態に係る半導体装置は、例えば以下の工程により製造される。例えば、まず、図５の工程の後、周辺回路領域２の全体が、フォトレジストにより覆われる。次に、ＣＶＤ、リソグラフィー、エッチング、イオン注入を用いて、メモリセルトランジスタ２１、２２が形成される。次に、周辺回路領域２のフォトレジストが除去されるとともに、メモリセル領域１の全体がフォトレジストにより覆われる。次に、ＣＶＤ、リソグラフィー、エッチング、イオン注入を用いて、周辺トランジスタ３１、３２が形成される。次に、周辺回路領域２のフォトレジストが除去される。この後の工程は、図１５以降と同じである。
【００６６】
本発明の第４実施形態に係る半導体装置によれば、第１実施形態と同様に、メモリセルトランジスタ２１、２２は完全空乏型であり、周辺トランジスタ３１、３２が部分空乏型である。このため、第１実施形態と同様の効果を得られる。
【００６７】
また、第４実施形態に係る半導体装置によれば、第１、第２ゲート電極２４、２６（メモリセルトランジスタ２１、２２のゲート電極）が金属により構成される。このため、メモリセルトランジスタ２１、２２の所望の閾値に応じた仕事関数を有する金属を採用することにより、メモリセルトランジスタ２１、２２の閾値電圧を、高い自由度を持って設定することができる。
【００６８】
さらに、第１、第２ゲート電極２４、２６が金属材料により構成されることにより、第１、第２ゲート電極２４、２６のゲート絶縁膜２３近傍で空乏層が発生することを抑制することができる。
【００６９】
なお、第４実施形態によれば、第１実施形態に比べ、製造工程が増大する。しかしながら、第４実施形態では、第１実施形態では得られない効果を得られるため、要求される半導体装置の特性に応じて、２つの実施形態を適宜選択することが肝要である。
【００７０】
（第５実施形態）
第５実施形態は、第１、第２実施形態に付加して用いられ、第１、第２ゲート電極２４、２６の略全体がシリサイド化される。
【００７１】
図２２に示すように、第１、第２ゲート電極２４、２６の略全体がシリサイド化されている。ここで、略全体とは、第１、第２ゲート電極２４、２６の体積の９０％以上を言うものとし、好ましくは、９５〜１００％である。このような構成とすることにより、後述する効果を得られる。
【００７２】
第１、第２ゲート電極２４、２６のみ全体をシリサイド化することは、例えば以下の様にして実現される。なお、シリサイド化の工程後は、第１実施形態と同様である。
【００７３】
まず、第１の方法について説明する。まず、第１実施形態の図１２までの工程と同様の工程が実施される。このとき、第１、第２ゲート電極２４、２６の体積は、第３、第４ゲート電極３４、３６の体積の８０％、好ましくは６０％以下となるように材料膜６５がパターニングされる。このように、体積を設定する方法の一例として、例えば、第１〜第４ゲート電極２４、２６、３４、３６のゲート幅が同じとされ、第３、第４ゲート電極３４、３６のゲート長が第１、第２ゲート電極２４、２６のゲート長の８０％、好ましくは６０％以下とされる。
【００７４】
次に、図１３から図１７までの工程と同様の工程が実施される。そして、図１７の後のシリサイド化の工程において、第１〜第４ゲート電極２４、２６、３４、３６の体積（またはゲート長）が、上記した関係を満たすようにすることにより、第１、第２ゲート電極２４、２６のみが、全体にシリサイド化される。第３、第４ゲート電極３４、３６は体積が大きいため、シリサイド化が全体に及ばず、第１実施形態と同様に、上面近傍のみにシリサイド４５が形成される。
【００７５】
第２の方法として、図１５の工程後、図２３に示すように、メモリセル領域１の側壁絶縁膜４１の上部が、例えばＲＩＥ等のドライエッチング、またはウェットエッチングにより除去される。この結果、第１、第２ゲート電極２４、２６の上部が露出する。次に、図１８に示す工程において、シリサイド化が行われる。このとき、第１、第２ゲート電極２４、２６の露出した部分からもシリサイド化が進行する。したがって、第１、第２ゲート電極２４、２６のみが全体に亘ってシリサイド化される。第２方法の場合、完成した半導体装置は、図２４に示すように、メモリセル領域１の側壁絶縁膜４１（第２側壁絶縁膜）が、周辺領域２の側壁絶縁膜４１（第１側壁絶縁膜）より低い高さを有する。
【００７６】
第３の方法として、図１８のシリサイド化の工程の前に、第３、第４ゲート電極３４、３６に、例えばゲルマニウム、シリコン等のイオンが照射される。さらに、第３ゲート電極３４に対しては、ヒ素を用いることもできる。この結果、イオンが照射された部分がプリアモルファスとされる。こうすることにより、第３、第４ゲート電極３４、３６が全体に亘って、シリサイド化されることを防ぐことができる。第１〜第３の方法のいずれかのみでは、第１、第２ゲート電極２４、２６のみ全体をシリサイド化することが困難な場合、これらの方法を適宜組み合わせることができる。
【００７７】
本発明の第５実施形態に係る半導体装置によれば、第１実施形態と同様の効果を得られる。さらに、第５実施形態によれば、第１、第２ゲート電極２４、２６の全体がシリサイド化される。シリサイド化のための反応物質を適宜選択することにより、シリサイド化された第１、第２ゲート電極２４、２６を種々の材料により形成できる。したがって、第１、第２ゲート電極２４、２６の閾値電圧を多岐に亘って設定することが容易となる。
【００７８】
また、第５実施形態によれば、第１、第２ゲート電極２４、２６をシリサイド化することにより、第１、第２ゲート電極２４、２６の閾値を調整できる。したがって、工程数を大幅に増大することなく、第１、第２ゲート電極２４、２６の閾値を設定することが可能である。
【００７９】
（第６実施形態）
第５実施形態に係る半導体装置は、メモリセルトランジスタ２１、２２がＦｉｎＦＥＴと呼ばれる３次元構造を有する。
【００８０】
図２５は、本発明の第６実施形態に係る半導体装置を概略的に示す断面図であり、図２６は、メモリセルトランジスタ２１（２２）のみを概略的に示す斜視図であり、図２５は、図２６の矢印の方向から見た構造に対応する。
【００８１】
図２５、図２６に示すように、メモリセル領域１において、半導体層１３ａは、直方体形状を有する。第１ゲート電極２４（第２ゲート電極２６）は、平面形状を有し、また半導体層１３ａの第１側面、上面、第１側面と対向する第２側面上に延在する。半導体層１３ａ内の、第１ゲート電極２４により覆われていない領域に、第１ソース／ドレイン拡散層２５（第２ソース／ドレイン拡散層２７）が形成される。第１ソース／ドレイン拡散層２５相互間がチャネル領域として機能する。
【００８２】
本発明の第６実施形態に係る半導体装置によれば、メモリセルトランジスタ２１、２２が３次元構造を有し、周辺トランジスタ３１、３２は部分空乏型を有する。３次元構造のメモリセルトランジスタ２１、２２は、完全空乏型のＳＯＩ構造と同様に、ソース／ドレイン領域を除く半導体層１３ａがすべて空乏化する。このため、第１実施形態と同様の効果を得られる。
【００８３】
第１〜第６実施形態において、メモリセル領域１がＳＲＡＭのメモリセルを構成する部分のみに対応するものとして説明している。すなわち、メモリセル領域１が、図２７のメモリセルアレイ９１に対応し、周辺回路領域２が、同図のデコーダ、センスアンプ等の周辺部９２に対応する。しかし、これに限られるものではない。これについて、簡単に説明する。
【００８４】
メモリおよびロジック等を１つのシステムチップに集積し、１つのシステムを形成する、いわゆるシステムＬＳＩ(Large Scale Integrated Circuit)が知られている。システムＬＳＩでは、図２８に例示するように、ＤＲＡＭ（Dynamic Random Access Memory）回路ＤＲＡＭ、ロジック回路ＬＯＧＩＣ等の複数の機能ブロック９３（コア、マクロ、ＩＰ（Intellectual property））が半導体チップ９４の上に設けられる。そして、これらマクロ９３により、全体として所望のシステムが構築される。ＳＲＡＭマクロ９３の場合、メモリセルアレイに加え、メモリの動作に必要な周辺回路（例えばセンスアンプ、デコーダ）が、１つのマクロ９３内に形成される。そして、設計上の制限、作製の容易性等の理由により、周辺回路部もメモリセルアレイと同様の狭いピッチを持って形成される。このため、周辺回路部のトランジスタも、不純物濃度のばらつき、ソフトエラーが発生する。そこで、メモリマクロの場合、メモリセル部だけでなく、周辺回路部のトランジスタも完全空乏型のトランジスタとすることにより、このような問題を回避することが可能である。
【００８５】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００８６】
【発明の効果】
以上、詳述したように本発明によれば、周辺トランジスタの閾値電圧設定の自由度を確保しつつ、メモリセルトランジスタにおいて閾値電圧のばらつき、ソフトエラーの発生を低下できる半導体装置を提供を提供できる。また、メモリセルトランジスタの閾値電圧の設定も可能である。
【図面の簡単な説明】
【図１】 本発明の第１実施形態に係る半導体装置を概略的に示す断面図。
【図２】 図１の半導体装置の製造工程を概略的に示す断面図。
【図３】 図２に続く工程を示す断面図。
【図４】 図３に続く工程を示す断面図。
【図５】 図４に続く工程を示す断面図。
【図６】 図５に続く工程を示す断面図。
【図７】 図６に続く工程を示す断面図。
【図８】 図７に続く工程を示す断面図。
【図９】 図８に続く工程を示す断面図。
【図１０】 図９に続く工程を示す断面図。
【図１１】 図１０に続く工程を示す断面図。
【図１２】 図１１に続く工程を示す断面図。
【図１３】 図１２に続く工程を示す断面図。
【図１４】 図１３に続く工程を示す断面図。
【図１５】 図１４に続く工程を示す断面図。
【図１６】 図１５に続く工程を示す断面図。
【図１７】 図１６に続く工程を示す断面図。
【図１８】 本発明の第２実施形態に係る半導体装置を概略的に示す断面図。
【図１９】 本発明の第３実施形態に係る半導体装置の製造工程を概略的に示す図。
【図２０】 図１９に続く工程を示す断面図。
【図２１】 図２０に続く工程を示す断面図。
【図２２】 本発明の第５実施形態に係る半導体装置を概略的に示す断面図。
【図２３】 本発明の第５実施形態に係る半導体装置を概略的に示す断面図。
【図２４】 本発明の第５実施形態に係る半導体装置を概略的に示す断面図。
【図２５】 本発明の第６実施形態に係る半導体装置を概略的に示す断面図。
【図２６】 図２５の一部を概略的に示す斜視図。
【図２７】 ＳＲＡＭの構成の例を概略的に示すブロック図。
【図２８】 システムＬＳＩの構成の例を概略的に示すブロック図。
【符号の説明】
１…メモリセル領域、２…周辺回路領域、３…境界領域、１１…半導体基板、１２…絶縁膜（埋め込み酸化膜）、１３ａ、１３ｂ…半導体層、１４…素子分離絶縁膜、２１…ｎ型メモリセルトランジスタ、２２…ｐ型メモリセルトランジスタ、２３…ゲート絶縁膜、２４…第１ゲート電極（ｎ型ＭＴｒ）、２５…第１ソース／ドレイン拡散層（ｎ型ＭＴｒ）、２６…第２ゲート電極（ｐ型ＭＴｒ）、２７…第２ソース／ドレイン拡散層（ｐ型ＭＴｒ）、３１…ｎ型周辺トランジスタ、３２…ｐ型周辺トランジスタ、３３…素子分離絶縁膜、３４…第３ゲート電極（ｎ型ＰＴｒ）、３５…第３ソース／ドレイン拡散層（ｎ型ＰＴｒ）、３５ａ、３７ａ…低濃度領域、３５ｂ、３７ｂ…高濃度領域、３６…第４ゲート電極（ｐ型ＰＴｒ）、３７…第４ソース／ドレイン拡散層（ｐ型ＰＴｒ）、４１…側壁絶縁膜、４２…半導体膜、４３、４４…高濃度領域、４５…シリサイド、５１…層間絶縁膜、５２…コンタクトプラグ、６１…シリコン窒化膜、６２…酸化膜、６３、６４、７１、７２、７４、７５、８１、８２…フォトレジスト、６５…材料膜、７３…絶縁膜、９１…メモリセルアレイ、９２…周辺部、９３…マクロ、９４…半導体チップ。

Claims (29)

  1. 支持基板上に配設された絶縁膜と、
    前記絶縁膜上に配設された第１半導体層と、
    ＳＲＡＭのメモリセルの一部を構成し、且つ前記第１半導体層上にゲート絶縁膜を介して配設された第１導電型の第１ゲート電極と、前記第１半導体層内で前記第１ゲート電極下の領域を挟むように形成された前記第１導電型と反対の第２導電型の１対の第１ソース／ドレイン拡散層と、を有し、且つ前記第１半導体層の厚さ≦（前記第１ゲート電極のチャネル長方向の長さ／３）を満たす、第１メモリセルトランジスタと、
    前記絶縁膜上に配設された前記第２半導体層と、
    周辺回路の一部を構成し、且つ前記第２半導体層上にゲート絶縁膜を介して配設された第３ゲート電極と、前記第２半導体層内で前記第３ゲート電極下の領域を挟むように形成された１対の第３ソース／ドレイン拡散層と、を有し、且つ前記第２半導体層の厚さ＞（前記第３ゲート電極のチャネル長方向の長さ／３）を満たす、第１周辺トランジスタと、
    を具備し、
    前記第１メモリセルトランジスタのチャネル長は、前記第１周辺トランジスタのチャネル長よりも短い、
    ことを特徴とする半導体装置。
  2. 前記第１、第３ゲート電極は、ＳｉXＧｅ1-X（０≦Ｘ≦１）から実質的に構成されることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体装置は、前記ＳＲＡＭの前記メモリセルの一部を構成し、且つ前記第１半導体層上にゲート絶縁膜を介して配設された前記第２導電型の第２ゲート電極と、前記第１半導体層内で前記第２ゲート電極下の領域を挟むように形成された前記第１導電型の１対の第２ソース／ドレイン拡散層と、を有し、且つ前記第１半導体層の厚さ≦（前記第２ゲート電極のチャネル長方向の長さ／３）を満たす、第２メモリセルトランジスタをさらに具備することを特徴とする請求項１に記載の半導体装置。
  4. 前記第３ソース／ドレイン拡散層と、前記第３ゲート電極とは同じ導電型を有することを特徴とする請求項３に記載の半導体装置。
  5. 前記半導体装置は、前記周辺回路の一部を構成し、且つ前記第２半導体層上にゲート絶縁膜を介して配設された第４ゲート電極と、前記第２半導体層内で前記第４ゲート電極下の領域を挟むように形成された１対の第４ソース／ドレイン拡散層と、を有し、且つ前記第２半導体層の厚さ＞（前記第４ゲート電極のチャネル長方向の長さ／３）を満たす、第２周辺トランジスタをさらに具備することを特徴とする請求項４に記載の半導体装置。
  6. 前記第４ソース／ドレイン拡散層と、前記第４ゲート電極とは同じ導電型を有することを特徴とする請求項５に記載の半導体装置。
  7. 前記第１、第２、第３、第４ゲート電極は、ＳｉXＧｅ1-X（０≦Ｘ≦１）から実質的に構成されることを特徴とする請求項５に記載の半導体装置。
  8. 半導体基板と、
    前記半導体基板上に配設された絶縁膜と、
    前記絶縁膜上に配設された半導体層と、
    ＳＲＡＭのメモリセルの一部を構成し、且つ前記半導体層上にゲート絶縁膜を介して配設された第１導電型の第１ゲート電極と、前記半導体層内で前記第１ゲート電極下の領域を挟むように形成された前記第１導電型と反対の第２導電型の１対の第１ソース／ドレイン拡散層と、を有し、且つ前記半導体層の厚さ≦（第１ゲート電極のチャネル長方向の長さ／３）を満たす、第１メモリセルトランジスタと、
    周辺回路の一部を構成し、且つ前記半導体基板上にゲート絶縁膜を介して配設された第３ゲート電極と、前記半導体基板内で前記第３ゲート電極下の領域を挟むように形成された１対の第３ソース／ドレイン拡散層と、を有する、第１周辺トランジスタと、
    を具備することを特徴とする半導体装置。
  9. 前記第１、第３ゲート電極は、ＳｉXＧｅ1-X（０≦Ｘ≦１）から実質的に構成されることを特徴とする請求項８に記載の半導体装置。
  10. 前記半導体装置は、前記ＳＲＡＭの前記メモリセルの一部を構成し、且つ前記半導体層上にゲート絶縁膜を介して配設された前記第２導電型の第２ゲート電極と、前記半導体層内で前記第２ゲート電極下の領域を挟むように形成された前記第１導電型の１対の第２ソース／ドレイン拡散層と、を有し、且つ前記半導体層の厚さ≦（前記第２ゲート電極のチャネル長方向の長さ／３）を満たす、第２メモリセルトランジスタをさらに具備することを特徴とする請求項８に記載の半導体装置。
  11. 前記第３ソース／ドレイン拡散層と、前記第３ゲート電極とは同じ導電型を有することを特徴とする請求項１０に記載の半導体装置。
  12. 前記半導体装置は、前記周辺回路の一部を構成し、且つ前記半導体基板上にゲート絶縁膜を介して配設された第４ゲート電極と、前記半導体基板内で前記第４ゲート電極下の領域を挟むように形成された１対の第４ソース／ドレイン拡散層と、を有する、第２周辺トランジスタをさらに具備することを特徴とする請求項１１に記載の半導体装置。
  13. 前記第４ソース／ドレイン拡散層と、前記第４ゲート電極とは同じ導電型を有することを特徴とする請求項１２に記載の半導体装置。
  14. 前記第１、第２、第３、第４ゲート電極は、ＳｉXＧｅ1-X（０≦Ｘ≦１）から実質的に構成されることを特徴とする請求項１２に記載の半導体装置。
  15. 前記第１ゲート電極は、体積の９０％以上がシリサイドにより構成されていることを特徴とする請求項１または８に記載の半導体装置。
  16. 前記第３ゲート電極は、上部の一部のみにシリサイドを有することを特徴とする請求項１５に記載の半導体装置。
  17. 前記第１ゲート電極は、前記第３ゲート電極の体積の８０％以下の体積を有することを特徴とする請求項１６に記載の半導体装置。
  18. 前記第１ゲート電極の上部を除く側壁上に配設された側壁絶縁膜をさらに具備することを特徴とする請求項１５に記載の半導体装置。
  19. 前記第３ゲート電極の側壁上に配設された第１側壁絶縁膜と、
    前記第１ゲート電極の側壁上に配設された第２側壁絶縁膜と、
    をさらに具備することを特徴とする請求項１５に記載の半導体装置。
  20. 支持基板上に配設された絶縁膜と、
    前記絶縁膜上に配設された第１半導体層と、
    ＳＲＡＭのメモリセルの一部を構成し、且つ前記第１半導体層上にゲート絶縁膜を介して配設された金属材料から実質的に構成された第１ゲート電極と、前記第１半導体層内で前記第１ゲート電極下の領域を挟むように形成された１対の第１ソース／ドレイン拡散層と、を有し、且つ前記第１半導体層の厚さ≦（前記第１ゲート電極のチャネル長方向の長さ／３）を満たす、第１メモリセルトランジスタと、
    前記絶縁膜上に配設された前記第２半導体層と、
    周辺回路の一部を構成し、且つ前記第２半導体層上にゲート絶縁膜を介して配設された第３ゲート電極と、前記第２半導体層内で前記第３ゲート電極下の領域を挟むように形成された１対の第３ソース／ドレイン拡散層と、を有し、且つ前記第２半導体層の厚さ＞（前記第３ゲート電極のチャネル長方向の長さ／３）を満たす、第１周辺トランジスタと、
    を具備し、
    前記第１メモリセルトランジスタのチャネル長は、前記第１周辺トランジスタのチャネル長よりも短い、
    ことを特徴とする半導体装置。
  21. 半導体基板と、
    前記半導体基板上に配設された絶縁膜と、
    前記絶縁膜上に配設された半導体層と、
    ＳＲＡＭのメモリセルの一部を構成し、且つ前記半導体層上にゲート絶縁膜を介して配設された金属材料から実質的に構成された第１ゲート電極と、前記半導体層内で前記第１ゲート電極下の領域を挟むように形成された１対の第１ソース／ドレイン拡散層と、を有し、且つ前記半導体層の厚さ≦（前記第１ゲート電極のチャネル長方向の長さ／３）を満たす、第１メモリセルトランジスタと、
    周辺回路の一部を構成し、且つ前記半導体基板上にゲート絶縁膜を介して配設された第３ゲート電極と、前記半導体基板内で前記第３ゲート電極下の領域を挟むように形成された１対の第３ソース／ドレイン拡散層と、を有する、第１周辺トランジスタと、
    を具備することを特徴とする半導体装置。
  22. 前記第１ゲート電極は、タングステン、チタン、モリブデン、ニッケル、コバルト、プラチナ、およびこれらの合金からなる群から選択された材料により実質的に構成されることを特徴とする請求項２０または２１に記載の半導体装置。
  23. ＳＲＡＭのメモリセルの一部を構成するメモリセルトランジスタが形成される第１領域の支持基板上の絶縁膜上に、第１厚さを有する第１半導体層を形成する工程と、
    周辺回路を構成する周辺トランジスタが形成される第３領域の前記絶縁膜上に、前記第１厚さより大きい第２厚さを有する第２半導体層を形成する工程と、
    前記第３領域の前記第２半導体層に、第１導電型の不純物を注入する工程と、
    前記第１、第２半導体層の上方に導電膜を形成する工程と、
    前記第３領域の前記導電膜に前記第１導電型と反対の第２導電型の不純物を注入する工程と、
    前記第１領域の前記導電膜に前記第１導電型の不純物を注入する工程と、
    前記導電膜から、前記第１領域において前記第１厚さ≦（チャネル方向の長さ／３）を満たす第１ゲート電極と、第３領域において前記第２厚さ＞（チャネル長方向の長さ／３）を満たす第３ゲート電極と、を形成する工程と、
    前記第１、第３ゲート電極近傍の前記第１、第２半導体層内に前記第２導電型の第１、第３ソース／ドレイン拡散層をそれぞれ形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  24. 前記第１、第２半導体層を形成する工程は、
    前記絶縁膜上に、前記第２厚さを有する半導体層を形成する工程と、
    前記第１領域の前記半導体層の上部を酸化する工程と、
    前記半導体層の酸化された部分を除去する工程と、
    を具備することを特徴とする請求項２３に記載の半導体装置の製造方法。
  25. 前記第１、第２半導体層を形成する工程は、
    前記絶縁膜上に、前記第１厚さを有する半導体層を形成する工程と、
    前記第３領域の前記半導体層を前記第２厚さまで成長させる工程と、
    を具備することを特徴とする請求項２３に記載の半導体装置の製造方法。
  26. 前記第１領域の前記導電膜に、前記第２導電型の不純物を注入する工程と、
    前記第１領域において、前記第１厚さ≦（チャネル方向の長さ／３）を満たす第２ゲート電極を前記導電膜から形成する工程と、
    前記第２ゲート電極近傍の前記第１半導体層内に前記第１導電型の第２ソース／ドレイン拡散層を形成する工程と、
    をさらに具備することを特徴とする請求項２３に記載の半導体装置の製造方法。
  27. 前記第３領域の前記第２半導体層に、前記第２導電型の不純物を注入する工程と、
    前記第３領域において、前記第２厚さ＞（チャネル長方向の長さ／３）を満たす第４ゲート電極を前記導電膜から形成する工程と、
    前記第４ゲート電極近傍の前記第２半導体層内に前記第１導電型の第４ソース／ドレイン拡散層を形成する工程と、
    をさらに具備することを特徴とする請求項２６に記載の半導体装置の製造方法。
  28. 前記第１ゲート電極の９０％以上をシリサイド化する工程をさらに具備することを特徴とする請求項２３に記載の半導体装置の製造方法。
  29. ＳＲＡＭのメモリセルの一部を構成するメモリセルトランジスタが形成される第１領域の支持基板上の絶縁膜上に、第１厚さを有する第１半導体層を形成する工程と、
    周辺回路の一部を構成し、チャネル長が前記メモリセルトランジスタのチャネル長よりも長い周辺トランジスタが形成される第３領域の前記絶縁膜上に、前記第１厚さより大きい第２厚さを有する第２半導体層を形成する工程と、
    前記第３領域の前記第２半導体層上に、周辺回路の一部を構成し、且つ前記第２半導体層上にゲート絶縁膜を介して配設された第３ゲート電極と、前記第２半導体層内で前記第３ゲート電極下の領域を挟むように形成された１対の第３ソース／ドレイン拡散層と、を有し、且つ前記第２半導体層の厚さ前記＞（第３ゲート電極のチャネル長方向の長さ／３）を満たす、前記周辺トランジスタを形成する工程と、
    前記第１領域の前記第１半導体層の上方にタングステン、チタン、モリブデン、ニッケル、コバルト、プラチナ、およびこれらの合金から実質的に構成される金属膜を形成する工程と、
    前記第１領域において前記第１厚さ≦（チャネル方向の長さ／３）を満たす第１ゲート電極を前記金属膜から形成する工程と、
    前記第１ゲート電極近傍の前記第１半導体層内に第１ソース／ドレイン拡散層をそれぞれ形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
JP2003178241A 2003-06-23 2003-06-23 半導体装置およびその製造方法 Expired - Fee Related JP4050663B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2003178241A JP4050663B2 (ja) 2003-06-23 2003-06-23 半導体装置およびその製造方法
US10/680,101 US7061054B2 (en) 2003-06-23 2003-10-08 Semiconductor device and semiconductor device manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003178241A JP4050663B2 (ja) 2003-06-23 2003-06-23 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2005019453A JP2005019453A (ja) 2005-01-20
JP4050663B2 true JP4050663B2 (ja) 2008-02-20

Family

ID=33516304

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003178241A Expired - Fee Related JP4050663B2 (ja) 2003-06-23 2003-06-23 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US7061054B2 (ja)
JP (1) JP4050663B2 (ja)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6995456B2 (en) * 2004-03-12 2006-02-07 International Business Machines Corporation High-performance CMOS SOI devices on hybrid crystal-oriented substrates
US7297577B2 (en) * 2004-12-30 2007-11-20 Sony Corporation SOI SRAM device structure with increased W and full depletion
JP2006294800A (ja) * 2005-04-08 2006-10-26 Toshiba Corp 半導体装置の製造方法
US7921400B1 (en) 2005-07-20 2011-04-05 Integrated Device Technology, Inc. Method for forming integrated circuit device using cell library with soft error resistant logic cells
JP2007103456A (ja) * 2005-09-30 2007-04-19 Toshiba Corp 半導体装置及びその製造方法
US7547947B2 (en) * 2005-11-15 2009-06-16 International Business Machines Corporation SRAM cell
US7348633B2 (en) * 2005-11-18 2008-03-25 International Business Machines Corporation Hybrid crystallographic surface orientation substrate having one or more SOI regions and/or bulk semiconductor regions
US7417288B2 (en) * 2005-12-19 2008-08-26 International Business Machines Corporation Substrate solution for back gate controlled SRAM with coexisting logic devices
JP5005224B2 (ja) 2006-01-27 2012-08-22 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US7285480B1 (en) * 2006-04-07 2007-10-23 International Business Machines Corporation Integrated circuit chip with FETs having mixed body thicknesses and method of manufacture thereof
US7407890B2 (en) * 2006-04-21 2008-08-05 International Business Machines Corporation Patterning sub-lithographic features with variable widths
KR100781548B1 (ko) * 2006-11-03 2007-12-03 삼성전자주식회사 반도체 집적 회로 장치 및 그 제조 방법
KR100781290B1 (ko) * 2006-11-28 2007-11-30 삼성전자주식회사 플래쉬 메모리 소자 및 플래쉬 메모리 소자의 제조방법
JP5142550B2 (ja) * 2007-02-22 2013-02-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP2020658B1 (en) * 2007-06-29 2014-06-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and semiconductor device
JP2009076731A (ja) * 2007-09-21 2009-04-09 Renesas Technology Corp 半導体装置およびその製造方法
JP2009188196A (ja) * 2008-02-06 2009-08-20 Elpida Memory Inc 半導体装置及びその製造方法
US20110180873A1 (en) * 2008-10-20 2011-07-28 Hynix Semiconductor Inc. Semiconductor device and method of manufacturing the same
JP4905442B2 (ja) 2008-12-05 2012-03-28 ソニー株式会社 半導体装置およびその製造方法
US9337100B2 (en) * 2009-06-03 2016-05-10 Qualcomm Incorporated Apparatus and method to fabricate an electronic device
JP5555211B2 (ja) * 2011-09-06 2014-07-23 株式会社東芝 半導体装置及びその製造方法
US8587068B2 (en) * 2012-01-26 2013-11-19 International Business Machines Corporation SRAM with hybrid FinFET and planar transistors
KR20140040543A (ko) * 2012-09-26 2014-04-03 삼성전자주식회사 핀 구조의 전계효과 트랜지스터, 이를 포함하는 메모리 장치 및 그 반도체 장치
US10529738B2 (en) * 2016-04-28 2020-01-07 Globalfoundries Singapore Pte. Ltd. Integrated circuits with selectively strained device regions and methods for fabricating same
US10128251B2 (en) * 2016-09-09 2018-11-13 United Microelectronics Corp. Semiconductor integrated circuit structure and method for forming the same
US10062712B1 (en) * 2017-07-26 2018-08-28 Newport Fab, Llc Method to fabricate both FD-SOI and PD-SOI devices within a single integrated circuit
JP2020043103A (ja) * 2018-09-06 2020-03-19 キオクシア株式会社 半導体記憶装置およびその製造方法
US11348944B2 (en) * 2020-04-17 2022-05-31 Taiwan Semiconductor Manufacturing Company Limited Semiconductor wafer with devices having different top layer thicknesses
US11398403B2 (en) * 2020-05-28 2022-07-26 Taiwan Semiconductor Manufacturing Company Limited Multiple thickness semiconductor-on-insulator field effect transistors and methods of forming the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2768719B2 (ja) * 1988-11-21 1998-06-25 株式会社日立製作所 半導体装置及び半導体記憶装置
US5403762A (en) * 1993-06-30 1995-04-04 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a TFT
JP2806286B2 (ja) * 1995-02-07 1998-09-30 日本電気株式会社 半導体装置
JPH09135030A (ja) 1995-11-08 1997-05-20 Hitachi Ltd 半導体集積回路装置およびそれを用いたコンピュータシステム、ならびに半導体集積回路装置の製造方法
US6424016B1 (en) * 1996-05-24 2002-07-23 Texas Instruments Incorporated SOI DRAM having P-doped polysilicon gate for a memory pass transistor
JP3607431B2 (ja) * 1996-09-18 2005-01-05 株式会社東芝 半導体装置およびその製造方法
US6469317B1 (en) * 1998-12-18 2002-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
TW518637B (en) * 1999-04-15 2003-01-21 Semiconductor Energy Lab Electro-optical device and electronic equipment
KR100341663B1 (ko) * 1999-09-27 2002-06-24 윤종용 사진공정이 감소된 반도체 장치의 비트라인 콘택홀을 형성하는 방법
US6537891B1 (en) * 2000-08-29 2003-03-25 Micron Technology, Inc. Silicon on insulator DRAM process utilizing both fully and partially depleted devices
JP4044276B2 (ja) * 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
US7002223B2 (en) * 2001-07-27 2006-02-21 Samsung Electronics Co., Ltd. Semiconductor device having elevated source/drain
JP4313986B2 (ja) * 2002-06-05 2009-08-12 パナソニック株式会社 半導体集積回路とその製造方法

Also Published As

Publication number Publication date
US7061054B2 (en) 2006-06-13
JP2005019453A (ja) 2005-01-20
US20040259295A1 (en) 2004-12-23

Similar Documents

Publication Publication Date Title
JP4050663B2 (ja) 半導体装置およびその製造方法
KR100625057B1 (ko) 다중 임계 금속 게이트 ｃｍｏｓ 소자 제조 방법 및 공정
JP4425130B2 (ja) フィン型電界効果トランジスタの製造方法
US9356146B2 (en) Semiconductor device with recess, epitaxial source/drain region and diffuson
CN103262246B (zh) 用于具有高介电常数/金属栅极MOSFET的Vt调整和短沟道控制的结构和方法
CN109216371B (zh) 制造半导体器件的方法以及半导体器件
US20120299101A1 (en) Thin body silicon-on-insulator transistor with borderless self-aligned contacts
TW492186B (en) Semiconductor device and process for producing the same
JP2012169639A (ja) 半導体装置の製造方法
CN111129012A (zh) 半导体装置
JP5126060B2 (ja) 半導体装置及びその製造方法
JP2007019129A (ja) 半導体装置の製造方法及び半導体装置
US7915130B2 (en) Method of manufacturing a semiconductor device
US12057487B2 (en) Memory chip structure having GAA transistors with different threshold voltages and work functions for improving performances in multiple applications
JP2007165558A (ja) 半導体装置およびその製造方法
JP2003174101A (ja) 半導体装置および半導体装置の製造方法
JPWO2008015940A1 (ja) 半導体装置及びその製造方法
US8933509B2 (en) Semiconductor device and method for fabricating the same
CN116569321A (zh) 使用堆叠的n型和p型纳米片的具有互补电容匹配的ncfet
US7833867B2 (en) Semiconductor device and method for manufacturing the same
JP2007158220A (ja) 半導体装置の製造方法
JP2007287913A (ja) 電界効果型トランジスタ及びその製造方法
JP4115769B2 (ja) 半導体装置及びその製造方法
CN115295416A (zh) 一种抑制沟道漏电的堆叠纳米片gaa-fet中的制备方法
JP5117076B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070620

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070717

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070918

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071016

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071102

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071127

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071129

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101207

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111207

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121207

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees