JP4050663B2 - 半導体装置およびその製造方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、例えば、SRAM(Static Random Access Memory)および、絶縁膜上の半導体層内にトランジスタが形成されたSOI(Silicon On Insulator)構造の半導体装置に関する。
【0002】
【従来の技術】
半導体基板上に形成されたMIS(Metal Insulator Semiconductor)トランジスタ(以下、単にトランジスタ)のチャネル領域に不純物の濃度を制御することにより、トランジスタの閾値電圧が調整される。近時、半導体装置の微細化に伴ってチャネル領域に注入できる不純物量が減少している。この結果、不純物濃度の制御が困難となり、ある所望の不純物濃度に対するばらつきが顕著となる。これにしたがって、閾値電圧がばらつく問題が生じる。また、不純物量の減少に伴い、主に宇宙線が原因のソフトエラーの増加も大きな問題となっている。
【0003】
閾値電圧の制御の困難さを解消するため、およびソフトエラーの発生を低下させるために、完全空乏(Fully-Depleted)型のSOI構造が有効であることが知られている。SOI構造とは、絶縁膜上に設けられた半導体層(例えばシリコン)内にトランジスタが形成された構造である。SOI構造のトランジスタは、完全空乏型と、部分空乏(Partially-Depleted)型に大別される。完全空乏型ではトランジスタのオン時に、チャネル下の半導体層(ボディ領域)が完全に空乏化し、部分空乏型ではボディ領域が部分的にのみ空乏化する。
【0004】
完全空乏型のSOI構造(以下、単に完全空乏型)とすることにより、トランジスタの閾値電圧は、主にゲート電極の仕事関数により決定される。このため、閾値電圧のばらつきが減少する。
【0005】
同一の半導体基板(SOI構造による半導体層を含む)に、メモリセルトランジスタと周辺回路を構成する周辺トランジスタとが形成された混載型の半導体装置が知られている。混載型の半導体装置を完全空乏型とすることにより、閾値電圧のばらつき、およびソフトエラーの発生を低下することができると考えられる。
【0006】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【0007】
【特許文献1】
特開平9-135030号公報
【0008】
【発明が解決しようとする課題】
上記したように、完全空乏型の場合、トランジスタの閾値電圧は、ゲート電極の仕事関数により決定される。仕事関数は、ゲート電極の材料によって主に決定される。したがって、複数のトランジスタが同じ材料によるゲート電極を有する場合、これらトランジスタは同じ閾値電圧を有する。
【0009】
混載型の半導体装置のメモリセルがSRAMの場合、1つの半導体基板上の複数のメモリセルトランジスタの閾値電圧に、複数の閾値電圧を設定することはあまり要求されない。このため、メモリセルトランジスタの各ゲート電極に同じ材料を用いた場合でも、問題は生じない。
【0010】
一方、周辺領域では、周辺回路を構成するトランジスタの機能が多岐に亘るため、複数の周辺トランジスタが異なる閾値電圧を有することが要求される。しかしながら、上記したように、周辺トランジスタの各ゲート電極に同じ材料を用いた場合、複数の閾値を設定することはできない。この問題に対して、仕事関数の異なる材料を複数用意し、これらを適宜選択することにより所望の閾値電圧を設定することが考えられる。しかしながら、この方法によると製造コストが非常に高くなり、複数のゲート電極材料を採用することは、現実的な解決策ではない。
【0011】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、周辺トランジスタの閾値電圧設定の自由度を確保しつつ、メモリセルトランジスタにおいて閾値電圧のばらつき、ソフトエラーの発生を低下できる半導体装置を提供しようとするものである。
【0012】
【課題を解決するための手段】
本発明の第1の視点による半導体装置は、支持基板上に配設された絶縁膜と、前記絶縁膜上に配設された第1半導体層と、SRAMのメモリセルの一部を構成し、且つ前記第1半導体層上にゲート絶縁膜を介して配設された第1導電型の第1ゲート電極と、前記第1半導体層内で前記第1ゲート電極下の領域を挟むように形成された前記第1導電型と反対の第2導電型の1対の第1ソース/ドレイン拡散層と、を有し、且つ前記第1半導体層の厚さ≦(前記第1ゲート電極のチャネル長方向の長さ/3)を満たす、第1メモリセルトランジスタと、前記絶縁膜上に配設された前記第2半導体層と、周辺回路の一部を構成し、且つ前記第2半導体層上にゲート絶縁膜を介して配設された第3ゲート電極と、前記第2半導体層内で前記第3ゲート電極下の領域を挟むように形成された1対の第3ソース/ドレイン拡散層と、を有し、且つ前記第2半導体層の厚さ>(前記第3ゲート電極のチャネル長方向の長さ/3)を満たす、第1周辺トランジスタと、を具備することを特徴とする。
【0013】
本発明の第2の視点による半導体装置は、半導体基板と、前記半導体基板上に配設された絶縁膜と、前記絶縁膜上に配設された半導体層と、SRAMのメモリセルの一部を構成し、且つ前記半導体層上にゲート絶縁膜を介して配設された第1導電型の第1ゲート電極と、前記半導体層内で前記第1ゲート電極下の領域を挟むように形成された前記第1導電型と反対の第2導電型の1対の第1ソース/ドレイン拡散層と、を有し、且つ前記前記第1半導体層の厚さ≦(第1ゲート電極のチャネル長方向の長さ/3)を満たす、第1メモリセルトランジスタと、周辺回路の一部を構成し、且つ前記半導体基板上にゲート絶縁膜を介して配設された第3ゲート電極と、前記半導体基板内で前記第3ゲート電極下の領域を挟むように形成された1対の第3ソース/ドレイン拡散層と、を有する、第1周辺トランジスタと、を具備することを特徴とする。
【0014】
本発明の第3の視点による半導体装置は、支持基板上に配設された絶縁膜と、前記絶縁膜上に配設された第1半導体層と、SRAMのメモリセルの一部を構成し、且つ前記第1半導体層上にゲート絶縁膜を介して配設された金属材料から実質的に構成された第1ゲート電極と、前記第1半導体層内で前記第1ゲート電極下の領域を挟むように形成された1対の第1ソース/ドレイン拡散層と、を有し、且つ前記第1半導体層の厚さ≦(前記第1ゲート電極のチャネル長方向の長さ/3)を満たす、第1メモリセルトランジスタと、前記絶縁膜上に配設された前記第2半導体層と、周辺回路の一部を構成し、且つ前記第2半導体層上にゲート絶縁膜を介して配設された第3ゲート電極と、前記第2半導体層内で前記第3ゲート電極下の領域を挟むように形成された1対の第3ソース/ドレイン拡散層と、を有し、且つ前記第2半導体層の厚さ>(前記第3ゲート電極のチャネル長方向の長さ/3)を満たす、第1周辺トランジスタと、を具備することを特徴とする。
【0015】
本発明の第4の視点による半導体装置は、半導体基板と、前記半導体基板上に配設された絶縁膜と、前記絶縁膜上に配設された半導体層と、SRAMのメモリセルの一部を構成し、且つ前記半導体層上にゲート絶縁膜を介して配設された金属材料から実質的に構成された第1ゲート電極と、前記半導体層内で前記第1ゲート電極下の領域を挟むように形成された1対の第1ソース/ドレイン拡散層と、を有し、且つ前記第1半導体層の厚さ≦(前記第1ゲート電極のチャネル長方向の長さ/3)を満たす、第1メモリセルトランジスタと、周辺回路の一部を構成し、且つ前記半導体基板上にゲート絶縁膜を介して配設された第3ゲート電極と、前記半導体基板内で前記第3ゲート電極下の領域を挟むように形成された1対の第3ソース/ドレイン拡散層と、を有する、第1周辺トランジスタと、を具備することを特徴とする。
【0016】
本発明の第5の視点による半導体装置は、支持基板上に配設された絶縁膜と、前記絶縁膜上に配設された第1半導体層と、SRAMのメモリセルの一部を構成し、且つ前記第1半導体層の第1側面上と前記第1側面と対向する第2側面上と前記第1および第2側面とに接する上面上とにゲート絶縁膜を介して配設された第1ゲート電極と、前記第1半導体層内で前記第1ゲート電極により囲まれた領域を挟むように形成された1対の第1ソース/ドレイン拡散層と、を有する、第1メモリセルトランジスタと、前記絶縁膜上に配設された前記第2半導体層と、周辺回路の一部を構成し、且つ前記第2半導体層上にゲート絶縁膜を介して配設された第3ゲート電極と、前記第2半導体層内で前記第3ゲート電極下の領域を挟むように形成された1対の第3ソース/ドレイン拡散層と、を有し、且つ前記第2半導体層の厚さ>(前記第3ゲート電極のチャネル長方向の長さ/3)を満たす、第1周辺トランジスタと、を具備することを特徴とする。
【0017】
本発明の第6の視点による半導体装置は、SRAMのメモリセルの一部を構成するメモリセルトランジスタが形成される第1領域の支持基板上の絶縁膜上に、第1厚さを有する第1半導体層を形成する工程と、周辺回路を構成する周辺トランジスタが形成される第3領域の前記絶縁膜上に、前記第1厚さより大きい第2厚さを有する第2半導体層を形成する工程と、前記第3領域の前記第2半導体層に、第1導電型の不純物を注入する工程と、前記第1、第2半導体層の上方に導電膜を形成する工程と、前記第3領域の前記導電膜に前記第1導電型と反対の第2導電型の不純物を注入する工程と、前記第1領域の前記導電膜に前記第1導電型の不純物を注入する工程と、前記導電膜から、前記第1領域において前記第1厚さ≦(チャネル方向の長さ/3)を満たす第1ゲート電極と、第3領域において前記第2厚さ>(チャネル長方向の長さ/3)を満たす第3ゲート電極と、を形成する工程と、前記第1、第3ゲート電極近傍の前記第1、第2半導体層内に前記第2導電型の第1、第3ソース/ドレイン拡散層をそれぞれ形成する工程と、を具備することを特徴とする。
【0018】
本発明の第7の視点による半導体装置は、SRAMのメモリセルの一部を構成するメモリセルトランジスタが形成される第1領域の支持基板上の絶縁膜上に、第1厚さを有する第1半導体層を形成する工程と、周辺回路を構成する周辺トランジスタが形成される第3領域の前記絶縁膜上に、前記第1厚さより大きい第2厚さを有する第2半導体層を形成する工程と、前記第3領域の前記第2半導体層上に、周辺回路の一部を構成し、且つ前記第2半導体層上にゲート絶縁膜を介して配設された第3ゲート電極と、前記第2半導体層内で前記第3ゲート電極下の領域を挟むように形成された1対の第3ソース/ドレイン拡散層と、を有し、且つ前記第2半導体層の厚さ前記>(第3ゲート電極のチャネル長方向の長さ/3)を満たす、前記周辺トランジスタを形成する工程と、前記第1領域の前記第1半導体層の上方にタングステン、チタン、モリブデン、ニッケル、コバルト、プラチナ、およびこれらの合金から実質的に構成される金属膜を形成する工程と、前記第1領域において前記第1厚さ≦(チャネル方向の長さ/3)を満たす第1ゲート電極を前記金属膜から形成する工程と、前記第1ゲート電極近傍の前記第1半導体層内に第1ソース/ドレイン拡散層をそれぞれ形成する工程と、を具備することを特徴とする。
【0019】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【0020】
【発明の実施の形態】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【0021】
(第1実施形態)
図1は、本発明の第1実施形態に係る半導体装置を概略的に示す断面図である。図1に示すように、半導体装置は、メモリセル領域1、周辺回路領域2、境界領域3を有する。半導体基板(支持基板)11の上に、例えばシリコン酸化膜からなる絶縁膜(埋め込み酸化膜(Buried Oxide))12が設けられる。半導体基板11の材料として、例えば、Al23(酸化アルミニウム)、Ge(ゲルマニウム)、AlN(窒化アルミニウム)、Si(シリコン)、サファイアを用いることができる。
【0022】
メモリセル領域1の絶縁膜12の上に半導体層13a(第1半導体層)が設けられ、周辺回路領域2の絶縁膜12の上に半導体層13b(第2半導体層)が設けられる。半導体層13a、13bは、例えばシリコン、ゲルマニウムから実質的に構成される。半導体層13a、13bは異なる厚さを有する。半導体層13a、13bの厚さは、後述する条件を考慮して、メモリセル領域1のトランジスタが完全空乏型となり、周辺回路領域2のトランジスタが部分空乏型となるように設定される。境界領域3には、例えばシリコン酸化膜からなる素子分離絶縁膜14が形成される。
【0023】
半導体層13aの第1、第2領域に、n型、p型のメモリセルトランジスタ21、22がそれぞれ形成される。メモリセルトランジスタ21、22は、SRAMのメモリセルの一部を構成する。
【0024】
メモリセルトランジスタ21(第1メモリセルトランジスタ)は、ゲート絶縁膜23、ゲート絶縁膜23上の第1ゲート電極24、1対の第1ソース/ドレイン拡散層25を有する。第1ゲート電極24は、例えばSiXGe1-X(0≦X≦1)からなる材料により構成され、p型の導電型を有する。第1ソース/ドレイン拡散層25は、半導体層13a内で第1ゲート電極24の下の領域(チャネル領域)を挟み、その下端が半導体層13aの下端に達する。
【0025】
メモリセルトランジスタ22(第2メモリセルトランジスタ)は、ゲート絶縁膜23、ゲート絶縁膜23上の第2ゲート電極26、1対の第2ソース/ドレイン拡散層27を有する。第2ゲート電極26は、第1ゲート電極24と同じ材料により構成され、n型の導電型を有する。第2ソース/ドレイン拡散層27は、半導体層13a内で第2ゲート電極26の下の領域を挟み、その下端が半導体層13aの下端に達する。
【0026】
メモリセル領域においては、n型のメモリセルトランジスタ21の第1ゲート電極24がp型の導電型を有し、p型のメモリセルトランジスタ22の第2ゲート電極26がn型の導電型を有する。これは、メモリセルトランジスタ21、22が完全空乏型であることに起因する。上記したように、完全空乏型の場合、トランジスタの閾値電圧は仕事関数で決定される。しかしながら、n型のトランジスタのゲート電極の導電型をn型とすると、従来と同様の特性を有するn型トランジスタとならない。このため、n型トランジスタのゲート電極をp型とすることにより、仕事関数、閾値電圧が調整される。p型トランジスタのゲート電極をn型とする理由も同様である。
【0027】
半導体層13bの第3、第4領域に、n型、p型の周辺トランジスタ31、32がそれぞれ形成される。周辺トランジスタ31、32は、周辺回路の一部を構成する。周辺回路には、SRAMの動作に必要な各種の回路が含まれる。周辺トランジスタ31、32間には、素子分離絶縁膜14が設けられる。
【0028】
周辺トランジスタ31(第1周辺トランジスタ)は、ゲート絶縁膜23、ゲート絶縁膜23上の第3ゲート電極34、1対の第3ソース/ドレイン拡散層35を有する。第3ゲート電極34は、例えば第1ゲート電極24と実質的に同じ材料により構成され、n型の導電型を有する。第3ソース/ドレイン拡散層35は、半導体層13b内で第3ゲート電極34の下の領域を挟み、低濃度領域35aと高濃度領域35bとにより構成される。
【0029】
周辺トランジスタ32(第2周辺トランジスタ)は、ゲート絶縁膜23、ゲート絶縁膜23上の第4ゲート電極36、1対の第4ソース/ドレイン拡散層37を有する。第4ゲート電極34は、例えば第1ゲート電極24と実質的に同じ材料により構成され、p型の導電型を有する。第4ソース/ドレイン拡散層37は、半導体層13b内で第4ゲート電極36の下の領域を挟み、低濃度領域37aと高濃度領域37bとにより構成される。
【0030】
第1〜第4ゲート電極24、26、34、36の側壁上に、例えばシリコン窒化膜、シリコン酸化膜等の側壁絶縁膜41が設けられる。第1、第2ソース/ドレイン拡散層25、27の表面上に半導体膜42が設けられる。半導体膜42は、例えばSiXGe1-X(0≦X≦1)からなる材料により構成される。半導体膜42にはコンタクト領域のための高濃度の不純物が注入され、高濃度領域43、44が形成される。第1〜第4ゲート電極24、26、34、36の表面、半導体膜42の表面、第3、第4ソース/ドレイン拡散層35、37の表面にシリサイド45が設けられる。
【0031】
半導体層13a、13b上の全面に層間絶縁膜51が設けられる。半導体層13bは、メモリセルトランジスタ21、22間で除去されており、層間絶縁膜51の一部は、この除去された部分で絶縁膜12に達する。層間絶縁膜51内にコンタクトプラグ52が設けられる。コンタクトプラグ52は、例えば第1、第2ソース/ドレイン拡散層25、27上のシリサイド45、および第3、第4ソース/ドレイン拡散層35、37上のシリサイド45に達する。
【0032】
次に、完全空乏型および部分空乏型について説明する。一般に、トランジスタが完全空乏型となるか部分空乏型となるかは、以下の式に応じて決定される。
【0033】
si≦L/3 (1)
ただし、Tsi 半導体層の厚さL:ゲート電極の長さ
なお、ゲート電極の長さは、チャネル長方向と同じ方向における長さである。式(1)を満たすことにより、トランジスタは完全空乏型となる。本実施形態では、メモリセルトランジスタ21、22が完全空乏型、周辺トランジスタ31、32が部分空乏型とされる。
【0034】
具体的な例として、以下の様に設定することができる。まず、第1、第2ゲート電極24、26の長さLは、例えば6〜60nmとされる。この場合、半導体層13aは、2〜20nm以下の厚さを有する。例えば、第1、第2ゲート電極の長さLが20nmの場合、半導体層13aの厚さは、20/3nm以下に設定される。
【0035】
第3、第4ゲート電極34、36の長さLは、例えば6〜60nmとされる。この場合、半導体層13bは、2〜20nmより大きい厚さを有する。
【0036】
次に、上記構成の半導体装置の製造方法について図2〜図17を用いて説明する。図2〜図17は、それぞれ、図1の半導体装置の製造工程を順に示す断面図である。まず、図2に示すように、半導体基板11上に、絶縁膜12、半導体層13bが設けられる。すなわち、この半導体層13bは、上記式(1)と第3、第4ゲート電極34、36のゲート長を考慮して、周辺トランジスタ31、32が部分空乏型となるような厚さを有する。次に、周辺回路領域2の半導体層13b上に、シリコン窒化膜61が形成される。
【0037】
次に、図3に示すように、メモリセル領域1の半導体層13bの上部が、例えば熱酸化されることにより、酸化膜62が形成される。この酸化膜62の厚さは、メモリセル領域1で残存する半導体層13bの厚さとメモリセルトランジスタ21、22のゲート長によって、メモリセルトランジスタ21、22が完全空乏型となるように決定される。
【0038】
次に、図4に示すように、酸化膜62、シリコン窒化膜61が除去される。この結果、メモリセル領域1に半導体層13aが形成される。
【0039】
次に、図5に示すように、メモリセルトランジスタ21、22、周辺トランジスタ31、32の周囲、および境界領域3の半導体層13a、13bが除去される。次に、半導体層13a、13bが除去された部分に、例えばシリコン酸化膜が埋め込まれる。この結果、素子分離絶縁膜14が形成される。
【0040】
次に、図6に示すように、フォトリソグラフィ工程およびRIE(Reactive Ion Etching)等のエッチング技術等(以下、公知の方法)を用いて、メモリセル領域1の全体、およびn型メモリセルトランジスタ21が形成される領域がフォトレジスト63により覆われる。このフォトレジスト63をマスクとして、半導体層13a、13bに、n型半導体を形成するための不純物(例えばヒ素(As)、リン(P))が注入される。注入量は、p型周辺トランジスタ32の閾値に応じて決定される。続いて、フォトレジスト63が除去される。
【0041】
次に、図7に示すように、公知の方法により、メモリセル領域1の全体、およびp型メモリセルトランジスタ22が形成される領域がフォトレジスト64により覆われる。このフォトレジスト64をマスクとして、半導体層13a、13bに、p型半導体を形成するための不純物(例えばボロン(B)、インジウム(in))が注入される。注入量は、n型周辺トランジスタ31の閾値に応じて決定される。続いて、フォトレジスト64が除去される。
【0042】
次に、図8に示すように、半導体層13a、13bを熱酸化することにより、ゲート絶縁膜23が形成される。ゲート絶縁膜23の厚さが、メモリセル領域1と周辺回路領域2とで異なるようにしてもよい。
【0043】
次に、図9に示すように、半導体層13a、13b上の全面に、ゲート電極の材料膜65が堆積される。
【0044】
次に、図10に示すように、公知の方法により、n型メモリセルトランジスタ21およびp型周辺トランジスタ32が形成される領域がフォトレジスト71により覆われる。このフォトレジスト71をマスクとして、材料膜65に、n型不純物を形成するための不純物(例えばヒ素、リン)が注入される。この注入された不純物量に応じて、メモリセルトランジスタ21の閾値が決定する。このため、不純物注入の条件は、メモリセルトランジスタ21が所望の閾値を得られるように決定される。続いて、フォトレジスト71が除去される。
【0045】
次に、図11に示すように、p型メモリセルトランジスタ22およびn型周辺トランジスタ31が形成される領域がフォトレジスト72により覆われる。このフォトレジスト72をマスクとして、材料膜65に、p型不純物を形成するための不純物(例えばボロン)が注入される。この注入された不純物量に応じて、メモリセルトランジスタ21の閾値が決定する。このため、不純物注入の条件は、メモリセルトランジスタ21が所望の閾値を得られるように決定される。続いて、フォトレジスト72が除去される。
【0046】
次に、図12に示すように、公知の方法により、材料膜65上の全面に、絶縁膜73が形成される。絶縁膜73は、第1〜第4ゲート電極24、26、34、36のパターンを有する。次に、絶縁膜73をマスクとして、材料膜65が、RIE等のエッチング技術を用いてエッチングされる。この結果、第1〜第4ゲート電極24、26、34、36が形成される。次に、周辺回路領域2の絶縁膜73が除去される。
【0047】
次に、図13に示すように、公知の方法により、p型メモリセルトランジスタ22およびp型周辺トランジスタ32が形成される領域がフォトレジスト74により覆われる。次に、このフォトレジスト74、絶縁膜73、第3ゲート電極34をマスクとして、例えばヒ素、リン等の不純物が低加速の条件下でイオン注入される。この結果、第1ソース/ドレイン拡散層25、および第3ソース/ドレイン拡散層35の低濃度領域35aが形成される。この工程において、絶縁膜73は、第1ゲート電極24への不純物の注入を防止する機能を有する。続いて、フォトレジスト74が除去される。
【0048】
次に、図14に示すように、公知の方法により、n型メモリセルトランジスタ21およびn型周辺トランジスタ31が形成される領域がフォトレジスト75により覆われる。次に、このフォトレジスト75、絶縁膜73、第4ゲート電極36をマスクとして、例えばボロン、フッ化ボロン(BF2)等の不純物が低加速の条件下でイオン注入される。この結果、第2ソース/ドレイン拡散層27、および第4ソース/ドレイン拡散層37の低濃度領域37aが形成される。この工程において、絶縁膜73は、第2ゲート電極24への不純物の注入を防止する機能を有する。続いて、フォトレジスト75が除去される。
【0049】
次に、図15に示すように、側壁絶縁膜41の材料膜が堆積され、この材料膜がエッチングされることにより、側壁絶縁膜41が形成される。次に、第1、第2ソース/ドレイン拡散層25、27上に、半導体膜42が、選択成長により形成される。
【0050】
次に、図16に示すように、公知の方法により、p型メモリセルトランジスタ22およびp型周辺トランジスタ32が形成される領域がフォトレジスト81により覆われる。次に、このフォトレジスト81、絶縁膜73、第3ゲート電極34、側壁絶縁膜41をマスクとして、例えばヒ素、リン等の不純物が高加速の条件下でイオン注入される。この結果、高濃度領域35b、43が形成される。この工程において、絶縁膜73は、第1ゲート電極24への不純物の注入を防止する機能を有する。続いて、フォトレジスト81が除去される。
【0051】
次に、図17に示すように、公知の方法により、n型メモリセルトランジスタ21およびn型周辺トランジスタ31が形成される領域がフォトレジスト82により覆われる。次に、このフォトレジスト82、絶縁膜73、第3ゲート電極34、側壁絶縁膜41をマスクとして、例えばボロンが高加速の条件下でイオン注入される。この結果、高濃度領域37b、44が形成される。この工程において、絶縁膜73は、第2ゲート電極24への不純物の注入を防止する機能を有する。続いて、フォトレジスト82および絶縁膜73が除去される。
【0052】
次に、図1に示すように、スパッタリングにより、ニッケル(Ni)、コバルト(Co)、プラチナ(Pt)、パラジウム(Pd)、チタン(Ti)等の金属が半導体基板11上の全面に堆積される。次に、これら金属が熱処理によって拡散、反応することにより、シリサイド45が形成される。次に、層間絶縁膜51の材料膜が例えばCVD(Chemical Vapor Deposition)法により半導体基板11上の全面に堆積される。次に、公知の方法により、コンタクトプラグ52の形成領域にコンタクトホールが形成される。次に、コンタクトホールが導電材料により埋め込まれることにより、コンタクトプラグ52が形成される。この後、図示せぬ、配線層、さらなる層間絶縁膜等が所望により形成される。
【0053】
本発明の第1実施形態に係る半導体装置によれば、SRAMの一部を構成するメモリセルトランジスタ21、22は完全空乏型であり、周辺トランジスタ31、32が部分空乏型である。このため、メモリセルトランジスタ21、22においては、閾値電圧のばらつきの回避、およびソフトエラーの発生の低下が可能である。一方、周辺回路領域2においては、従来と同様に、周辺トランジスタ31、32のチャネル領域の不純物量を制御することにより、高い自由度により閾値電圧を設定することが可能である。このように、メモリセルトランジスタ21、22、周辺トランジスタ31、32のそれぞれが、所望の特性を有する半導体装置を実現できる。
【0054】
また、第1実施形態に係る半導体装置によれば、第1〜第4ゲート電極24、26、34、36がすべて、同じ材料により形成されている。このため、メモリセル領域1と周辺回路領域2とを同じ工程で形成できるため、それぞれ別の工程を経る場合に比べ、工程数を少なく維持することができる。
【0055】
上記したように、完全空乏型とするとチャネル領域の不純物量によって閾値電圧を制御することができない。このため、従来と同様に、完全空乏型のメモリセルトランジスタの導電型と、ゲート電極の導電型とを同じとすると、トランジスタが正常に動作しない。換言すれば、従来のトランジスタと同様の閾値電圧を得られない。これに対し、第1実施形態に係る半導体装置によれば、メモリセルトランジスタ21、22の導電型と、第1、第2ゲート電極24、26の導電型とを逆にしている。この結果、n型、p型メモリセルトランジスタ21、22に、従来のn型、p型トランジスタと同様の特性を持たせることができる。すなわち、今までと同様のアプリケーションを用いることができる。さらに、このような構成は、第1〜第4ゲート電極24、26、34、36に不純物を注入する際のマスクの位置を変更するだけなので、工程数が増大することも回避できる。
【0056】
(第2実施形態)
第1実施形態では、周辺トランジスタ31、32が半導体層13bに形成される。これに対して、第2実施形態では、半導体基板11に形成された、いわゆるバルク型である。
【0057】
図18は、本発明の第2実施形態に係る半導体装置を概略的に示す断面図である。図18に示すように、周辺トランジスタ31、32が半導体基板11上に形成されている。その他の構成は、第1実施形態と同様である。バルク型とすることにより、部分空乏型の場合と同様に、チャネル領域への不純物注入により、トランジスタの閾値電圧を容易に制御できる。
【0058】
本発明の第2実施形態に係る半導体装置によれば、第1実施形態と同様の効果を得られる。
【0059】
(第3実施形態)
第3実施形態は、第1実施形態の変形例に関わり、製造工程が異なる。このため、断面図は、第1実施形態のそれ(図1)と同じである。以下、図19〜図21を用いて、製造工程を説明する。図19〜図21は、それぞれ、第3実施形態に係る半導体装置の製造工程の一部を示す断面図である
図19に示すように、半導体基板11上の絶縁膜12上に半導体層13aが設けられる。すなわち、半導体層13aの厚さは、上記式(1)と第1、第2ゲート電極24、26のゲート長を考慮して、メモリセルトランジスタ21、22が完全空乏型となるような厚さを有する。次に、半導体層13a上に、シリコン窒化膜61が形成される。
【0060】
次に、図20に示すように、周辺回路領域2の半導体層13a上に、例えばエピタキシャル成長により、半導体層13aと同じ材料の層が形成される。この結果、周辺回路領域2において、半導体層13bが形成される。
【0061】
次に、図21に示すように、シリコン窒化膜61が除去される。この後の工程は、第1実施形態の図5以降と同じである。
【0062】
本発明の第3実施形態に係る半導体装置によれば、第1実施形態と同様の効果を得られる。
【0063】
(第4実施形態)
第1〜第3実施形態では、第1、第2ゲート電極24、26の材料として、半導体が用いられる。これに対し、第4実施形態では、金属が用いられる。
【0064】
断面図に関しては、第1実施形態のそれ(図1)と同じである。第1、第2ゲート電極24、26の材料として、例えばタングステン(W)、チタン、モリブデン(Mo)、ニッケル、コバルト、プラチナ、およびこれらの合金が用いられる。さらに、これらの材料中に、シリコン、ゲルマニウム、窒素(N)、ボロン、ヒ素、リンが含まれていても良い。第1、第2ゲート電極24、26の材料は、メモリセルトランジスタ21、22が所望の閾値となるように、金属材料の仕事関数に応じて適切に選択される。なお、第4実施形態の場合、第1実施形態の場合のように、メモリセルトランジスタ21、22の導電型とゲート電極の導電型とを逆転させる必要は無い。
【0065】
第4実施形態に係る半導体装置は、例えば以下の工程により製造される。例えば、まず、図5の工程の後、周辺回路領域2の全体が、フォトレジストにより覆われる。次に、CVD、リソグラフィー、エッチング、イオン注入を用いて、メモリセルトランジスタ21、22が形成される。次に、周辺回路領域2のフォトレジストが除去されるとともに、メモリセル領域1の全体がフォトレジストにより覆われる。次に、CVD、リソグラフィー、エッチング、イオン注入を用いて、周辺トランジスタ31、32が形成される。次に、周辺回路領域2のフォトレジストが除去される。この後の工程は、図15以降と同じである。
【0066】
本発明の第4実施形態に係る半導体装置によれば、第1実施形態と同様に、メモリセルトランジスタ21、22は完全空乏型であり、周辺トランジスタ31、32が部分空乏型である。このため、第1実施形態と同様の効果を得られる。
【0067】
また、第4実施形態に係る半導体装置によれば、第1、第2ゲート電極24、26(メモリセルトランジスタ21、22のゲート電極)が金属により構成される。このため、メモリセルトランジスタ21、22の所望の閾値に応じた仕事関数を有する金属を採用することにより、メモリセルトランジスタ21、22の閾値電圧を、高い自由度を持って設定することができる。
【0068】
さらに、第1、第2ゲート電極24、26が金属材料により構成されることにより、第1、第2ゲート電極24、26のゲート絶縁膜23近傍で空乏層が発生することを抑制することができる。
【0069】
なお、第4実施形態によれば、第1実施形態に比べ、製造工程が増大する。しかしながら、第4実施形態では、第1実施形態では得られない効果を得られるため、要求される半導体装置の特性に応じて、2つの実施形態を適宜選択することが肝要である。
【0070】
(第5実施形態)
第5実施形態は、第1、第2実施形態に付加して用いられ、第1、第2ゲート電極24、26の略全体がシリサイド化される。
【0071】
図22に示すように、第1、第2ゲート電極24、26の略全体がシリサイド化されている。ここで、略全体とは、第1、第2ゲート電極24、26の体積の90%以上を言うものとし、好ましくは、95〜100%である。このような構成とすることにより、後述する効果を得られる。
【0072】
第1、第2ゲート電極24、26のみ全体をシリサイド化することは、例えば以下の様にして実現される。なお、シリサイド化の工程後は、第1実施形態と同様である。
【0073】
まず、第1の方法について説明する。まず、第1実施形態の図12までの工程と同様の工程が実施される。このとき、第1、第2ゲート電極24、26の体積は、第3、第4ゲート電極34、36の体積の80%、好ましくは60%以下となるように材料膜65がパターニングされる。このように、体積を設定する方法の一例として、例えば、第1〜第4ゲート電極24、26、34、36のゲート幅が同じとされ、第3、第4ゲート電極34、36のゲート長が第1、第2ゲート電極24、26のゲート長の80%、好ましくは60%以下とされる。
【0074】
次に、図13から図17までの工程と同様の工程が実施される。そして、図17の後のシリサイド化の工程において、第1〜第4ゲート電極24、26、34、36の体積(またはゲート長)が、上記した関係を満たすようにすることにより、第1、第2ゲート電極24、26のみが、全体にシリサイド化される。第3、第4ゲート電極34、36は体積が大きいため、シリサイド化が全体に及ばず、第1実施形態と同様に、上面近傍のみにシリサイド45が形成される。
【0075】
第2の方法として、図15の工程後、図23に示すように、メモリセル領域1の側壁絶縁膜41の上部が、例えばRIE等のドライエッチング、またはウェットエッチングにより除去される。この結果、第1、第2ゲート電極24、26の上部が露出する。次に、図18に示す工程において、シリサイド化が行われる。このとき、第1、第2ゲート電極24、26の露出した部分からもシリサイド化が進行する。したがって、第1、第2ゲート電極24、26のみが全体に亘ってシリサイド化される。第2方法の場合、完成した半導体装置は、図24に示すように、メモリセル領域1の側壁絶縁膜41(第2側壁絶縁膜)が、周辺領域2の側壁絶縁膜41(第1側壁絶縁膜)より低い高さを有する。
【0076】
第3の方法として、図18のシリサイド化の工程の前に、第3、第4ゲート電極34、36に、例えばゲルマニウム、シリコン等のイオンが照射される。さらに、第3ゲート電極34に対しては、ヒ素を用いることもできる。この結果、イオンが照射された部分がプリアモルファスとされる。こうすることにより、第3、第4ゲート電極34、36が全体に亘って、シリサイド化されることを防ぐことができる。第1〜第3の方法のいずれかのみでは、第1、第2ゲート電極24、26のみ全体をシリサイド化することが困難な場合、これらの方法を適宜組み合わせることができる。
【0077】
本発明の第5実施形態に係る半導体装置によれば、第1実施形態と同様の効果を得られる。さらに、第5実施形態によれば、第1、第2ゲート電極24、26の全体がシリサイド化される。シリサイド化のための反応物質を適宜選択することにより、シリサイド化された第1、第2ゲート電極24、26を種々の材料により形成できる。したがって、第1、第2ゲート電極24、26の閾値電圧を多岐に亘って設定することが容易となる。
【0078】
また、第5実施形態によれば、第1、第2ゲート電極24、26をシリサイド化することにより、第1、第2ゲート電極24、26の閾値を調整できる。したがって、工程数を大幅に増大することなく、第1、第2ゲート電極24、26の閾値を設定することが可能である。
【0079】
(第6実施形態)
第5実施形態に係る半導体装置は、メモリセルトランジスタ21、22がFinFETと呼ばれる3次元構造を有する。
【0080】
図25は、本発明の第6実施形態に係る半導体装置を概略的に示す断面図であり、図26は、メモリセルトランジスタ21(22)のみを概略的に示す斜視図であり、図25は、図26の矢印の方向から見た構造に対応する。
【0081】
図25、図26に示すように、メモリセル領域1において、半導体層13aは、直方体形状を有する。第1ゲート電極24(第2ゲート電極26)は、平面形状を有し、また半導体層13aの第1側面、上面、第1側面と対向する第2側面上に延在する。半導体層13a内の、第1ゲート電極24により覆われていない領域に、第1ソース/ドレイン拡散層25(第2ソース/ドレイン拡散層27)が形成される。第1ソース/ドレイン拡散層25相互間がチャネル領域として機能する。
【0082】
本発明の第6実施形態に係る半導体装置によれば、メモリセルトランジスタ21、22が3次元構造を有し、周辺トランジスタ31、32は部分空乏型を有する。3次元構造のメモリセルトランジスタ21、22は、完全空乏型のSOI構造と同様に、ソース/ドレイン領域を除く半導体層13aがすべて空乏化する。このため、第1実施形態と同様の効果を得られる。
【0083】
第1〜第6実施形態において、メモリセル領域1がSRAMのメモリセルを構成する部分のみに対応するものとして説明している。すなわち、メモリセル領域1が、図27のメモリセルアレイ91に対応し、周辺回路領域2が、同図のデコーダ、センスアンプ等の周辺部92に対応する。しかし、これに限られるものではない。これについて、簡単に説明する。
【0084】
メモリおよびロジック等を1つのシステムチップに集積し、1つのシステムを形成する、いわゆるシステムLSI(Large Scale Integrated Circuit)が知られている。システムLSIでは、図28に例示するように、DRAM(Dynamic Random Access Memory)回路DRAM、ロジック回路LOGIC等の複数の機能ブロック93(コア、マクロ、IP(Intellectual property))が半導体チップ94の上に設けられる。そして、これらマクロ93により、全体として所望のシステムが構築される。SRAMマクロ93の場合、メモリセルアレイに加え、メモリの動作に必要な周辺回路(例えばセンスアンプ、デコーダ)が、1つのマクロ93内に形成される。そして、設計上の制限、作製の容易性等の理由により、周辺回路部もメモリセルアレイと同様の狭いピッチを持って形成される。このため、周辺回路部のトランジスタも、不純物濃度のばらつき、ソフトエラーが発生する。そこで、メモリマクロの場合、メモリセル部だけでなく、周辺回路部のトランジスタも完全空乏型のトランジスタとすることにより、このような問題を回避することが可能である。
【0085】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【0086】
【発明の効果】
以上、詳述したように本発明によれば、周辺トランジスタの閾値電圧設定の自由度を確保しつつ、メモリセルトランジスタにおいて閾値電圧のばらつき、ソフトエラーの発生を低下できる半導体装置を提供を提供できる。また、メモリセルトランジスタの閾値電圧の設定も可能である。
【図面の簡単な説明】
【図1】 本発明の第1実施形態に係る半導体装置を概略的に示す断面図。
【図2】 図1の半導体装置の製造工程を概略的に示す断面図。
【図3】 図2に続く工程を示す断面図。
【図4】 図3に続く工程を示す断面図。
【図5】 図4に続く工程を示す断面図。
【図6】 図5に続く工程を示す断面図。
【図7】 図6に続く工程を示す断面図。
【図8】 図7に続く工程を示す断面図。
【図9】 図8に続く工程を示す断面図。
【図10】 図9に続く工程を示す断面図。
【図11】 図10に続く工程を示す断面図。
【図12】 図11に続く工程を示す断面図。
【図13】 図12に続く工程を示す断面図。
【図14】 図13に続く工程を示す断面図。
【図15】 図14に続く工程を示す断面図。
【図16】 図15に続く工程を示す断面図。
【図17】 図16に続く工程を示す断面図。
【図18】 本発明の第2実施形態に係る半導体装置を概略的に示す断面図。
【図19】 本発明の第3実施形態に係る半導体装置の製造工程を概略的に示す図。
【図20】 図19に続く工程を示す断面図。
【図21】 図20に続く工程を示す断面図。
【図22】 本発明の第5実施形態に係る半導体装置を概略的に示す断面図。
【図23】 本発明の第5実施形態に係る半導体装置を概略的に示す断面図。
【図24】 本発明の第5実施形態に係る半導体装置を概略的に示す断面図。
【図25】 本発明の第6実施形態に係る半導体装置を概略的に示す断面図。
【図26】 図25の一部を概略的に示す斜視図。
【図27】 SRAMの構成の例を概略的に示すブロック図。
【図28】 システムLSIの構成の例を概略的に示すブロック図。
【符号の説明】
1…メモリセル領域、2…周辺回路領域、3…境界領域、11…半導体基板、12…絶縁膜(埋め込み酸化膜)、13a、13b…半導体層、14…素子分離絶縁膜、21…n型メモリセルトランジスタ、22…p型メモリセルトランジスタ、23…ゲート絶縁膜、24…第1ゲート電極(n型MTr)、25…第1ソース/ドレイン拡散層(n型MTr)、26…第2ゲート電極(p型MTr)、27…第2ソース/ドレイン拡散層(p型MTr)、31…n型周辺トランジスタ、32…p型周辺トランジスタ、33…素子分離絶縁膜、34…第3ゲート電極(n型PTr)、35…第3ソース/ドレイン拡散層(n型PTr)、35a、37a…低濃度領域、35b、37b…高濃度領域、36…第4ゲート電極(p型PTr)、37…第4ソース/ドレイン拡散層(p型PTr)、41…側壁絶縁膜、42…半導体膜、43、44…高濃度領域、45…シリサイド、51…層間絶縁膜、52…コンタクトプラグ、61…シリコン窒化膜、62…酸化膜、63、64、71、72、74、75、81、82…フォトレジスト、65…材料膜、73…絶縁膜、91…メモリセルアレイ、92…周辺部、93…マクロ、94…半導体チップ。

Claims (29)

  1. 支持基板上に配設された絶縁膜と、
    前記絶縁膜上に配設された第1半導体層と、
    SRAMのメモリセルの一部を構成し、且つ前記第1半導体層上にゲート絶縁膜を介して配設された第1導電型の第1ゲート電極と、前記第1半導体層内で前記第1ゲート電極下の領域を挟むように形成された前記第1導電型と反対の第2導電型の1対の第1ソース/ドレイン拡散層と、を有し、且つ前記第1半導体層の厚さ≦(前記第1ゲート電極のチャネル長方向の長さ/3)を満たす、第1メモリセルトランジスタと、
    前記絶縁膜上に配設された前記第2半導体層と、
    周辺回路の一部を構成し、且つ前記第2半導体層上にゲート絶縁膜を介して配設された第3ゲート電極と、前記第2半導体層内で前記第3ゲート電極下の領域を挟むように形成された1対の第3ソース/ドレイン拡散層と、を有し、且つ前記第2半導体層の厚さ>(前記第3ゲート電極のチャネル長方向の長さ/3)を満たす、第1周辺トランジスタと、
    を具備し、
    前記第1メモリセルトランジスタのチャネル長は、前記第1周辺トランジスタのチャネル長よりも短い、
    ことを特徴とする半導体装置。
  2. 前記第1、第3ゲート電極は、SiXGe1-X(0≦X≦1)から実質的に構成されることを特徴とする請求項1に記載の半導体装置。
  3. 前記半導体装置は、前記SRAMの前記メモリセルの一部を構成し、且つ前記第1半導体層上にゲート絶縁膜を介して配設された前記第2導電型の第2ゲート電極と、前記第1半導体層内で前記第2ゲート電極下の領域を挟むように形成された前記第1導電型の1対の第2ソース/ドレイン拡散層と、を有し、且つ前記第1半導体層の厚さ≦(前記第2ゲート電極のチャネル長方向の長さ/3)を満たす、第2メモリセルトランジスタをさらに具備することを特徴とする請求項1に記載の半導体装置。
  4. 前記第3ソース/ドレイン拡散層と、前記第3ゲート電極とは同じ導電型を有することを特徴とする請求項3に記載の半導体装置。
  5. 前記半導体装置は、前記周辺回路の一部を構成し、且つ前記第2半導体層上にゲート絶縁膜を介して配設された第4ゲート電極と、前記第2半導体層内で前記第4ゲート電極下の領域を挟むように形成された1対の第4ソース/ドレイン拡散層と、を有し、且つ前記第2半導体層の厚さ>(前記第4ゲート電極のチャネル長方向の長さ/3)を満たす、第2周辺トランジスタをさらに具備することを特徴とする請求項4に記載の半導体装置。
  6. 前記第4ソース/ドレイン拡散層と、前記第4ゲート電極とは同じ導電型を有することを特徴とする請求項5に記載の半導体装置。
  7. 前記第1、第2、第3、第4ゲート電極は、SiXGe1-X(0≦X≦1)から実質的に構成されることを特徴とする請求項5に記載の半導体装置。
  8. 半導体基板と、
    前記半導体基板上に配設された絶縁膜と、
    前記絶縁膜上に配設された半導体層と、
    SRAMのメモリセルの一部を構成し、且つ前記半導体層上にゲート絶縁膜を介して配設された第1導電型の第1ゲート電極と、前記半導体層内で前記第1ゲート電極下の領域を挟むように形成された前記第1導電型と反対の第2導電型の1対の第1ソース/ドレイン拡散層と、を有し、且つ前記半導体層の厚さ≦(第1ゲート電極のチャネル長方向の長さ/3)を満たす、第1メモリセルトランジスタと、
    周辺回路の一部を構成し、且つ前記半導体基板上にゲート絶縁膜を介して配設された第3ゲート電極と、前記半導体基板内で前記第3ゲート電極下の領域を挟むように形成された1対の第3ソース/ドレイン拡散層と、を有する、第1周辺トランジスタと、
    を具備することを特徴とする半導体装置。
  9. 前記第1、第3ゲート電極は、SiXGe1-X(0≦X≦1)から実質的に構成されることを特徴とする請求項8に記載の半導体装置。
  10. 前記半導体装置は、前記SRAMの前記メモリセルの一部を構成し、且つ前記半導体層上にゲート絶縁膜を介して配設された前記第2導電型の第2ゲート電極と、前記半導体層内で前記第2ゲート電極下の領域を挟むように形成された前記第1導電型の1対の第2ソース/ドレイン拡散層と、を有し、且つ前記半導体層の厚さ≦(前記第2ゲート電極のチャネル長方向の長さ/3)を満たす、第2メモリセルトランジスタをさらに具備することを特徴とする請求項8に記載の半導体装置。
  11. 前記第3ソース/ドレイン拡散層と、前記第3ゲート電極とは同じ導電型を有することを特徴とする請求項10に記載の半導体装置。
  12. 前記半導体装置は、前記周辺回路の一部を構成し、且つ前記半導体基板上にゲート絶縁膜を介して配設された第4ゲート電極と、前記半導体基板内で前記第4ゲート電極下の領域を挟むように形成された1対の第4ソース/ドレイン拡散層と、を有する、第2周辺トランジスタをさらに具備することを特徴とする請求項11に記載の半導体装置。
  13. 前記第4ソース/ドレイン拡散層と、前記第4ゲート電極とは同じ導電型を有することを特徴とする請求項12に記載の半導体装置。
  14. 前記第1、第2、第3、第4ゲート電極は、SiXGe1-X(0≦X≦1)から実質的に構成されることを特徴とする請求項12に記載の半導体装置。
  15. 前記第1ゲート電極は、体積の90%以上がシリサイドにより構成されていることを特徴とする請求項1または8に記載の半導体装置。
  16. 前記第3ゲート電極は、上部の一部のみにシリサイドを有することを特徴とする請求項15に記載の半導体装置。
  17. 前記第1ゲート電極は、前記第3ゲート電極の体積の80%以下の体積を有することを特徴とする請求項16に記載の半導体装置。
  18. 前記第1ゲート電極の上部を除く側壁上に配設された側壁絶縁膜をさらに具備することを特徴とする請求項15に記載の半導体装置。
  19. 前記第3ゲート電極の側壁上に配設された第1側壁絶縁膜と、
    前記第1ゲート電極の側壁上に配設された第2側壁絶縁膜と、
    をさらに具備することを特徴とする請求項15に記載の半導体装置。
  20. 支持基板上に配設された絶縁膜と、
    前記絶縁膜上に配設された第1半導体層と、
    SRAMのメモリセルの一部を構成し、且つ前記第1半導体層上にゲート絶縁膜を介して配設された金属材料から実質的に構成された第1ゲート電極と、前記第1半導体層内で前記第1ゲート電極下の領域を挟むように形成された1対の第1ソース/ドレイン拡散層と、を有し、且つ前記第1半導体層の厚さ≦(前記第1ゲート電極のチャネル長方向の長さ/3)を満たす、第1メモリセルトランジスタと、
    前記絶縁膜上に配設された前記第2半導体層と、
    周辺回路の一部を構成し、且つ前記第2半導体層上にゲート絶縁膜を介して配設された第3ゲート電極と、前記第2半導体層内で前記第3ゲート電極下の領域を挟むように形成された1対の第3ソース/ドレイン拡散層と、を有し、且つ前記第2半導体層の厚さ>(前記第3ゲート電極のチャネル長方向の長さ/3)を満たす、第1周辺トランジスタと、
    を具備し、
    前記第1メモリセルトランジスタのチャネル長は、前記第1周辺トランジスタのチャネル長よりも短い、
    ことを特徴とする半導体装置。
  21. 半導体基板と、
    前記半導体基板上に配設された絶縁膜と、
    前記絶縁膜上に配設された半導体層と、
    SRAMのメモリセルの一部を構成し、且つ前記半導体層上にゲート絶縁膜を介して配設された金属材料から実質的に構成された第1ゲート電極と、前記半導体層内で前記第1ゲート電極下の領域を挟むように形成された1対の第1ソース/ドレイン拡散層と、を有し、且つ前記半導体層の厚さ≦(前記第1ゲート電極のチャネル長方向の長さ/3)を満たす、第1メモリセルトランジスタと、
    周辺回路の一部を構成し、且つ前記半導体基板上にゲート絶縁膜を介して配設された第3ゲート電極と、前記半導体基板内で前記第3ゲート電極下の領域を挟むように形成された1対の第3ソース/ドレイン拡散層と、を有する、第1周辺トランジスタと、
    を具備することを特徴とする半導体装置。
  22. 前記第1ゲート電極は、タングステン、チタン、モリブデン、ニッケル、コバルト、プラチナ、およびこれらの合金からなる群から選択された材料により実質的に構成されることを特徴とする請求項20または21に記載の半導体装置。
  23. SRAMのメモリセルの一部を構成するメモリセルトランジスタが形成される第1領域の支持基板上の絶縁膜上に、第1厚さを有する第1半導体層を形成する工程と、
    周辺回路を構成する周辺トランジスタが形成される第3領域の前記絶縁膜上に、前記第1厚さより大きい第2厚さを有する第2半導体層を形成する工程と、
    前記第3領域の前記第2半導体層に、第1導電型の不純物を注入する工程と、
    前記第1、第2半導体層の上方に導電膜を形成する工程と、
    前記第3領域の前記導電膜に前記第1導電型と反対の第2導電型の不純物を注入する工程と、
    前記第1領域の前記導電膜に前記第1導電型の不純物を注入する工程と、
    前記導電膜から、前記第1領域において前記第1厚さ≦(チャネル方向の長さ/3)を満たす第1ゲート電極と、第3領域において前記第2厚さ>(チャネル長方向の長さ/3)を満たす第3ゲート電極と、を形成する工程と、
    前記第1、第3ゲート電極近傍の前記第1、第2半導体層内に前記第2導電型の第1、第3ソース/ドレイン拡散層をそれぞれ形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  24. 前記第1、第2半導体層を形成する工程は、
    前記絶縁膜上に、前記第2厚さを有する半導体層を形成する工程と、
    前記第1領域の前記半導体層の上部を酸化する工程と、
    前記半導体層の酸化された部分を除去する工程と、
    を具備することを特徴とする請求項23に記載の半導体装置の製造方法。
  25. 前記第1、第2半導体層を形成する工程は、
    前記絶縁膜上に、前記第1厚さを有する半導体層を形成する工程と、
    前記第3領域の前記半導体層を前記第2厚さまで成長させる工程と、
    を具備することを特徴とする請求項23に記載の半導体装置の製造方法。
  26. 前記第1領域の前記導電膜に、前記第2導電型の不純物を注入する工程と、
    前記第1領域において、前記第1厚さ≦(チャネル方向の長さ/3)を満たす第2ゲート電極を前記導電膜から形成する工程と、
    前記第2ゲート電極近傍の前記第1半導体層内に前記第1導電型の第2ソース/ドレイン拡散層を形成する工程と、
    をさらに具備することを特徴とする請求項23に記載の半導体装置の製造方法。
  27. 前記第3領域の前記第2半導体層に、前記第2導電型の不純物を注入する工程と、
    前記第3領域において、前記第2厚さ>(チャネル長方向の長さ/3)を満たす第4ゲート電極を前記導電膜から形成する工程と、
    前記第4ゲート電極近傍の前記第2半導体層内に前記第1導電型の第4ソース/ドレイン拡散層を形成する工程と、
    をさらに具備することを特徴とする請求項26に記載の半導体装置の製造方法。
  28. 前記第1ゲート電極の90%以上をシリサイド化する工程をさらに具備することを特徴とする請求項23に記載の半導体装置の製造方法。
  29. SRAMのメモリセルの一部を構成するメモリセルトランジスタが形成される第1領域の支持基板上の絶縁膜上に、第1厚さを有する第1半導体層を形成する工程と、
    周辺回路の一部を構成し、チャネル長が前記メモリセルトランジスタのチャネル長よりも長い周辺トランジスタが形成される第3領域の前記絶縁膜上に、前記第1厚さより大きい第2厚さを有する第2半導体層を形成する工程と、
    前記第3領域の前記第2半導体層上に、周辺回路の一部を構成し、且つ前記第2半導体層上にゲート絶縁膜を介して配設された第3ゲート電極と、前記第2半導体層内で前記第3ゲート電極下の領域を挟むように形成された1対の第3ソース/ドレイン拡散層と、を有し、且つ前記第2半導体層の厚さ前記>(第3ゲート電極のチャネル長方向の長さ/3)を満たす、前記周辺トランジスタを形成する工程と、
    前記第1領域の前記第1半導体層の上方にタングステン、チタン、モリブデン、ニッケル、コバルト、プラチナ、およびこれらの合金から実質的に構成される金属膜を形成する工程と、
    前記第1領域において前記第1厚さ≦(チャネル方向の長さ/3)を満たす第1ゲート電極を前記金属膜から形成する工程と、
    前記第1ゲート電極近傍の前記第1半導体層内に第1ソース/ドレイン拡散層をそれぞれ形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
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