JP2007004911A - 半導体記憶装置 - Google Patents

Abstract

【課題】 個々のメモリ素子の特性バラツキに起因する読み出し動作余裕の低減を抑制し、高信頼性で高性能な読み出し動作が可能な半導体記憶装置を提供する。
【解決手段】 第１メモリ機能部Ｌの電荷蓄積量によりドレインとソースの一方から他方に流れる第１ドレイン・ソース電流Ｉｄｓ１が変化し、第２メモリ機能部Ｒの電荷蓄積量によりドレインとソースの他方から一方に流れる第２ドレイン・ソース電流Ｉｄｓ２が変化するメモリトランジスタ２０と、第１ドレイン・ソース電流Ｉｄｓ１を流して得られる第１読み出し電圧と、第２ドレイン・ソース電流Ｉｄｓ２を流して得られる第２読み出し電圧を比較して、メモリトランジスタの記憶データを読み出す比較回路５５を備え、第１メモリ機能部Ｌと第２メモリ機能部Ｒの各電荷蓄積量が、第１メモリ機能部Ｌに書き込まれるデータと第２メモリ機能部Ｒに書き込まれるデータが相補な関係になるように調整されている。
【選択図】 図６

Description

本発明は、半導体記憶装置に関し、特に、電気的に書き込み可能で且つ電気的に消去可能な半導体記憶装置に関する。より詳細には、ＦＥＴ構造を有するとともに、電荷を保持可能な第１メモリ機能部と第２メモリ機能部を有し、主として前記第１メモリ機能部の電荷蓄積量により、ドレインとソース間を一方側から他方側に流れる第１ドレイン・ソース電流に対する第１閾値電圧が変化し、主として前記第２メモリ機能部の電荷蓄積量により、ドレインとソース間を他方側から一方側に前記第１ドレイン・ソース電流とは逆方向に流れる第２ドレイン・ソース電流に対する第２閾値電圧が変化し、前記第１メモリ機能部と前記第２メモリ機能部に対して各別にデータを電気的に書き込み可能な不揮発性のメモリトランジスタを備えてなる半導体記憶装置に関する。

従来から不揮発性の半導体記憶装置として、代表的にはフラッシュメモリが用いられている。このフラッシュメモリは、図３０に示すように、半導体基板９０１上にゲート絶縁膜を介してフローティングゲート９０２、絶縁膜９０７、ワード線（制御ゲート）９０３がこの順に形成されており、フローティングゲート９０２の両側には、拡散領域によるソース線９０４及びビット線９０５が形成されてメモリ素子を構成する。メモリ素子の周囲には、素子分離領域９０６が形成されている。例えば、特許文献１等に詳細が記載されている。

メモリ素子は、フローティングゲート９０２中の電荷量の多寡として記憶を保持する。メモリ素子を配列して構成したメモリアレイは、特定のワード線とビット線を夫々選択して所定の電圧を印加することにより、所望のメモリ素子の書き換え、読み出し動作を行なうことができる。このようなフラッシュメモリでは、フローティングゲート中の電荷量が変化したとき、図３１に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性を示す。破線は書き込み状態、実線は消去状態の特性である。フローティングゲート中の負電荷（電子）の量が増加すると閾値電圧が増加し、Ｉｄ−Ｖｇ曲線は閾値電圧の増加する方向に略平行に移動する。

近年の半導体搭載装置の多様化・多機能化が進む中、様々な分野での半導体記憶装置の応用範囲が広がっている。また、使用される条件もそれに伴って多岐に亘り、とりわけ、車載用途、医療用途、産業ロボット用途等においては、ノイズや温度、それに電圧条件等の変動に対しても充分な動作余裕を有する高信頼性の半導体記憶装置が求められている。

高信頼性の半導体記憶装置を実現する一手法として、下記の特許文献２に開示された半導体記憶装置があるが、これは、半導体チップ上に３つ以上のメモリアレイを配置し、読み出した結果を多数決論理で決定するものであり、記憶部であるメモリアレイ面積が増大する問題があった。

また、このような図３０に示したフラッシュメモリ素子を用いて複数の情報を記憶する半導体記憶装置を構成した場合、素子間のバラツキが存在するため、書き込み状態と消去状態での閾値電圧は、図３２に示す如く或るバラツキ範囲を持つことになる。図３２において領域２００はフローティングゲートに電荷が少ない状態（論理１と定義する）での閾値電圧Ｖ１のバラツキ、領域２０１はフローティングゲートに電荷が多い（論理０と定義する）での閾値電圧Ｖ０のバラツキを示す。このような半導体記憶装置において論理１と論理０を識別する方法（読み出し方法）としては、図３０に示したのと同じ形状のフローティングゲートトランジスタをリファレンス素子として用い、このリファレンス素子の閾値電圧を論理１と論理０の各閾値電圧の中間値ＶＭに設定して、この中間値ＶＭと読み出そうとするメモリ素子の閾値電圧を比較することにより、論理１と論理０を判別する方法が一般的である。バラツキが存在しない状況においては論理１と論理０の間には矢印２０２で示す充分に大きな動作余裕（ウインドウマージン）が存在し、安定な動作が可能であるが、論理１と論理０を決定する際に閾値電圧のバラツキが不可避的に発生することから、実際には矢印２０３に示すように狭窄し、安定な動作に必要な充分な動作余裕（ウインドウマージン）が確保できないという問題があった。

このバラツキは個々のメモリ素子の特性のバラツキに起因しており、この様子を図３３に示す。個々のメモリ素子では充分な動作余裕（ウインドウマージン）を有していても、複数個集合することで動作余裕が減少する様子が示されている。個々の（ｎ＋１）個のメモリ素子Ａ０〜Ａｎは充分な動作余裕Ｖｐを有していても、それらが集合することで相互の相対的なバラツキによって動作余裕が減少し、結局、最終的には矢印２０４で示す幅に減少してしまう。この原因はリファレンス素子の閾値電圧ＶＭが異なるメモリ素子に対して固定されているために生じるものであり、従来の方法ではその回避が困難であった。

特開平５−３０４２７７号公報 特開平２−１９２０９９号公報

本発明は上記の問題点に鑑みてなされたものであり、その目的は、個々のメモリ素子の特性バラツキに起因する読み出し動作余裕の低減を抑制し、高信頼性で高性能な読み出し動作が可能な半導体記憶装置を提供する点にある。

上記目的を達成するための本発明に係る半導体記憶装置は、ＦＥＴ（電界効果トランジスタ）構造を有するとともに、電荷を保持可能な第１メモリ機能部と第２メモリ機能部を有し、主として前記第１メモリ機能部の電荷蓄積量により、ドレインとソース間を一方側から他方側に流れる第１ドレイン・ソース電流に対する第１閾値電圧が変化し、主として前記第２メモリ機能部の電荷蓄積量により、ドレインとソース間を他方側から一方側に前記第１ドレイン・ソース電流とは逆方向に流れる第２ドレイン・ソース電流に対する第２閾値電圧が変化し、前記第１メモリ機能部と前記第２メモリ機能部に対して各別にデータを電気的に書き込み可能な不揮発性のメモリトランジスタと、前記メモリトランジスタに前記第１メモリ機能部の電荷蓄積量に応じた前記第１ドレイン・ソース電流を流して得られる第１読み出し電圧と、前記メモリトランジスタに前記第２メモリ機能部の電荷蓄積量に応じた前記第２ドレイン・ソース電流を流して得られる第２読み出し電圧とを比較して、前記メモリトランジスタの前記第１メモリ機能部と前記第２メモリ機能部の何れか一方に記憶されているデータを読み出す比較回路と、を備えてなり、前記メモリトランジスタの前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量が、前記第１メモリ機能部に書き込まれるデータと前記第２メモリ機能部に書き込まれるデータが相補な関係になるように調整されていることを第１の特徴とする。

ここで、ＦＥＴ構造を有するメモリトランジスタとは、通常のＭＯＳＦＥＴ等と同様にゲート、ソース、ドレインの各端子を有し、ソース・ドレイン間を流れる電流が、ゲートに入力される電圧により制御可能な構造のトランジスタを意味する。

更に、上記第１の特徴の半導体記憶装置は、前記比較回路は、第１の読み出し期間に前記第１読み出し電圧を保持する第１電圧保持回路と、第２の読み出し期間に前記第２読み出し電圧を保持する第２電圧保持回路と、前記第１電圧保持回路で保持された電圧と前記第２電圧保持回路で保持された電圧を差動増幅する差動増幅器を備えることを第２の特徴とする。

更に、上記何れかの特徴の半導体記憶装置は、前記メモリトランジスタを行方向及び列方向に夫々複数配列し、同一列の前記メモリトランジスタのドレインとソースを夫々共通の第１ビット線と第２ビット線に各別に接続し、同一行の前記メモリトランジスタのゲートを共通のワード線に接続してなるメモリアレイと、
アドレス信号に応じて前記第１ビット線、前記第２ビット線、及び、前記ワード線に各別に所定の電圧を印加することにより、前記メモリアレイの中から、１または複数の前記メモリトランジスタを選択する選択回路と、を備え、
前記選択回路で選択された前記メモリトランジスタに接続する前記第１ビット線と前記第２ビット線に各別に印加される電圧の電圧差の極性を、２つの異なる読み出し期間において正負反転させることにより、前記第１ドレイン・ソース電流と前記第２ドレイン・ソース電流を時分割に流して、前記第１読み出し電圧と前記第２読み出し電圧を各別に生成することを第３の特徴とする。

更に、上記何れかの特徴の半導体記憶装置は、前記メモリトランジスタが、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され前記チャネル領域と逆導電型を有するドレイン電極とソース電極となる拡散領域を備え、前記ゲート電極の両側に前記第１メモリ機能部と前記第２メモリ機能部を備えてなることを第４の特徴とする。

更に、上記何れかの特徴の半導体記憶装置は、前記メモリトランジスタの前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量が、前記第１メモリ機能部に書き込まれるデータと前記第２メモリ機能部に書き込まれるデータに応じて、各別に調整されることを第５の特徴とする。

更に、上記第１乃至第４の何れかの特徴の半導体記憶装置は、前記メモリトランジスタの前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量が、前記第１メモリ機能部と前記第２メモリ機能部の各記憶データが前記相補な関係の２つのデータの一方側となるように同時に調整された後、前記第１メモリ機能部と前記第２メモリ機能部の内、書き込まれるデータが前記相補な関係の２つのデータの前記一方側でない方の電荷蓄積量だけが、記憶データが前記相補な関係の２つのデータの他方側となるように調整されることを第６の特徴とする。

上記何れかの特徴の半導体記憶装置によれば、メモリトランジスタの第１メモリ機能部と第２メモリ機能部の各電荷蓄積量が、第１メモリ機能部に書き込まれるデータと第２メモリ機能部に書き込まれるデータが相補な関係になるように調整されているため、第１メモリ機能部と第２メモリ機能部の何れか一方を、読み出し対象のデータを記憶するメモリ素子とした場合、他方が当該メモリ素子のデータ読み出し時の参照用の閾値電圧を記憶するリファレンス素子として機能することになり、読み出し対象のデータの論理に応じて第１読み出し電圧が高い場合は、対照的に第２読み出し電圧が低くなり、逆に、第１読み出し電圧が低い場合は、対照的に第２読み出し電圧が高くなるため、読み出し対象のデータの論理に関係なく、また、読み出し対象のメモリトランジスタの個々の特性バラツキに関係なく、第１読み出し電圧と第２読み出し電圧間の大きな電圧マージンを確保できることになり、従来問題となっていたメモリ素子の閾値電圧のバラツキに起因した読み出し動作余裕の低下を抑制して、読み出し動作余裕を大幅に改善することが可能となる。

更に、読み出し動作余裕を大幅に改善することで、読み出し動作の精度を向上させることが可能であり、従来の多数決方式で問題となっていたメモリアレイ面積の増大を抑えることができる。また、１つのメモリトランジスタ内にデータ保持機能を有する２つのメモリ機能部が互いをリファレンス素子とするために、温度特性によるビット間のバラツキを受けにくいことから、高信頼性の半導体記憶装置を構成することが可能となる。また、１つのメモリトランジスタ内に各別にリファレンス素子を備える構成となるため、従来必要であった独立して設けられていたリファレンス素子の調整回路が不要となり、リファレンス素子の調整に要する時間が大幅に短縮される。

更に、上記第４の特徴の半導体記憶装置によれば、メモリトランジスタの作製において、従来のフラッシュメモリ素子と異なりフローティングゲート等の製造工程を必要とせず、通常のロジックプロセスをベースとする製造プロセスを用いてメモリトランジスタを作製可能なため、低製造コストで半導体記憶装置を作製できる。

以下、本発明に係る半導体記憶装置（以下、適宜「本発明装置」と略称する）の実施形態を図面に基づいて説明する。

〈第１実施形態〉
図１は、本発明装置の概略のブロック構成を模式的に示すブロック図である。

図１に示すように、本発明装置は、メモリアレイ５０、アドレス入力バッファ５１、行アドレスデコーダ５２、列アドレスデコーダ５３、列Ｉ／Ｏ回路５４、センスアンプ回路５５、出力バッファ５６、及び、制御回路５７を備えて構成される。

メモリアレイ５０は、ＦＥＴ構造を有する不揮発性のメモリトランジスタを、行方向及び列方向に夫々複数配列し、同一列のメモリトランジスタのドレインとソースを夫々共通の第１ビット線Ｂｊと第２ビット線Ｂｊ＃（ｊ＝０〜ｎ−１）に各別に接続し、同一行のメモリトランジスタのゲートを共通のワード線Ｗｉ（ｉ＝０〜ｍ−１）に接続して構成される。本実施形態では、メモリアレイ５０は、メモリトランジスタがｍ行×ｎ列に配列されて構成されている。第１ビット線Ｂｊと第２ビット線Ｂｊ＃は対になっており、１対の第１ビット線Ｂｊと第２ビット線Ｂｊ＃で相補なデータを処理する関係になっている。

本実施形態では、メモリアレイ５０を構成する不揮発性のメモリトランジスタは、１つのメモリトランジスタのゲート電極の両側に、電荷を保持可能な第１メモリ機能部と第２メモリ機能部を各別に有するサイドウォール型のメモリ素子であり、第１メモリ機能部と第２メモリ機能部に対して各別にデータを電気的に書き込み可能な構造となっている。サイドウォール型のメモリ素子は、例えば、図２（ａ）に模式的に示すように、半導体層２１１上にゲート絶縁膜２１４を介して形成されたゲート電極２１７と、ゲート電極２１７下に配置されたチャネル領域と、チャネル領域の両側に配置されチャネル領域と逆導電型を有するドレイン電極とソース電極となる拡散領域２１２，２１３を備え、ゲート電極２１７の両側に第１メモリ機能部２６１と第２メモリ機能部２６２を備える。ここで、チャネル領域とは、通常、半導体層２１１と同じ導電型の領域であって、ゲート電極２１７直下の領域を意味し、拡散領域２１２，２１３は、チャネル領域と逆導電型の領域と意味する。図２（ｂ）は、上記構造を有するサイドウォール型のメモリ素子をシンボル化したものであり、回路図を示す場合は、このシンボルを採用する。図２（ｂ）の符号２６１，２６２で指示されている部分は、図２（ａ）のメモリ機能部２６１，２６２に対応する。同様に、図２（ｂ）の符号２１７，２１２，２１３で指示されている部分についても、夫々、図３（ａ）のゲート電極２１７、Ｎ型拡散領域２１２，２１３に対応している。ここで、サイドウォール型のメモリ素子であるメモリトランジスタは、構造上、主として第１メモリ機能部の電荷蓄積量により、ドレインとソース間を一方側から他方側に流れる第１ドレイン・ソース電流に対する第１閾値電圧が変化し、主として第２メモリ機能部の電荷蓄積量により、ドレインとソース間を他方側から一方側に前記第１ドレイン・ソース電流とは逆方向に流れる第２ドレイン・ソース電流に対する第２閾値電圧が変化する特性を有する。尚、サイドウォール型のメモリ素子の詳細については、別途後述する。

アドレス入力バッファ５１は、外部アドレス信号Ａから行アドレス信号ＡＲと列アドレス信号ＡＣを生成し、夫々を行アドレスデコーダ５２と列アドレスデコーダ５３に入力する。行アドレスデコーダ５２では、行アドレス信号ＡＲがデコードされてワード線信号ＷＬ０〜ＷＬｍ−１を生成し、夫々をメモリアレイ５０の各ワード線Ｗｉ（ｉ＝０〜ｍ−１）に供給する。列アドレスデコーダ５３では、列アドレス信号ＡＣがデコードされて列選択信号Ｃ０〜Ｃｎ−１が生成されて列Ｉ／Ｏ回路５４に供給され、ビット線対Ｂｊ、Ｂｊ＃が選択される。メモリアレイ５０のｎ列のビット線対Ｂｊ、Ｂｊ＃は、列Ｉ／Ｏ回路５４に接続されている。

列Ｉ／Ｏ回路５４は、列選択信号Ｃｊ（ｊ＝０〜ｎ−１）に応じてビット線対Ｂｊ、Ｂｊ＃を選択して、選択されたビット線対及び非選択のビット線対に、メモリ動作の内容（読み出し動作、書き込み動作、消去動作）に応じた所定の電圧を印加する。また、列Ｉ／Ｏ回路５４は、読み出し動作時には、選択されたビット線対から電圧差信号を生成し、センスアンプ回路５５に入力する。

センスアンプ回路５５は、列Ｉ／Ｏ回路５４からの電圧差信号を増幅して読み出したデータを出力バッファ５６に転送し、出力バッファ５６が、当該データをＤＩ／Ｏ端子から外部に出力する。

制御回路５７は、本発明装置全体のメモリ動作を制御する制御回路で、上記各機能ブロックを制御する。

図３は、説明の簡単のために、図１に示すメモリアレイ５０のｎ列中の任意の１列に注目して、メモリアレイ５０と列Ｉ／Ｏ回路５４とセンスアンプ回路５５から、その動作に関連する要部を抜き出した要部回路図である。図３において、図１と同じ機能ブロックには同じ符号を付している。尚、図１の列Ｉ／Ｏ回路５４は、図３では、メモリアレイ５０を挟さんで列方向に分割した２つの列Ｉ／Ｏ回路５４ａ，５４ｂで構成される。また、図３中、メモリアレイ５０を構成するサイドウォール型のメモリ素子からなるメモリトランジスタ２０は、図２（ｂ）で示すシンボルを用いて表記され、２つのメモリ機能部（第１メモリ機能部Ｌと第２メモリ機能部Ｒ）に相補な１ビットデータが、つまり論理０と論理１が対になって、記憶されている。第１ビット線８と第２ビット線９は、相補なビット線対で、一方の第１ビット線８がビット線Ｂｊで他方の第２ビット線９がビット線Ｂｊ＃となっており、メモリアレイ５０中の同一列のメモリトランジスタ２０のソースとドレインに各別に接続する。

列Ｉ／Ｏ回路５４ａは、電源線（電圧Ｖｄ）からビット線８，９に所定の読み出し電圧を各別に供給する負荷回路３１ａ，３１ｂで構成される。負荷回路３１ａ，３１ｂは、図示していないが、後述の如く、読み出し動作時の同期信号に同期してオンオフが制御されるのが好ましいが、読み出し動作時において、常時オン状態としても構わない。

列Ｉ／Ｏ回路５４ｂは、列毎に設けられた列選択トランジスタ１４，１５（図３では一列分のみ表記）と、４つのＮＭＯＳトランジスタ２〜５と、書き込み制御回路２１を備えて構成される。列選択トランジスタ１４，１５は、列選択信号Ｃ０〜Ｃｎ−１に応じてオンオフ制御され、ビット線８，９（Ｂｊ，Ｂｊ＃）と列Ｉ／Ｏ回路５４ｂのデータ線１０，１１（Ｄ，Ｄ＃）間を夫々接続する。データ線１０，１１は、ビット線８，９と同様に、１対で相補なデータを処理する関係になっている。トランジスタ２，３は、ドレインが夫々データ線１０，１１（Ｄ，Ｄ＃）に各別に接続し、ソースが接地レベルに接続し、ゲートが夫々同期信号Φ１，Φ２に各別に接続し、同期信号Φ１，Φ２に各別に同期してデータ線１０，１１（Ｄ，Ｄ＃）の電位を接地レベルに引き下げる。また、トランジスタ４，５は、ドレインが夫々データ線１０，１１（Ｄ，Ｄ＃）に各別に接続し、ソースが夫々後述する差動センスアンプ８の２つの差動入力端子（＋，−）と接続するノード１２，１３に各別に接続し、ゲートが夫々同期信号Φ２，Φ１に各別に接続し、読み出し動作時の同期信号Φ２，Φ１に各別に同期してデータ線１０，１１（Ｄ，Ｄ＃）の電位をセンスアンプ回路５５側に転送する。書き込み制御回路２１は、書き込み動作時に、列選択トランジスタ１４，１５で選択されたビット線対に各別に書き込み電圧を所定の電圧、所定の期間に供給する制御を行う。

センスアンプ回路５５は、差動センスアンプ８と２つのキャパシタ６，７を備えて構成される。差動センスアンプ８の＋側入力端子（ノード１２）と−側入力端子（ノード１３）に夫々、電荷保持用のキャパシタ６，７が各別に設けられている。キャパシタ６は、トランジスタ４から転送されたデータ線１０（Ｄ）の電圧レベルを保持し、キャパシタ７は、トランジスタ５から転送されたデータ線１１（Ｄ＃）の電圧レベルを保持する。

次に、図３を用いて基本的な読み出し動作の概念を説明する準備として、メモリトランジスタ２０の論理記憶状態についての定義を行なっておく。図４に、メモリトランジスタの２つのメモリ機能部の記憶状態とメモリトランジスタの記憶データの論理値との対応を示す。ここで、２つのメモリ機能部の図中左側を第１メモリ機能部Ｌ、図中右側を第２メモリ機能部Ｒとする。記憶データの論理０は、第１メモリ機能部Ｌが書き込み状態、つまり、負電荷である電子が蓄積されている状態で、第２メモリ機能部Ｒが消去状態、つまり、負電荷である電子が蓄積されていない状態である場合と定義し、記憶データの論理１は、上記と逆で、第２メモリ機能部Ｒが書き込み状態、第１メモリ機能部Ｌが消去状態である場合と定義する。従って、記憶データの論理値に関係なく、第１メモリ機能部Ｌと第２メモリ機能部Ｒの何れか一方が書き込み状態で他方が消去状態となり、２つのメモリ機能部の記憶状態は互いに相補なる状態が維持されている。このことが、本発明装置において重要である。

次に、メモリトランジスタのドレイン・ソース電流とメモリ機能部の記憶状態の関係について、詳細は別途後述するとして、簡単に説明する。ここで、図４中、右側から左側に流れるドレイン・ソース電流を第１ドレイン・ソース電流Ｉｄｓ１、逆に左側から右側に流れるドレイン・ソース電流を第２ドレイン・ソース電流Ｉｄｓ２と定義する。また、ドレインとソースは、図２（ａ）に示すメモリトランジスタの構造上は対称であるが、ドレイン・ソース電流を流す際に、高電圧側をドレイン、低電圧側をソースと呼ぶ。本実施形態のメモリトランジスタの場合、メモリトランジスタを飽和領域で動作させた状態でのドレイン・ソース電流は、ソース側に位置するメモリ機能部の電荷蓄積量に応じて専ら電流量が決定する。ドレイン側のメモリ機能部の電荷蓄積量は、ドレイン近傍でチャンネルがピンチオフしているため、電流量に大きくは影響を与えない。従って、記憶データが論理０の場合は、第１ドレイン・ソース電流Ｉｄｓ１が小さく、第２ドレイン・ソース電流Ｉｄｓ２が大きくなり、Ｉｄｓ１＜Ｉｄｓ２となり、逆に、記憶データが論理１の場合は、第１ドレイン・ソース電流Ｉｄｓ１が大きく、第２ドレイン・ソース電流Ｉｄｓ２が小さくなり、Ｉｄｓ１＞Ｉｄｓ２となる。

次に、図３に示すメモリトランジスタ２０にメモリ動作を行なわせるために必要な、ビット線８，９（Ｂｊ，Ｂｊ＃）と動作対象のメモリトランジスタのゲートに接続するワード線Ｗｉに印加する電圧条件の一例を、図５に示す。尚、電源線Ｖｄの電圧レベルは、通常、読み出し動作時の電圧レベルで、例えば、１．８Ｖである。

（１）両側消去動作
図３において、全ての列選択信号Ｃｊ（ｊ＝０〜ｎ−１）を非選択状態（低レベル）にした後、全てのワード線Ｗｉ（ｉ＝０〜ｍ−１）に負電圧（例えば、−５Ｖ）を印加し、その後、ある所定の時間のみ電源線の電圧Ｖｄを例えば５Ｖに上昇させることによって、負荷回路３１ａ，３１ｂを介して、ビット線８，９（Ｂｊ，Ｂｊ＃）の電圧を５Ｖに上昇させる。この結果、２つのメモリ機能部Ｌ，Ｒから蓄積電荷が放出されて、左右両方のメモリ機能部が同時に消去される。

（２）論理“０”書き込み（左側の第１メモリ機能部の書き込み）
左右両方のメモリ機能部Ｌ，Ｒが消去状態において、選択されたワード線Ｗｉにのみ高電圧（例えば、５Ｖ）を印加し、その他の非選択ワード線は０Ｖに設定し、選択された列選択トランジスタ１４，１５が充分にオン状態になった後、書き込み制御回路２１によって所定の時間のみデータ線１０（Ｄ）に書き込み電圧（例えば、５Ｖ）、データ線１１（Ｄ＃）に０Ｖを供給する。この結果、各データ線１０，１１の電圧がビット線８，９に伝達され、ビット線８（Ｂｊ）に５Ｖ、ビット線９（Ｂｊ＃）に０Ｖが印加され、ドレイン側のピンチオフ領域で発生したホットエレクトロンが、選択されたメモリトランジスタの左側の第１メモリ機能部Ｌに注入され、書き込みがなされる。右側の第２メモリ機能部Ｒは、当該ホットエレクトロンの注入が生じず、消去状態が維持される。

（３）論理“１”書き込み（右側の第２メモリ機能部の書き込み）
左右両方のメモリ機能部Ｌ，Ｒが消去状態において、選択されたワード線Ｗｉにのみ高電圧（例えば、５Ｖ）を印加し、その他の非選択ワード線は０Ｖに設定し、選択された列選択トランジスタ１４，１５が充分にオン状態になった後、書き込み制御回路２１によって所定の時間のみデータ線１１（Ｄ＃）に書き込み電圧（例えば、５Ｖ）、データ線１０（Ｄ）に０Ｖを供給する。この結果、各データ線１０，１１の電圧がビット線８，９に伝達され、ビット線８（Ｂｊ）に０Ｖ、ビット線９（Ｂｊ＃）に５Ｖが印加され、ドレイン側のピンチオフ領域で発生したホットエレクトロンが、選択されたメモリトランジスタの右側の第２メモリ機能部Ｒに注入され、書き込みがなされる。左側の第１メモリ機能部Ｌは、当該ホットエレクトロンの注入が生じず、消去状態が維持される。

（４）論理“０”読み出し
図６及び図７を参照して、論理０を読み出す場合の動作について説明する。図６は、図３を基に、図４で示したメモリトランジスタのドレイン・ソース電流（第１ドレイン・ソース電流Ｉｄｓ１と第２ドレイン・ソース電流Ｉｄｓ２）を破線矢印で追記した図である。図６の各部には、図３と同じ部分には同じ符号が付されている。また、電源線には電圧Ｖｄ（例えば、１．８Ｖ）が印加されているものとする。図７は、論理０の読み出し時における要部の電圧波形を示すタイミング図である。ここで、初期状態において、ビット線８，９（Ｂｊ，Ｂｊ＃）の電圧は、負荷回路３１ａ，３１ｂを介して、電源線の電圧Ｖｄ（例えば、１．８Ｖ）に充電されている。

選択されたワード線Ｗｉにのみ読み出し電圧（例えば、２Ｖ）を印加し、その他の非選択ワード線は０Ｖに設定し、選択された列選択トランジスタ１４，１５が充分にオン状態になった後、同期信号Φ１が高レベルになり、トランジスタ２が導通することによりビット線８（Ｂj）が接地レベル近くまで下降する。これに伴い、電源線から負荷回路３１ｂとメモリトランジスタ２０を介してビット線８（Ｂj）へ第１ドレイン・ソース電流Ｉｄｓ１が流れ、ビット線９（Ｂｊ＃）の電圧が充電レベルである電圧Ｖｄから電圧Ｖ２まで下降する。ビット線９（Ｂｊ＃）の電圧Ｖ２（第１読み出し電圧に相当）は、列選択トランジスタ１５を介してデータ線１１（Ｄ＃）に伝達され、更に、同期信号Φ１が高レベルの期間中導通しているトランジスタ５を介して、差動センスアンプ８の−側入力端子（ノード１３）に伝達され、キャパシタ７に蓄積される。

次に、同期信号Φ１が低レベルに戻り、ビット線８，９（Ｂｊ，Ｂｊ＃）の各電圧が、負荷回路３１ａ，３１ｂを介して、電源線の電圧Ｖｄ（例えば、１．８Ｖ）まで充電される。その後、同期信号Φ２が高レベルになり、トランジスタ３が導通することによりビット線９（Ｂｊ＃）が接地レベル近くまで下降する。これに伴い、電源線から負荷回路３１ａとメモリトランジスタ２０を介してビット線９（Ｂｊ＃）へ第２ドレイン・ソース電流Ｉｄｓ２が流れ、ビット線８（Ｂｊ）の電圧が充電レベルである電圧Ｖｄから電圧Ｖ１まで下降する。ビット線８（Ｂｊ）の電圧Ｖ１（第２読み出し電圧に相当）は、列選択トランジスタ１４を介してデータ線１０（Ｄ）に伝達され、更に、同期信号Φ２が高レベルの期間中導通しているトランジスタ４を介して、差動センスアンプ８の＋側入力端子（ノード１２）に伝達され、キャパシタ６に蓄積される。

同期信号Φ１が高レベル期間中の第１ドレイン・ソース電流Ｉｄｓ１と、同期信号Φ２が高レベル期間中の第２ドレイン・ソース電流Ｉｄｓ２を比較すると、図４に示すように、記憶状態が論理０の場合は、Ｉｄｓ１＜Ｉｄｓ２となるため、キャパシタ６，７の電圧Ｖ２，Ｖ１は、Ｖ２＞Ｖ１となる。この結果、センスアンプ８が電圧Ｖ１，Ｖ２を比較して、出力Ｓが低レベルに確定し、一連の論理“０”読み出し動作が実行される。

尚、同期信号Φ１が高レベル時に、負荷回路３１ｂが導通状態、負荷回路３１ａがオフ状態となるようにオンオフ制御し、同期信号Φ２が高レベル時に、負荷回路３１ａが導通状態、負荷回路３１ｂがオフ状態となるようにオンオフ制御することで、第１ドレイン・ソース電流Ｉｄｓ１と第２ドレイン・ソース電流Ｉｄｓ２の電流差に基づく、ビット線８，９（Ｂｊ，Ｂｊ＃）間の電圧差（Ｖ２−Ｖ１）をより大きく確保でき、不要な電流消費を抑制できる。

（５）論理“１”読み出し
図６及び図８を参照して、論理1を読み出す場合の動作について説明する。図８は、論理１の読み出し時における要部の電圧波形を示すタイミング図である。ここで、初期状態において、ビット線８，９（Ｂｊ，Ｂｊ＃）の電圧は、負荷回路３１ａ，３１ｂを介して、電源線の電圧Ｖｄ（例えば、１．８Ｖ）に充電されている。

選択されたワード線Ｗｉにのみ読み出し電圧（例えば、２Ｖ）を印加し、その他の非選択ワード線は０Ｖに設定し、選択された列選択トランジスタ１４，１５が充分にオン状態になった後、同期信号Φ１が高レベルになり、トランジスタ２が導通することによりビット線８（Ｂj）が接地レベル近くまで下降する。これに伴い、電源線から負荷回路３１ｂとメモリトランジスタ２０を介してビット線８（Ｂj）へ第１ドレイン・ソース電流Ｉｄｓ１が流れ、ビット線９（Ｂｊ＃）の電圧が充電レベルである電圧Ｖｄから電圧Ｖ２’まで下降する。ビット線９（Ｂｊ＃）の電圧Ｖ２’（第１読み出し電圧に相当）は、列選択トランジスタ１５を介してデータ線１１（Ｄ＃）に伝達され、更に、同期信号Φ１が高レベルの期間中導通しているトランジスタ５を介して、差動センスアンプ８の−側入力端子（ノード１３）に伝達され、キャパシタ７に蓄積される。

次に、同期信号Φ１が低レベルに戻り、ビット線８，９（Ｂｊ，Ｂｊ＃）の各電圧が、負荷回路３１ａ，３１ｂを介して、電源線の電圧Ｖｄ（例えば、１．８Ｖ）まで充電される。その後、同期信号Φ２が高レベルになり、トランジスタ３が導通することによりビット線９（Ｂｊ＃）が接地レベル近くまで下降する。これに伴い、電源線から負荷回路３１ａとメモリトランジスタ２０を介してビット線９（Ｂｊ＃）へ第２ドレイン・ソース電流Ｉｄｓ２が流れ、ビット線８（Ｂｊ）の電圧が充電レベルである電圧Ｖｄから電圧Ｖ１’まで下降する。ビット線８（Ｂｊ）の電圧Ｖ１’（第２読み出し電圧に相当）は、列選択トランジスタ１４を介してデータ線１０（Ｄ）に伝達され、更に、同期信号Φ２が高レベルの期間中導通しているトランジスタ４を介して、差動センスアンプ８の＋側入力端子（ノード１２）に伝達され、キャパシタ６に蓄積される。

同期信号Φ１が高レベル期間中の第１ドレイン・ソース電流Ｉｄｓ１と、同期信号Φ２が高レベル期間中の第２ドレイン・ソース電流Ｉｄｓ２を比較すると、図４に示すように、記憶状態が論理１の場合は、Ｉｄｓ１＞Ｉｄｓ２となるため、キャパシタ６，７の電圧Ｖ２’，Ｖ１’は、Ｖ１’＞Ｖ２’となる。この結果、センスアンプ８が電圧Ｖ１’，Ｖ２’を比較して、出力Ｓが高レベルに確定し、一連の論理“１”読み出し動作が実行される。

尚、同期信号Φ１が高レベル時に、負荷回路３１ｂが導通状態、負荷回路３１ａがオフ状態となるようにオンオフ制御し、同期信号Φ２が高レベル時に、負荷回路３１ａが導通状態、負荷回路３１ｂがオフ状態となるようにオンオフ制御することで、第１ドレイン・ソース電流Ｉｄｓ１と第２ドレイン・ソース電流Ｉｄｓ２の電流差に基づく、ビット線８，９（Ｂｊ，Ｂｊ＃）間の電圧差（Ｖ１’−Ｖ２’）をより大きく確保でき、不要な電流消費を抑制できる。

以上、詳細に説明したように、本発明装置によれば、論理０と論理１の何れの読み出しの場合であっても、選択した１つのメモリトランジスタから相補なる１対のデータの各読み出し電圧が、相補なる１対のビット線（Ｂｊ，Ｂｊ＃）を介して得られ、それらが、差動センスアンプの差動入力対となる。読み出し対象の記憶データに対する参照データが自動的に記憶データと相補なデータとなり、これら相補なデータの読み出し電圧を差動センスアンプの差動入力対とすることで、読み出し対象の記憶データの読み出し電圧に対するリファレンスレベルを、別途リファレンス素子を設けて生成する必要も無く、また、当該リファレンスレベルの調整に時間を要することもない。

また、同じメモリトランジスタから、差動センスアンプの差動入力対となる電圧が夫々得られるため、メモリアレイ内でのメモリトランジスタ間のバラツキの影響を受けることがなく、更に、プロセスバラツキ等の統計的なバラツキ要因の影響が排除され、大きな読み出し動作余裕が得られる。

次に、本発明装置に特有の構成により、１つのメモリトランジスタに読み出し対象の記憶データとそれと相補なる参照データを対にして記憶し、これら相補なデータの読み出し電圧を差動センスアンプの差動入力対とすることによる効果につき、参照データを記憶するメモリ機能部に対する閾値電圧調整という観点から考察する。

近年の電子機器の小型化に伴って、半導体記憶装置の低電圧化、低消費電力化が求められている。電源電圧を低くすることは、低消費電力に繋がる一つの方法である。

図９は、１つのメモリ機能部に着目した書き込み状態と消去状態の閾値電圧のメモリアレイ全体での分布を示す図である。ここで、電源電圧を低くする場合に、閾値電圧もそれに伴って低く設定すると、ゲート電圧の昇圧の必要が少なくなることから、回路規模の観点からも、消費電力の観点からも、望ましいと考えられる。しかしながら、この場合書き込み状態と消去状態の両方の閾値電圧を下げることで、矢印２１０に示す動作余裕（ウインドウマージン）が、高電源電圧時の状態（矢印２０７）から小さくなってしまう。このとき、センスアンプの能力にもよるが、読み出し動作が遅くなり、場合によっては読み出し不能となる場合がある。

本発明装置によれば、電源電圧を低くした場合においても、１つのメモリトランジスタに存在する２つのメモリ機能部に相補な１対のデータを記憶することで、一方を読み出し対象の記憶データ、他方をその参照データとして読み出すことができるため、メモリアレイ全体での動作余裕が小さくなった場合においても、メモリトランジスタ単位で読み出し動作余裕を確保することができる。

図１０に、メモリトランジスタ毎の個々のメモリ機能部の書き込み状態Ａｋと消去状態＃Ａｋ（ｋ＝０〜ｐ、ｐ＝ｎ×ｍ−１）の閾値電圧のバラツキを示す。ここで、１つのメモリトランジスタ内の２つのメモリ機能部間での各記憶状態での閾値電圧のバラツキは、メモリトランジスタ間での閾値電圧のバラツキに比べて小さいものと考えられる。１つのメモリトランジスタの一方のメモリ機能部の書き込み状態Ａｋの閾値電圧が高め或いは低めに変動する場合は、他方のメモリ機能部の消去状態＃Ａｋの閾値電圧も同様に高め或いは低めに変動すると想定される。

ここで、例えば、ｋ番目のメモリトランジスタの記憶データを読み出す場合、全てのメモリトランジスタに共通のリファレンスレベルを生成しようとすると、そのリファレンスレベルを生成するリファレンス素子の閾値電圧は、全てのメモリトランジスタの書き込み状態Ａｋの閾値電圧の下限値と全てのメモリトランジスタの消去状態Ａｋの閾値電圧の上限値との間（矢符３００）の中間電圧ＶＭに設定する必要がある。しかし、本発明装置においては、ｋ番目のメモリトランジスタから一方のメモリ機能部から書き込み状態Ａｋの記憶データを読み出す場合には、他方のメモリ機能部から消去状態＃Ａｋの参照データを読み出し、その読み出し電圧をリファレンスレベルとすればよいので、閾値電圧の差をＶｐまで大きく取ることができる。

リファレンス素子を別途有する従来のメモリ構成の場合は、リファレンスレベルＶＭを、書き込み状態Ａｋの閾値電圧分布の下限値と消去状態Ａｋの閾値電圧分布の上限値との中間電圧に設定する必要があるために、当該中間電圧ＶＭを作り出すための調整回路、及び、リファレンス素子の閾値電圧が中間電圧ＶＭになるようにするための調整時間、更には、そのリファレンス素子の閾値電圧が中間電圧ＶＭになっているかどうか確認するための時間等が必要であったが、本発明装置では、１つのメモリトランジスタ内の一方のメモリ機能部を、他方のメモリ機能部に記憶されているデータを読み出す際のリファレンス素子として機能させることになるので、従来必要であった調整回路が不要となり、及調整に要する時間が大幅に短縮できる。また、上記に加えて、ウインドウマージンが大きくとれることで、読み出し動作の信頼性も向上し、車載用、医療用等の高信頼性デバイスへの応用が期待できる。

〈第２実施形態〉
以下、本発明装置の第２実施形態として、第１実施形態で説明した本発明装置に使用するサイドウォール型のメモリ素子であるメモリトランジスタの詳細につき説明する。一般的には、以下に説明するサイドウォール型のメモリ素子は、必ずしもゲート電極の両側に夫々メモリ機能部（メモリ機能体）を備える必要はないが、本発明装置では、その発明の趣旨から、２つのメモリ機能部を備える必要がある。尚、以下の説明において、本発明装置に使用するサイドウォール型のメモリ素子を、「サイドウォールメモリ素子」と称する。

本発明装置において、メモリ素子は、半導体層として半導体基板の上、好ましくは半導体基板内に形成された第１導電型のウェル領域の上に形成されることが好ましい。半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ＳＯＳ基板または多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板または表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板または半導体層は、内部に流れる電流量に多少の違いが生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶またはアモルファスの何れであってもよい。

この半導体層上には、素子分離領域が形成されていることが好ましく、更に、トランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングルまたはマルチレイヤー構造で形成されていてもよい。尚、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体層は、Ｐ型またはＮ型の導電型を有していてもよく、半導体層には、少なくとも１つの第１導電型（Ｐ型またはＮ型）のウェル領域が形成されていることが好ましい。半導体層及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。尚、半導体層としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。

ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜等の高誘電体膜の単層膜または積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広で）形成されていてもよい。

ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状または下端部に凹部を有した形状で形成されている。尚、ゲート電極は、単層または多層の導電膜によって分離されることなく、一体形状として形成されていることが好ましいが、単層または多層の導電膜によって、分離した状態で配置していてもよい。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜または積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。尚、ゲート電極の下にはチャネル領域が形成されている。

尚、ゲート電極は、後述するメモリ機能体の側壁のみに形成されるか、或いは、メモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するサイドウォールメモリ素子は製造が容易であり、歩留まりを向上することができる。

メモリ機能体は、少なくとも電荷を保持する機能（以下「電荷保持機能」と記す）を有する。言換えると、電荷を蓄え、保持するか、電荷をトラップするか、電荷分極状態を保持する機能を有する。この機能は、例えば、電荷保持機能を有する膜または領域をメモリ機能体が含むことにより発揮される。この機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。従って、メモリ機能体は、例えば、シリコン窒化膜を含む絶縁膜；導電膜もしくは半導体層を内部に含む絶縁膜；導電体もしくは半導体ドットを１つ以上含む絶縁膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層または積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、更に、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。

シリコン窒化膜等の電荷保持機能を有する膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。また、複数のサイドウォールメモリ素子を配列する場合、サイドウォールメモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。更に、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。

尚、記憶保持に関する信頼性を高めるためには、電荷保持機能を有する膜は、必ずしも膜状である必要はなく、電荷保持機能を有する膜が絶縁膜中に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に電荷保持機能を有する膜が分散していることが好ましい。

電荷保持膜として導電膜または半導体層を用いる場合には、電荷保持膜が半導体層（半導体基板、ウェル領域、ボディ領域またはソース／ドレイン領域もしくは拡散領域）またはゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。

導電膜または半導体層を内部に含む絶縁膜をメモリ機能体として用いることにより、導電体または半導体中への電荷の注入量を自由に制御でき、多値化しやすいため、好ましい。

更に、導電体または半導体ドットを１つ以上含む絶縁膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書き込み・消去が行ないやすくなり、低消費電力化することができ、好ましい。

また、メモリ機能体として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され、電荷をトラップする膜と同様なヒステリシス特性を得ることができ、且つ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書き込み・消去ができ、好ましい。

尚、メモリ機能体を構成する絶縁膜としては、電荷を逃げにくくする領域または電荷を逃げにくくする機能を有する膜であることが適当であり、この電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。

メモリ機能体に含まれる電荷保持膜は、直接または絶縁膜を介してゲート電極の両側に配置しており、また、直接、ゲート絶縁膜を介して半導体層（半導体基板、ウェル領域、ボディ領域またはソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接または絶縁膜を介してゲート電極の側壁の全てまたは一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接または絶縁膜を介して凹部を完全にまたは凹部の一部を埋め込むように形成されていてもよい。

拡散領域は、ソース／ドレイン領域として機能させることができ、半導体層またはウェル領域と逆導電型を有する。拡散領域と半導体層またはウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。尚、半導体基板としてＳＯＩ基板を用いる場合には、拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。

拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。但し、あまりオフセットしすぎると、拡散領域（ソース／ドレイン）間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量、つまり、ゲート長方向における一方のゲート電極端から近い方の拡散領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持機能を有する膜または領域の少なくとも一部が、拡散領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成するサイドウォールメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極と拡散領域間の電圧差により、メモリ機能体を横切る電界によって記憶を書き換えることであるためである。

拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成された拡散領域上に、この拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体層に比べて非常に大きいために、半導体層内における拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。尚、この場合には、この拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。

サイドウォールメモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層または積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極を形成した後、電荷保持機能を有する膜（以下「電荷保持膜」と記す）、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜または積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜または電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、更に電荷保持膜または絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料を、ゲート電極を含む半導体層上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、前記単層膜または積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。

本発明によるサイドウォールメモリ素子の形成方法の一例を説明する。先ず、公知の手順で、半導体基板上にゲート絶縁膜及びゲート電極を形成する。続いて、半導体基板上全面に、膜厚０．８〜２０ｎｍ、より好ましくは膜厚３〜１０ｎｍのシリコン酸化膜を熱酸化法により形成またはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。次に、上記シリコン酸化膜上全面に、膜厚２〜１５ｎｍ、より好ましくは３〜１０ｎｍのシリコン窒化膜をＣＶＤ法により堆積する。更に、上記シリコン窒化膜上全面に、２０〜７０ｎｍのシリコン酸化膜をＣＶＤ法により堆積する。

続いて、異方性エッチングによりシリコン酸化膜／シリコン窒化膜／シリコン酸化膜をエッチングバックすることにより、記憶に最適なメモリ機能体を、ゲート電極の側壁にサイドウォールスペーサ状に形成する。

その後、ゲート電極及びサイドウォールスペーサ状のメモリ機能体をマスクとしてイオン注入することにより、拡散層領域（ソース／ドレイン領域）を形成する。その後、公知の手順でシリサイド工程や上部配線工程を行なえばよい。

サイドウォールメモリ素子を配列してメモリアレイを構成した場合、サイドウォールメモリ素子の最良の形態は、例えば、（１）複数のサイドウォールメモリ素子のゲート電極が一体となってワード線の機能を有する、（２）上記ワード線の両側にはメモリ機能体が形成されている、（３）メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、（４）メモリ機能体はＯＮＯ（Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略平行な表面を有している、（５）メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている、（６）メモリ機能体内のシリコン窒化膜と拡散領域とがオーバーラップしている、（７）ゲート絶縁膜の表面と略平行な表面を有するシリコン窒化膜とチャネル領域または半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、（８）１個のサイドウォールメモリ素子の書き込み及び消去動作は単一のワード線により行なう、（９）メモリ機能体の上には書き込み及び消去動作を補助する機能を有する電極（ワード線）がない、（１０）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、という要件の全てを満たすものである。但し、これらの要件の１つでも満たすものであればよい。

上述した要件の特に好ましい組み合わせは、例えば、（３）メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、（６）メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散領域とがオーバーラップしており、（９）メモリ機能体の上には書き込み及び消去動作を補助する機能を有する電極（ワード線）がない場合である。

要件（３）及び要件（９）を満たす場合には、以下のように、非常に有用である。先ず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、またはサイドウォールメモリ素子間の距離が接近しても、複数のメモリ機能体が干渉せず、記憶情報を保持できる。従って、メモリ素子の微細化が容易となる。尚、メモリ機能体内の電荷保持領域が導電体の場合、容量カップリングによりサイドウォールメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。

また、メモリ機能体内の電荷保持領域が絶縁体（例えば、シリコン窒化膜）である場合、サイドウォールメモリ素子毎にメモリ機能体を独立させる必要がなくなる。例えば、複数のサイドウォールメモリ素子で共有される１本のワード線の両側に形成されたメモリ機能体は、サイドウォールメモリ素子毎に分離する必要が無く、１本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のサイドウォールメモリ素子で共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり、製造工程が簡略化される。更に、フォトリソグラフィ工程の位置合わせマージン
、エッチングの膜減りマージンが不要となるため、サイドウォールメモリ素子間のマージンを縮小できる。従って、メモリ機能体内の電荷保持領域が導電体（例えば、多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、サイドウォールメモリ素子占有面積を微細化することができる。尚、メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をサイドウォールメモリ素子毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる。

更に、メモリ機能体の上には書き込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上させることができる。従って、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができるとともに、安価な半導体記憶装置を得ることができる。

また、要件（３）及び（９）を満たす場合であって、更に要件（６）を満たす場合には、より有用である。つまり、メモリ機能体内の電荷保持領域と拡散領域とをオーバーラップさせることにより、非常に低電圧で書き込み、消去が可能となる。具体的には、５Ｖ以下という低電圧により、書き込み及び消去動作を行なうことができる。この作用は、回路設計上においても非常に大きな効果である。フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略または規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はサイドウォールメモリ素子よりも、サイドウォールメモリ素子を駆動する周辺回路の占有面積が支配的となるため、サイドウォールメモリ素子用電圧昇圧回路を省略または規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。

一方、要件（３）を満たさない場合、つまり、メモリ機能体内で電荷を保持するのが導電体である場合は、要件（６）を満たさない、つまり、メモリ機能体内の導電体と拡散領域がオーバーラップしていない場合でも、書き込み動作を行なうことができる。これは、メモリ機能体内の導電体がゲート電極との容量カップリングにより書き込み補助を行なうからである。

また、要件（９）を満たさない場合、つまり、メモリ機能体の上に書き込み及び消去動作を補助する機能を有する電極がある場合は、要件（６）を満たさない、つまり、メモリ機能体内の絶縁体と拡散領域とがオーバーラップしていない場合でも、書き込み動作を行なうことができる。

本発明装置においては、サイドウォールメモリ素子は、その一方または両方に、トランジスタが直列に接続していてもよいし、ロジックトランジスタと、同一のチップ上に混載されていてもよい。このような場合には、本発明装置、特にサイドウォールメモリ素子を、トランジスタ及びロジックトランジスタ等の通常の標準トランジスタの形成プロセスと非常に親和性が高い工程で形成することができるため、同時に形成することができる。従って、サイドウォールメモリ素子とトランジスタまたはロジックトランジスタとを混載するプロセスは非常に簡便なものとなり、安価な混載装置を得ることができる。

本発明装置は、サイドウォールメモリ素子が、１つのメモリ機能体に２値またはそれ以上の情報を記憶させることができ、これにより、４値またはそれ以上の情報を記憶するメモリ素子として機能させることができる。尚、サイドウォールメモリ素子は、２値の情報を記憶させるのみでもよい。また、サイドウォールメモリ素子を、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリ素子としても機能させることができる。

本発明装置は、論理素子または論理回路等と組み合わせることにより、パーソナルコンピュータ、ノート、ラップトップ、パーソナル・アシスタント／発信機、ミニコンピュータ、ワークステーション、メインフレーム、マルチプロセッサー・コンピュータまたは他のすべての型のコンピュータシステム等のデータ処理システム；ＣＰＵ、メモリ、データ記憶装置等のデータ処理システムを構成する電子部品；電話、ＰＨＳ、モデム、ルータ等の通信機器；ディスプレイパネル、プロジェクタ等の画像表示機器；プリンタ、スキャナ、複写機等の事務機器；ビデオカメラ、デジタルカメラ等の撮像機器；ゲーム機、音楽プレーヤ等の娯楽機器；携帯情報端末、時計、電子辞書等の情報機器；カーナビゲーションシステム、カーオーディオ等の車載機器；動画、静止画、音楽等の情報を記録、再生するためのＡＶ機器；洗濯機、電子レンジ、冷蔵庫、炊飯器、食器洗い機、掃除機、エアコン等の電化製品；マッサージ器、体重計、血圧計等の健康管理機器；ＩＣカード、メモリカード等の携帯型記憶装置等の電子機器への幅広い応用が可能である。特に、携帯電話、携帯情報端末、ＩＣカード、メモリカード、携帯型コンピュータ、携帯型ゲーム機、デジタルカメラ、ポータブル動画プレーヤ、ポータブル音楽プレーヤ、電子辞書、時計等の携帯電子機器への応用が有効である。尚、本発明の半導体記憶装置は、電子機器の制御回路またはデータ記憶回路の少なくとも一部として内蔵されるか、或いは必要に応じて着脱可能に組み込んでもよい。

以下に、本発明装置に使用するサイドウォール型のメモリ素子であるメモリトランジスタの具体例を、実施例１〜実施例９において説明する。

（実施例１）
実施例１では、本発明装置は、図１１に示すような、サイドウォールメモリ素子１を備える。

サイドウォールメモリ素子１は、半導体基板上１０１表面に形成されたＰ型ウェル領域１０２上にゲート絶縁膜１０３を介してゲート電極１０４が形成されている。ゲート電極１０４の上面及び側面には、電荷を保持するトラップ準位を有し、電荷保持膜となるシリコン窒化膜１０９が配置しており、シリコン窒化膜１０９のなかでゲート電極１０４の両側壁部分が、夫々実際に電荷を保持するメモリ機能部１０５ａ、１０５ｂとなっている。ここで、メモリ機能部とは、メモリ機能体または電荷保持膜のうちで書換え動作により実際に電荷が蓄積される部分を指す。ゲート電極１０４の両側であってＰ型ウェル領域１０２内に、夫々ソース領域またはドレイン領域として機能するＮ型の拡散領域１０７ａ、１０７ｂが形成されている。拡散領域１０７ａ、１０７ｂは、オフセット構造を有している。即ち、拡散領域１０７ａ、１０７ｂはゲート電極下の領域１２１には達しておらず、電荷保持膜下のオフセット領域１２０がチャネル領域の一部を構成している。

尚、実質的に電荷を保持するメモリ機能部１０５ａ、１０５ｂは、ゲート電極１０４の両側壁部分である。従って、この部分に対応する領域にのみに、シリコン窒化膜１０９が形成されていればよい（図１２（ａ）参照）。また、メモリ機能部１０５ａ、１０５ｂは、ナノメートルサイズの導電体または半導体からなる微粒子１１１が絶縁膜１１２中に散点状に分布する構造を有していてもよい（図１２（ｂ）参照）。このとき、微粒子１１１が１ｎｍ未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、１０ｎｍを超えると室温では顕著な量子効果が現れなくなる。従って、微粒子１１１の直径は１ｎｍ〜１０ｎｍの範囲にあることが好ましい。更に、電荷保持膜となるシリコン窒化膜１０９は、ゲート電極の側面においてサイドウォールスペーサ状に形成されていてもよい（図１３参照）。

サイドウォールメモリ素子の書き込み動作原理を、図１３及び図１４を用いて説明する。尚、ここではメモリ機能体１３１ａ、１３１ｂ全体が電荷を保持する機能を有する場合について説明する。また、書き込みとは、サイドウォールメモリ素子がＮチャネル型である場合にはメモリ機能体１３１ａ、１３１ｂに電子を注入することを指す。以後、サイドウォールメモリ素子はＮチャネル型であるとして説明する。

第２のメモリ機能体１３１ｂに電子を注入する（書き込む）ためには、図１３に示すように、Ｎ型の第１の拡散領域１０７ａをソース電極に、Ｎ型の第２の拡散領域１０７ｂをドレイン電極とする。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このような電圧条件によれば、反転層２２６が、第１の拡散領域１０７ａ（ソース電極）から伸びるが、第２の拡散領域１０７ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域１０７ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体１３１ｂに注入されることにより書き込みが行なわれる。尚、第１のメモリ機能体１３１ａ近傍では、ホットエレクトロンが発生しないため、書き込みは行なわれない。

一方、第１のメモリ機能体１３１ａに電子を注入する（書き込む）ためには、図１４に示すように、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とする。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このように、第２のメモリ機能体１３１ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１のメモリ機能体１３１ａに電子を注入して、書き込みを行なうことができる。

次に、サイドウォールメモリ素子の消去動作原理を図１５及び図１６を用いて説明する。第１のメモリ機能体１３１ａに記憶された情報を消去する第１の方法では、図１５に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域１０２に０Ｖを印加して、第１の拡散領域１０７ａとＰ型ウェル領域１０２とのＰＮ接合に逆方向バイアスをかけ、更にゲート電極１０４に負電圧（例えば、−５Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極１０４付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域１０２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａにホール注入が行なわれる。このようにして、第１のメモリ機能体１３１ａの消去が行なわれる。このとき第２の拡散領域１０７ｂには０Ｖを印加すればよい。
第２のメモリ機能体１３１ｂに記憶された情報を消去する場合は、上記において第１の拡散領域と第２の拡散領域との電位を入れ替えればよい。

第１のメモリ機能体１３１ａに記憶された情報を消去する第２の方法では、図１６に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋４Ｖ）、第２の拡散領域１０７ｂに０Ｖ、ゲート電極１０４に負電圧（例えば、−４Ｖ）、Ｐ型ウェル領域１０２に正電圧（例えば、＋０．８Ｖ）を印加する。この際、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧が印加され、Ｐ型ウェル領域１０２に電子が注入される。注入された電子は、Ｐ型ウェル領域１０２と第１の拡散領域１０７ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。即ち、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧を印加することにより、Ｐ型ウェル領域１０２に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａに正孔注入が行なわれる。

この方法によれば、Ｐ型ウェル領域と第１の拡散領域１０７ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域１０７ｂから注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。従って、消去動作時の電圧を低下させることができる。特に、オフセット領域１２０（図１１参照）が存在する場合は、負の電位が印加されたゲート電極によりＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。

尚、第１のメモリ機能体１３１ａに記憶された情報を消去する場合、第１の消去方法では、第１の拡散領域１０７ａに＋５Ｖを印加しなければならなかったが、第２の消去方法では、＋４Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるサイドウォールメモリ素子の劣化を抑制することができる。

また、何れの消去方法によっても、サイドウォールメモリ素子は過消去が起きにくい。ここで過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象である。フラッシュメモリを代表とするＥＥＰＲＯＭでは大きな問題となっており、特に閾値が負になった場合にサイドウォールメモリ素子の選択が不可能になるという致命的な動作不良を生じる。一方、この発明の半導体記憶装置におけるサイドウォールメモリ素子では、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起きにくくなる。

更に、サイドウォールメモリ素子の読み出し動作原理を、図１７を用いて説明する。第１のメモリ機能体１３１ａに記憶された情報を読み出す場合、第１の拡散領域１０７ａをソース電極に、第２の拡散領域１０７ｂをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加する。この際、第１のメモリ機能体１３１ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体１３１ａに電子が蓄積している場合は、第１のメモリ機能体１３１ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。従って、ドレイン電流を検出することにより、第１のメモリ機能体１３１ａの記憶情報を読み出すことができる。このとき、第２のメモリ機能体１３１ｂにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に影響を与えない。

第２のメモリ機能体１３１ｂに記憶された情報を読み出す場合、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加すればよい。このように、第１のメモリ機能体１３１ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２のメモリ機能体１３１ｂに記憶された情報の読み出しを行なうことができる。

尚、ゲート電極１０４で覆われないチャネル領域（オフセット領域１２０）が残されている場合、ゲート電極１０４で覆われないチャネル領域においては、メモリ機能体１３１
ａ、１３１ｂの余剰電荷の有無によって反転層が消失または形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。但し、オフセット領域１２０の幅があまり大きいと、ドレイン電流が大きく減少し、読み出し速度が大幅に遅くなる。従って、十分なヒステリシスと読み出し速度が得られるように、オフセット領域１２０の幅を決定することが好ましい。

拡散領域１０７ａ、１０７ｂがゲート電極１０４端に達している場合、つまり、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしている場合であっても、書き込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）する。従って、ドレイン電流の検出により読み出しが可能であり、メモリとしての機能を得ることができる。但し、より大きなメモリヒステリシス効果を必要とする場合、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしていない（オフセット領域１２０が存在する）ほうが好ましい。

以上の動作方法により、１トランジスタ当り選択的に２ビットの書き込み及び消去が可能となる。また、サイドウォールメモリ素子のゲート電極１０４にワード線ＷＬを、第１の拡散領域１０７ａに第１のビット線ＢＬ１を、第２の拡散領域１０７ｂに第２のビット線ＢＬ２を夫々接続し、サイドウォールメモリ素子を配列することにより、サイドウォールメモリアレイを構成することができる。

また、上述した動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書き込み及び消去をさせているが、ソース電極とドレイン電極とを固定して１ビットメモリとして動作させてもよい。この場合ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減することができる。

以上の説明から明らかなように、本発明装置におけるサイドウォールメモリ素子では、メモリ機能体がゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されているため、２ビット動作が可能である。また、各メモリ機能体はゲート電極により分離されているので、書換え時の干渉が効果的に抑制される。更に、ゲート絶縁膜は、メモリ機能体とは分離されているので、薄膜化して短チャネル効果を抑制することができる。従って、メモリ素子、ひいては半導体記憶装置の微細化が容易となる。

（実施例２）
実施例２の本発明装置におけるサイドウォールメモリ素子は、図１８に示すように、メモリ機能体２６１、２６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と、電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される以外は、図１１のサイドウォールメモリ素子１と実質的に同様の構成である。

メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施例では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜２４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜２４１、２４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。また、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができ、電荷保持膜内での電荷の移動を制限して、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。更に、シリコン窒化膜２４２がシリコン酸化膜２４１、２４３で挟まれた構造とすることにより、書
換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。尚、このサイドウォールメモリ素子においては、シリコン窒化膜２４２を強誘電体で置き換えてもよい。
また、メモリ機能体２６１、２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２、２１３と夫々オーバーラップしている。ここで、オーバーラップするとは、拡散領域２１２、２１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜２４２）の少なくとも一部が存在することを意味する。尚、２１１は半導体基板、２１４はゲート絶縁膜、２１７はゲート電極、２７１はゲート電極２１７と拡散領域２１２、２１３とのオフセット領域である。図示しないが、ゲート絶縁膜２１４下であって半導体基板２１１の最表面はチャネル領域となる。

メモリ機能体２６１、２６２における電荷を保持する領域であるシリコン窒化膜２４２と拡散領域２１２、２１３とがオーバーラップすることによる効果を説明する。

図１９に示したように、メモリ機能体２６２周辺部において、ゲート電極２１７と拡散領域２１３とのオフセット量をＷ１とし、ゲート電極のチャネル長方向の切断面におけるメモリ機能体２６２の幅をＷ２とすると、メモリ機能体２６２と拡散領域２１３とのオーバーラップ量は、Ｗ２−Ｗ１で表される。ここで重要なことは、メモリ機能体２６２のうちシリコン窒化膜２４２で構成されたメモリ機能体２６２が、拡散領域２１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。

図１９では、メモリ機能体２６２のうち、シリコン窒化膜２４２のゲート電極２１７と離れた側の端が、ゲート電極２１７から離れた側のメモリ機能体２６２の端と一致しているため、メモリ機能体２６２の幅をＷ２として定義した。

尚、図２０に示すように、メモリ機能体２６２ａのうちシリコン窒化膜２４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体２６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。

図２１は、図１９のサイドウォールメモリ素子の構造において、メモリ機能体２６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、メモリ機能体２６２を消去状態（ホールが蓄積されている）とし、拡散領域２１２、２１３を夫々ソース電極、ドレイン電極として、素子シミュレーションにより求めた。

図２１から明らかなように、Ｗ１が１００ｎｍ以上（即ち、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読み出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。従って、量産製造においてバラツキも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜２４２の少なくとも一部とソース／ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。

上述した素子シミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、サイドウォールメモリアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散領域２１２、２１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのサイドウォールメモリアレイの読み出し時間を測定した結果、バラツキを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読み出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できない。また、製造バラツキまで考慮した場合、（Ｗ２−Ｗ１）＞１０ｎｍであることがより好ましい。

メモリ機能体２６１（領域２８１）に記憶された情報の読み出しは、実施例１と同様に、拡散領域２１２をソース電極とし、拡散領域２１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。即ち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体２６２の記憶状況の如何にかかわらず、メモリ機能体２６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。

一方、２つのメモリ機能体の片側のみに情報を記憶させる場合または２つのメモリ機能体を同じ記憶状態にして使用する場合には、読み出し時に必ずしもピンチオフ点を形成しなくてもよい。

尚、図１８には図示していないが、半導体基板２１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作及び読み出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。

また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むことが好ましい。いいかえると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図２２に示したように、メモリ機能体２６２の電荷保持膜であるシリコン窒化膜２４２ａが、ゲート絶縁膜２１４表面と略平行な面を有している。言い換えると、シリコン窒化膜２４２ａは、ゲート絶縁膜２１４表面に対応する高さから、均一な高さに形成されることが好ましい。

メモリ機能体２６２中に、ゲート絶縁膜２１４表面と略平行なシリコン窒化膜２４２ａがあることにより、シリコン窒化膜２４２ａに蓄積された電荷の多寡によりオフセット領域２７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、シリコン窒化膜２４２ａをゲート絶縁膜２１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のバラツキを抑制することができる。しかも、シリコン窒化膜２４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。

更に、メモリ機能体２６２は、ゲート絶縁膜２１４の表面と略平行なシリコン窒化膜２４２ａとチャネル領域（またはウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜２４４のうちオフセット領域２７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、更に保持特性の良いサイドウォールメモリ素子を得ることができる。

尚、シリコン窒化膜２４２ａの膜厚を制御すると共に、シリコン窒化膜２４２ａ下の絶縁膜（シリコン酸化膜２４４のうちオフセット領域２７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、シリコン窒化膜２４２ａ下の絶縁膜の最小膜厚値から、シリコン窒化膜２４２ａ下の絶縁膜の最大膜厚値とシリコン窒化膜２４２ａの最大膜厚値との和までの間に制御することができる。これにより、シリコン窒化膜２４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、サイドウォールメモリ素子のメモリ効果の大きさバラツキを非常に小さくすることが可能となる。

（実施例３）
実施例３では、メモリ機能体２６２は、電荷保持膜であるシリコン窒化膜２４２が、図２３に示すように、略均一な膜厚で、ゲート絶縁膜２１４の表面と略平行に配置され（領域２８１）、更に、ゲート電極２１７側面と略平行に配置された（領域２８２）形状を有している。

ゲート電極２１７に正電圧が印加された場合には、メモリ機能体２６２中での電気力線２８３は矢印で示すように、シリコン窒化膜２４２を２回（領域２８２及び領域２８１部分）通過する。尚、ゲート電極２１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜２４２の比誘電率は約６であり、シリコン酸化膜２４１、２４３の比誘電率は約４である。従って、電荷保持膜の領域２８１のみが存在する場合よりも、電気力線２８３方向におけるメモリ機能体２６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。即ち、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域２７１における電界を強くするために使われることになる。

書換え動作時に電荷がシリコン窒化膜２４２に注入されるのは、発生した電荷がオフセット領域２７１における電界により引き込まれるためである。従って、矢印２８２で示される電荷保持膜を含むことにより、書換え動作時にメモリ機能体２６２に注入される電荷が増加し、書換え速度が増大する。

尚、シリコン酸化膜２４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜２１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。

電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウム等の高誘電体により形成されることがより好ましい。

更に、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域（またはウェル領域）とを隔てる絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）を更に含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、更に保持特性を向上させることができる。

また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）を更に含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、サイドウォールメモリ素子の信頼性を向上させることができる。

更に、実施例２と同様に、シリコン窒化膜２４２下の絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）の膜厚を一定に制御すること、更にゲート電極側面上に配置する絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、シリコン窒化膜２４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。

（実施例４）
実施例４では、本発明装置におけるサイドウォールメモリ素子のゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化について説明する。

図２４に示したように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。

このようなサイドウォールメモリ素子では、Ｂ＜Ｃであることが好ましい。このような関係を満たすことにより、チャネル領域のうちゲート電極２１７下の部分と拡散領域２１２、２１３との間にはオフセット領域２７１が存在することとなる。これにより、メモリ機能体２６１、２６２（シリコン窒化膜２４２）に蓄積された電荷により、オフセット領域２７１の全領域において、反転の容易性が効果的に変動する。従って、メモリ効果が増大し、特に読み出し動作の高速化が実現する。

また、ゲート電極２１７と拡散領域２１２、２１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。

但し、メモリ効果が発現する限りにおいては、必ずしもオフセット領域２７１が存在しなくてもよい。オフセット領域２７１が存在しない場合においても、拡散領域２１２、２１３の不純物濃度が十分に薄ければ、メモリ機能体２６１、２６２（シリコン窒化膜２４２）においてメモリ効果が発現し得る。このようなことから、Ａ＜Ｂ＜Ｃであるのが最も好ましい。

（実施例５）
実施例５における本発明装置のサイドウォールメモリ素子は、図２５に示すように、実施例２における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。

このサイドウォールメモリ素子は、半導体基板２８６上に埋め込み酸化膜２８８が形成され、更にその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域２１２、２１３が形成され、それ以外の領域はボディ領域２８７となっている。

このサイドウォールメモリ素子によっても、実施例２のサイドウォールメモリ素子と同様の作用効果を奏する。更に、拡散領域２１２、２１３とボディ領域２８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。

（実施例６）
この実施例６の本発明装置におけるサイドウォールメモリ素子は、図２６に示すように、Ｎ型の拡散領域２１２、２１３のチャネル側に隣接して、Ｐ型高濃度領域２９１を追加した以外は、実施例２のサイドウォールメモリ素子と実質的に同様の構成を有する。

即ち、Ｐ型高濃度領域２９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域２９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域２９１におけるＰ型の不純物濃度は、例えば、５×１０^１７〜１×１０^１９ｃｍ^−３程度が適当である。また、領域２９２のＰ型の不純物濃度は、例えば、５×１０^１６〜１×１０^１８ｃｍ^−３とすることができる。

このように、Ｐ型高濃度領域２９１を設けることにより、拡散領域２１２、２１３と半導体基板２１１との接合が、メモリ機能体２６１、２６２の直下で急峻となる。そのため、書き込み及び消去動作時にホットキャリアが発生し易くなり、書き込み動作及び消去動作の電圧を低下させ、或いは書き込み動作及び消去動作を高速にすることが可能となる。更に、領域２９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読み出し速度が向上する。従って、書換え電圧が低くまたは書換え速度が高速で、且つ、読み出し速度が高速なサイドウォールメモリ素子を得ることができる。

また、図２６において、ソース／ドレイン領域近傍であってメモリ機能体の下（即ち、ゲート電極の直下ではない）において、Ｐ型高濃度領域２９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域２９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書き込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル領域（領域２９２）の不純物濃度で決まる閾値まで低下する。即ち、消去時の閾値は、Ｐ型高濃度領域２９１の不純物濃度には依存せず、一方で、書き込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域２９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書き込み時の閾値のみが非常に大きく変動し、メモリ効果（書き込み時と消去時での閾値の差）を著しく増大させることができる。

（実施例７）
この実施例７の本発明装置におけるサイドウォールメモリ素子は、図２７に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域またはウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、実施例２と実質的に同様の構成を有する。

ゲート絶縁膜２１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。

このサイドウォールメモリ素子において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。つまり、このサイドウォールメモリ素子においては、電荷保持膜とチャネル領域またはウェル領域とを隔てる絶縁膜は、ゲート電極とチャネル領域またはウェル領域とに挟まれていない。そのため、電荷保持膜とチャネル領域またはウェル領域とを隔てる絶縁膜には、ゲート電極とチャネル領域またはウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になる。

Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書き込み動作及び消去動作の電圧を低下させ、または書き込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜２４２に電荷が蓄積された時にチャネル領域またはウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。

ところで、メモリ機能体中での電気力線は、図２３の矢印２８４で示すように、シリコン窒化膜２４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。Ｔ１を薄くすることによりシリコン窒化膜２４２が図の下側に移動し、矢印２８３で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、電気力線２８４に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。従って、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書き込み動作及び消去動作が高速になる。

これに対して、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域またはウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域またはウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域またはウェル領域とを隔てる絶縁膜の厚さが制限され、サイドウォールメモリ素子の機能の最適化が阻害される。

以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書き込み動作及び消去動作の電圧を低下させ、または書き込み動作及び消去動作を高速にし、更にメモリ効果を増大することが可能となる。

尚、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、且つ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。

具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバＬＳＩのような場合、液晶パネルＴＦＴを駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、通常、ゲート酸化膜を薄膜化することができない。液晶ドライバＬＳＩに画像調整用としてこの発明の不揮発性メモリを混載する場合、サイドウォールメモリ素子ではゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域またはウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのサイドウォールメモリ素子に対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書き込み効率の良いサイドウォールメモリ素子を実現できる。（Ｔ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである）。

（実施例８）
この実施例８の本発明装置におけるサイドウォールメモリ素子は、図２８に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域またはウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、実施例２と実質的に同様の構成を有する。

ゲート絶縁膜２１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請にかかわらず、Ｔ２よりも厚くすることが可能である。即ち、微細化スケーリングが進んだとき（ゲート絶縁膜の薄膜化が進行したとき）にゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域またはウェル領域とを隔てる絶縁膜の厚さを最適に設計できるため、メモリ機能体がスケーリングの障害にならないという効果を奏する。

このサイドウォールメモリ素子において、上述のようにＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域またはウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域またはウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になる。

Ｔ１を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。従って、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。尚、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。

具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書き込み消去ゲート電極を構成し、上記書き込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域またはウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。

実際、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。このサイドウォールメモリ素子では、上述したようにＴ１とＴ２を個別に設計できることにより、微細化が可能となる。例えば、ゲート電極長（ワード線幅）４５ｎｍのサイドウォールメモリ素子に対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しないサイドウォールメモリ素子を実現することができる。Ｔ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているためである。

また、このサイドウォールメモリ素子は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較しても更に微細化を容易にする。つまり、メモリ機能体の上部に書き込み、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域またはウェル領域とを隔てる絶縁膜には、書き込み、消去を補助する電極とチャネル領域またはウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するのみである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するサイドウォールメモリ素子を実現することができる。

（実施例９）
この実施例９は、本発明装置のサイドウォールメモリ素子の書換えを行ったときの電気特性の変化について説明する。

Ｎチャネル型サイドウォールメモリ素子において、メモリ機能体中の電荷量が変化したとき、図２９に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性（実測値）を示す。

図２９から明らかなように、消去状態（実線）から書き込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧（Ｖｇ）が比較的高い領域においても、消去状態と書き込み状態でのドレイン電流比が大きくなる。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、フラッシュメモリの場合（図３０）と大きく異なる。

このような特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。サイドウォールメモリ素子が書き込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書き込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。

一方、サイドウォールメモリ素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。更に、ゲート電極に０Ｖが印加されているとき（即ちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、且つ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。

以上のことから明らかなように、本発明装置を構成するサイドウォールメモリ素子は、書き込み時と消去時のドレイン電流比を特に大きくすることができる。

以上、実施例１〜９で述べたように、サイドウォールメモリ素子は、ゲート絶縁膜の表面と略平行な表面を有して電荷を保持する機能を有する膜とチャネル領域または半導体層とを隔てる絶縁膜を有しており、絶縁膜の膜厚はゲート絶縁膜の膜厚より薄く、且つ０．８ｎｍ以上であることによってメモリ機能体への電荷の注入が容易になる。このことから書き込み動作を高速化することができ、基準素子の書き込み時間を短縮できる。

また、前記サイドウォールメモリ素子の有するメモリ機能体は、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜を含むことによって、メモリ効果のバラツキを抑制することができる。更にこのようなサイドウォールメモリ素子を使った本実施例によれば、バラツキに対する設計マージンを大きく設定でき、設計が容易になる。

また、前記サイドウォールメモリ素子は、メモリ機能体内の電荷保持膜が絶縁膜であって、電荷リークに強く、保持特性が良好である。このように電荷保持特性が優れているサイドウォールメモリ素子を使用し、更に同じサイドウォールメモリ素子を使った基準素子の電流が正確に設定されているので、より長期にわたって読み出しを行うことが可能となるのである。

また、前記サイドウォールメモリ素子は、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜とチャネル領域または半導体層とを隔てる絶縁膜を有し、絶縁膜膜厚が、ゲート絶縁膜の膜厚より厚く、且つ２０ｎｍ以下であることによって、保持特性が良好である。このように電荷保持特性が優れているサイドウォールメモリ素子を使用し、更に同じサイドウォールメモリ素子を使った基準素子の電流が正確に設定されているので、より長期にわたって読み出しを行うことが可能となるのである。

また、前記サイドウォールメモリ素子の有するメモリ機能体は、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜を含むことによって、保持中の特性変化が抑制されている。このように電荷保持特性が優れているサイドウォールメモリ素子を使用し、更に同じサイドウォールメモリ素子を使った基準素子の電流が正確に設定されているので、より長期にわたって読み出しを行うことが可能となるのである。

次に、本発明装置の別実施形態について説明する。

〈１〉上記第１実施形態において、本発明装置のメモリトランジスタに記憶データ（論理０または論理１）を設定する手順として、左右両方のメモリ機能部を消去した後、記憶データの論理値（０または１）に応じて、左右何れか一方のメモリ機能部の書き込みを行う場合を説明したが、記憶データ（論理０または論理１）の設定手順としては、これに限定されるものではない。

例えば、メモリトランジスタの各メモリ機能部は個別に消去可能なため、左右両方のメモリ機能部を消去せずに、記憶データの論理値（０または１）に応じて、左右何れか一方のメモリ機能部の消去を行い、他方のメモリ機能部の書き込みを行うようにしても構わない。また、この場合の消去動作と書き込み動作の順番は前後入れ替えても構わない。

〈２〉上記第１実施形態において、図３に、本発明装置の列Ｉ／Ｏ回路５４ａ，５４ｂ及びセンスアンプ回路５５の具体的な回路構成を例示したが、各回路の構成は、図３に例示する構成に限定されるものではない。

また、図３の回路例では、ビット線はメモリトランジスタの各列に１対ずつ設けたが、行方向に隣接するメモリトランジスタ間で、ビット線を共有する仮想接地線方式のアレイ構成であっても構わない。

更に、各ビット線を階層化して、複数列のビット線対を纏めて主ビット線対に接続し、主ビット線対をデータ線対に接続する構成としても構わない。

〈３〉上記実施形態において、メモリトランジスタとして、図２（ａ）及び第２実施形態に示した構造のサイドウォール型のメモリ素子を利用する場合を想定したが、メモリトランジスタとしては、単体のメモリトランジスタ内に２つのメモリ機能部（第１メモリ機能部と第２メモリ機能部）を有し、主として前記第１メモリ機能部の電荷蓄積量により、ドレインとソース間を一方側から他方側に流れる第１ドレイン・ソース電流に対する第１閾値電圧が変化し、主として前記第２メモリ機能部の電荷蓄積量により、ドレインとソース間を他方側から一方側に前記第１ドレイン・ソース電流とは逆方向に流れる第２ドレイン・ソース電流に対する第２閾値電圧が変化し、前記第１メモリ機能部と前記第２メモリ機能部に対して各別にデータを電気的に書き込み可能な不揮発性のメモリトランジスタであれば、サイドウォール型のメモリ素子に限定されるものではない。また、メモリトランジスタの第１メモリ機能部と第２メモリ機能部は、相互に電気的に絶縁分離されて形成されていなくても、電荷を保持する領域が、単体の電荷保持可能な担体内で空間的に分離されている形態であっても構わない。

〈４〉上記実施形態において、本発明装置は、図１において、外部からのアドレス信号によって所定のメモリ領域を指定して、指定されたメモリ領域のデータを外部に読み出す一般的な半導体記憶装置を例示したが、本発明装置は、必ずしも一般的な半導体記憶装置に限定されるものではない。例えば、マイクロコンピュータ等のロジックデバイスに組み込まれた半導体記憶装置であっても構わない。

本発明に係る半導体記憶装置は、広範な動作余裕を必要とする高信頼性の半導体記憶装置に利用可能であり、特に、車載用途、医療用途、産業ロボット用途等の半導体記憶装置に利用可能である。

本発明の半導体記憶装置の一実施形態における概略構成を示すブロック構成図 （ａ）サイドウォール型メモリ素子の素子構造を示す断面図、及び、（ｂ）サイドウォール型メモリ素子を示すシンボル図 本発明の半導体記憶装置の任意の1列に注目し、その動作に関連する部分を抜き出した要部回路図 本発明の半導体記憶装置のサイドウォール型メモリ素子における論理記憶状態の定義を示す図である。 本発明の半導体記憶装置のサイドウォール型メモリ素子に記憶動作を行なわせるために必要な電圧印加条件の一例を示す図である。 本発明の半導体記憶装置のサイドウォール型メモリ素子からの読み出し動作を説明する図である。 本発明の半導体記憶装置のサイドウォール型メモリ素子から論理０読み出しを説明するタイミング図である。 本発明の半導体記憶装置のサイドウォール型メモリ素子から論理１読み出しを説明するタイミング図である。 本発明の半導体記憶装置のサイドウォール型メモリ素子の閾値電圧のバラツキを示す図 本発明の半導体記憶装置のサイドウォール型メモリ素子のビット毎の閾値電圧のバラツキを示す図 本発明の半導体記憶装置におけるサイドウォール型メモリ素子（実施例１）の要部の概略断面図 本発明の半導体記憶装置におけるサイドウォール型メモリ素子（実施例１）の変形の要部の概略断面図 本発明の半導体記憶装置におけるサイドウォール型メモリ素子（実施例１）の書き込み動作を説明する図 本発明の半導体記憶装置におけるサイドウォール型メモリ素子（実施例１）の書き込み動作を説明する図 本発明の半導体記憶装置におけるサイドウォール型メモリ素子（実施例１）の消去動作を説明する図 本発明の半導体記憶装置におけるサイドウォール型メモリ素子（実施例１）の消去動作を説明する図 本発明の半導体記憶装置におけるサイドウォール型メモリ素子（実施例１）の読み出し動作を説明する図 本発明の半導体記憶装置におけるサイドウォール型メモリ素子（実施例２）の要部の概略断面図 図１８の要部の拡大概略断面図 図１８の変形の要部の拡大概略断面図 本発明の半導体記憶装置におけるサイドウォール型メモリ素子（実施例２）の電気特性を示すグラフ 本発明の半導体記憶装置におけるサイドウォール型メモリ素子（実施例２）の変形の要部の概略断面図 本発明の半導体記憶装置におけるサイドウォール型メモリ素子（実施例３）の要部の概略断面図 本発明の半導体記憶装置におけるサイドウォール型メモリ素子（実施例４）の要部の概略断面図 本発明の半導体記憶装置におけるサイドウォール型メモリ素子（実施例５）の要部の概略断面図 本発明の半導体記憶装置におけるサイドウォール型メモリ素子（実施例６）の要部の概略断面図 本発明の半導体記憶装置におけるサイドウォール型メモリ素子（実施例７）の要部の概略断面図 本発明の半導体記憶装置におけるサイドウォール型メモリ素子（実施例８）の要部の概略断面図 本発明の半導体記憶装置におけるサイドウォール型メモリ素子（実施例９）の電気特性を示すグラフ 従来のフラッシュメモリのメモリ素子の要部の概略断面図 従来のフラッシュメモリのメモリ素子の電気特性を示すグラフ 従来のフラッシュメモリのメモリ素子の閾値電圧のバラツキを示す図 従来のフラッシュメモリのビット毎のメモリ素子の閾値電圧のバラツキを示す図

符号の説明

１、２０： メモリ素子
２，３，４，５： ＮＭＯＳトランジスタ
６，７ ：キャパシタ
８： 差動センスアンプ
３１ａ，３１ｂ： 負荷回路
５０： メモリアレイ
５１： アドレス入力バッファ
５２： 行デコーダ
５３： 列デコーダ
５４，５４ａ，５４ｂ： 列Ｉ／Ｏ回路
５５： センスアンプ回路
５６： 出力バッファ
５７： システム全体を制御する制御回路
８，９： 相補なるビット線
１０，１１： 相補なるデータ線
１２，１３： 相補なるセンスアンプ入力
１４，１５： 列選択トランジスタ
２００，２０１： 閾値電圧バラツキ
２０２，２０３，２０４： 動作余裕（ウインドウ）
１０１、２１１、２８６、７１１： 半導体基板
１０２： Ｐ型ウェル領域
１０３、２１４、７１２： ゲート絶縁膜
１０４、２１７、７１３： ゲート電極
１０５ａ、１０５ｂ： メモリ機能部
１０７ａ、１０７ｂ、２１２、２１３： 拡散領域
１０９、１４２、１４２ａ、２４２、２４２ａ： シリコン窒化膜
１２０、２７１： オフセット領域
１２１： ゲート電極下の領域
１１１： 微粒子
１１２： 絶縁膜
１３１ａ、１３１ｂ、２６１、２６２、２６２ａ： メモリ機能体（メモリ機能部）
２０５、２０６： 閾値電圧バラツキ
２０７、３００： 動作余裕（ウインドウマージン）
２０８、２０９： 動作電圧を低くしたときの閾値電圧バラツキ
２１０： 動作電圧を低くしたときの動作余裕（ウインドウマージン）
２２６： 反転層
２４１、２４３、２４４： シリコン酸化膜
２８１、２８２、２９２、４２１： 領域
２８３、２８４： 電気力線
２８７： ボディ領域
２８８： 埋め込み酸化膜
２９１： 高濃度領域
Ａ： 外部アドレス信号
ＡＲ： 行アドレス信号
ＡＣ： 列アドレス信号
Ｂｊ、Ｂｊ＃： 相補なるビット線
Ｃｊ： 列選択信号
Ｄ，Ｄ＃： 相補なるデータ線
Ｉｄｓ１： 第１ドレイン・ソース電流
Ｉｄｓ２： 第２ドレイン・ソース電流
Ｌ： 第１メモリ機能部
Ｒ： 第２メモリ機能部
Ｓ： センスアンプ出力
Ｖｄ： 電源線の電圧
ＶＭ： 中間電圧（リファレンスレベル）
Ｗｉ： ワード線
ＷＬｉ： ワード線信号
Φ１，Φ２： 同期信号

Claims (6)

1. ＦＥＴ構造を有するとともに、電荷を保持可能な第１メモリ機能部と第２メモリ機能部を有し、主として前記第１メモリ機能部の電荷蓄積量により、ドレインとソース間を一方側から他方側に流れる第１ドレイン・ソース電流に対する第１閾値電圧が変化し、主として前記第２メモリ機能部の電荷蓄積量により、ドレインとソース間を他方側から一方側に前記第１ドレイン・ソース電流とは逆方向に流れる第２ドレイン・ソース電流に対する第２閾値電圧が変化し、前記第１メモリ機能部と前記第２メモリ機能部に対して各別にデータを電気的に書き込み可能な不揮発性のメモリトランジスタと、
   前記メモリトランジスタに前記第１メモリ機能部の電荷蓄積量に応じた前記第１ドレイン・ソース電流を流して得られる第１読み出し電圧と、前記メモリトランジスタに前記第２メモリ機能部の電荷蓄積量に応じた前記第２ドレイン・ソース電流を流して得られる第２読み出し電圧とを比較して、前記メモリトランジスタの前記第１メモリ機能部と前記第２メモリ機能部の何れか一方に記憶されているデータを読み出す比較回路と、を備えてなり、
   前記メモリトランジスタの前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量が、前記第１メモリ機能部に書き込まれるデータと前記第２メモリ機能部に書き込まれるデータが相補な関係になるように調整されていることを特徴とする半導体記憶装置。
2. 前記比較回路は、第１の読み出し期間に前記第１読み出し電圧を保持する第１電圧保持回路と、第２の読み出し期間に前記第２読み出し電圧を保持する第２電圧保持回路と、前記第１電圧保持回路で保持された電圧と前記第２電圧保持回路で保持された電圧を差動増幅する差動増幅器を備えることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記メモリトランジスタを行方向及び列方向に夫々複数配列し、同一列の前記メモリトランジスタのドレインとソースを夫々共通の第１ビット線と第２ビット線に各別に接続し、同一行の前記メモリトランジスタのゲートを共通のワード線に接続してなるメモリアレイと、
   アドレス信号に応じて前記第１ビット線、前記第２ビット線、及び、前記ワード線に各別に所定の電圧を印加することにより、前記メモリアレイの中から、１または複数の前記メモリトランジスタを選択する選択回路と、を備え、
   前記選択回路で選択された前記メモリトランジスタに接続する前記第１ビット線と前記第２ビット線に各別に印加される電圧の電圧差の極性を、２つの異なる読み出し期間において正負反転させることにより、前記第１ドレイン・ソース電流と前記第２ドレイン・ソース電流を時分割に流して、前記第１読み出し電圧と前記第２読み出し電圧を各別に生成することを特徴とする請求項１または２に記載の半導体記憶装置。
4. 前記メモリトランジスタが、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され前記チャネル領域と逆導電型を有するドレイン電極とソース電極となる拡散領域を備え、前記ゲート電極の両側に前記第１メモリ機能部と前記第２メモリ機能部を備えてなることを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
5. 前記メモリトランジスタの前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量が、前記第１メモリ機能部に書き込まれるデータと前記第２メモリ機能部に書き込まれるデータに応じて、各別に調整されることを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置。
6. 前記メモリトランジスタの前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量が、前記第１メモリ機能部と前記第２メモリ機能部の各記憶データが前記相補な関係の２つのデータの一方側となるように同時に調整された後、前記第１メモリ機能部と前記第２メモリ機能部の内、書き込まれるデータが前記相補な関係の２つのデータの前記一方側でない方の電荷蓄積量だけが、記憶データが前記相補な関係の２つのデータの他方側となるように調整されることを特徴とする半導体記憶装置。