CN110419080B - 非易失性半导体存储装置 - Google Patents

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Abstract

本发明提供一种与现有技术相比能够实现小型化的非易失性半导体存储装置。在非易失性半导体存储装置(1)中，在写入位线(PGP0(PGP1))与读出位线(BLP)之间配置有存储器单元(3a(3b))，设置在相邻的存储器单元(3a、3b)之间的读取位线(BLP)由相邻的存储器单元(3a、3b)共用。因此，在非易失性半导体存储装置(1)中，与现有的结构相比，相应地能够减少读取位线，进而能够减小连接到所述读取位线的控制电路和感测放大器电路的面积，因此相应地与现有技术相比能够实现小型化。

Description

非易失性半导体存储装置
技术领域
本发明涉及一种非易失性半导体存储装置。
背景技术
已知具有单层多晶硅栅极结构的非易失性半导体存储装置是作为可通过一般的CMOS(Complementary Metal-Oxide-Semiconductor：互补金属氧化物半导体)工艺容易地制造的存储装置。作为这种非易失性半导体存储装置，专利文献1中公开了一种存储装置，该存储装置包括具有共用浮动栅极的存储器晶体管、耦合电容器和电荷注入区域的电容器的存储器单元，并具有连接到电荷注入区域的电容器的写入位线和连接到存储器晶体管的读取位线。
现有技术文献
专利文献
专利文献1：特开2005-175411号公报
发明内容
发明要解决的技术课题
但是，在专利文献1的非易失性半导体存储装置中，由于在每个存储器单元列设置有写入位线和读取位线，因此存在现实问题：要控制的位线的数量增加，相应地，位线控制电路和感测放大器电路的周边电路变得复杂，面积增加，从而难以实现小型化。
因此，本发明是鉴于上述的问题而提出的，其目的在于提供一种与现有技术相比能够实现小型化的非易失性半导体存储装置。
为解决技术课题的技术手段
为了解决上述课题，根据本发明的非易失性半导体存储装置，其特征在于，包括：多个写入位线，在列方向上延伸；多个读取位线，在列方向上延伸；多个第一开关栅极线，在行方向上延伸；多个第二开关栅极线，在行方向上延伸；及多个存储器单元，配置在所述写入位线与所述读取位线之间，并且连接到所述写入位线和所述读取位线，各所述存储器单元包括：编程晶体管；控制电容器；读取晶体管；及开关晶体管，所述开关晶体管的源漏极的一方连接到所述读取晶体管的源漏极的一方，与所述读取晶体管串联连接，所述编程晶体管、所述控制电容器和所述读取晶体管共用浮动栅极，所述写入位线连接到所述编程晶体管的源漏极，所述读取位线连接到所述开关晶体管的源漏极的另一方，所述读取位线由在行方向上相邻的一个所述存储器单元和另一所述存储器单元共用，所述第一开关栅极线连接到所述一个存储器单元的所述开关晶体管的栅极，所述第二开关栅极线连接到所述另一存储器单元的所述开关晶体管的栅极。
发明的效果
根据本发明，在非易失性半导体存储装置中，与现有的结构相比，可以将读取位线的数量减少相当于由相邻的存储器单元共用的读取位线的数量，进而能够减小连接到所述读取位线的控制电路和感测放大器电路的面积，因此与现有结构相比相应地能够实现小型化。
附图说明
图1是示出本发明的非易失性半导体存储装置的电路结构的电路图。
图2是示出在数据写入动作时、数据读取动作时和数据擦除动作时施加到各布线的电压的一例的表。
图3是示出设置有三种电荷泵的非易失性半导体存储装置的电路结构的电路图。
图4是示出设置有差动感测电路和电流感测电路的非易失性半导体存储装置的电路结构的电路图。
具体实施方式
以下，将说明本发明的实施方式。并且，按一下顺序进行说明。
<1.非易失性半导体存储装置的结构>
<2.关于三种电荷泵>
<3.作用及效果>
<4.设置有差动感测电路和电流感测电路的非易失性半导体存储装置>
<5.其他>
(1)非易失性半导体存储装置的结构
图1示出了根据本发明的非易失性半导体存储装置1的电路结构。在非易失性半导体存储装置1中设置有存储器单元阵列2，在该存储器单元阵列2中，在行方向C和列方向L上以矩阵状配置有多个存储器单元3a、3b、3c、3d...。并且，在图1中，仅示出了在行方向C上排列的四个存储器单元3a、3b、3c、3d，并且省略示出配置在其他行中的其他存储器单元。
关注存储器单元3a的结构，存储器单元3a包括控制电容器5、编程晶体管6、读取晶体管7、开关晶体管8和擦除电容器9，控制电容器5、编程晶体管6、读取晶体管7和擦除电容器9共用一个浮动栅极FG。
控制电容器5形成在P型阱W1。控制栅极线CG经由未示出的高浓度N型扩散层连接到P型阱W1。控制栅极线CG的电位被传送到P型阱W1，并通过电容耦合进一步被传送到浮动栅极FG。优选将作为控制电容器5的浮动栅极FG与阱W1之间的电容相对于控制电容器5的浮动栅极FG与阱W1之间的电容、后述的编程晶体管6的浮动栅极FG与阱W2之间的电容、后述的擦除电容器9的浮动栅极FG与阱W3之间的电容、后述的读取晶体管7的浮动栅极FG与阱W3之间的电容之和之比的电容耦合比α设定为大于0.9。被传送到浮动栅极FG的电位由α×Vcg表示。α被设定为大于0.9时，控制栅极线CG的电位Vcg的大部分被传送到浮动栅极FG。以下，为了简化说明，假设α近似为1，控制栅极线的电位Vcg通过电容耦合被传送到浮动栅极FG，浮动栅极FG的电位变成Vcg。
编程晶体管6是形成在N型阱W2的P型MOS。在编程晶体管6，写入位线PGP0连接到作为源漏极的高浓度P型扩散层。另外，可以通过基板电压线NW向形成有编程晶体管6的N型阱W2可施加预定电压。
擦除电容器9形成在与形成有控制电容器5的P型阱W1不同的P型阱W3。擦除栅极线EG经由未示出的高浓度N型扩散层连接到P型阱W3。擦除栅极线EG的电位被传送到P型阱W3。当电容耦合比α被设定为大于0.9时，擦除电容器9的浮动栅极FG与阱W3之间的电容相对于控制电容器5的浮动栅极FG与阱W1之间的电容、编程晶体管6的浮动栅极FG与阱W2之间的电容、擦除电容器9的浮动栅极FG与阱W3之间的电容、后述的读取晶体管7的浮动栅极FG与阱W3之间的电容的总和之比变成0.1以下，因此从擦除栅极线EG被传送到浮动栅极的电位降低到可忽略的程度。
读取晶体管7是形成在形成有擦除电容器9的P型阱W3的N型MOS。读取晶体管7具有下述结构，其源漏极的一方连接到开关晶体管8的源漏极的一方，开关晶体管8呈串联连接。另外，源极线SL连接到作为读取晶体管7的源漏极的另一方的高浓度N型扩散层。开关晶体管8是形成在形成有擦除电容器9的P型阱W3的N型MOS。在开关晶体管8，读取位线BLP连接到作为源漏极的另一方的高浓度N型扩散层，第一开关栅极线RG0连接到栅极。通过导通或截止，开关晶体管8可以将读取位线BLP和读取晶体管7电连接或者阻断电连接。
在非易失性半导体存储装置1中，在列方向L上延伸设置有连接到在列方向L上排列的各存储器单元3a、...(在图1中仅示出第1行的存储器单元3a、3b、3c、3d)的写入位线PGP0。写入位线PGP0连接到在列方向L上排列的每个存储器单元3a、...的编程晶体管6的源漏极的高浓度P型扩散层。在每个存储器单元列设置有写入位线PGP0、PGP1、PGN1，PGN0。
在非易失性半导体存储装置1中，在列方向L上延伸有连接到在列方向L上排列的存储器单元3a、...的读取位线BLP。读取位线BLP连接到在列方向L上排列的每个存储器单元3a、...的开关晶体管8的源漏极的另一方的高浓度N型扩散层。对于相邻的两个存储器单元列(配置有存储器单元3a的存储器单元列和配置有与所述存储器单元3a相邻的另一存储器单元3b的存储器单元列)设置有一个读取位线BLP。
相邻的存储器单元3a、3b以列方向L为对象轴线对称地配置，一个存储器单元3a的开关晶体管8的源漏极的另一方和另一存储器单元3b的开关晶体管8的源漏极的另一方呈共用的源漏极。在非易失性半导体存储装置1中，读取位线BLP连接到该共用的源漏极(也称为共用源漏极)，并且相邻的存储器单元列共用一个读取位线BLP。因此，在非易失性半导体存储装置1中，对于两个写入位线PGP0、PGP1(PGN1、PGN0)设置有一个读取位线BLP(BLN)。
在非易失性半导体存储装置1中，在两个写入位线PGP0、PGP1之间配置有一个读取位线BLP的结构以列方向L为对象轴线对称地配置。因此，在非易失性半导体存储装置1中，可按照写入位线PGP0、读取位线BLP、写入位线PGP1、写入位线PGN1、读取位线BLN和写入位线PGN0这个顺序来排列。
非易失性半导体存储装置1具有擦除栅极线EG连接到在行方向C上排列的存储器单元3a、3b、3c、3d的结构，并且存储器单元3a、3b、3c、3d共用相同的擦除栅极线EG。擦除栅极线EG连接到在行方向C上排列的各存储器单元3a、3b、3c、3d的擦除电容器9的高浓度N型扩散层。源极线SL连接到在行方向C上排列的存储器单元3a、3b、3c、3d，并且存储器单元3a、3b、3c、3d共用相同的源极线SL。源极线SL连接到在行方向C上排列的各存储器单元3a、3b、3c、3d的读取晶体管7的源漏极的另一方的高浓度N型扩散层。
非易失性半导体存储装置1具有控制栅极线CG连接到在行方向C上排列的存储器单元3a、3b、3c、3d的结构，并且在存储器单元3a、3b、3c、3d共用相同的控制栅极线CG。控制栅极线CG连接到在行方向C上排列的各存储器单元3a、3b、3c、3d的控制电容器5的高浓度N型扩散层。
在非易失性半导体存储装置1中，第一开关栅极线RG0和第二开关栅极线RG1设置在行方向C上。第一开关栅极线RG0连接到共用读取位线BLP(BLN)的存储器单元3a、3b(3c、3d)中的一个存储器单元3a(3d)。第二开关栅极线RG1连接到与第一开关栅极线RG0连接的存储器单元3a(3d)共用读取位线BLP(BLN)的另一存储器单元3b(3c)。
在该实施方式中，在共用读取位线BLP的存储器单元3a、3b中的一个存储器单元3a中，第一开关栅极线RG0连接到开关晶体管8的栅极，基于从所述第一开关栅极线RG0施加的电压，开关晶体管8可以导通或截止。在与一个存储器单元3a共用读取位线BLP的另一存储器单元3b中，第二开关栅极线RG1连接到开关晶体管8的栅极，基于从所述第二开关栅极线RG1施加的电压，开关晶体管8可以导通或截止。
因此，虽然存储器单元3a、3b共用一个读取位线BLP，但是通过单独地导通或截止各开关晶体管8，能够仅使存储器单元3a、3b的任意一个的读取晶体管7电连接到读取位线BLP。
在非易失性半导体存储装置1中，写入位线控制电路15连接到写入位线PGP0、PGP1、PGN1、PGN0，在数据写入动作或擦除动作时，可以从写入位线控制电路15向写入位线PGP0、PGP1、PGN1、PGN0分别施加预定电压。另外，在非易失性半导体存储装置1中，读取位线控制电路16连接到读取位线BLP、BPN，在数据读取动作时，例如，可以从读取位线控制电路16向各读取位线BLP、BPN分别施加读取电压。
在此，图2示出在通过将电荷注入到选择存储器单元的浮动栅极FG以写入数据的数据写入动作时、在判断电荷是否注入到选择存储器单元的浮动栅极FG的数据读取动作时、以及从浮动栅极FG内部抽出电荷的数据擦除动作时施加到各布线的电压的一例。
例如，将说明向存储器单元3a写入数据的情况。向连接有写入数据的存储器单元3a(以下也称为写入选择存储器单元)的控制栅极线CG(以下也称为写入选择控制栅极线)施加负电压Vn(例如，-8V)。由此，包括写入选择存储器单元的存储器单元行的P型阱W1的电位变成电压Vn，并且通过电容耦合，浮动栅极FG的电位变成电压Vn。
向连接有写入选择存储器单元的写入位线PGP0(以下也称为写入选择位线)，从写入位线控制电路15施加正的高电压Vp(例如，12V)。由此，包括写入选择存储器单元的存储器单元列的编程晶体管6的沟道的电位变成电压Vp。在写入选择存储器单元的编程晶体管6中，通过电位变成电压Vn的浮动栅极FG与电压Vp的沟道之间的电位差，电荷通过隧道效应被注入到浮动栅极FG中。
例如，将说明读取存储器单元3a的数据的情况。向连接有读取数据的存储器单元3a(以下也称为读取选择存储器单元)的读取位线BLP(以下也称为读取选择位线)，施加电源电压Vdd(例如，1.5V)。在共用读取位线BLP的存储器单元3a、3b中，向连接到读取选择存储器单元3a的第一开关栅极线RG0施加电源电压Vdd(例如，1.5V)。
由此，读取选择存储器单元3a的开关晶体管8导通使读取晶体管7和读取选择位线BLP电连接。另一方面，在与读取选择存储器单元3a共用读取选择位线BLP的另一存储器单元3b(以下也称为读取非选择存储器单元)中，从第二开关栅极线RG1向开关晶体管8的栅极施加0V。由此，读取非选择存储器单元3b的开关晶体管8截止，阻断读取晶体管7与读取选择位线BLP之间的电连接。
在数据擦除动作时，对控制栅极线CG施加电压Vp(例如，12V)。由此，P型阱W1的电位变成电压Vp，并且通过电容耦合浮动栅极FG的电位变成电压Vp。对擦除栅极线EG施加电压Vn(例如，-8V)，P型阱W3的电位变成电压Vn。由此，通过浮动栅极FG与阱W3之间的电位差，并通过隧道效应从浮动栅极FG中抽出电荷。
写入位线控制电路15需要将用于产生隧道效应所需的高电压Vp施加到写入选择位线。因此，写入位线控制电路15可以由能够施加高电压Vp的高耐电压晶体管构成。
在数据写入动作和数据擦除动作时，存储器单元3a、3b、3c、3d的各开关晶体管8通过来自第一开关栅极线RG0和第二开关栅极线RG1的电压(例如，0V)而截止，阻断读取晶体管7与读取位线BLP、BLN之间的电连接。由此，在非易失性半导体存储装置1中，在数据写入或数据擦除时，可以防止施加到存储器单元3a、3b、3c、3d的高电压被传送到连接到读取位线BLP、BLN的读取位线控制电路16。
由此，如图2所示，在数据读取动作时，读取位线控制电路16将电源电压Vdd以下的读取位电压施加到读取位线BLP、BPN，因此可以由低耐电压的核心MOS晶体管构成。因此，构成读取位线控制电路16的晶体管的栅极绝缘膜的膜厚度可以形成为薄于构成写入位线控制电路15的晶体管的栅极绝缘膜的膜厚度，从而可以相应地减小读取位线控制电路16的面积，并且在数据读取动作时实现高速动作。
(2)对于三种电荷泵
如与图1的对应部分标示相同的附图标记的图3所示，在非易失性半导体存储装置1中，设置有用于产生执行上述的数据写入动作、数据擦除动作和数据读取动作所需的电压的第一电荷泵电路22、第二电荷泵电路23和第三电荷泵电路24。
控制栅极线控制电路18(在图3中表示为CG控制电路)连接到控制栅极线CG，可以从所述控制栅极线控制电路18施加电压。基板电压线控制电路19(在图3中表示为NW控制电路)连接到基板电压线NW，可以从所述基板电压线控制电路19施加电压。擦除栅极线控制电路20(在图3中表示为EG控制电路)连接到擦除栅极线EG，可以从所述擦除栅极线控制电路20施加电压。
第一电荷泵电路22、第二电荷泵电路23和第三电荷泵电路24产生具有不同电压值的电压。第一电荷泵电路22产生高电压的电压Vp(图2)，连接到写入位线控制电路15、控制栅极线控制电路18和基板电压线控制电路19，向写入位线PGP0、PGP1、PGN1、PGN0、控制栅极线CG和基板电压线NW施加电压Vp。
第二电荷泵电路23连接到写入位线控制电路15，产生电压Vi，并向写入位线PGP0、PGP1、PGN1、PGN0施加电压Vi(图2)。另外，第三电荷泵电路24连接到控制栅极线控制电路18和擦除栅极线控制电路20，产生负电压Vn(图2)，并向控制栅极线CG和擦除栅极线EG施加电压Vn。
在非易失性半导体存储装置1中，例如，在数据的擦除动作时，如上所述，对控制栅极线CG施加电压Vp(例如，12V)，P型阱W1的电位变成电压Vp，通过电容耦合浮动栅极FG的电位变成电压Vp。在数据的擦除动作时，对擦除栅极线EG施加电压Vn(例如，-8V)，P型阱W3的电位变成电压Vn。由此，在非易失性半导体存储装置1中，浮动栅极FG和阱W3之间的电位差变成20V，通过隧道效应从浮动栅极FG抽出电荷。
此时，对读取位线BLP、BLN以及源极线SL施加0V。对作为连接有读取位线BLP、BLN的开关晶体管8的源漏极的高浓度N型扩散层和连接有源极线SL的作为读取晶体管7的源漏极的高浓度N型扩散层施加0V，对P型阱W3施加电压Vn(例如-8V)。因此，高浓度N型扩散层与P型阱W3之间的接合耐电压只要为8V以上即可。
另一方面，从基板电压线NW向N型阱W2施加电压Vp(例如12V)。例如，假设对写入位线PGP0、PGP1、PGN1、PGN0施加0V，则0V被施加到作为编程晶体管6的源漏极的高浓度P型扩散层，由此，高浓度P型扩散层与N型阱W2之间的接合耐电压需要为12V以上。与之相比，在本发明中，通过使用比电压Vp低的正电压Vi作为要施加到写入位线PGP0、PGP1、PGN1、PGN0的电压，不需要例如12V以上的高的接合耐电压。具体而言，通过使用电压Vi(例如4V)，高浓度P型扩散层与N型阱W2之间的电位差变成8V，因此只要接合耐电压为8V以上即可。
例如，当用于控制电压Vi的写入位线控制电路15由一般的CMOS逆变器构成时，电压Vi最大可以允许到所述CMOS逆变器的NMOS晶体管的高浓度N型扩散层和P型阱之间的接合耐电压。电压Vp最大可以允许到在电压Vi上加上连接有写入位线PGP0、PGP1、PGN1、PGN0的高浓度P型扩散层和N型阱W2的接合耐电压的电压。也就是说，可以允许的电压为所述CMOS逆变器的NMOS晶体管的高浓度N型扩散层和P型阱之间的接合耐电压和连接有写入位线PGP0、PGP1、PGN1、PGN0的高浓度P型扩散层和N型阱W2的接合耐电压的合计值的电压。例如，当用于控制电压Vn的控制栅极线控制电路18和擦除栅极线控制电路20由一般的CMOS逆变器构成时，负电压Vn最大可以允许到所述CMOS逆变器的PMOS晶体管的高浓度P型扩散层与N型阱之间的接合耐电压。
例如，设为高浓度N型扩散层与P型阱之间的接合耐电压为8V，高浓度P型扩散层与N型阱之间的接合耐电压为-8V。当不使用电压Vi时，能够施加到存储器单元3a、3b、3c、3d的电压是正电压侧的接合耐电压和负电压侧的接合耐电压之和，最大值为16V，大约是接合耐电压的绝对值的两倍。在本发明中，通过使用电压Vi，能够施加到存储器单元3a、3b、3c、3d的电压是正电压侧的接合耐电压的两倍和负电压侧的接合耐电压之和，最大值为24V，可以施加接合耐电压的绝对值的大致三倍的电压。
通过使第一电荷泵电路22、第二电荷泵电路23和第三电荷泵电路24同时动作，并通过第一电荷泵电路22、第二电荷泵电路23和第三电荷泵电路24分别产生电压Vp、电压Vi和电压Vn，由此如上所述地，可以将高达三倍的接合耐电压的电压施加到存储器单元3a、3b、3c、3d。
(3)作用及效果
在以上结构中，在非易失性半导体存储装置1中，在写入位线PGP0(PGP1)与读取位线BLP之间设置有存储器单元3a(3b)，在相邻的存储器单元3a、3b之间设置的读取位线BLP由相邻的存储器单元3a、3b共用。因此，在非易失性半导体存储装置1中，与现有的结构相比，可以将读取位线的数量减少相当于由相邻的存储器单元3a、3b共用的读取位线BLP的数量，并且，可以减少连接到读取位线的控制电路和感测放大器电路的面积，因此与现有结构相比能够相应地实现小型化。
另外，在非易失性半导体存储装置1中，与第一开关栅极线RG0另行地设置第二开关栅极线RG1，对于共用读取位线BLP的存储器单元3a、3b的开关晶体管8，分别连接不同的第一开关栅极线RG0和第二开关栅极线RG1。由此，在非易失性半导体存储装置1中，即使相邻的存储器单元3a、3b共用读取位线BLP，也可以通过仅使存储器单元3a和3b中的一个存储器单元的开关晶体管8导通，由此仅使一个存储器单元3a(3b)连接到读取位线BLP，因此可以分别读取各存储器单元3a，3b的数据。
(4)设置有差动感测电路和电流感测电路的非易失性半导体存储装置
接着，下面说明在读取位线控制电路16设置差动感测电路的同时，与差动感测电路另行地在读取位线BLP、BLN设置电流感测电路的非易失性半导体存储装置。在本实施方式中，如对与图1对应的部分标示相同的附图标记的图4所示，在非易失性半导体存储装置31中，差动感测电路32和电流感测电路33a、33b设置在读取位线BLP、BLN。
差动感测电路32连接到一个读取位线BLP和另一读取位线BLN，在数据读取动作时，可以检测一个读取位线BLP与另一读取位线BLN之间的电流差。在数据读取动作时，未示出的读取位线控制电路基于由差动感测电路32检测的一个读取位线BLP与另一读取位线BLN之间的电流差来判断电荷是否被注入到存储器单元3a、3b、3c、3d的浮动栅极FG中。
例如，当共用一个读取位线BLP的存储器单元3a、3b中的一个存储器单元3a电连接到一个读取位线BLP时，与所述一个存储器单元3a共用第一开关栅极线RG0的存储器单元3d电连接到另一读取位线BLN，该另一读取位线BLN通过差动感测电路32与一个读取位线BLP比较电位差。此时，差动感测电路32利用读取位线BLP、BLN之间的电流差来判断电荷是否被注入到存储器单元3a、3d的浮动栅极FG中，因此只能判断所述两个存储器单元3a、3d之间的相对差，不能判断关于是否有足够的电荷量被累积以保持将来电荷的绝对量。
电流感测电路33a、33b分别连接到读取位线BLP、BLN，在数据读取动作时，使电流在各读取位线BLP、BLN流动，并独立地检测电荷是否被注入到各存储器单元3a、3d(3b、3c)的浮动栅极FG中。
在此，切换控制电路34连接到差动感测电路32和电流感测电路33a、33b，并且可以基于来自所述切换控制电路34的控制信号，与读取位线BLP、BLN电连接或阻断电连接。在电流感测电路33a、33b中，可以定量评价存储器单元3a、3b、3c、3d的阈值电压。因此，例如在非易失性半导体存储装置31中，可以进行下述动作：在出货检查时，使用电流感测电路33a、33b来执行用于确认存储器单元3a、3b、3c、3d是否正常动作的测试动作，在通常使用时(在一般用户的数据写入动作时、在数据读取动作时和数据擦除动作时)，可以使用差动感测电路32来执行读取数据的动作。
例如，在通常使用时，切换控制电路34截止电流感测电路33a、33b中的开关，阻断所述电流感测电路33a、33b和读取位线BLP、BLN的电连接，使得电流感测电路33a、33b和读取位线BLP、BLN不连接。
当使用于测试时，切换控制电路34向电流感测电路33a、33b发送连接信号，同时向差动感测电路32发送阻断信号。由此，电流感测电路33a、33b的内部开关被切换并电连接到读取位线BLP、BLN。另一方面，在差动感测电路32中，内部开关被切换，阻断与读取位线BLP、BLN的电连接。
如上所述，在非易失性半导体存储装置31中，在通常使用时，电流感测电路33a、33b不向一般的用户开放使用，只有在测试使用时，才使用电流感测电路33a、33b，可以确认存储器单元3a、3b、3c、3d的正常动作。即使在上述非易失性半导体存储装置31中，相邻的存储器单元3a、3b共用读取位线BLP，也可以获得与上述的非易失性半导体存储装置1相同的效果。
(5)其他
在上述的实施方式中，虽然对设置有擦除电容器9的存储器单元3a、3b、3c、3d进行了描述，但是本发明不限于此，也可以使用未设置擦除电容器的存储器单元。
另外，作为另一实施方式，也可以将构成存储器单元的控制电容器5、编程晶体管6、读取晶体管7、开关晶体管8和擦除电容器9的N型、P型的导电性设置成相反。
附图标记说明
1、31：非易失性半导体存储装置
3a、3b、3c、3d：存储器单元
5：控制电容器
6：编程晶体管
7：读取晶体管
8：开关晶体管
15：写入位线控制电路
16：读取位线控制电路
32：差动感测电路
33a、33b：电流感测电路
FG：浮动栅极
BLP、BLN：读取位线
PGP0、PGP1、PGN1、PGN0：写入位线
RG0：第一开关栅极线
RG1：第二开关栅极线
SL0：第一源极线
SL1：第二源极线

Claims (5)

1.一种非易失性半导体存储装置，其特征在于，包括：
多个写入位线，在列方向上延伸；
多个读取位线，在列方向上延伸；
多个第一开关栅极线，在行方向上延伸；
多个第二开关栅极线，在行方向上延伸；及
多个存储器单元，配置在所述写入位线与所述读取位线之间，并且连接到所述写入位线和所述读取位线，
各所述存储器单元包括：
编程晶体管；
控制电容器；
读取晶体管；及
开关晶体管，所述开关晶体管的源漏极的一方连接到所述读取晶体管的源漏极的一方，与所述读取晶体管串联连接，
所述编程晶体管、所述控制电容器和所述读取晶体管共用浮动栅极，
所述写入位线连接到所述编程晶体管的源漏极，所述读取位线连接到所述开关晶体管的源漏极的另一方，
所述读取位线由在行方向上相邻的第一存储器单元和第二存储器单元共用，且所述第一存储器单元的所述开关晶体管的源漏极的另一方和所述第二存储器单元的所述开关晶体管的源漏极的另一方连接在一个所述读取位线上，
所述第一开关栅极线连接到所述第一存储器单元的所述开关晶体管的栅极，所述第二开关栅极线连接到所述第二存储器单元的所述开关晶体管的栅极。
2.根据权利要求1所述的非易失性半导体存储装置，其特征在于，包括：
差动感测电路，连接到一个所述读取位线和另一所述读取位线；
电流感测电路，设置在各所述读取位线，并连接到所述读取位线。
3.根据权利要求2所述的非易失性半导体存储装置，其特征在于，包括：
切换控制电路，在通常使用时，使所述电流感测电路与所述读取位线不连接，在测试使用时，使所述电流感测电路连接到所述读取位线。
4.根据权利要求1至3中任一项所述的非易失性半导体存储装置，其特征在于，
构成连接到所述读取位线的读取线控制电路的晶体管的栅极绝缘膜的膜厚度比构成连接到所述写入位线的写入位线控制电路的晶体管的栅极绝缘膜的膜厚度薄。
5.根据权利要求1至3中任一项所述的非易失性半导体存储装置，其特征在于，包括：
第一电荷泵电路，连接到写入位线控制电路、基板电压线控制电路和控制栅极线控制电路，并产生用于施加到所述写入位线控制电路、所述基板电压线控制电路和所述控制栅极线控制电路的第一电压，其中所述写入位线控制电路连接到所述写入位线，所述基板电压线控制电路向所述编程晶体管的阱施加电压，所述控制栅极线控制电路向所述控制电容器的阱施加电压；
第二电荷泵电路，连接到所述写入位线控制电路，产生用于施加到所述写入位线控制电路的第二电压；及
第三电荷泵电路，连接到所述控制栅极线控制电路，产生用于施加到所述控制栅极线控制电路的第三电压，
所述第一电压为正电压，所述第二电压为低于所述第一电压的电压值的正电压，所述第三电压为负电压。
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