JP2018163711A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】従来よりも小型化を図り得る不揮発性半導体記憶装置を提案する。【解決手段】不揮発性半導体記憶装置1では、書き込みビット線PGP0（PGP1）および読み出しビット線BLP間にメモリセル3a（3b）を配置した構成を有し、隣接するメモリセル3a,3b間に設けられた読み出しビット線BLPを、隣接したメモリセル3a,3bで共有するようにした。従って、不揮発性半導体記憶装置1では、隣接するメモリセル3a,3bで読み出しビット線BLPを共有させた分だけ、従来の構成よりも読み出しビット線を減らすことができ、さらに当該読み出しビット線に接続される制御回路やセンスアンプ回路の面積も減らすことができるので、その分、従来よりも小型化を図り得る。【選択図】図１

Description

本発明は、不揮発性半導体記憶装置に関する。
単層ポリシリコンゲート構造の不揮発性半導体記憶装置は、一般的なCMOS（Complementary Metal-Oxide-Semiconductor）プロセスにより簡単に製造できる記憶装置として知られている。このような不揮発性半導体記憶装置として、特許文献1には、フローティングゲートを共有するメモリトランジスタと、カップリングキャパシタと、電荷注入領域のキャパシタとを有するメモリセルを備え、電荷注入領域のキャパシタに接続された書き込みビット線と、メモリトランジスタに接続された読み出しビット線とを有する記憶装置が開示されている。
特開2005-175411号公報
しかしながら、特許文献1における不揮発性半導体記憶装置では、メモリセル列毎に書き込みビット線と読み出しビット線とが設けられていることから、制御するビット線の本数が多くなり、その分、ビット線制御回路やセンスアンプ回路等の周辺回路が複雑化し、面積が増大し、小型化が図り難いという問題があった。
そこで、本発明は以上の点を考慮してなされたもので、従来よりも小型化を図り得る不揮発性半導体記憶装置を提案することを目的とする。
かかる課題を解決するため、本発明による不揮発性半導体記憶装置では、列方向に延設された複数の書き込みビット線と、列方向に延設された複数の読み出しビット線と、行方向に延設された複数の第1スイッチゲート線と、行方向に延設された複数の第2スイッチゲート線と、前記書き込みビット線および前記読み出しビット線間に配置され、前記書き込みビット線および前記読み出しビット線に接続された複数のメモリセルと、を有し、各前記メモリセルは、プログラムトランジスタと、コントロールキャパシタと、リードトランジスタと、ソースドレインの一方が前記リードトランジスタのソースドレインの一方に接続され、該リードトランジスタに直列接続されたスイッチトランジスタと、を備え、前記プログラムトランジスタ、前記コントロールキャパシタ、および前記リードトランジスタはフローティングゲートを共有しており、前記プログラムトランジスタのソースドレインには前記書き込みビット線が接続され、前記スイッチトランジスタのソースドレインの他方には前記読み出しビット線が接続され、前記読み出しビット線は、行方向に隣接する一の前記メモリセルおよび他の前記メモリセルで共有され、前記一のメモリセルの前記スイッチトランジスタのゲートには前記第1スイッチゲート線が接続され、前記他のメモリセルの前記スイッチトランジスタのゲートには前記第2スイッチゲート線が接続されていることを特徴とする。
本発明によれば、不揮発性半導体記憶装置において、隣接するメモリセルで読み出しビット線を共有させた分だけ、従来の構成よりも読み出しビット線を減らすことができ、さらに当該読み出しビット線に接続される制御回路やセンスアンプ回路の面積も減らすことができるので、その分、従来よりも小型化を図り得る。
本発明の不揮発性半導体記憶装置の回路構成を示す回路図である。 データ書き込み動作時、データ読み出し動作時、およびデータ消去動作時における各配線に印加される電圧の一例を示した表である。 ３種類のチャージポンプを設けた不揮発性半導体記憶装置の回路構成を示す回路図である。 差動センス回路および電流センス回路を設けた不揮発性半導体記憶装置の回路構成を示す回路図である。
以下、本発明を実施するための形態について説明する。なお、説明は以下に示す順序とする。
＜１．不揮発性半導体記憶装置の構成＞
＜２．３種類のチャージポンプについて＞
＜３．作用および効果＞
＜４．差動センス回路および電流センス回路を設けた不揮発性半導体記憶装置＞
＜５．その他＞
（１）不揮発性半導体記憶装置の構成
図１は、本発明による不揮発性半導体記憶装置1の回路構成を示している。不揮発性半導体記憶装置1には、行方向Cおよび列方向Lに複数のメモリセル3a,3b,3c,3d…がマトリクス状に配置されたメモリセルアレイ2が設けられている。なお、図１では行方向Cに並んだ4つのメモリセル3a,3b,3c,3dのみを示し、他の行に配置された、その他のメモリセルについては省略している。
メモリセル3aの構成に着目すると、メモリセル3aは、コントロールキャパシタ5と、プログラムトランジスタ6と、リードトランジスタ7と、スイッチトランジスタ8と、イレースキャパシタ9と、を備えており、コントロールキャパシタ5、プログラムトランジスタ6、リードトランジスタ7、およびイレースキャパシタ9で1つのフローティングゲートFGを共有している。
コントロールキャパシタ5は、P型のウェルW1に形成されている。このP型のウェルW1には、図示しない高濃度N型拡散層を介してコントロールゲート線CGが接続されている。コントロールゲート線CGの電位は、P型のウェルW1に伝えられ、さらに容量結合によりフローティングゲートFGへ伝えられる。コントロールキャパシタ5のフローティングゲートFGとウェルW1との間の容量、後述するプログラムトランジスタ6のフローティングゲートFGとウェルW2との間の容量、後述するイレースキャパシタ9のフローティングゲートFGとウェルW3との間の容量、後述するリードトランジスタ7のフローティングゲートFGとウェルW3との間の容量の合計に対する、コントロールキャパシタ5のフローティングゲートFGとウェルW1との間の容量の比である容量結合比αは、0.9を超えるように設定するのが好ましい。フローティングゲートFGに伝わる電位は、α×Vcgで表される。αを、0.9を超えるように設定すれば、コントロールゲート線CGの電位VcgのほとんどがフローティングゲートFGに伝わる。以下では、説明を簡単にするために、αはほぼ1と考え、コントロールゲート線の電位Vcgが、容量結合によりフローティングゲートFGに伝わり、フローティングゲートFGの電位がVcgになるものとした。
プログラムトランジスタ6は、N型のウェルW2に形成されたP型MOSである。プログラムトランジスタ6には、ソースドレインである高濃度P型拡散層に書き込みビット線PGP0が接続されている。また、プログラムトランジスタ6が形成されたN型のウェルW2には、基板電圧線NWより所定の電圧が印加され得る。
イレースキャパシタ9は、コントロールキャパシタ5が形成されたP型のウェルW1とは異なる、P型のウェルW3に形成されている。このP型のウェルW3には、図示しない高濃度N型拡散層を介してイレースゲート線EGが接続されている。イレースゲート線EGの電位は、P型のウェルW3に伝えられる。容量結合比αを、0.9を超えるように設定すれば、コントロールキャパシタ5のフローティングゲートFGとウェルW1との間の容量、プログラムトランジスタ6のフローティングゲートFGとウェルW2との間の容量、イレースキャパシタ9のフローティングゲートFGとウェルW3との間の容量、後述するリードトランジスタ7のフローティングゲートFGとウェルW3との間の容量の合計に対する、イレースキャパシタ9のフローティングゲートFGとウェルW3との間の容量の比は0.1以下となるため、イレースゲート線EGからフローティングゲートに伝わる電位は無視できる程度に小さくなる。
リードトランジスタ7は、イレースキャパシタ9が形成されたP型のウェルW3に形成されたN型MOSである。リードトランジスタ7は、ソースドレインの一方がスイッチトランジスタ8のソースドレインの一方に接続されており、当該スイッチトランジスタ8が直列接続された構成を有する。また、リードトランジスタ7のソースドレインの他方である高濃度N型拡散層にはソース線SLが接続されている。スイッチトランジスタ8は、イレースキャパシタ9が形成されたP型のウェルW3に形成されたN型MOSである。スイッチトランジスタ8には、ソースドレインの他方である高濃度N型拡散層に読み出しビット線BLPが接続され、ゲートに第1スイッチゲート線RG0が接続されている。スイッチトランジスタ8は、オンオフ動作することにより、読み出しビット線BLPとリードトランジスタ7とを電気的に接続させたり、或いは電気的な接続を遮断し得る。
不揮発性半導体記憶装置1には、列方向Lに並ぶ各メモリセル3a,…（図１では1行目のメモリセル3a,3b,3c,3dのみ表記）に接続された書き込みビット線PGP0が、列方向Lに延設されている。書き込みビット線PGP0は、列方向Lに並ぶ各メモリセル3a,…のプログラムトランジスタ6のソースドレインである高濃度P型拡散層に接続されている。書き込みビット線PGP0,PGP1,PGN1,PGN0は、メモリセル列毎に設けられている。
不揮発性半導体記憶装置1には、列方向Lに並ぶ各メモリセル3a,…に接続された読み出しビット線BLPが、列方向Lに延設されている。読み出しビット線BLPは、列方向Lに並ぶ各メモリセル3a,…のスイッチトランジスタ8のソースドレインの他方である高濃度N型拡散層に接続されている。読み出しビット線BLPは、隣接する２列のメモリセル列（メモリセル3aが配置されたメモリセル列と、当該メモリセル3aと隣接する他のメモリセル3bが配置されたメモリセル列）に対して１本設けられている。
隣接するメモリセル3a,3bは列方向Lを対象軸として線対称に配置され、一のメモリセル3aのスイッチトランジスタ8のソースドレインの他方と、他のメモリセル3bのスイッチトランジスタ8のソースドレインの他方とが共通のソースドレインとなっている。不揮発性半導体記憶装置1では、この共通のソースドレイン（共通ソースドレインとも呼ぶ）に読み出しビット線BLPが接続され、隣接するメモリセル列で１本の読み出しビット線BLPを共有している。かくして、不揮発性半導体記憶装置1では、2本の書き込みビット線PGP0,PGP1（PGN1,PGN0）に対して、1本の読み出しビット線BLP（BLN）が設けられている。
不揮発性半導体記憶装置1では、2本の書き込みビット線PGP0,PGP1間に1本の読み出しビット線BLPが配置された構成が、列方向Lを対象軸として線対称に配置される。かくして不揮発性半導体記憶装置1では、書き込みビット線PGP0、読み出しビット線BLP、書き込みビット線PGP1、書き込みビット線PGN1、読み出しビット線BLN、書き込みビット線PGN0がこの順で並んで配置され得る。
不揮発性半導体記憶装置1は、行方向Cに並ぶメモリセル3a,3b,3c,3dにイレースゲート線EGが接続された構成を有し、メモリセル3a,3b,3c,3dで同じイレースゲート線EGを共有している。イレースゲート線EGは、行方向Cに並ぶ各メモリセル3a,3b,3c,3dのイレースキャパシタ9の高濃度N型拡散層に接続されている。行方向Cに並ぶメモリセル3a,3b,3c,3dにはソース線SLが接続され、メモリセル3a,3b,3c,3dで同じソース線SLを共有している。ソース線SLは、行方向Cに並ぶ各メモリセル3a,3b,3c,3dのリードトランジスタ7のソースドレインの他方である高濃度N型拡散層に接続されている。
不揮発性半導体記憶装置1は、行方向Cに並ぶメモリセル3a,3b,3c,3dにコントロールゲート線CGが接続された構成を有し、メモリセル3a,3b,3c,3dで同じコントロールゲート線CGを共有している。コントロールゲート線CGは、行方向Cに並ぶ各メモリセル3a,3b,3c,3dのコントロールキャパシタ5の高濃度N型拡散層に接続されている。
不揮発性半導体記憶装置1には、第1スイッチゲート線RG0および第2スイッチゲート線RG1が行方向Cに設けられている。第1スイッチゲート線RG0は、読み出しビット線BLP（BLN）を共有するメモリセル3a,3b（3c,3d）のうち、一のメモリセル3a（3d）に接続されている。第2スイッチゲート線RG1は、第1スイッチゲート線RG0が接続されたメモリセル3a（3d）と読み出しビット線BLP（BLN）を共有する、他のメモリセル3b（3c）に接続されている。
この実施の形態の場合、読み出しビット線BLPを共有するメモリセル3a,3bのうち、一のメモリセル3aは、スイッチトランジスタ8のゲートに第1スイッチゲート線RG0が接続されており、当該第1スイッチゲート線RG0から印加される電圧を基にスイッチトランジスタ8がオンオフ動作し得る。一のメモリセル3aと読み出しビット線BLPを共有する、他のメモリセル3bは、スイッチトランジスタ8のゲートに第2スイッチゲート線RG1が接続されており、当該第2スイッチゲート線RG1から印加される電圧を基にスイッチトランジスタ8がオンオフ動作し得る。
従って、メモリセル3a,3bは、1本の読み出しビット線BLPを共有するものの、各スイッチトランジスタ8を個別にオンオフ動作させることで、メモリセル3a,3bのいずれか一方のリードトランジスタ7だけを読み出しビット線BLPに対し電気的に接続し得る。
不揮発性半導体記憶装置1には、書き込みビット線PGP0,PGP1,PGN1,PGN0に書き込みビット線制御回路15が接続されており、データの書き込み動作や消去動作時、当該書き込みビット線制御回路15から各書き込みビット線PGP0,PGP1,PGN1,PGN0に所定の電圧が個別に印加され得る。また、不揮発性半導体記憶装置1には、読み出しビット線BLP,BPNに読み出しビット線制御回路16が接続されており、データの読み出し動作時、当該読み出しビット線制御回路16から各読み出しビット線BLP,BPNに、例えば読み出し電圧が個別に印加され得る。
ここで、選択メモリセルのフローティングゲートFGに電荷を注入してデータを書き込むデータ書き込み動作時や、選択メモリセルのフローティングゲートFGに電荷が注入されているか否かを判定するデータ読み出し動作時、フローティングゲートFG内から電荷を引き抜くデータ消去動作時における各配線に印加される電圧の一例を図２に示す。
例えばメモリセル3aにデータを書き込む場合を説明する。データを書き込むメモリセル3a（以下、書き込み選択メモリセルとも呼ぶ）が接続されたコントロールゲート線CG（以下、書き込み選択コントロールゲート線とも呼ぶ）に、負の電圧Vn（例えば-8[V]）が印加される。これにより、書き込み選択メモリセルを含むメモリセル行のP型のウェルW1の電位が電圧Vnとなり、容量結合によりフローティングゲートFGの電位が電圧Vnとなる。
書き込み選択メモリセルが接続された書き込みビット線PGP0（以下、書き込み選択ビット線とも呼ぶ）には、書き込みビット線制御回路15から正の高電圧の電圧Vp（例えば12[V]）が印加される。これにより、書き込み選択メモリセルを含むメモリセル列のプログラムトランジスタ6のチャネルの電位が電圧Vpとなる。書き込み選択メモリセルのプログラムトランジスタ6では、電位が電圧VnとなったフローティングゲートFGと、電圧Vpのチャネルとの間の電位差により、トンネル効果により電荷がフローティングゲートFGに注入される。
例えばメモリセル3aのデータを読み出す場合を説明する。データを読み出すメモリセル3a（以下、読み出し選択メモリセルとも呼ぶ）が接続された読み出しビット線BLP（以下、読み出し選択ビット線とも呼ぶ）には、電源電圧Vdd（例えば1.5[V]）印加される。読み出しビット線BLPを共有するメモリセル3a,3bのうち、読み出し選択メモリセル3aに接続された第1スイッチゲート線RG0には電源電圧Vdd（例えば1.5[V]）が印加される。
これにより、読み出し選択メモリセル3aのスイッチトランジスタ8は、オン動作し、リードトランジスタ7と読み出し選択ビット線BLPとを電気的に接続させる。一方、読み出し選択メモリセル3aと読み出し選択ビット線BLPを共有する他のメモリセル3b（以下、読み出し非選択メモリセルとも呼ぶ）には、第2スイッチゲート線RG1からスイッチトランジスタ8のゲートに0[V]が印加される。これにより、読み出し非選択メモリセル3bのスイッチトランジスタ8は、オフ動作し、リードトランジスタ7と読み出し選択ビット線BLPとの電気的な接続を遮断させる。
データの消去動作時、コントロールゲート線CGには、電圧Vp（例えば12[V]）が印加される。これにより、P型のウェルW1の電位が電圧Vpとなり、容量結合によりフローティングゲートFGの電位が電圧Vpとなる。イレースゲート線EGには電圧Vn（例えば-8[V]）が印加され、P型のウェルW3の電位が電圧Vnとなる。これにより、フローティングゲートFGとウェルW3との間の電位差により、トンネル効果によりフローティングゲートFGから電荷が引き抜かれる。
書き込みビット線制御回路15は、書き込み選択ビット線に、トンネル効果を発生させるために必要な高電圧の電圧Vpを印加する必要がある。そのため、書き込みビット線制御回路15は、高電圧の電圧Vpの印加が可能な高耐圧トランジスタにより構成され得る。
データ書き込み動作時およびデータ消去動作時、メモリセル3a,3b,3c,3dの各スイッチトランジスタ8は、第1スイッチゲート線RG0および第2スイッチゲート線RG1からの電圧（例えば0[V]）によりオフ動作し、リードトランジスタ7と読み出しビット線BLP,BLNとの電気的な接続を遮断する。これにより、不揮発性半導体記憶装置1では、データ書き込み時やデータ消去時、メモリセル3a,3b,3c,3dに印加された高電圧が読み出しビット線BLP,BLNにつながる読み出しビット線制御回路16に伝わることが阻止され得る。
これにより、読み出しビット線制御回路16は、図２に示したように、データ読み出し動作時、電源電圧Vdd以下の読み出しビット電圧を読み出しビット線BLP,BPNに印加することから、低耐圧のコアMOSトランジスタにより構成できる。かくして、読み出しビット線制御回路16を構成するトランジスタのゲート絶縁膜の膜厚を、書き込みビット線制御回路15を構成するトランジスタのゲート絶縁膜の膜厚よりも薄くし得、その分、読み出しビット線制御回路16の面積縮小、データ読み出し動作時における高速動作、を実現し得る。
（２）３種類のチャージポンプについて
図１との対応部分に同一符号を付して示す図３のように、不揮発性半導体記憶装置1には、上述したデータの書き込み動作、データの消去動作、およびデータの読み出し動作を実行する際に必要となる電圧を生成する、第1チャージポンプ回路22、第2チャージポンプ回路23、および第3チャージポンプ回路24が設けられている。
コントロールゲート線CGには、コントロールゲート線制御回路18（図３中、CG制御回路と表記）が接続され、当該コントロールゲート線制御回路18から電圧が印加され得る。基板電圧線NWには、基板電圧線制御回路19（図３中、NW制御回路と表記）が接続され、当該基板電圧線制御回路19から電圧が印加され得る。イレースゲート線EGには、イレースゲート線制御回路20（図３中、EG制御回路と表記）が接続され、当該イレースゲート線制御回路20から電圧が印加され得る。
第1チャージポンプ回路22、第2チャージポンプ回路23、および第3チャージポンプ回路24は、それぞれ異なる電圧値の電圧を生成する。第1チャージポンプ回路22は、高電圧の電圧Vp（図２）を生成し、書き込みビット線制御回路15とコントロールゲート線制御回路18と基板電圧線制御回路19とに接続されており、書き込みビット線PGP0,PGP1,PGN1,PGN0とコントロールゲート線CGと基板電圧線NWとに電圧Vpを印加する。
第2チャージポンプ回路23は、書き込みビット線制御回路15に接続されており、電圧Viを生成し、書き込みビット線PGP0,PGP1,PGN1,PGN0に、電圧Vi（図２）を印加する。また、第3チャージポンプ回路24は、コントロールゲート線制御回路18とイレースゲート線制御回路20とに接続されており、負の電圧Vn（図２）を生成し、コントロールゲート線CGとイレースゲート線EGとに電圧Vnを印加する。
不揮発性半導体記憶装置1では、例えばデータの消去動作時、上述のように、コントロールゲート線CGに電圧Vp（例えば12[V]）が印加され、P型のウェルW1の電位が電圧Vpとなり、容量結合によりフローティングゲートFGの電位が電圧Vpとなる。データの消去動作時には、イレースゲート線EGに電圧Vn（例えば-8[V]）が印加され、P型のウェルW3の電位が電圧Vnとなる。これにより、不揮発性半導体記憶装置1では、フローティングゲートFGとウェルW3との間の電位差が20[V]になり、トンネル効果によりフローティングゲートFGから電荷が引き抜かれる。
この際、読み出しビット線BLP,BLNおよびソース線SLには0[V]が印加される。読み出しビット線BLP,BLNが接続されたスイッチトランジスタ8のソースドレインである高濃度N型拡散層と、ソース線SLが接続されたリードトランジスタ7のソースドレインである高濃度N型拡散層と、に0[V]が印加され、P型のウェルW3に電圧Vn（例えば-8[V]）が印加される。そのため、高濃度N型拡散層とP型のウェルW3との間の接合耐圧が8[V]以上であれば足りる。
一方、N型のウェルW2には、基板電圧線NWから、電圧Vp（例えば12[V]）が印加される。例えば、仮に、書き込みビット線PGP0,PGP1,PGN1,PGN0に0[V]が印加されると、プログラムトランジスタ6のソースドレインである高濃度P型拡散層に0[V]が印加されることになり、高濃度P型拡散層とN型のウェルW2との間の接合耐圧が12[V]以上必要となる。これに対して、本発明では、書き込みビット線PGP0,PGP1,PGN1,PGN0に印加する電圧として、電圧Vpよりも低い正の電圧Viを用いることにより、例えば12[V]以上という高い接合耐圧を不要としている。具体的には、電圧Vi（例えば4[V]）を用いることにより、高濃度P型拡散層とN型のウェルW2との間の電位差は8[V]となるので、接合耐圧が8[V]以上であれば足りることになる。
電圧Viは、例えば電圧Viを制御する書き込みビット線制御回路15を、一般的なCMOSインバータで構成する場合、最大で、当該CMOSインバータのNMOSトランジスタにおける高濃度N型拡散層とP型のウェルとの間の接合耐圧まで許容できる。電圧Vpは、最大で、電圧Viに、書き込みビット線PGP0,PGP1,PGN1,PGN0が接続された高濃度P型拡散層とN型のウェルW2との接合耐圧を加えた電圧まで許容できることになる。すなわち、上記のCMOSインバータのNMOSトランジスタにおける高濃度N型拡散層とP型のウェルとの間の接合耐圧と、書き込みビット線PGP0,PGP1,PGN1,PGN0が接続された高濃度P型拡散層とN型のウェルW2との接合耐圧の合計の電圧まで許容できることになる。負の電圧Vnは、例えば電圧Vnを制御するコントロールゲート線制御回路18やイレースゲート線制御回路20を、一般的なCMOSインバータで構成する場合、最大で、当該CMOSインバータのPMOSトランジスタにおける高濃度P型拡散層とN型のウェルとの間の接合耐圧まで許容できる。
例えば、高濃度N型拡散層とP型のウェルとの間の接合耐圧を8[V]、高濃度P型拡散層とN型のウェルとの間の接合耐圧を-8[V]とする。電圧Viを用いない場合には、メモリセル3a,3b,3c,3dに印加可能な電圧は、正電圧側の接合耐圧と負電圧側の接合耐圧との合計となり、最大で16[V]となり、接合耐圧の絶対値のほぼ2倍である。本発明では、電圧Viを用いることにより、メモリセル3a,3b,3c,3dに印加可能な電圧は、正電圧側の接合耐圧の2倍と負電圧側の接合耐圧との合計となり、最大で24[V]となり、接合耐圧の絶対値のほぼ3倍の電圧の印加が可能となる。
第1チャージポンプ回路22、第2チャージポンプ回路23、および第3チャージポンプ回路24を同時に動作させ、各第1チャージポンプ回路22、第2チャージポンプ回路23、および第3チャージポンプ回路24によって、それぞれ電圧Vp、電圧Vi、電圧Vnを生成することにより、前述のように接合耐圧の3倍の電圧までメモリセル3a,3b,3c,3dに印加することが可能となる。
（３）作用および効果
以上の構成において、不揮発性半導体記憶装置1では、書き込みビット線PGP0（PGP1）および読み出しビット線BLP間にメモリセル3a（3b）を配置した構成を有し、隣接するメモリセル3a,3b間に設けられた読み出しビット線BLPを、隣接したメモリセル3a,3bで共有するようにした。従って、不揮発性半導体記憶装置1では、隣接するメモリセル3a,3bで読み出しビット線BLPを共有させた分だけ、従来の構成よりも読み出しビット線を減らすことができ、さらに当該読み出しビット線に接続される制御回路やセンスアンプ回路の面積も減らすことができるので、その分、従来よりも小型化を図り得る。
また、不揮発性半導体記憶装置1では、第1スイッチゲート線RG0とは別に第2スイッチゲート線RG1を設け、読み出しビット線BLPを共有するメモリセル3a,3bのスイッチトランジスタ8に対し、それぞれ異なる第1スイッチゲート線RG0および第2スイッチゲート線RG1を接続するようにした。これにより、不揮発性半導体記憶装置1では、隣接するメモリセル3a,3bで読み出しビット線BLPを共有させても、当該メモリセル3a,3bのうち一方のスイッチトランジスタ8だけをオン動作させることで、一のメモリセル3a（3b）だけを読み出しビット線BLPに接続させることができるので、各メモリセル3a,3bのデータをそれぞれ個別に読み出すことができる。
（４）差動センス回路および電流センス回路を設けた不揮発性半導体記憶装置
次に、読み出しビット線制御回路16に差動センス回路を設けるとともに、差動センス回路とは別に電流センス回路を読み出しビット線BLP,BLNに設けた不揮発性半導体記憶装置について以下説明する。図１との対応部分に同一符号を付して示す図４のように、この実施の形態の場合、不揮発性半導体記憶装置31には、差動センス回路32および電流センス回路33a,33bが読み出しビット線BLP,BLNに設けられている。
差動センス回路32は、一の読み出しビット線BLPと他の読み出しビット線BLNとに接続されており、データ読み出し動作時、一の読み出しビット線BLPと他の読み出しビット線BLNとの電流差を検出し得る。データ読み出し動作時、図示しない読み出しビット線制御回路は、差動センス回路32により検出した、一の読み出しビット線BLPと他の読み出しビット線BLNとの電流差を基に、メモリセル3a,3b,3c,3dのフローティングゲートFGに電荷が注入されているか否かを判定し得る。
例えば、一の読み出しビット線BLPを共有するメモリセル3a,3bのうち、一のメモリセル3aが一の読み出しビット線BLPに電気的に接続された場合、差動センス回路32によって当該一の読み出しビット線BLPと電位差を対比する他の読み出しビット線BLNには、当該一のメモリセル3aと第1スイッチゲート線RG0を共有するメモリセル3dが電気的に接続される。この際、差動センス回路32は、読み出しビット線BLP,BLNの電流差を利用してメモリセル3a,3dのフローティングゲートFGに電荷が注入されているか否かを判定するため、これら2つのメモリセル3a,3dの相対的な差しか判断できず、電荷を将来的に保持するのに十分な電荷量が蓄積されているか否かという絶対的な量の判断ができない。
電流センス回路33a,33bは、読み出しビット線BLP,BLNのそれぞれに接続されており、データの読み出し動作時、各読み出しビット線BLP,BLNに電流を流しながら、各メモリセル3a,3d（3b,3c）のフローティングゲートFGに電荷が注入されているか否かを独立に検出し得る。
ここで、差動センス回路32と電流センス回路33a,33bには、切換制御回路34が接続されており、当該切換制御回路34からの制御信号に基づいて、読み出しビット線BLP,BLNと電気的に接続されたり、或いは電気的に遮断され得る。電流センス回路33a,33bでは、メモリセル3a,3b,3c,3dの閾値電圧を定量的に評価することができる。そこで、例えば、不揮発性半導体記憶装置31では、出荷検査時に、電流センス回路33a,33bを用いて、メモリセル3a,3b,3c,3dが正常に動作するか否かを確認するテスト動作を実行し、通常使用時（一般ユーザによるデータの書き込み動作時、データの読み出し動作時、およびデータの消去動作時）には差動センス回路32を用いてデータの読み出しを行う、という動作が可能である。
例えば、通常使用時、切換制御回路34は、電流センス回路33a,33b内のスイッチをオフ動作とし、当該電流センス回路33a,33bと読み出しビット線BLP,BPNとの電気的な接続を遮断させ、電流センス回路33a,33bと読み出しビット線BLP,BPNとを非接続とする。
切換制御回路34は、テスト使用時、電流センス回路33a,33bに接続信号を送出するとともに、差動センス回路32に切断信号を送出する。これにより、電流センス回路33a,33bは、内部のスイッチが切り替わり、読み出しビット線BLP,BPNに電気的に接続される。一方、差動センス回路32は、内部のスイッチが切り替わり、読み出しビット線BLP,BPNとの電気的な接続が遮断される。
このように不揮発性半導体記憶装置31では、通常使用時、電流センス回路33a,33bを一般ユーザに使用開放させず、テスト使用時にのみ、電流センス回路33a,33bを使用して、メモリセル3a,3b,3c,3dの正常動作確認を行い得る。なお、上述した不揮発性半導体記憶装置31においても、隣接したメモリセル3a,3bで、読み出しビット線BLPを共有させており、上述した不揮発性半導体記憶装置1と同様の効果を奏することができる。
（５）その他
なお、上述した実施の形態においては、イレースキャパシタ9を設けたメモリセル3a,3b,3c,3dについて述べたが、本発明はこれに限らず、イレースキャパシタが設けられていないメモリセルとしてもよい。
また、その他の実施の形態としては、メモリセルを構成する、コントロールキャパシタ5、プログラムトランジスタ6、リードトランジスタ7、スイッチトランジスタ8およびイレースキャパシタ9のN型、P型の導電型を逆にしたトランジスタであってもよい。
1,31 不揮発性半導体記憶装置
3a,3b,3c,3d メモリセル
5 コントロールキャパシタ
6 プログラムトランジスタ
7 リードトランジスタ
8 スイッチトランジスタ
15 書き込みビット線制御回路
16 読み出しビット線制御回路
32 差動センス回路
33a,33b 電流センス回路
FG フローティングゲート
BLP,BLN 読み出しビット線
PGP0,PGP1,PGN1,PGN0 書き込みビット線
RG0 第1スイッチゲート線
RG1 第2スイッチゲート線
SL0 第1ソース線
SL1 第2ソース線

Claims (5)

  1. 列方向に延設された複数の書き込みビット線と、
    列方向に延設された複数の読み出しビット線と、
    行方向に延設された複数の第1スイッチゲート線と、
    行方向に延設された複数の第2スイッチゲート線と、
    前記書き込みビット線および前記読み出しビット線間に配置され、前記書き込みビット線および前記読み出しビット線に接続された複数のメモリセルと、を有し、
    各前記メモリセルは、
    プログラムトランジスタと、
    コントロールキャパシタと、
    リードトランジスタと、
    ソースドレインの一方が前記リードトランジスタのソースドレインの一方に接続され、該リードトランジスタに直列接続されたスイッチトランジスタと、を備え、
    前記プログラムトランジスタ、前記コントロールキャパシタ、および前記リードトランジスタはフローティングゲートを共有しており、
    前記プログラムトランジスタのソースドレインには前記書き込みビット線が接続され、前記スイッチトランジスタのソースドレインの他方には前記読み出しビット線が接続され、
    前記読み出しビット線は、行方向に隣接する一の前記メモリセルおよび他の前記メモリセルで共有され、
    前記一のメモリセルの前記スイッチトランジスタのゲートには前記第1スイッチゲート線が接続され、前記他のメモリセルの前記スイッチトランジスタのゲートには前記第2スイッチゲート線が接続されている
    ことを特徴とする不揮発性半導体記憶装置。
  2. 一の前記読み出しビット線と他の前記読み出しビット線とに接続された差動センス回路と、
    各前記読み出しビット線に設けられ、該読み出しビット線に接続された電流センス回路と、を備える
    ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 通常使用時、前記電流センス回路を前記読み出しビット線に非接続にさせ、テスト使用時、前記電流センス回路を前記読み出しビット線に接続させる切換制御回路を備える
    ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
  4. 前記読み出しビット線に接続された読み出し線制御回路を構成するトランジスタのゲート絶縁膜の膜厚が、前記書き込みビット線に接続された書き込みビット線制御回路を構成するトランジスタのゲート絶縁膜の膜厚よりも薄い
    ことを特徴とする請求項１〜３のいずれか１項に記載の不揮発性半導体記憶装置。
  5. 前記書き込みビット線に接続された書き込みビット線制御回路と、前記プログラムトランジスタのウェルに電圧を印加する基板電圧線制御回路と、前記コントロールキャパシタのウェルに電圧を印加するコントロールゲート線制御回路とに接続され、前記書き込みビット線制御回路、前記基板電圧線制御回路、および前記コントロールゲート線制御回路に印加する第1電圧を生成する第1チャージポンプ回路と、
    前記書き込みビット線制御回路に接続され、前記書き込みビット線制御回路に印加する第2電圧を生成する第2チャージポンプ回路と、
    前記コントロールゲート線制御回路に接続され、前記コントロールゲート線制御回路に印加する第3電圧を生成する第3チャージポンプ回路と、を備え、
    前記第1電圧は正の電圧であり、前記第2電圧は前記第1電圧よりも電圧値が低い正の電圧であり、前記第3電圧は負の電圧である
    ことを特徴とする請求項１〜３のいずれか１項に記載の不揮発性半導体記憶装置。
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